JP5614451B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、実施の形態1にかかる逆阻止型IGBTを示す断面図である。図1に示す逆阻止型IGBTは、ドリフト領域となるn-型(第1導電型)のウェハ(第2ウェハ)1に、活性領域100と、活性領域100を囲む耐圧構造部110が設けられている。ウェハ1として、例えば浮遊帯(FZ:Floating Zone)法によって作成されたシリコンウェハ(以下、FZウェハとする)を用いるのが好ましい。ウェハ1の第1主面の全面には、p型(第2導電型)のpコレクタ領域2が設けられている。コレクタ電極3は、pコレクタ領域2に接する。
図14は、実施の形態2にかかる逆阻止型IGBTを示す断面図である。実施の形態1にかかる逆阻止型IGBTの、n-型のドリフト領域とpコレクタ領域の間に、n-型のエピタキシャル層を設けた構成としてもよい。
2 pコレクタ領域
3 コレクタ電極
4 pベース領域
5 n+エミッタ領域
6 ゲート電極
7 エミッタ電極
11 フィールドリミッティングリング
12 導電膜
13 層間絶縁膜
20 シリコン貫通分離領域
21 分離領域部(第1)
22 分離領域部(第2)
100 活性領域
110 耐圧構造部
120 外周端部
Claims (33)
- 第1導電型の第1ウェハの第1主面の表面層に、第2導電型の第1半導体領域を選択的に形成する第1領域形成工程と、
前記第1領域形成工程の後、前記第1ウェハの第1主面と、第1導電型の第2ウェハの第1主面とを貼り合せる貼り合せ工程と、
前記第2ウェハの第2主面の表面層に、前記第1ウェハと前記第2ウェハとを貼り合せたウェハの深さ方向に、前記第1半導体領域と重なるように、第2導電型の第2半導体領域を選択的に形成する第2領域形成工程と、
前記第1半導体領域および前記第2半導体領域を拡散させて、前記第1半導体領域と前記第2半導体領域をひとつづきの領域にする拡散工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記拡散工程の後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを、前記第1ウェハの第2主面側から除去して薄板化し、前記第2ウェハを露出する薄板化工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記拡散工程と前記薄板化工程との間に、前記第2ウェハの前記第2主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程をさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造を形成し、
前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項3または4に記載の半導体装置の製造方法。
- 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記薄板化工程の後に、前記第2ウェハの第1主面に、前記第1半導体領域に接する第2導電型の第3半導体領域を形成する第3領域形成工程をさらに含むことを特徴とする請求項2〜6のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、1000℃以下の温度で熱処理を行い、前記第3半導体領域を形成することを特徴とする請求項7〜9のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、前記第2ウェハの第1主面に、照射エネルギー密度が1.0×10 -3 J/cm 2 以上2.0×10 -3 J/cm 2 以下で、かつ1.1eVより大きいフォトンエネルギーを有するレーザーを照射し、前記第3半導体領域を形成することを特徴とする請求項7〜10のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記第1ウェハの第1主面および前記第2ウェハの第1主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記第1ウェハの第1主面と前記第2ウェハの第1主面とを貼り合せることを特徴とする請求項1〜11のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記第1ウェハの第1主面と前記第2ウェハの第1主面とを貼り合せた後、不活性ガス雰囲気下において900℃以上1200℃以下の温度で、30分以上120分以下の熱処理を行い、前記第1ウェハの第1主面と前記第2ウェハの第1主面を、ウェハ表面のシリコン同士の単結合により結合することを特徴とする請求項1〜12のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程と前記第2領域形成工程との間に、前記第2ウェハを第2主面側から薄板化する工程を含むことを特徴とする請求項1〜13のいずれか一つに記載の半導体装置の製造方法。
- 前記第1ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする請求項1〜14のいずれか一つに記載の半導体装置の製造方法。
- 前記第2ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする請求項1〜15のいずれか一つに記載の半導体装置の製造方法。
- 第1導電型の第1ウェハの第1主面の表面層に、第2導電型の第1半導体領域を選択的に形成する第1領域形成工程と、
前記第1領域形成工程の後、前記第1ウェハの第1主面の表面に、第1導電型のエピタキシャル層を成長させるエピタキシャル工程と、
前記第1ウェハの前記エピタキシャル層側の面と、第1導電型の第2ウェハの第1主面とを貼り合せる貼り合せ工程と、
前記第1ウェハの第2主面の表面層に、前記第1ウェハと前記第2ウェハとを貼り合せたウェハの深さ方向に、前記第1半導体領域と重なるように、第2導電型の第2半導体領域を選択的に形成する第2領域形成工程と、
前記第1半導体領域および前記第2半導体領域を拡散させて、前記第1半導体領域を前記第2ウェハに達する領域にし、かつ前記第1半導体領域と前記第2半導体領域とをひとつづきの領域にする拡散工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記拡散工程の後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを、前記第2ウェハの第2主面側から除去して薄板化し、前記エピタキシャル層を露出する薄板化工程をさらに含むことを特徴とする請求項17に記載の半導体装置の製造方法。
- 前記拡散工程と前記薄板化工程との間に、前記第2ウェハの前記第2主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程をさらに含むことを特徴とする請求項18に記載の半導体装置の製造方法。
- 前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造を形成し、
前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項19に記載の半導体装置の製造方法。 - 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項19または20に記載の半導体装置の製造方法。
- 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項21に記載の半導体装置の製造方法。
- 前記薄板化工程の後に、前記第2ウェハの第1主面に、前記第1半導体領域に接する第2導電型の第3半導体領域を形成する第3領域形成工程をさらに含むことを特徴とする請求項18〜22のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項23に記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項24に記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、1000℃以下の温度で熱処理を行い、前記第3半導体領域を形成することを特徴とする請求項23〜25のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、前記第2ウェハの第1主面に、照射エネルギー密度が1.0×10 -3 J/cm 2 以上2.0×10 -3 J/cm 2 以下で、かつ1.1eVより大きいフォトンエネルギーを有するレーザーを照射し、前記第3半導体領域を形成することを特徴とする請求項23〜26のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記エピタキシャル層の表面および前記第2ウェハの第1主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記エピタキシャル層の表面と前記第2ウェハの第1主面とを貼り合せることを特徴とする請求項17〜27のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記エピタキシャル層の表面と前記第2ウェハの第1主面とを貼り合せた後、不活性ガス雰囲気下において900℃以上1200℃以下の温度で、30分以上120分以下の熱処理を行い、前記エピタキシャル層の表面と前記第2ウェハの第1主面とを、ウェハ表面のシリコン同士の単結合により結合することを特徴とする請求項17〜28のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程と前記第2領域形成工程との間に、前記第1ウェハを第2主面側から薄板化することを特徴とする請求項17〜29のいずれか一つに記載の半導体装置の製造方法。
- 前記薄板化工程では、前記エピタキシャル層の厚さが、完成後の素子のドリフト領域の厚さの1/3になるまで、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項18〜30のいずれか一つに記載の半導体装置の製造方法。
- 前記第1ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする請求項17〜31のいずれか一つに記載の半導体装置の製造方法。
- 前記第2ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする請求項17〜32のいずれか一つに記載の半導体装置の製造方法。
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