JP6047188B2 - クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出 - Google Patents
クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出 Download PDFInfo
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Description
本明細書によれば、以下の各項目に記載の構成もまた開示される。
(項目1)
相変化メモリにおいてタイルレベルでスナップバック検出を行う装置であって、
複数のメモリセルを含むタイルを有する相変化メモリアレイと、
デコーダと
を備え、
前記デコーダは、
第1の電圧を示すセンスノードを含むデコード経路と、
第1の端子において前記センスノードに結合されており、前記第1の電圧に基づき第2の電圧を提供するキャパシタと、
前記キャパシタの第2の端子に結合されており、受信したイネーブル信号および前記第2の電圧に基づきラッチを制御するロジック回路と
を有する装置。
(項目2)
相変化メモリスイッチ(PCMS)デバイスを備える項目1に記載の装置。
(項目3)
前記キャパシタは、前記第1の電圧の変化に応じて前記第2の電圧が対応して変化するように前記センスノードに結合されており、
前記第1の電圧および前記第2の電圧は値が異なる項目1または2に記載の装置。
(項目4)
前記デコーダはさらに、前記キャパシタに結合されている初期化回路を有し、前記初期化回路は、スナップバックイベントを検出する前に前記第2の電圧を初期状態に設定する項目1から3のいずれか一項に記載の装置。
(項目5)
前記初期状態はグラウンドである項目4に記載の装置。
(項目6)
前記ロジック回路は、前記第2の電圧および前記イネーブル信号に対するAND演算の結果に基づいて、前記ラッチを制御する項目1から5のいずれか一項に記載の装置。
(項目7)
前記第1の電圧は、スナップバックイベントが発生する前後において、負の値である項目1から6のいずれか一項に記載の装置。
(項目8)
前記キャパシタは、容量が約50フェムトファラドである項目1から7のいずれか一項に記載の装置。
(項目9)
相変化メモリにおいてタイルレベルでスナップバック検出を行うシステムであって、
デコーダを有する相変化メモリデバイス(PCMデバイス)と、
前記PCMデバイスに結合され、イネーブル信号を提供するストレージコントローラと
を備え、
前記デコーダは、
第2のノードにおける負のセンス電圧に基づき第1のノードにおける負でないセンス電圧を提供する調整回路と、
前記負でないセンス電圧および前記イネーブル信号に基づき、スナップバック動作を検出するロジック回路と
を含み、
前記調整回路は、第1の端子において前記第2のノードに結合され、第2の端子において前記ロジック回路に結合されるキャパシタを含むシステム。
(項目10)
前記負のセンス電圧を示す前記第2のノードを持つデコード経路をさらに備える項目9に記載のシステム。
(項目11)
前記調整回路は、前記第1のノードおよび前記第2のノードに結合されているキャパシタを含み、前記キャパシタは、前記負でないセンス電圧を前記ロジック回路の第1の入力に供給する項目10に記載のシステム。
(項目12)
前記調整回路はさらに、初期化回路を含み、
前記初期化回路は、
前記ストレージコントローラから初期化信号を受信し、
前記初期化信号に基づき前記負でないセンス電圧を初期状態に設定する項目11に記載のシステム。
(項目13)
前記PCMデバイスは、複数のタイル、および、前記複数のタイルにそれぞれ対応する複数のデコーダを有する項目9から12のいずれか一項に記載のシステム。
(項目14)
前記システムは、ラップトップコンピューティングデバイスまたはモバイルコンピューティングデバイスを備える
項目9から13のいずれか一項に記載のシステム。
(項目15)
スナップバック状態を検出する方法であって、
第1の電圧でビットラインを、第2の電圧でワードラインを選択的に駆動することによって、タイルのメモリセルを選択する段階と、
前記タイルのデコーダのロジック回路にイネーブル信号を供給する段階と、
デコード経路のセンスノードに示される負の第2のセンス電圧に基づいて前記ロジック回路に対して正の第1のセンス電圧を提供する段階と、
前記ロジック回路が出力する値をラッチする段階と
を備え、
前記第2のセンス電圧の変化は、前記第1のセンス電圧において対応する変化を引き起こす方法。
(項目16)
前記イネーブル信号を供給する段階の前に、前記第1の電圧を第1の状態に初期化する段階をさらに備える項目15に記載の方法。
(項目17)
前記第1の状態はグラウンドである項目16に記載の方法。
(項目18)
前記第2のセンス電圧は、前記メモリセルを選択する段階を実行した結果発生するスナップバックイベントの前後において、負である項目15から17のいずれか一項に記載の方法。
(項目19)
前記第1のセンス電圧を、前記センスノードに結合されているキャパシタに供給する段階をさらに備える項目15から18のいずれか一項に記載の方法。
(項目20)
前記メモリセルを選択する段階の前に、選択された前記ワードラインからデコーダを切り離す段階と、
前記メモリセルを選択する段階を実行した結果発生するスナップバックイベントの後で、前記デコーダを前記選択されたワードラインに再接続する段階と
ラッチされた前記値に基づいて前記メモリセルの設定状態を決定する段階と
をさらに備える項目15から19のいずれか一項に記載の方法。
Claims (18)
- メモリセルの状態を検出する回路を有する装置であって、
複数のビットラインおよび複数のワードラインに接続された複数のメモリセルを有する相変化メモリアレイと、
対応するワードラインおよびビットラインの選択によって前記複数のメモリセルに選択的に接続可能な回路と、
を備え、
前記回路は、ワードラインの選択に応じて前記ワードラインに接続可能なセンスノードを有し、
前記回路は、
前記複数のメモリセルの中のメモリセルに対応するワードラインを選択して、前記ワードラインの選択に応じて前記センスノードがセンス電圧をセットし、
前記メモリセルに対応するビットラインを選択して、メモリセル電圧に対応する変化を生じさせて、前記メモリセル電圧をホールド値へとスナップバックさせ、前記メモリセル電圧の前記スナップバックは、ワードライン電圧およびビットライン電圧の対応する減少を生じさせるものであり、前記ワードライン電圧およびビットライン電圧の前記減少に更に応じて前記センス電圧が増加し、
前記ビットラインの選択および前記メモリセル電圧の対応する変化に応じて発生する、前記センスノードにおける前記センス電圧の増加であって、選択された前記メモリセルの状態を示す前記センス電圧の増加を検出する、
装置。 - 当該装置は、相変化メモリスイッチ(PCMS)デバイスを備える請求項1に記載の装置。
- ワードラインを選択する回路は、前記ワードラインに初期化用ワードライン電圧を供給する回路を有し、前記初期化用ワードライン電圧の供給は、前記ワードラインに接続された前記センスノードの前記センス電圧に、対応する変化を生じさせる請求項1または2に記載の装置。
- ビットラインを選択する回路は、前記ビットラインに初期化用ビットライン電圧を供給する回路を有し、前記初期化用ビットライン電圧の供給は、メモリセル電圧に対応する変化を生じさせて、前記メモリセル電圧をホールド値へとスナップバックさせる請求項3に記載の装置。
- 前記回路は、前記センスノードに接続され、前記センス電圧に基づいて、非ネガティブ電圧値を含むローボルテージ(LV)センス電圧を供給するように前記センス電圧を調整する調整回路を更に備える請求項4に記載の装置。
- 前記回路は、前記メモリセル電圧の前記スナップバックの間に前記センスノードを前記ワードラインから切断する請求項5に記載の装置。
- 前記回路は、前記調整回路に接続された論理回路と、前記論理回路に前記LVセンス電圧を供給するキャパシタとを有する請求項5または6に記載の装置。
- 前記キャパシタは、約50フェムトファラドの容量を有する請求項7に記載の装置。
- 前記回路は、前記センスノードに接続され、初期化用ワードライン電圧および初期化用ビットライン電圧を対応するワードラインおよびビットラインに供給するための初期化回路を有する請求項7または8に記載の装置。
- 前記論理回路は、前記LVセンス電圧を受け取り、対応する出力電圧の供給をイネーブルする信号に応じて前記出力電圧を供給する請求項7から9のいずれか一項に記載の装置。
- 前記回路は、前記論理回路に接続され、前記メモリセルの状態を示す前記論理回路の出力電圧を保持するラッチを有する請求項7から10のいずれか一項に記載の装置。
- 当該装置は、前記相変化メモリアレイを有するタイルを備える請求項1から11のいずれか一項に記載の装置。
- 当該装置は、コンピューティングデバイスを備える請求項1から12のいずれか一項に記載の装置。
- 複数のビットラインおよび複数のワードラインに接続された複数のメモリセルのうちのメモリセルの状態を検出する方法であって、
ワードラインの選択に応じて前記ワードラインに接続可能なセンスノードを介して前記複数のビットラインおよび前記複数のワードラインに選択的に接続される回路によって、前記複数のメモリセルのうちのメモリセルに対応するワードラインを選択し、当該選択は、前記センスノードにセンス電圧をセットすることを含み、
前記回路によって、前記メモリセルに対応するビットラインを選択して、メモリセル電圧に対応する変化を生じさせて、前記メモリセル電圧をホールド値へとスナップバックさせ、前記メモリセル電圧の前記スナップバックは、ワードライン電圧およびビットライン電圧の対応する減少を生じさせるものであり、前記ワードライン電圧およびビットライン電圧の前記減少に更に応じて前記センス電圧が増加し、
前記回路によって、前記ビットラインの選択および前記メモリセル電圧の変化に応じて発生する、前記センスノードにおける前記センス電圧の増加であって、選択された前記メモリセルの状態を示す前記センス電圧の増加を検出する
方法。 - ワードラインを選択することは、前記回路によって、前記ワードラインに初期化用ワードライン電圧を供給することを含み、前記初期化用ワードライン電圧の供給は、前記ワードラインに接続された前記センスノードの前記センス電圧に、対応する変化を生じさせる請求項14に記載の方法。
- ビットラインを選択することは、前記回路によって、前記ビットラインに初期化用ビットライン電圧を供給することを含み、前記初期化用ビットライン電圧の供給は、メモリセル電圧に対応する変化を生じさせて、前記メモリセル電圧をホールド値へとスナップバックさせる請求項15に記載の方法。
- 前記回路によって、前記センス電圧に基づいて、非ネガティブ電圧値を含むローボルテージ(LV)センス電圧を供給するように前記センス電圧を調整する請求項16に記載の方法。
- 前記回路によって、前記LVセンス電圧に対応する電圧値を保持し、保持された前記電圧値は、前記選択されたメモリセルの状態を示す請求項17に記載の方法。
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