JP5607573B2 - MULTILAYER WIRING BOARD, COMPONENT BUILT-IN BOARD, AND METHOD FOR PRODUCING MULTILAYER WIRING BOARD - Google Patents
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Description
本発明は、電気絶縁層上に導体回路が形成された多層配線基板に関するものである。例えば、電気絶縁層に形成された内層の導体配線層と接続されるビアホールなどに金属粉末を含有する導電性ペーストを充填したビアを具備する多層配線基板に関するものである。 The present invention relates to a multilayer wiring board in which a conductor circuit is formed on an electrical insulating layer. For example, the present invention relates to a multilayer wiring board having vias filled with a conductive paste containing metal powder in via holes connected to an inner conductor wiring layer formed in an electrical insulating layer.
従来から、電子機器の小型化、多機能化、多様化に伴い、多層配線基板を一層高密度配線や高密度実装ができるようにする事が所望されており、そのために提案されたのが、インナービアホール（ＩＶＨ）接続法である。このＩＶＨ法では、ビアホール中に導電性ペーストを充填して導電性を持たせ、そしてビアホール中の導電性ペーストを封止するようにビアランドを設けるものが採用されるに至っている。また、更なる高密度化に向けた方法として、部品を内蔵した多層基板の技術開発が進んでいる。 Conventionally, with the miniaturization, multifunctionalization, and diversification of electronic devices, it has been desired to enable multilayer wiring boards to be capable of higher-density wiring and higher-density mounting. This is an inner via hole (IVH) connection method. In the IVH method, a conductive paste is filled in a via hole so as to have conductivity, and a via land is provided so as to seal the conductive paste in the via hole. In addition, as a method for further increasing the density, technological development of a multilayer substrate incorporating components is in progress.
多層配線基板の１種類である部品内蔵基板の構造として、電子部品が実装された回路基板２枚の間に電気絶縁層を設け、この電気絶縁層に両基板間を電気的に接続するビアを設けた構造のものがある（例えば、特許文献１参照）。 As a structure of a component-embedded substrate that is one type of multilayer wiring substrate, an electrical insulating layer is provided between two circuit boards on which electronic components are mounted, and vias that electrically connect the two substrates to this electrical insulating layer are provided. There exists the thing of the provided structure (for example, refer patent document 1).
図９（ｂ）は、特許文献１に記載された従来の部品内蔵基板の一例を示す断面図である。図９（ａ）は、その部品内蔵基板の積層前における多層配線基板および電気絶縁層の断面図を示している。 FIG. 9B is a cross-sectional view showing an example of a conventional component-embedded substrate described in Patent Document 1. FIG. 9A shows a cross-sectional view of the multilayer wiring board and the electrical insulating layer before the component-embedded board is stacked.
図９（ａ）において、多層配線基板７５１、７５２は既存の回路基板であり、配線パターン７０３に、内蔵されるチップ部品などの電子部品７１１が表面実装されている。
In FIG. 9A,
電気絶縁層７０１には、電子部品７１１を内蔵するためのキャビティ７２２と、多層配線基板７５１および７５２間の電気的な接続を行うための導電性ペーストで形成されるビア７０２が設けられている。
The electrical insulating layer 701 is provided with a
多層配線基板７５１、７５２には、ビア７０２と電気的接続を行うビアランド７０７が形成されている。ビアランド７０７は、配線パターン７０３の一部、もしくは独立して存在する。
In the
多層配線基板７５１、７５２と電気絶縁層７０１は、積層された状態で熱プレスを行う事により、電気絶縁層７０１が半硬化状態から一旦溶融してから熱硬化する際に、電子部品７１１が電気絶縁層７０１に埋め込まれた状態で多層配線基板７５１、７５２と接着して一体化し、図９（ｂ）に示す部品内蔵基板７６６ができる。
The
しかしながら、上記した従来の構成の多層配線基板では、多層配線基板を形成する熱プレスの過程において、ビアとビアランドの間に十分な圧縮力を加えることができず、十分な層間接続の信頼性が得られない場合があった。 However, in the multilayer wiring board having the above-described conventional configuration, a sufficient compressive force cannot be applied between the via and the via land in the process of hot pressing to form the multilayer wiring board, and sufficient interlayer connection reliability is achieved. In some cases, it could not be obtained.
以下に、この課題について説明する。 This problem will be described below.
図１０（ａ）および図１０（ｂ）に、従来の部品内蔵基板の、積層前のビアおよびビアランド近傍の部分断面図を示す。 FIGS. 10A and 10B are partial cross-sectional views of a conventional component-embedded substrate in the vicinity of vias and via lands before lamination.
図１０（ａ）に示すように、２枚の多層配線基板６５１および６５２を電気的に接続するためには、熱プレスにより電気絶縁層６０１から突出しているビア６０２とビアランド６０７との間に一定以上の圧縮力がかかり、ビア６０２を圧縮しながら熱硬化させる事が必要である。なお、ビアランド６０７の表面には、ニッケル・金メッキ層６０４が形成されている。
As shown in FIG. 10 (a), in order to electrically connect the two
しかし、図１０（ｂ）に示すように、多層配線基板６５１、６５２には、配線パターン６０３やソルダーレジスト６０６などが形成されている。電気絶縁層６０１に形成されたビア６０２は、電気絶縁層６０１よりも０．０１ｍｍから０．０２ｍｍ程度突出しているが、一般的なソルダーレジスト６０６は０．０２ｍｍから０．０５ｍｍ程度の厚みを有しており、ビア６０２の突出量よりも大きく、貼り合わせただけではビア６０２に圧縮力が加わらない。
However, as shown in FIG. 10B,
図１０（ｃ）は、図１０（ｂ）に示す従来の部品内蔵基板の熱プレスを行う際の、ビアおよびビアランド近傍の部分断面図を示し、図１０（ｄ）は、熱プレス時の、ビアおよびビアランド近傍の部分断面図を示している。また、図１０（ｅ）は、図１０（ｂ）よりもソルダーレジスト開口部が狭い従来の部品内蔵基板の、積層前のビアおよびビアランド近傍の部分断面図を示し、図１０（ｆ）は、図１０（ｅ）に示す部品内蔵基板の熱プレス時の、ビアおよびビアランド近傍の部分断面図を示している。 FIG. 10 (c) shows a partial cross-sectional view in the vicinity of vias and via lands when the conventional component-embedded substrate shown in FIG. 10 (b) is hot-pressed, and FIG. A partial cross-sectional view in the vicinity of vias and via lands is shown. FIG. 10E shows a partial cross-sectional view of a conventional component-embedded substrate having a solder resist opening narrower than that in FIG. 10B, in the vicinity of the via and via land before lamination, and FIG. FIG. 11 is a partial cross-sectional view in the vicinity of a via and a via land when the component-embedded substrate shown in FIG.
図１０（ｃ）に示すように、ビアランド６０７のビア６０２が接触する部分に対して、ソルダーレジスト開口部６０８が設けられている場合、プレス面の凹凸に対して均一な圧力をかけるための弾性シート６７２を介して熱プレス装置６７１により熱プレスを行う事で、図１０（ｄ）に示すように多層配線基板６５１、６５２が変形するため、ビア６０２に圧縮力をかける事が可能である。
As shown in FIG. 10 (c), when a solder resist opening 608 is provided in a portion where the
一方、図１０（ｅ）に示すように、ソルダーレジスト開口部６０９が狭い場合には、図１０（ｆ）に示すように多層配線基板６５１、６５２が変形する事ができず、ビア６０２に十分な圧縮力を加える事ができない。
On the other hand, when the solder resist opening 609 is narrow as shown in FIG. 10E, the
したがって、ビア６０２とビアランド６０７を接続する部分のソルダーレジスト６０６の開口部を大きく設計しなければならず、これにより多層配線基板の小型化が妨げられてしまう。
Therefore, the opening of the solder resist 606 at the portion connecting the
図１１（ａ）は、ビアランドの裏面にソルダーレジスト開口部が配置された従来の部品内蔵基板の、積層前のビアおよびビアランド近傍の部分断面図を示している。図１１（ｂ）は、図１１（ａ）に示す部品内蔵基板の、熱プレス時のビアおよびビアランド近傍の部分断面図を示し、図１１（ｃ）は、図１１（ｂ）をさらに拡大した断面図を示している。 FIG. 11A shows a partial cross-sectional view of a conventional component-embedded substrate in which a solder resist opening is arranged on the back surface of the via land, before the lamination and in the vicinity of the via land. FIG. 11B is a partial cross-sectional view of the component-embedded substrate shown in FIG. 11A in the vicinity of vias and via lands during hot pressing, and FIG. 11C is a further enlarged view of FIG. 11B. A cross-sectional view is shown.
図１１（ａ）に示すように、多層配線基板６５１、６５２のビアランド６０７の裏面に例えばソルダーレジスト開口部６１０などの狭い開口部を有している場合においても、図１１（ｂ）および図１１（ｃ）に示すように、ビア６０２が多層配線基板６５１、６５２を変形させる事で、ビア６０２に十分な圧力を加える事ができない。
As shown in FIG. 11A, even in the case where the back surface of the
図１２に示すグラフは、多層配線基板表面の段差の開口距離とビアの初期接続抵抗値の相関を示している。図１２に示すグラフは、図１１（ａ）に示す構成の部品内蔵基板について評価した結果である。 The graph shown in FIG. 12 shows the correlation between the opening distance of the step on the surface of the multilayer wiring board and the initial connection resistance value of the via. The graph shown in FIG. 12 is a result of evaluating the component-embedded substrate having the configuration shown in FIG.
多層配線基板６５１、６５２の厚みは０．３５ｍｍ、電気絶縁層６０１の厚みは０．６６ｍｍ、多層配線基板６５１、６５２の表層にあるソルダーレジスト６０６による段差が０．０３ｍｍ、ビア６０２の直径は２００μｍである。パラメータとして、ソルダーレジスト開口部６１０の開口距離（段差開口距離）を用いている。そして、温度２００℃、圧力２ＭＰａの条件により熱プレスを行った。
The thicknesses of the
この評価の結果、段差開口距離が１．０ｍｍの時に十分に圧縮が加えられておらず、ビア６０２の初期接続抵抗値が悪化している事がわかる。
As a result of this evaluation, it can be seen that when the step opening distance is 1.0 mm, the compression is not sufficiently applied, and the initial connection resistance value of the
一方で、全体のプレス力を高くすると、電気絶縁層６０１全体が流動し、形状を維持できないという問題が発生する。そのため、信頼性の高い層間接続を実現するためには、設計制約を設けなければならず、多層配線基板の小型化の妨げとなっている。
On the other hand, when the entire pressing force is increased, the entire
本発明は、上記従来の課題を考慮して、多層配線基板を形成する熱プレスの過程において信頼性の高い層間接続ができる、多層配線基板、部品内蔵基板および多層配線基板の製造方法を提供することを目的とする。 In view of the above-described conventional problems, the present invention provides a multilayer wiring board, a component-embedded board, and a method for manufacturing the multilayer wiring board that can perform highly reliable interlayer connection in the process of hot pressing to form the multilayer wiring board. For the purpose.
上述した課題を解決するために、第１の本発明は、
貫通するビアホールに導電性ペーストが充填されて形成されたビアを有する電気絶縁層と、前記ビアの、前記電気絶縁層の面方向の断面積より大きいビアランドが、前記ビアに対応する位置に形成された回路基板と、を積層して一体化した多層配線基板であって、
前記ビアと前記ビアランドとの間には、一部隙間が形成されており、
前記ビアと接触する前記ビアランドの接触面積は、前記ビアの断面積の２０％以上７５％以下である、多層配線基板である。
In order to solve the above-described problem, the first aspect of the present invention provides:
An electrical insulating layer having a via formed by filling a penetrating via hole with a conductive paste, and a via land larger than the cross-sectional area of the via in the plane direction of the electrical insulating layer is formed at a position corresponding to the via. A multilayer wiring board integrated with a laminated circuit board,
A gap is formed between the via and the via land,
The contact area of the via land in contact with the via is a multilayer wiring board having a cross-sectional area of 20% or more and 75% or less of the via.
また、第２の本発明は、
前記ビアランドの一部に凹部を形成しておき、前記ビアの平面である上端面が前記ビアランドに当接するように前記電気絶縁層および前記回路基板を積層して構成された、第１の本発明の多層配線基板である。
The second aspect of the present invention
A first aspect of the present invention, wherein a concave portion is formed in a part of the via land, and the electrical insulating layer and the circuit board are laminated so that an upper end surface which is a plane of the via is in contact with the via land. This is a multilayer wiring board.
また、第３の本発明は、
貫通するビアホールに導電性ペーストが充填されて形成されたビアを有する電気絶縁層の表裏の、前記ビアに対応する位置に、前記ビアの、前記電気絶縁層の面方向の断面積より大きいビアランドが形成された多層配線基板が積層して一体化され、少なくとも一方の前記多層配線基板には、前記電気絶縁層に埋め込まれた電子部品が実装された、部品内蔵基板であって、
前記ビアと前記ビアランドとの間には、一部隙間が形成されており、
前記ビアと接触する前記ビアランドの接触面積は、前記ビアの断面積の２０％以上７５％以下である、部品内蔵基板である。
The third aspect of the present invention
Via lands larger than the cross-sectional area of the via in the surface direction of the electrical insulating layer are located at positions corresponding to the vias on the front and back of the electrical insulating layer having vias formed by filling the through-holes filled with conductive paste. The formed multilayer wiring board is laminated and integrated, and at least one of the multilayer wiring boards is a component-embedded board on which an electronic component embedded in the electrical insulating layer is mounted,
A gap is formed between the via and the via land,
The contact area of the via land in contact with the via is a component built-in substrate that is 20% or more and 75% or less of the cross-sectional area of the via.
また、第４の本発明は、
前記ビアランドの一部に凹部を形成しておき、前記ビアの平面である上端面が前記ビアランドに当接するように前記電気絶縁層および前記多層配線基板を積層して構成された、第３の本発明の部品内蔵基板である。
The fourth aspect of the present invention is
A third book is formed by forming a recess in a part of the via land, and laminating the electrical insulating layer and the multilayer wiring board so that an upper end surface which is a plane of the via is in contact with the via land. It is the component built-in substrate of the invention.
また、第５の本発明は、
シート状の形成材料に貫通するビアホールを形成し、前記ビアホールに導電性ペーストを充填してビアを形成して電気絶縁層を作製する電気絶縁層作製ステップと、
シート状の基材の表面の、前記ビアの、前記電気絶縁層の面方向の断面積より大きいビアランドを形成し、前記ビアランドに凹部を形成した後に、前記ビアランドを除いた前記基材上の一部にソルダーレジストを形成して、回路基板を作製する回路基板作製工程と、
前記電気絶縁層の少なくとも片面に、前記ビアの平面である上端面が前記ビアランドに当接するようにして前記回路基板を積層し、熱プレスすることにより一体化させて多層配線基板を作製する、積層一体化ステップとを備え、
前記凹部が形成されていることにより、前記積層一体化ステップにおいて、前記ビアと接触する前記ビアランドの接触面積は、前記ビアの断面積の２０％以上７５％以下である、多層配線基板の製造方法である。
The fifth aspect of the present invention provides
Forming an electrical insulation layer by forming a via hole penetrating the sheet-shaped forming material, filling the via hole with a conductive paste to form a via, and creating an electrical insulation layer;
After forming a via land on the surface of the sheet-like base material that is larger than the cross-sectional area of the via in the surface direction of the electrical insulating layer, and forming a recess in the via land, one on the base material excluding the via land is formed. Forming a solder resist on the part to produce a circuit board;
Laminating the circuit board on at least one surface of the electrical insulating layer so that the upper end surface, which is the flat surface of the via, is in contact with the via land, and integrating them by hot pressing to produce a multilayer wiring board An integration step,
Due to the formation of the recess, the contact area of the via land that contacts the via is 20% or more and 75% or less of the cross-sectional area of the via in the stacking integration step. It is.
本発明により、多層配線基板を形成する熱プレスの過程において信頼性の高い層間接続ができる、多層配線基板、部品内蔵基板および多層配線基板の製造方法を提供できる。 According to the present invention, it is possible to provide a multilayer wiring board, a component-embedded board, and a method for manufacturing a multilayer wiring board that can perform highly reliable interlayer connection in the process of hot pressing to form the multilayer wiring board.
本発明の実施の形態について、図面を参照しながら説明する。 Embodiments of the present invention will be described with reference to the drawings.
（実施の形態１）
図１（ｂ）は、本発明にかかる部品内蔵基板の断面図を示している。図１（ａ）は、本実施の形態１の部品内蔵基板の積層前における多層配線基板および電気絶縁層の断面図を示している。
(Embodiment 1)
FIG. 1B shows a cross-sectional view of the component-embedded substrate according to the present invention. FIG. 1A shows a cross-sectional view of the multilayer wiring board and the electrical insulating layer before the component-embedded board according to the first embodiment is stacked.
図２（ｃ）は、本実施の形態１の部品内蔵基板のビア近傍の部分拡大断面図であり、図１（ｂ）の点線で囲んだ部分を拡大した図である。図２（ａ）は、本実施の形態１の部品内蔵基板の積層前のビアおよびビアランド近傍の部分断面図であり、図２（ｂ）は、本実施の形態１の部品内蔵基板の熱プレス時の、ビアおよびビアランド近傍の部分断面図を示している。なお、図２（ｂ）は、説明をわかり易くするために、各部の変形量を誇張して記載している。 FIG. 2C is a partial enlarged cross-sectional view in the vicinity of the via of the component-embedded substrate of the first embodiment, and is an enlarged view of a portion surrounded by a dotted line in FIG. FIG. 2A is a partial cross-sectional view in the vicinity of the via and via land before lamination of the component-embedded substrate of the first embodiment, and FIG. 2B is a hot press of the component-embedded substrate of the first embodiment. FIG. 4 shows a partial cross-sectional view in the vicinity of a via and a via land at the time. In FIG. 2B, the deformation amount of each part is exaggerated for easy understanding.
図１（ａ）および図２（ａ）に示すように、本実施の形態１の多層配線基板２５１、２５２は、表層に、配線パターン２０３およびビアランド２０７がフォトリソグラフィー等の工法にて形成されている。また、エッチングなどによりビアランド２０７に凹部２０５を形成する。このとき凹部２０５は、ビアランド２０７を貫通してはならない。
As shown in FIG. 1A and FIG. 2A, the
その後、ソルダーレジスト２０６を形成し、ソルダーレジスト２０６から露出した配線パターン２０３およびビアランド２０７にはＮｉＡｕ（ニッケル・金）メッキ２０４を施す。
Thereafter, a solder resist 206 is formed, and NiAu (nickel / gold) plating 204 is applied to the
図３（ａ）および図３（ｂ）に、ビアランド２０７の構成図を示す。図３（ａ）は、ビアランド２０７の側断面を示し、図３（ｂ）は、図３（ａ）のＡ−Ａで示した部分の水平断面を示している。
FIG. 3A and FIG. 3B are configuration diagrams of the via
図３（ａ）および図３（ｂ）に示すように、ビアランド２０７は、外形が円形のビアランド（ハッチングを施している部分）であり、ビアランド２０７の中央に円形の凹部２０５を形成している。
As shown in FIGS. 3A and 3B, the via
凹部２０５によってビアランド２０７上に形成される開口部は、熱プレス時にビア２０２とビアランド２０７が接触する時の、円柱状のビア２０２の水平断面積に対するビアランド２０７とビア２０２との接触面積が２０％以上７５％以下となる面積としている。また、凹部２０５は、ビアランド２０７を貫通しないように形成している。
The opening formed on the via
なお、ビア２０２の水平断面積が、本発明の、電気絶縁層の面方向の断面積の一例にあたる。
The horizontal cross-sectional area of the
電気絶縁層２０１は、上下の多層配線基板２５１および２５２間の電気的導通を得るためのビア２０２を有している。
The electrical
ビアランド２０７の開口部が上記条件の面積となるようにする凹部２０５をビアランド２０７に形成した事によって、図２（ｂ）に示すように、熱プレス時にビア２０２に圧縮力を加える過程において、圧縮方向のビア２０２とビアランド２０７の接触面積を減少させる事により、単位面積あたりの圧縮力を増加させる事が可能となり、多層配線基板２５１、２５２の表面形状に依存せず、信頼性の高い層間接続を可能とする。また、ビアランド２０７に形成する凹部２０５の内側の側面においてもビア２０２が接触する事により、より信頼性の高い層間接続を実現できる。
By forming the
一方で、ビアランド２０７に形成する凹部２０５がビアランド２０７を貫通していない事によって、ビアランド２０７と多層配線基板２５１、２５２との接着している面積を現行どおり確保できるため、吸湿リフローなどの信頼性評価によって多層配線基板２５１、２５２とビアランド２０７間に剥離方向の力が加わったとしても現行水準の信頼性を確保する事が可能である。
On the other hand, since the
図４は、上に配置される多層配線基板にビアランドを貫通する孔を形成した構成の部品内蔵基板において、電気絶縁層からガスが発生したときの、ビアおよびビアランド近傍の部分断面模式図を示している。 FIG. 4 is a partial cross-sectional schematic diagram in the vicinity of a via and a via land when gas is generated from an electrical insulating layer in a component-embedded substrate having a structure in which a hole penetrating a via land is formed in a multilayer wiring board disposed thereon. ing.
図４に示す部品内蔵基板は、電気絶縁層２０１の下に積層される多層配線基板２５２のビアランド２０７には貫通しない凹部２０５を形成しているのに対し、電気絶縁層２０１の上に積層される多層配線基板２５１のビアランド２１０には貫通する孔を形成している。
The component-embedded substrate shown in FIG. 4 has a
吸湿リフローなどの信頼性評価においてリフロー炉で加熱したときに、図４に示すように電気絶縁層２０１からガス２９１が発生する。
When heating in a reflow furnace in reliability evaluation such as moisture absorption reflow, gas 291 is generated from the electrical insulating
このとき、ビアランド２１０に貫通する孔を形成した多層配線基板２５１側では、ガス２９１が貫通孔を抜けて、多層配線基板２５１が剥離してしまう。一方、ビアランド２０７に貫通孔ではなく凹部２０５を設けた多層配線基板２５２側では、ガス２９１が貫通孔を抜けて多層配線基板２５２とビアランド２０７が剥離する事を回避する事ができる。
At this time, on the side of the
図５は、多層配線基板のビアランドの直下にビアが設けられている構成の、本実施の形態１の部品内蔵基板の、積層前のビアおよびビアランド近傍の部分断面図を示している。 FIG. 5 shows a partial cross-sectional view in the vicinity of the via and the via land before lamination of the component-embedded substrate according to the first embodiment, in which a via is provided immediately below the via land of the multilayer wiring board.
図５に示す部品内蔵基板では、電気絶縁層２０１の下に積層される多層配線基板２５２のビアランド２８３の直下にビア２８２が存在し、且つ、凹部２０５がビアランド２８３を貫通している。
In the component-embedded substrate shown in FIG. 5, the via 282 exists immediately below the via
このような構成の場合、多層配線基板２５１、２５２の形成過程において、ビアランド２８３の表面までビア２８２が存在する事になり、ビア２０２とビア２８２を含めたビアランド２８３との接触面積を減少させる事ができないが、凹部２０５とする事によって、直下にビア２８２が存在しても、ビア２０２とビアランド２８３との接触面積を減らす事ができる。
In such a configuration, in the formation process of the
以下、図２、図６および図７を用いて、製造方法を含め本実施の形態１について詳細に説明する。 Hereinafter, the first embodiment including the manufacturing method will be described in detail with reference to FIG. 2, FIG. 6, and FIG.
図６（ａ）〜（ｄ）は、本実施の形態１の電気絶縁層の製造方法を説明する図である。 6A to 6D are views for explaining the method for manufacturing the electrical insulating layer according to the first embodiment.
図６（ａ）において、３０１は電気絶縁層の形成材料で、半硬化状態のエポキシ樹脂と無機フィラーで構成するシート状のコンポジット材料である。無機フィラーとして平均粒径８μｍのシリカ（ＳｉＯ）を７５質量％含んでいる。無機フィラーはアルミナ、マグネシア、窒化ホウ素、窒化アルミ、窒化珪素、ポリテトラフルオロエチレン等の材料でも良く、多層配線基板の熱膨張係数等の物理的特性に合わせ、好ましくは含有量を５０質量％以上９５質量％以下の範囲で設定できる。これは、含有量５０質量％以下では、熱膨張が大きくなり多層配線基板との熱膨張係数のミスマッチによりリフロー工程などの熱応力でビア接続不良を起こす原因となるためである。また、含有量９５質量％以上では、高粘度となりシート化が困難となると共に、樹脂量が減り熱プレス後の密着力が低下してしまうためである。無機フィラーの代わりに、不織布や織布構造の無機材料を用いても構わない。
In FIG. 6A,
電気絶縁材料３０１の厚みは０．６ｍｍであるが、厚みは設定する事ができる。保護フィルム３２１ａ、３２１ｂは、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＰＳ（ポリフェニレンサルファイド）等でなる厚み１６μｍのフィルムで、電気絶縁材料３０１の両面にラミネートを行い３層構造にする。
The thickness of the electrical insulating
電気絶縁材料３０１と保護フィルム３２１ａ、３２１ｂ、または電気絶縁材料３０１間の接着は、電気絶縁材料３０１を構成する樹脂が半硬化状態（Ｂステージ）である事から、例えば温度７０℃で圧力１ＭＰａにて真空ラミネートを行う事で半硬化状態の樹脂表面が軟化して気泡の発生無く接着できる。
Adhesion between the electrical insulating
次に、図６（ｂ）に示すように、電気絶縁材料３０１に直径０．２ｍｍのビアホール３２３を打ち抜き形成する。なお、ビアホール３２３は、レーザ加工等、別の手段を用いて形成しても良い。
Next, as shown in FIG. 6B, a via
次に、図６（ｃ）に示すように、ビアホール３２３に導電性ペーストを印刷等の手段により充填してビア３０２を形成する。導電性ペーストは、金属粒子と熱硬化性樹脂とを混合した組成物を用いる事ができる。金属粒子としては、金、銀、銅またはニッケルなどを用いる事ができる。金、銀、銅またはニッケルは、導電性が高いため好ましく、銅は導電性が高くマイグレーションも少ないため特に好ましい。銅を銀で被覆した金属粒子を用いても、マイグレーションの少なさと導電性の高さ、両方の特性を満たす事ができる。熱硬化性樹脂としては、たとえば、エポキシ樹脂、フェノール樹脂またはイソシアネート樹脂を用いる事ができる。
Next, as shown in FIG. 6C, a via 302 is formed by filling the via
そして、図６（ｄ）に示すように、導電性ペーストを充填後に保護フィルム３２１ａおよび３２１ｂを剥離することで、表面から１６μｍ飛び出たビア３０２を有する電気絶縁層２０１を得る事ができる。
And as shown in FIG.6 (d), the electrically insulating
次に、多層配線基板２５１、２５２の製造方法について説明する。
Next, a method for manufacturing the
図２（ａ）に示すように、まず多層配線基板のベースとなる基材に厚み１２μｍの銅箔を貼り合わせ、フォトグラフィ技術によって所望の配線パターンを形成する。また、配線パターン２０３上のビア２０２を配置する位置に、エッチングなどにより直径０．１２ｍｍ、深さ８μｍの凹部２０５を形成する。配線パターン２０３形成後に、厚み２０μｍのソルダーレジスト２０６を所望の箇所に形成する。さらに、露出されたビアランド２０７にＮｉＡｕ（ニッケル・金）メッキ２０４を行う。ニッケルを８μｍ、金を０．０５μｍの厚みでメッキを行う。
As shown in FIG. 2A, first, a copper foil having a thickness of 12 μm is bonded to a base material serving as a base of a multilayer wiring board, and a desired wiring pattern is formed by a photolithography technique. A
最後に、上記のようにして作製した電気絶縁層２０１の両主面に多層配線基板２５１、２５２を配置して位置合わせを行い積層した後、温度２００℃、圧力２ＭＰａの条件にて熱プレスを行う。この際、半硬化状態の電気絶縁層２０１が一旦軟化した後、熱反応により硬化する事で多層配線基板２５１、２５２と接着し一体化でき部品内蔵基板を製造する事ができる。
Finally, after arranging and laminating the
なお、図２（ｂ）および図２（ｃ）において、凹部２０５の存在によって、ビア２０２の端面とビアランド２０７の間にできる隙間が、本発明の隙間の一例にあたる。また、ビアランド２０７に当接するビア２０２の端面が、本発明の、ビアの平面である上端面の一例にあたる。
2B and 2C, the gap formed between the end face of the via 202 and the via
この熱プレスの工程において、まずビア２０２の突出部とビアランド２０７が接触し、更にビア２０２を圧縮するが、図２（ｂ）に示すように、多層配線基板２５１、２５２の表面にあるソルダーレジスト開口部２０８の部分に熱プレス装置２７１からの圧縮力が伝わらない。
In this heat pressing step, the protruding portion of the via 202 and the via
そのため、凹部２０５が形成されていない従来の構成の部品内蔵基板の場合には、図１１（ｃ）に示すように、多層配線基板６５１、６５２は、ビア６０２からの反力を受けて、ソルダーレジスト開口部６１０の方向に変形する。このように、ビアランド６０７に凹部２０５が無ければ、ビア６０２を圧縮する力よりも多層配線基板６５１、６５２を変形させる力の方が勝るため、電気的接続をさせるために必要なビア６０２への圧縮力を加えられていない状態になってしまう。
Therefore, in the case of a component-embedded substrate having a conventional configuration in which the
一方、本実施の形態１の構成の部品内蔵基板の場合には、図２（ｂ）に示すようにビアランド２０７に形成される凹部２０５を有する事によって、凹部２０５の部分ではビア２０２は圧縮力を受けず、ビアランド２０７とビア２０２が接触している部分のみに圧縮力がかかる事から、凹部２０５にビア２０２が入り込みながら、部分的にビア２０２を圧縮する事が可能となる。その結果、信頼性の高い層間接続が実現できる。
On the other hand, in the case of the component-embedded substrate having the configuration of the first embodiment, the via 202 has a compressive force in the
図７に示すグラフは、多層配線基板表面に凹凸がある場合の、水平方向のビア断面積に対するビア−ビアランド間接触面積の割合とビア抵抗値との相関、および、ビア断面積に対するビア−ビアランド間接触面積の割合とビアにかかる圧力との相関を示している。 The graph shown in FIG. 7 shows the correlation between the ratio of the via-via land contact area to the via cross-sectional area in the horizontal direction and the via resistance value, and the via-via land with respect to the via cross-sectional area when the multilayer wiring board surface is uneven. It shows the correlation between the contact area ratio and the pressure applied to the via.
ここでは、図２（ｃ）に示す構成の部品内蔵基板を用いて評価を行なった。評価を行なった部品内蔵基板の構成について説明する。 Here, the evaluation was performed using the component-embedded substrate having the configuration shown in FIG. The configuration of the component-embedded substrate that has been evaluated will be described.
多層配線基板２５１、２５２の厚みが０．３５ｍｍ、電気絶縁層２０１の厚みが０．６６ｍｍ、多層配線基板２５１、２５２の表層にあるソルダーレジスト２０６による段差が０．０３ｍｍ、ソルダーレジスト開口部２０８の幅が１．０ｍｍ、ビア２０２の直径が２００μｍである。条件として、厚さ０．０２ｍｍのビアランド２０７に、深さ８μｍで、直径が各６０μｍ、８０μｍ、１００μｍ、１２０μｍ、１４０μｍ、１６０μｍ、１８０μｍ、１９０μｍの凹部２０５を形成し、評価を行った。
The thickness of the
温度２００℃、圧力２ＭＰａの条件により熱プレスを行った結果、図７より、ビア断面積に対するビア−ビアランド間接触面積の割合換算で、２０％以上７５％以下の条件において、低い初期抵抗値を示している事がわかる。 As a result of hot pressing under the conditions of a temperature of 200 ° C. and a pressure of 2 MPa, it can be seen from FIG. 7 that a low initial resistance value is obtained under the condition of 20% to 75% in terms of the ratio of the via-via land contact area to the via cross-sectional area. You can see that it shows.
また、ビア２０２にかかる圧力は、ビア断面積に対するビア−ビアランド間接触面積の割合換算で７５％以下の条件において２ＭＰａ以上を示している。この事から、ビアの断面積に対するビアランドとビアの接触面積が７５％以下である事が必要な事がわかる。 The pressure applied to the via 202 indicates 2 MPa or more under the condition of 75% or less in terms of the ratio of the contact area between via and via land with respect to the via cross-sectional area. From this, it can be seen that the contact area between via land and via with respect to the cross-sectional area of via is required to be 75% or less.
一方で、ビアを形成する導電性ペーストに含有される導電粒子の粒径が１０μｍ程度であり、ビアの断面積に対するビアランドとビアの接触面積が２０％以下の場合、導電性粒子がビアランドに接触しない可能性が高い事から、ビアの断面積に対するビアランドとビアの接触面積が２０％以上である必要がある。 On the other hand, when the particle size of the conductive particles contained in the conductive paste forming the via is about 10 μm and the contact area between the via land and the via with respect to the cross-sectional area of the via is 20% or less, the conductive particle contacts the via land. The contact area between the via land and the via with respect to the cross-sectional area of the via needs to be 20% or more.
なお、ここでは、図３（ａ）および図３（ｂ）に示すように、ビアランド２０７に円形状の凹部２０５を形成することとして説明したが、上記したビアの断面積に対するビアランドとビアの接触面積の条件を満たすようにすれば、その他の形状の凹部をビアランド２０７に形成しても同様の効果が得られる。
Here, as shown in FIG. 3A and FIG. 3B, the
図８（ａ）〜（ｄ）に、異なる形状の凹部を形成したビアランドの水平断面図を示す。 FIGS. 8A to 8D are horizontal cross-sectional views of via lands in which concave portions having different shapes are formed.
図８（ａ）〜（ｄ）に示すビアランド１０１〜１０４は、いずれもビアランド２０７と同様の円形であり、図８（ａ）〜（ｄ）は、図３（ａ）のＡ−Ａで示した部分に相当する部分の各ビアランド１０１〜１０４の水平断面を示している。したがって、図８（ａ）〜（ｄ）の白抜きで示した部分が、各凹部１０５〜１０８の上面から見た形状を表している。
Each of the via lands 101 to 104 shown in FIGS. 8A to 8D has a circular shape similar to that of the via
図８（ａ）は、ビアランド１０１の中央に十字型の凹部１０５を形成したものを示している。図８（ｂ）は、ビアランド１０２にスリットの凹部１０６を形成したものを示している。図８（ｃ）は、ビアランド１０３に複数個の円形の凹部１０７を形成したものを示している。図８（ｄ）は、ビアランド１０４に籠目状に凹部１０８を形成したものを示している。
FIG. 8A shows a structure in which a
図８（ａ）〜（ｄ）に各種変形例として様々な凹部１０５〜１０８を示したように、凹部の形状はいかなる形でも良いが、ビアランドにおける開口面積に関しては、熱プレス時にビアとビアランドが接触する時の、ビアの断面積に対するビアランドとビアの接触面積が２０％以上７５％以下である事を条件とする。また、凹部はビアランドを貫通してはならない。
8A to 8D show
以上に説明したように、本発明の部品内蔵基板は、多層配線基板間を電気的に接続するビアとビアランドの接触面積を減少させる事によって、熱プレス時の圧力を高める事ができ、信頼性の高いビア接続を得る事ができる。したがって、多層配線基板を一体化する熱プレスの過程において、ビアとビアランドの間に加わる単位面積あたりの圧縮力を高める事ができ、信頼性の高い層間接続が可能となる。その結果、設計制約が緩和され、多層配線基板の小型化が進展するとともに、基板設計リードタイムの短縮ができる。 As described above, the component-embedded board of the present invention can increase the pressure during hot pressing by reducing the contact area between vias and via lands that are electrically connected between multilayer wiring boards, and is reliable. High via connection can be obtained. Therefore, the compressive force per unit area applied between the vias and the via lands can be increased in the process of hot pressing for integrating the multilayer wiring boards, and highly reliable interlayer connection is possible. As a result, the design constraints are eased, the multilayer wiring board is miniaturized, and the board design lead time can be shortened.
なお、上記した本実施の形態１では、部品内蔵基板の例で説明したが、貫通するビアが形成された電気絶縁層の両面または片面に回路基板を積層して構成される多層配線基板についても本発明を適用でき、同様の効果が得られる。 In the above-described first embodiment, the example of the component-embedded substrate has been described. However, a multilayer wiring board configured by laminating a circuit board on both sides or one side of an electrical insulating layer having a penetrating via is also provided. The present invention can be applied and the same effect can be obtained.
また、図１０（ｅ）に示すような、ビア６０２がビアランド６０７に接続される部分に狭い開口面積のソルダーレジスト開口部６０９が形成されているような構成においても、本発明の構成を適用することにより、接続するビアとビアランドの接触面積が従来よりも減少し、熱プレス時の圧力を高める事ができるので、信頼性の高いビア接続を得る事ができる。
The configuration of the present invention is also applied to a configuration in which a solder resist opening 609 having a small opening area is formed in a portion where the via 602 is connected to the via
本発明に係る多層配線基板、部品内蔵基板および多層配線基板の製造方法は、多層配線基板を形成する熱プレスの過程において信頼性の高い層間接続ができる効果を有し、この様にして構成される多層配線基板等は、既存の多層配線基板の小型高密度化を実現できるため、携帯電話などのモバイル機器等の用途として有用である。 The multilayer wiring board, the component built-in board, and the multilayer wiring board manufacturing method according to the present invention have the effect of enabling reliable interlayer connection in the process of hot pressing to form the multilayer wiring board. A multilayer wiring board or the like that can be used is useful as a mobile device such as a mobile phone because the existing multilayer wiring board can be reduced in size and density.
１０１〜１０４ ビアランド
１０５〜１０８ 凹部
２０１ 電気絶縁層
２０２ ビア
２０３ 配線パターン
２０４ ニッケル・金メッキ
２０５ 凹部
２０６ ソルダーレジスト
２０７ ビアランド
２０８ ソルダーレジスト開口部
２１０ ビアランド
２５１、２５２ 多層配線基板
２７１ 熱プレス装置
２７２ 弾性シート
２８２ ビア
２８３ ビアランド
２９１ ガス
３０１ 電気絶縁材料（形成材料）
３０２ ビア
３２１ａ、３２１ｂ 保護フィルム
３２３ ビアホール
６０１ 電気絶縁層
６０２ ビア
６０３ 配線パターン
６０４ ニッケル・金メッキ層
６０６ ソルダーレジスト
６０７ ビアランド
６０８、６０９、６１０ ソルダーレジスト開口部
６５１、６５２ 多層配線基板
６７１ 熱プレス装置
６７２ 弾性シート
７０１ 電気絶縁層
７０２ ビア
７０３ 配線パターン
７０７ ビアランド
７１１ 電子部品
７２２ キャビティ
７５１、７５２ 多層配線基板
７６６ 部品内蔵基板
101-104 Via land 105-108
302
Claims (5)
前記ビアと前記ビアランドとの間には、一部隙間が形成されており、
前記ビアと接触する前記ビアランドの接触面積は、前記ビアの断面積の２０％以上７５％以下である、多層配線基板。 An electrical insulating layer having a via formed by filling a penetrating via hole with a conductive paste, and a via land larger than the cross-sectional area of the via in the plane direction of the electrical insulating layer is formed at a position corresponding to the via. A multilayer wiring board integrated with a laminated circuit board,
A gap is formed between the via and the via land,
The multilayer wiring board, wherein a contact area of the via land that contacts the via is 20% or more and 75% or less of a cross-sectional area of the via.
前記ビアと前記ビアランドとの間には、一部隙間が形成されており、
前記ビアと接触する前記ビアランドの接触面積は、前記ビアの断面積の２０％以上７５％以下である、部品内蔵基板。 Via lands larger than the cross-sectional area of the electrical insulating layer in the surface direction of the vias are located at positions corresponding to the vias on the front and back of the electrical insulating layer having vias formed by filling the through-holes filled with conductive paste. The formed multilayer wiring board is laminated and integrated, and at least one of the multilayer wiring boards is a component-embedded board on which an electronic component embedded in the electrical insulating layer is mounted,
A gap is formed between the via and the via land,
The component-embedded substrate, wherein a contact area of the via land that contacts the via is 20% or more and 75% or less of a cross-sectional area of the via.
シート状の基材の表面の、前記ビアの、前記電気絶縁層の面方向の断面積より大きいビアランドを形成し、前記ビアランドに凹部を形成した後に、前記ビアランドを除いた前記基材上の一部にソルダーレジストを形成して、回路基板を作製する回路基板作製工程と、
前記電気絶縁層の少なくとも片面に、前記ビアの平面である上端面が前記ビアランドに当接するようにして前記回路基板を積層し、熱プレスすることにより一体化させて多層配線基板を作製する、積層一体化ステップとを備え、
前記凹部が形成されていることにより、前記積層一体化ステップにおいて、前記ビアと接触する前記ビアランドの接触面積は、前記ビアの断面積の２０％以上７５％以下である、多層配線基板の製造方法。 Forming an electrical insulation layer by forming a via hole penetrating the sheet-shaped forming material, filling the via hole with a conductive paste to form a via, and creating an electrical insulation layer;
After forming a via land on the surface of the sheet-like base material that is larger than the cross-sectional area of the via in the surface direction of the electrical insulating layer, and forming a recess in the via land, one on the base material excluding the via land is formed. Forming a solder resist on the part to produce a circuit board;
Laminating the circuit board on at least one surface of the electrical insulating layer so that the upper end surface, which is the flat surface of the via, is in contact with the via land, and integrating them by hot pressing to produce a multilayer wiring board An integration step,
Due to the formation of the recess, the contact area of the via land that contacts the via is 20% or more and 75% or less of the cross-sectional area of the via in the stacking integration step. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012234852A JP2012234852A (en) | 2012-11-29 |
| JP5607573B2 true JP5607573B2 (en) | 2014-10-15 |
Family
ID=47434926
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011100310A Expired - Fee Related JP5607573B2 (en) | 2011-04-28 | 2011-04-28 | MULTILAYER WIRING BOARD, COMPONENT BUILT-IN BOARD, AND METHOD FOR PRODUCING MULTILAYER WIRING BOARD |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5607573B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044112B2 (en) * | 1995-11-17 | 2008-02-06 | 大日本印刷株式会社 | Multilayer wiring board, manufacturing method of multilayer wiring board, and electronic component package |
| JP3942168B2 (en) * | 2002-08-27 | 2007-07-11 | 日本特殊陶業株式会社 | Wiring board manufacturing method, wiring board |
| JP2005026470A (en) * | 2003-07-02 | 2005-01-27 | Matsushita Electric Ind Co Ltd | Module with built-in component and its manufacturing method |
| KR100960954B1 (en) * | 2008-07-22 | 2010-06-03 | 삼성전기주식회사 | Manufacturing method of Printed Circuit Board |
-
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|---|---|
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