JP5606380B2 - Hold circuit - Google Patents
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Description
本発明は、ホールド回路に関し、特に、入力信号のピーク値を保持するピークホールド回路および入力信号のボトム値を保持するボトムホールド回路に関する。 The present invention relates to a hold circuit, and more particularly to a peak hold circuit that holds a peak value of an input signal and a bottom hold circuit that holds a bottom value of an input signal.
例えば、自動車には各種センサが搭載されている。これらセンサには、その出力信号(センサ信号)が温度依存性を有するものも含まれる。センサ信号の温度依存性を補償するためにホールド回路が用いる場合がある。この場合、ホールド回路がセンサ信号のピーク値(ボトム値)を保持し、当該ピーク値(ボトム値)に基づいてセンサ信号の補正が行われる。センサ信号の温度依存性を精度よく補償するためには、ホールド回路は、センサ信号のピーク値(ボトム値)を精度よく保持することが望まれる。 For example, various sensors are mounted on an automobile. These sensors include those whose output signals (sensor signals) have temperature dependence. A hold circuit may be used to compensate for the temperature dependence of the sensor signal. In this case, the hold circuit holds the peak value (bottom value) of the sensor signal, and the sensor signal is corrected based on the peak value (bottom value). In order to compensate the temperature dependence of the sensor signal with high accuracy, it is desired that the hold circuit holds the peak value (bottom value) of the sensor signal with high accuracy.
また例えば、センサが、所期の取付位置からずれて取り付けられることもあり得る。その場合、センサ信号の大きさ(電圧振幅)が当初想定された大きさから逸脱することがある。そのため、ホールド回路には、大きな電圧(大振幅のセンサ信号)の入力についても、精度よくピーク値(ボトム値)を保持することが望まれる。つまり、ホールド回路には、入力可能な電圧振幅範囲の拡大が望まれる。 In addition, for example, the sensor may be mounted out of the intended mounting position. In that case, the magnitude (voltage amplitude) of the sensor signal may deviate from the initially assumed magnitude. Therefore, it is desired that the hold circuit accurately holds the peak value (bottom value) even when a large voltage (a large amplitude sensor signal) is input. In other words, the hold circuit is desired to expand the input voltage amplitude range.
さらにまた、例えば、ホールド回路が車載機器として使用されるような場合、ホールド回路は様々な温度環境下で(例えば、高温環境下で)精度よく動作することが望まれる。 Furthermore, for example, when the hold circuit is used as an in-vehicle device, it is desired that the hold circuit operate accurately in various temperature environments (for example, in a high temperature environment).
特許文献1は、ホールド回路を開示する。特許文献1のホールド回路は、入力端子と、スイッチ回路と、スイッチ回路のオン・オフを切り換える切換回路と、コンデンサと、基準電圧端子と、コンデンサに蓄えられた電荷を放電するためのリセット回路と、を有する。ここで、入力端子と、スイッチ回路と、コンデンサと、基準電圧端子は、この順番で直列に接続されている。
特許文献1のホールド回路では、リセット回路がコンデンサに蓄えられた電荷を放電する際、切換回路がスイッチ回路をオフにする。そうすることにより、電荷を放電する際に入力端子から基準電圧端子へ貫通電流が流れることが阻止される。これにより、特許文献1のホールド回路では消費電力の抑制が図られる。
In the hold circuit of
特許文献1は、絶縁ゲート型トランジスタを用いてスイッチ回路を構成することが望ましいとしている。また特許文献1は、そのような場合、ホールド回路の精度向上のためには、絶縁ゲート型トランジスタのウェル領域を出力端子に接続することが望ましいとしている。
なお、絶縁ゲート型トランジスタにおいては、ウェル領域とコンタクト領域とではその導電型が相違するため、コンタクト領域とウェル領域との間に寄生ダイオードが形成される。したがってウェル領域とコンタクト領域との間に大きな電位差が発生した場合、寄生ダイオードを介して電流が流れてコンデンサの充放電が生じ、コンデンサにかかる電圧が変動してしまう可能性がある。 In an insulated gate transistor, the conductivity type is different between the well region and the contact region, so that a parasitic diode is formed between the contact region and the well region. Therefore, when a large potential difference is generated between the well region and the contact region, a current flows through the parasitic diode, the capacitor is charged and discharged, and the voltage applied to the capacitor may fluctuate.
そこで、特許文献1では、コンタクト領域とウェル領域との間に電位差を生じさせないように、コンタクト領域がコンデンサに接続されるとともにウェル領域が出力端子に接続される。この構成によりホールド回路の検出精度の向上が期待できる。
Therefore, in
だが、上述した構成においては、入力信号を適宜コンデンサに導くためのスイッチ回路である絶縁ゲート型トランジスタのウェル領域の電圧が出力端子の電圧と等しくなる。そのため、基板バイアス効果によって閾値電圧が高くなり、ホールド回路が大きい電圧振幅のピーク値を保持できなくなるという問題が生じる。 However, in the configuration described above, the voltage in the well region of the insulated gate transistor, which is a switch circuit for appropriately leading the input signal to the capacitor, is equal to the voltage at the output terminal. For this reason, the threshold voltage increases due to the substrate bias effect, which causes a problem that the hold circuit cannot hold a peak value with a large voltage amplitude.
特許文献1では、この問題を解決するため、スイッチ回路を、直列に接続された2つのp型の絶縁ゲート型トランジスタを備えたp型絶縁ゲート型トランジスタと、直列に接続された2つのn型の絶縁ゲート型トランジスタを備えたn型絶縁ゲート型トランジスタを用いて相補型のスイッチ回路として構成し、そうすることによって動作電圧範囲(ホールド可能な電圧の範囲)を拡大している。
In
しかしながら、上述の、スイッチ回路を相補型スイッチ回路として構成することによりホールド回路の動作電圧範囲を拡大するという方策では、拡大される電圧範囲は比較的小さい。そのため、この方策は、上述の問題を根本的に解決する方策とは言えない。 However, in the above-described policy of expanding the operating voltage range of the hold circuit by configuring the switch circuit as a complementary switch circuit, the expanded voltage range is relatively small. Therefore, this measure cannot be said to be a measure that fundamentally solves the above problem.
また、絶縁ゲート型トランジスタは温度が高くなればなるほどに、その閾値電圧が上昇する性質を有する。そのため、上述した構成には、絶縁ゲート型トランジスタの温度が上昇するとホールド回路の動作電圧範囲がなお更に狭くなる、という問題も存在する。 The insulated gate transistor has a property that the threshold voltage increases as the temperature increases. Therefore, the above-described configuration also has a problem that the operating voltage range of the hold circuit is further narrowed when the temperature of the insulated gate transistor rises.
本発明は、上記の問題点を鑑みてなされるものであり、広い動作電圧範囲で精度よく動作するホールド回路の提供を目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a hold circuit that operates accurately over a wide operating voltage range.
この発明にかかるホールド回路は、入力信号が入力される入力端子と、増幅器であって、その非反転入力端子に入力信号が入力される入力端子が接続された増幅器と、反転増幅器であって、その入力端子に増幅器の出力端子が接続された反転増幅器と、キャパシタであって、その一端に増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、バッファ回路であって、その入力端子にキャパシタの一端が接続されたバッファ回路と、バッファ回路の出力端子に接続された出力電圧出力端子と、ゲート端子に増幅器の出力端子が接続され、ソース端子にバッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに電圧源が接続され、ドレイン端子に第1トランジスタのドレイン端子が接続された第2トランジスタと、ゲート端子に反転増幅器の出力端子が接続され、ソース端子およびバルクに、第1トランジスタのドレイン端子と第2トランジスタのドレイン端子とが接続され、ドレイン端子に、キャパシタの一端とバッファ回路の入力端子とが接続された第3トランジスタと、を有するホールド回路である。 The hold circuit according to the present invention is an input terminal to which an input signal is input and an amplifier, an amplifier having an input terminal to which an input signal is input to the non-inverting input terminal, and an inverting amplifier, An inverting amplifier having an input terminal connected to the output terminal of the amplifier and a capacitor, having one end connected to the inverting input terminal of the amplifier and the other end connected to a reference potential, and a buffer circuit. A buffer circuit having one end of the capacitor connected to its input terminal, an output voltage output terminal connected to the output terminal of the buffer circuit, an output terminal of the amplifier connected to the gate terminal, and an output terminal of the buffer circuit to the source terminal Is connected, the voltage source is connected to the bulk, the output terminal of the inverting amplifier is connected to the gate terminal, the voltage to the source terminal and the bulk Are connected, the drain terminal is connected to the drain terminal of the first transistor, the gate terminal is connected to the output terminal of the inverting amplifier, and the source terminal and the bulk are connected to the drain terminal of the first transistor and the second transistor. Is a hold circuit having a third transistor connected to one end of the capacitor and an input terminal of the buffer circuit.
本発明にかかるホールド回路は、入力信号の大きさに応じた電圧を保持するキャパシタに接続されたトランジスタ(第3トランジスタ)のソースおよびバルクにかかる電圧が入力信号の電圧および出力電圧の高低関係に応じて適切な値に調節されることで当該トランジスタの閾値電圧の上昇およびリーク電流の増大を抑制することができ、広い動作電圧範囲で精度よく動作することができる。 In the hold circuit according to the present invention, the voltage applied to the source and bulk of the transistor (third transistor) connected to the capacitor that holds the voltage corresponding to the magnitude of the input signal is related to the level of the input signal voltage and the output voltage. By adjusting to an appropriate value accordingly, an increase in threshold voltage and an increase in leakage current of the transistor can be suppressed, and the transistor can operate with high accuracy in a wide operating voltage range.
以下、本発明の実施の形態について、詳細に説明する。以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下の回路は一回路例であり、これらに限定されない。 Hereinafter, embodiments of the present invention will be described in detail. Hereinafter, embodiments according to the present invention will be described with reference to the drawings. In addition, in each following embodiment, the same code | symbol is attached | subjected about the same component. The following circuit is an example of the circuit, and is not limited thereto.
本発明の実施の形態によるホールド回路(ピークホールド回路、ボトムホールド回路)は、比較的広い動作電圧範囲を有するホールド回路である。 The hold circuit (peak hold circuit, bottom hold circuit) according to the embodiment of the present invention is a hold circuit having a relatively wide operating voltage range.
本発明の実施の形態によるピークホールド回路では、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク(ウェル領域)の電圧を電圧源の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク(ウェル領域)の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルク(ウェル領域)との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ピークホールド回路のピーク値検出精度が向上される。 In the peak hold circuit according to the embodiment of the present invention, when the output voltage is lower than the voltage of the input signal, the voltage of the source and bulk (well region) of the transistor connected to one electrode of the capacitor is set to the voltage of the voltage source. The transistor is operated close to it. By doing so, the substrate bias effect of the transistor can be reduced, and thus the operating voltage range of the input signal can be widened. When the output voltage is higher than the voltage of the input signal, the voltage of the source and bulk (well region) of the transistor connected to one electrode of the capacitor is brought close to the voltage of the output terminal to operate the transistor. By doing so, the potential difference applied to the parasitic diode formed between the drain and bulk (well region) of the transistor can be reduced, and thus the leakage current that increases as the temperature of the parasitic diode increases is reduced. It can be made extremely small. This improves the peak value detection accuracy of the peak hold circuit.
本発明の実施の形態によるボトムホールド回路では、入力信号の電圧よりも出力電圧が高いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク(ウェル領域)の電圧を基準電位に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタの基板バイアス効果を小さくすることができ、よって、入力信号の動作電圧範囲を広くすることができる。また、入力信号の電圧よりも出力電圧が低いときには、キャパシタの一方の電極に接続されるトランジスタのソースとバルク(ウェル領域)の電圧を出力端子の電圧に近づけて当該トランジスタを動作させる。そうすることで、当該トランジスタのドレインとバルク(ウェル領域)との間に形成される寄生ダイオードにかかる電位差を小さくすることができ、よって、当該寄生ダイオードの温度上昇に伴って増大するリーク電流を極めて小さくすることができる。これにより、ボトムホールド回路のボトム値検出精度が向上される。 In the bottom hold circuit according to the embodiment of the present invention, when the output voltage is higher than the voltage of the input signal, the voltage of the source and bulk (well region) of the transistor connected to one electrode of the capacitor is brought close to the reference potential. The transistor is operated. By doing so, the substrate bias effect of the transistor can be reduced, and thus the operating voltage range of the input signal can be widened. When the output voltage is lower than the voltage of the input signal, the transistor is operated by bringing the voltage of the source and bulk (well region) of the transistor connected to one electrode of the capacitor close to the voltage of the output terminal. By doing so, the potential difference applied to the parasitic diode formed between the drain and bulk (well region) of the transistor can be reduced, and thus the leakage current that increases as the temperature of the parasitic diode increases is reduced. It can be made extremely small. Thereby, the bottom value detection accuracy of the bottom hold circuit is improved.
実施の形態1.(ピークホールド回路)
1−1.構成
図1は、本発明の実施の形態1によるピークホールド回路の構成を示す回路図である。図1に示す実施の形態1によるピークホールド回路100は、入力信号(入力電圧)Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。
1-1. Configuration FIG. 1 is a circuit diagram showing a configuration of a peak hold circuit according to a first embodiment of the present invention. A
ピークホールド回路100は、図1に示すように、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ9、10、および、11と、を備えて構成される。トランジスタ9、10、11は、電界効果トランジスタ(FET)でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ9、10、11は、p型MOS−FETでよい。
As shown in FIG. 1, the
キャパシタ5は、一端がトランジスタ11の端子(ドレイン)と接続され、他端が基準電位4に接続される。
The
第1増幅器6は、その非反転入力端子6aに入力端子1が接続され、反転入力端子6bにキャパシタ5の一端が接続される。なお、本発明の第1増幅器6は、出力電圧をハイまたはローに2値化するコンパレータ回路として構成されてもよい。
In the first amplifier 6, the
バッファ回路7は、その入力端子7aに、キャパシタ5の一端および第1増幅器6の反転入力端子6bが接続され、出力端子7bに、ピークホールド回路100の出力端子2が接続される。
In the
反転増幅器8は、その入力端子8aに第1増幅器6の出力端子6cが接続され、出力端子8bに、トランジスタ10(第2トランジスタ)のゲートとトランジスタ11(第3トランジスタ)のゲートとが接続される。
The inverting amplifier 8 has an
トランジスタ9(第1トランジスタ)においては、そのゲートに第1増幅器6の出力端子6cが接続され、ソースに出力端子2が接続され、ドレインに第3トランジスタ11のソースとバルク(ウェル領域)が接続され、バルク(ウェル領域)に電圧源3が接続される。
In the transistor 9 (first transistor), the
第2トランジスタ10においては、そのゲートに、反転増幅器8の出力端子8bと第3トランジスタ11のゲートとが接続され、ソースとバルク(ウェル領域)に電圧源3が接続され、ドレインに、第3トランジスタ11のソースおよびバルク(ウェル領域)と第1トランジスタ9のドレインとが接続される。
In the
第3トランジスタ11においては、そのゲートに、反転増幅器8の出力端子8bと第2トランジスタ10のゲートとが接続され、ソースとバルク(ウェル領域)に、第1トランジスタ9のドレインと第2トランジスタ10のドレインとが接続され、ドレインに、キャパシタ5の一端とバッファ回路7の入力端子7aとが接続される。
In the
図2は、実施の形態1における反転増幅器8の構成例を示す回路図である。反転増幅器8は、図2に示すように、第2増幅器16と、抵抗18および19と、基準電圧源17とを含んで構成される。
FIG. 2 is a circuit diagram illustrating a configuration example of the inverting amplifier 8 according to the first embodiment. As shown in FIG. 2, the inverting amplifier 8 includes a
抵抗18(第1抵抗)は、反転増幅器8の入力端子8aと、第2増幅器16の反転入力端子16bとの間に接続される。
The resistor 18 (first resistor) is connected between the
抵抗19(第2抵抗)は、第2増幅器16の反転入力端子16bと、第2増幅器16の出力端子16cとの間に接続される。
The resistor 19 (second resistor) is connected between the inverting
第2増幅器16の非反転入力端子16aには基準電圧源17が接続され、反転入力端子16bには、第1抵抗18の一端と第2抵抗19の一端とが接続され、出力端子16cには反転増幅器8の出力端子8bが接続される。なお、反転増幅器8は、入力電圧を反転して出力するインバータでも実現でき、また、これらに限定されない。
The
図3は、実施の形態1におけるバッファ回路7の構成例を示す回路図である。バッファ回路7は、図3に示すように、第3増幅器20を含んで構成される。バッファ回路7の非反転入力端子20aにはバッファ回路7の入力端子7aが接続され、反転入力端子20bには、バッファ回路7の出力端子7bと第3増幅器20の出力端子20cとが接続され、出力端子20cにはバッファ回路7の出力端子7bが接続される。なお、バッファ回路7は、入力端子7aと出力端子7bのインピーダンスを変換する回路であればよく、上記構成に限定されるものではない。
FIG. 3 is a circuit diagram showing a configuration example of the
図4は、トランジスタ9、10、11の構成例(p型トランジスタ21)を示す回路図および断面図である。図4(a)は、p型トランジスタ21の等価回路図であり、図4(b)は、p型トランジスタ21の断面図である。p型トランジスタ21は、図4に示すように、p型の半導体基板(p−sub)上に形成され、p+拡散層である端子(ソース21b、ドレイン21c)を備える。p型トランジスタ21のバルク21dは、n+拡散層であり、ウェル領域(n−well)と同電位である。ウェル領域(n−well)には、ソース21bとの間、および、ドレイン21cとの間、p型の半導体基板(p−sub)との間に、それぞれ寄生ダイオード22、23、24が形成される。
FIG. 4 is a circuit diagram and a cross-sectional view showing a configuration example (p-type transistor 21) of the
1−2.動作
図5を参照し、ピークホールド回路100の動作について説明する。図5は、ピークホールド回路100の動作による各電圧の時間変化を示すプロットである。
1-2. Operation The operation of the
入力電圧Vinが、図5のように推移する場合を例に、ピークホールド回路100の動作を説明する。つまり、本例における入力電圧Vinは、時刻ゼロから時刻t1まで単調に増大し、時刻t1においてピーク値を示し、時刻t1以降は、単調に減少するとする。
The operation of the
出力電圧Voが入力信号Vinの電圧よりも低い間、つまり、時刻ゼロから時刻t1へ近づく間、第1増幅器6の出力ノード12の電圧V12(第1トランジスタ9のゲートにかかる電圧)は徐々に小さくなり、第1トランジスタ9は徐々にオン状態になる。
While the output voltage Vo is lower than the voltage of the input signal Vin, that is, while approaching time t1 from time zero, the voltage V12 of the
ここで反転増幅器8の出力ノード13の電圧V13は、第1増幅器6の出力ノード12の電圧V12を反転した電圧であり、時刻ゼロから時刻t1までの間、第2トランジスタ10のゲートと第3トランジスタ11のゲートそれぞれにかかる電圧は徐々に大きくなり、第2トランジスタ10と第3トランジスタ11はオン状態から徐々にオフ状態となる。
Here, the voltage V13 of the
時刻ゼロから時刻t1までの期間において第2トランジスタ10と第3トランジスタ11とがオン状態にあるとき、第3トランジスタ11のソースとバルク(ウェル領域)の電圧(ノード14の電圧V14)は、電圧源3の電圧近傍の電圧となり、キャパシタ5に電荷が蓄積(充電)される。
When the
そして、時間が時刻t1に近づくと、第2トランジスタ10と第3トランジスタ11は徐々にオフ状態に近づき、逆に第1トランジスタ9は徐々にオン状態に近づく。第1トランジスタ9が徐々にオン状態に近づくことで、第3トランジスタ11のソースとバルク(ウェル領域)の電圧(ノード14の電圧V14)は、電圧源3の電圧近傍の電圧から徐々に出力電圧Vo近傍の電圧に近づき、時刻t1において、電圧V14は、出力電圧Voと同程度の電圧となる。
When the time approaches time t1, the
以上のように出力電圧Voが入力信号Vinの電圧より低い間、第2トランジスタ10をオン状態とし、第1トランジスタ9をオフ状態にすることで、第3トランジスタ11のソースとバルク(ウェル領域)の電位を実質的に電圧源3の電圧に等しくする(電圧源3の電圧近傍の電圧にする)ことができる。これにより、入力信号Vinに応じてキャパシタ5に電荷を蓄積させる間、第3トランジスタ11の閾値電圧の上昇が抑制される。
As described above, while the output voltage Vo is lower than the voltage of the input signal Vin, the
このように第1乃至第3トランジスタ9、10、11を動作させることにより、第3トランジスタ11の基板バイアス効果を小さくすることができる。よって、第3トランジスタ11の閾値電圧の上昇がよく抑えられる。そのため、ピークホールド回路100では、入力信号Vinによる動作電圧範囲への影響を低減することが可能となっている。
By operating the first to
また、出力電圧Voが入力信号Vinの電圧より高い間、つまり、時刻t1以降、第2トランジスタ10はオフ状態となり、また第1トランジスタ9がオン状態になることにより、第3トランジスタ11のソースとバルク(ウェル領域)の電位は、出力電圧Vo近傍の電圧とすることができる。つまり、第3トランジスタ11のソースとバルク(ウェル領域)との電位差を実質的にゼロに等しくすることができる。これにより、第3トランジスタ11のドレインとバルク(ウェル領域)に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。
Further, while the output voltage Vo is higher than the voltage of the input signal Vin, that is, after the time t1, the
一般に、第3トランジスタ11のドレインとバルク(ウェル領域)に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ5に保持される電荷の量が著しく変動してしまう。
In general, when a reverse bias voltage is applied to the parasitic diode formed in the drain and bulk (well region) of the
だが、ピークホールド回路100では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ5に保持される電荷の量が変動することを防止することができ、よって、キャパシタ5に出力電圧Voを確実に保持させ、ピークホールド回路100のピーク値検出精度を向上させることが可能になっている。
However, in the
1−3.まとめ
ピークホールド回路100では、入力信号Vinの電圧よりも出力電圧Voが低いときには、第3トランジスタ11のソースとバルク(ウェル領域)を電圧源3の電圧に近づける(実質的に電圧源3の電圧に等しくする)ことで、第3トランジスタ11の基板バイアス効果を小さくする。これにより、入力信号Vinの動作電圧範囲を広く保つことができる。
1-3. Conclusion In the
また、ピークホールド回路100では、入力信号Vinの電圧より出力電圧Voが高いときには、第1トランジスタ9がオン状態になることで、第3トランジスタ11のソースとバルク(ウェル領域)の電圧をピークホールド回路100の出力端子2の電圧(出力電圧Vo)に近づけることができる。つまり、第3トランジスタ11のソースとバルク(ウェル領域)との電位差を実質的にゼロに等しくすることができる。これにより、第3トランジスタ11のドレインとバルク(ウェル領域)に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ5に保持される電荷の量の変動を防止し、出力電圧Voを確実に保持し、ピークホールド回路100のピーク値検出精度を向上させることができる。
In the
実施の形態2.(ピークホールド回路)
2−1.構成
図6は、本発明の実施の形態2によるピークホールド回路の構成を示す回路図である。ピークホールド回路200は、入力信号(入力電圧)Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。また、ピークホールド回路200は、図1に示す実施の形態1のピークホールド回路100に対し、充電された電荷をリセットするための構成を追加してなる回路である。
Embodiment 2. FIG. (Peak hold circuit)
2-1. Configuration FIG. 6 is a circuit diagram showing a configuration of a peak hold circuit according to the second embodiment of the present invention. The
ピークホールド回路200は、図6に示すように、入力端子1と、出力端子2と、反転入力リセット端子25と、非反転入力リセット端子32と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、7つのトランジスタ9、10、11、26、27、28、31と、を備えて構成される。トランジスタ9、10、11、26、27、28、31は、電界効果トランジスタ(FET)でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ9、10、11、26、27、28は、p型MOS−FETでよく、トランジスタ31は、n型MOS−FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ9、10、11は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。
As shown in FIG. 6, the
非反転入力リセット端子32には、ハイまたはローの2値をとりうる電圧(第1リセット信号)RSTが入力される。反転入力リセット端子25には、第1リセット信号RSTを反転させた値を有する第2リセット信号RSTBが入力される。ピークホールド回路200は、第1リセット信号RSTの値がハイの時、キャパシタ5に蓄積された電荷がリセットされる。
The non-inverting input reset
トランジスタ26(第4トランジスタ)は、そのゲート端子に反転入力リセット端子25が接続され、ソース端子に、入力端子1と第1増幅器6の非反転入力端子6aとが接続され、バルク(ウェル領域)に電圧源3が接続され、ドレイン端子に、トランジスタ27(第5トランジスタ)のソース端子とトランジスタ28(第6トランジスタ)のドレイン端子が接続される。
The transistor 26 (fourth transistor) has a gate terminal connected to the inverting input reset
トランジスタ31(第7トランジスタ)は、そのゲート端子に非反転入力リセット端子32が接続され、ソース端子に、第4トランジスタ26のソース端子と入力端子1とが接続され、バルクに基準電位4が接続され、ドレイン端子に第4トランジスタ26のドレイン端子が接続される。
The transistor 31 (seventh transistor) has a non-inverting input reset
第4トランジスタ26および第7トランジスタ31は、相補型スイッチを構成する。相補型スイッチにより、キャパシタ5に充電された電荷をリセットする際のオン抵抗を小さくし、放電可能な電圧範囲を広くする役割を果たす。
The
第5トランジスタ27は、そのゲート端子に反転入力リセット端子25が接続され、ソース端子に、第4トランジスタ26のドレイン端子と第6トランジスタ28のドレイン端子とが接続され、バルク(ウェル領域)に第1トランジスタ9のドレイン端子が接続され、ドレイン端子に、キャパシタ5の一端とバッファ回路7の入力端子7aとが接続される。
The
第6トランジスタ28は、そのゲート端子に、第1増幅器6の出力端子6cと第1トランジスタ9のゲート端子とが接続され、ソース端子に出力端子2が接続され、ドレイン端子に、第4トランジスタ26のドレイン端子と第5トランジスタ27のソース端子とが接続される。
The
2−2.動作
図7を参照し、ピークホールド回路200の動作について説明する。図7(a)は、ピークホールド回路200の動作による各電圧の時間変化を示すプロットである。図7(b)は、第1リセット信号RSTおよび第2リセット信号RSTBの値の時間変化を示す図である。
2-2. Operation The operation of the
第1リセット信号RSTは、図7(b)に示すように、時刻ゼロから時刻t1まで電圧源3の電圧近傍の電圧値を有し、時刻t1で基準電位0V近傍の電圧値にまで立ち下がるものとする。このとき、第2リセット信号RSTBは、図7(b)に示すように、第1リセット信号RSTの値が反転した値を有する。
As shown in FIG. 7B, the first reset signal RST has a voltage value near the voltage of the
よって、時刻ゼロから時刻t1までの間、第7トランジスタ31のゲート端子には、ハイの値を有する第1リセット信号RSTが入力され、また、第4トランジスタ26と第5トランジスタ27のゲート端子には、ローの値を有する第2リセット信号RSTBが入力される。
Therefore, between time zero and time t1, the first reset signal RST having a high value is input to the gate terminal of the
したがって、時刻ゼロから時刻t1までの間、第4トランジスタ26と第5トランジスタ27と第7トランジスタ31とがオン状態になる。
Therefore, the
これにより、キャパシタ5の一端に接続されているノード29における電圧は、入力信号Vinと同程度の電圧となる。
As a result, the voltage at the
このとき、第1増幅器6の出力に接続されたノード12における電圧V12は、図7(a)に示すように、0V近傍の電圧である。また、反転増幅器8の出力に接続されたノード13における電圧V13は、電圧源3の電圧近傍の電圧となる。
At this time, the voltage V12 at the
よって、第1トランジスタ9と第6トランジスタ28とはオン状態になる。これにより、第5トランジスタ27のソース端子と接続される電圧ノード30と、バルク(ウェル領域)に接続される電圧ノード14とは、入力信号Vinと同程度の電圧になる。
Therefore, the
そして、時刻t1で、第1リセット信号RSTは基準電位0V近傍の電圧値にまで立ち下がる。よって、時刻t1で、第4トランジスタ26と第5トランジスタ27と第7トランジスタ31はオフ状態になる。
At time t1, the first reset signal RST falls to a voltage value near the reference potential 0V. Therefore, the
このように、ピークホールド回路200では、時刻ゼロから時刻t1までの間、第1リセット信号RSTと第2リセット信号RSTBによって、第4トランジスタ26と第5トランジスタ27と第7トランジスタ31をオン状態とし、キャパシタ5の一端に接続された電圧ノード29を、入力信号Vinの電圧と同程度の電圧にすることができる。なお、第1リセット信号RSTと第2リセット信号RSTBの値(電位)を変化させるタイミング(リセット終了のタイミング、図7における時刻t1)は、任意でよいが、入力信号Vinの値が最も高くなるタイミングと一致しないことが望まれる。
In this manner, in the
リセット終了のタイミングである時刻t1から時刻t2まで、キャパシタ5に対する電荷の蓄積(充電)が行われる。以下、キャパシタ5に対する電荷の蓄積(充電)について説明する。
From time t1 to time t2, which is the reset end timing, charge accumulation (charging) is performed on the
第1増幅器6の出力ノード12の電圧V12は、時刻t1において、0V付近の電圧から上昇し、その後、時刻t2までの間、徐々に基準電位である0V付近の電圧に近づく。これにより、第1トランジスタ9と第6トランジスタ28は、オフ状態から徐々にオン状態になる。
The voltage V12 at the
反転増幅器8の出力ノード13の電圧V13は、第1増幅器6の出力ノード12の電圧V12を反転した電圧である。よって、電圧V13は、時刻t1において、電圧源3の電圧から立ち下がり、その後、時刻t2までの間に、徐々に電圧源3電圧近傍の電圧に近づく。これにより、第2トランジスタ10と第3トランジスタ11はオン状態から徐々にオフ状態になる。
The voltage V13 at the
時刻t1から時刻t2までの期間であって第2トランジスタ10と第3トランジスタ11がオン状態にある間は、第3トランジスタ11のソースとバルク(ウェル領域)の電圧(ノード14の電圧)は、電圧源3電圧近傍の電圧となり、キャパシタ5は、電荷の蓄積(充電)を行う。
During the period from time t1 to time t2 and while the
時刻t2に近づくにつれて、第2トランジスタ10と第3トランジスタ11は徐々にオフ状態に近づく。そして、第1トランジスタ9と第6トランジスタ28は徐々にオン状態に近づく。
As the time t2 approaches, the
第1トランジスタ9が徐々にオン状態に近づくことにより、第3トランジスタ11のソースとバルク(ウェル領域)にかかる電圧(ノード14の電圧)は、電圧源3電圧近傍の電圧から徐々に出力電圧Vo近傍の電圧に近づき、時刻t2において、ノード14の電圧は、出力電圧Voと同程度の電圧となる。
As the
また、第6トランジスタ28が徐々にオン状態に近づくことにより、第5トランジスタ27のソースの電圧(ノード30の電圧)は、ノード14の電圧変化と同じように出力電圧Voと同程度の電圧となる。
Further, as the
2−3.まとめ
このように、ピークホールド回路200では、リセット期間においては、第1リセット信号RSTと第2リセット信号RSTBを用いて第4トランジスタ26と第5トランジスタ27と第7トランジスタ31をオン状態にして、キャパシタ5の一端に接続された電圧ノード29の電圧を入力信号Vinと同程度の電圧にリセットする。これにより、リセット終了後におけるキャパシタ5の一端に接続される電圧ノード29の電圧と入力信号Vinの電圧との電位差を小さくして、入力信号Vinの充電を直ちに開始させることが可能になっている。
2-3. In this way, in the
また、リセット終了後においては、入力信号Vinのピーク値に対応する電荷がキャパシタ5に蓄積(充電)される。そして、入力信号Vinのピーク値が検出されると、キャパシタ5の一端と接続された第3トランジスタ11と第5トランジスタ27について、そのバルク(ウェル領域)の電位がそれぞれ出力電圧Voに近づけられる。そうすることで、第3トランジスタ11と第5トランジスタ27のそれぞれのドレインとバルク(ウェル)の間に形成される寄生ダイオードにかかる電圧を極めて小さくすることができ、実施の形態1と同様、キャパシタ5に保持された電荷の量が変動することがなく、出力電圧Voが確実に保持され、もって、ピークホールド回路のピーク値検出精度が向上される。
Further, after the reset is completed, charges corresponding to the peak value of the input signal Vin are accumulated (charged) in the
実施の形態3.(ピークホールド回路)
3−1.構成
図8は、本発明の実施の形態3によるピークホールド回路の構成を示す回路図である。図8に示す実施の形態3によるピークホールド回路300は、入力信号(入力電圧)Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。ピークホールド回路300は、図1に示す実施の形態1のピークホールド回路100におけるキャパシタ5に電荷を充電するためのトランジスタ(第2および第3トランジスタ10および11)を相補型に変更し、充電速度を向上した回路である。
3-1. Configuration FIG. 8 is a circuit diagram showing a configuration of a peak hold circuit according to the third embodiment of the present invention. The
ピークホールド回路300は、図8に示すように、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、6つのトランジスタ9、10、11、33、34、35とを備えて構成される。トランジスタ9、10、11、33、34、35は、電界効果トランジスタ(FET)でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ9、10、11、33は、p型MOS−FETでよく、トランジスタ34、35は、n型MOS−FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ9、10、11は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。
As shown in FIG. 8, the
トランジスタ33(第4トランジスタ)は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ソース端子に出力端子2が接続され、ドレイン端子に、トランジスタ35(第6トランジスタ)のバルク(ウェル領域)とトランジスタ34(第5トランジスタ)のドレイン端子とが接続され、バルク(ウェル領域)に電圧源3が接続される。
The transistor 33 (fourth transistor) has its gate terminal connected to the
第5トランジスタ34は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ソースとバルク(ウェル領域)に基準電位4が接続され、ドレイン端子に、第4トランジスタ33のドレイン端子と第6トランジスタ35のバルク(ウェル領域)とが接続される。
The
第6トランジスタ35は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ソース端子に、第1トランジスタ9のドレイン端子と第2トランジスタ10のドレイン端子と第3トランジスタ11のソース端子およびバルク(ウェル領域)とが接続され、ドレイン端子に、第3トランジスタ11のドレイン端子とキャパシタ5の電荷を充電する一端とが接続され、バルク(ウェル領域)に、第4トランジスタ33のドレイン端子と第5トランジスタ34のドレイン端子とが接続される。
The
第3トランジスタ11のゲート端子には、反転増幅器8の出力が入力され、第6トランジスタ35のゲート端子には、第1増幅器6の出力が入力される。よって、第3トランジスタ11への入力と第6トランジスタ35のゲート端子への入力とは互いに極性が逆である。第3トランジスタ11のソース端子および第6トランジスタ35のソース端子は、共通接続される。第3トランジスタ11のソース端子および第6トランジスタ35のドレイン端子もまた、共通接続される。
The output of the inverting amplifier 8 is input to the gate terminal of the
3−2.動作
第3トランジスタ11および第6トランジスタ35は、キャパシタ5に電荷を蓄積(充電)する際のオン抵抗を低くする相補型スイッチの役割を果たす。そのため、ピークホールド回路300では、ピークホールド回路100との比較において、キャパシタ5へ電荷を蓄積させる(充電する)場合の充電速度が向上される。
3-2. Operation The
出力電圧Voよりも入力信号Vinの電圧が低い場合、第5トランジスタ34がオン状態になることにより、第6トランジスタ35のバルク(ウェル領域)の電圧は、基準電位4と同程度になる。
When the voltage of the input signal Vin is lower than the output voltage Vo, the voltage of the bulk (well region) of the
そのため、実施の形態1によるピークホールド回路100と同様、第6トランジスタ35の基板バイアス効果を小さくすることができ、閾値電圧の上昇が抑制されることにより、入力信号の動作電圧範囲の狭小化に対する影響を低減することができる。
Therefore, similarly to the
また、出力電圧Voよりも入力信号Vinの電圧が高い場合、第4トランジスタ33がオン状態になることにより、第6トランジスタ35のバルク(ウェル領域)の電圧は、出力電圧Voと同程度になる。
Further, when the voltage of the input signal Vin is higher than the output voltage Vo, the
そのため、実施の形態1によるピークホールド回路100と同様、第6トランジスタ35のドレインとバルク(ウェル領域)との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、よって、当該寄生ダイオードに流れるリーク電流を極めて小さくすることができる。
Therefore, similar to the
3−3.まとめ
本実施の形態によるピークホールド回路300は、ピークホールド回路100と同等の効果を有し、さらに、ピークホールド回路100との比較において、キャパシタ5へ電荷を蓄積させる(充電する)場合の充電速度が向上される。
3-3. Summary The
実施の形態4.(ピークホールド回路)
4−1.構成
図9は、本発明の実施の形態4によるピークホールド回路の構成を示す回路図である。図9に示す実施の形態4によるピークホールド回路400は、入力信号(入力電圧)Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。ピークホールド回路400は、図1に示す実施の形態1のピークホールド回路100に関し、キャパシタ5を一定電流I1で充電できる回路に変更したものである。本実施の形態においては、一定電流I1の大きさを調整することで、動作速度を変更可能である。
Embodiment 4 FIG. (Peak hold circuit)
4-1. Configuration FIG. 9 is a circuit diagram showing a configuration of a peak hold circuit according to the fourth embodiment of the present invention. The
ピークホールド回路400は、図9に示すように、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、定電流源40と、4つのトランジスタ36、37、38、39とを備えて構成される。トランジスタ36、37、38、39は、電界効果トランジスタ(FET)でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ36、37、38、39は、p型MOS−FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。
As shown in FIG. 9, the
トランジスタ36(第1トランジスタ)は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ドレイン端子に、トランジスタ37(第2トランジスタ)のドレイン端子とトランジスタ38(第3トランジスタ)のバルク(ウェル領域)とが接続され、ソース端子に出力端子2が接続され、バルク(ウェル領域)に電圧源3が接続される。
The transistor 36 (first transistor) has its gate terminal connected to the
第2トランジスタ37は、そのゲート端子に反転増幅器8の出力端子8bと第3トランジスタのゲート端子とが接続され、ソース端子およびバルク(ウェル領域)に共通して電圧源3が接続され、ドレイン端子に、第1トランジスタ36のドレイン端子と第3トランジスタ38のバルク(ウェル領域)とが接続される。
The
第3トランジスタ38は、そのゲート端子に、反転増幅器8の出力端子8bと第2トランジスタ37のゲート端子とが接続され、ソース端子に、定電流源40とトランジスタ39(第4トランジスタ)のドレイン端子とが接続され、ドレイン端子に、キャパシタ5の一端が接続され、バルク(ウェル領域)に、第1トランジスタ36のドレイン端子と第2トランジスタ37のドレイン端子とが接続される。
The
第4トランジスタ39は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ドレイン端子に、定電流源40と第3トランジスタ38のソース端子とが接続され、ソース端子に出力端子2が接続され、バルク(ウェル領域)に電圧源3が接続される。
The
定電流源40は、その一端に、第3トランジスタ38のソース端子と第4トランジスタドレイン端子とが接続され、他端に電圧源3が接続される。
The constant
4−2.動作
出力電圧Voが入力信号Vinの電圧よりも低い場合には、第2トランジスタ37と第3トランジスタ38とがオン状態になり、第1トランジスタ36と第4トランジスタ39とがオフ状態になる。このとき、キャパシタ5の一端に接続されたノード15には定電流源40の電流が流れ、キャパシタ5が充電される。
4-2. When the operation output voltage Vo is lower than the voltage of the input signal Vin, the
実施の形態4のピークホールド回路400では、定電流源40の電流の大きさを変更することによって、キャパシタ5の一端のノード15を流れキャパシタ5の充電に寄与する電流I1の大きさを変更することができる。そのため、入力信号Vinの周波数に応じて定電流源40の電流の大きさを変更することによって、高周波数で変動する入力信号Vinでも遅れのない程度の充電速度でキャパシタ5を充電することができる。また、過電流によるキャパシタ5の過充電を抑制し、ピークホールド回路400のピーク値検出精度を向上させることができる。
In the
更に、出力電圧Voが入力信号Vinの電圧よりも低い場合には、第3トランジスタ38のバルク(ウェル領域)は、電圧源3に近いとなる。そのため、第3トランジスタ38の基板バイアス効果を小さくすることが可能であり、もって、閾値電圧の上昇を抑制して入力信号Vinの動作電圧範囲の狭小化を抑制することができる。
Further, when the output voltage Vo is lower than the voltage of the input signal Vin, the bulk (well region) of the
次に、出力電圧Voが入力信号Vinの電圧よりも高い場合には、第2トランジスタ37と第3トランジスタ38とがオフ状態になり、第1トランジスタ36と第4トランジスタ39とがオン状態になる。このとき、キャパシタ5に蓄積された電荷による電圧は保持され、バッファ回路7を介して出力端子2に出力電圧Voが出力される。
Next, when the output voltage Vo is higher than the voltage of the input signal Vin, the
また、第3トランジスタ38のバルク(ウェル領域)の電圧ノード42の電圧は、出力電圧Voと同程度になる。そのため、第3トランジスタ38のドレイン端子とバルク(ウェル領域)との間に形成される寄生ダイオードにかかる電位差は極めて小さくなり、当該寄生ダイオードを流れるリーク電流を極めて小さくすることができる。
The voltage of the
4−3.まとめ
本実施の形態によるピークホールド回路400は、ピークホールド回路100と同等の効果を有し、さらに、キャパシタ5へ電荷を蓄積させる(充電する)場合の充電速度を、例えば、入力信号Vinの周波数に適した速さに調整することが容易である。なお、定電流源40は、入力信号Vinの特性(例えば、周波数)に基づいて、定電流の大きさを制御可能でよい。
4-3. Summary The
実施の形態5.(ピークホールド回路)
5−1.構成
図10は、本発明の実施の形態5によるピークホールド回路の構成を示す回路図である。図10に示す実施の形態4によるピークホールド回路500は、入力信号(入力電圧)Vinのピーク値を検出して保持し、当該ピーク値を出力電圧Voとして出力する回路である。ピークホールド回路500は、図1に示す実施の形態1のピークホールド回路100における第1増幅器6を差動増幅器43に変更することにより同回路100における反転増幅器8を排し、回路面積の低減を図っている。
5-1. Configuration FIG. 10 is a circuit diagram showing a configuration of a peak hold circuit according to the fifth embodiment of the present invention. The
ピークホールド回路500は、図10に示すように、入力端子1と、出力端子2と、キャパシタ5と、差動増幅器43と、バッファ回路7と、3つのトランジスタ44、45、46とを備えて構成される。トランジスタ44、45、46は、電界効果トランジスタ(FET)でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ44、45、46は、p型MOS−FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、バッファ回路7は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。
As shown in FIG. 10, the
差動増幅器43は、その非反転入力端子43aに入力端子1が接続され、反転入力端子43bに、キャパシタ5の電荷を充電する一端とバッファ回路7の入力端子7aとが接続され、反転出力端子43cにトランジスタ45(第2トランジスタ)のゲート端子とトランジスタ46(第3トランジスタ)のゲート端子が接続され、非反転出力端子43dに、トランジスタ44(第1トランジスタ)のゲート端子が接続される。
In the
第1トランジスタ44は、そのゲート端子に差動増幅器43の非反転出力端子43dが接続され、ソース端子に出力端子2が接続され、ドレイン端子に、第2トランジスタ45のドレイン端子と第3トランジスタ46のソース端子およびバルク(ウェル領域)とが接続され、バルク(ウェル領域)に電圧源3が接続される。
The
第2トランジスタ45は、そのゲート端子に、差動増幅器43の反転出力端子43cと第3トランジスタ46のゲート端子とが接続され、ソース端子およびバルク(ウェル領域)に電圧源3が接続され、ドレイン端子に、第1トランジスタ44のドレイン端子と第3トランジスタ46のソース端子およびバルク(ウェル領域)とが接続される。
The
第3トランジスタ46は、そのゲート端子に、差動増幅器43の反転出力端子43cと第2トランジスタ45のゲート端子とが接続され、ソース端子およびバルク(ウェル領域)に、第1トランジスタ44のドレイン端子と第2トランジスタ45のドレイン端子とが接続され、ドレイン端子に、キャパシタ5の電荷を充電する一端と差動増幅器43の反転入力端子43bとが接続される。
The
5−2.動作
図10に示す本発明の実施の形態5に係るピークホールド回路の動作は、図5を参照して示した実施の形態1のピークホールド回路100の動作と同様である。差動増幅器43の非反転出力端子43dの出力ノード48の電圧の時間変化は、実施の形態1のピークホールド回路100の第1増幅器6の出力端子6cの出力ノード12の電圧V12の時間変化に相当する。また、差動増幅器43の反転出力端子43cの出力ノード47の電圧の時間変化は、実施の形態1のピークホールド回路100の反転増幅器8の出力端子8bの出力ノード13の電圧V13の時間変化に相当する。
5-2. Operation The operation of the peak hold circuit according to the fifth embodiment of the present invention shown in FIG. 10 is the same as the operation of the
5−3.まとめ
本実施の形態のピークホールド回路500は、実施の形態1のピークホールド回路100と同様に、第3トランジスタ46の基板バイアス効果を小さくすることができる。これによって、第3トランジスタ46の閾値電圧の上昇を抑制し、もって、入力信号Vinの動作電圧範囲の狭小化を抑制することができる。また、入力信号Vinのピーク値を保持した後においては、第3トランジスタ46のドレイン端子とバルク(ウェル領域)との間に形成される寄生ダイオードにかかる電位差を極めて小さくすることができる。そのため、ピークホールド回路500では、寄生ダイオードを流れるリーク電流を極めて小さくすることができ、キャパシタ5に保持された電荷の変動を防止し、出力電圧Voを確実に保持することで、ピークホールド回路のピーク値検出精度を向上させることができる。更に、実施の形態1のピークホールド回路100における第1増幅器6を差動増幅器43に変更することで、同回路100の反転増幅器8に相当する構成要素を排することができるため、回路面積と消費電流とを同回路100との比較において低減させることができる。
5-3. Conclusion The
実施の形態6.(ボトムホールド回路)
6−1.構成
図11は、本発明の実施の形態6によるボトムホールド回路の構成を示す回路図である。図11に示す実施の形態6によるボトムホールド回路600は、入力信号(入力電圧)Vinのボトム値を検出して保持し、当該ボトム値を出力電圧Voとして出力する回路である。
Embodiment 6 FIG. (Bottom hold circuit)
6-1. Configuration FIG. 11 is a circuit diagram showing a configuration of a bottom hold circuit according to a sixth embodiment of the present invention. The
ボトムホールド回路600は、図11に示すように、実施の形態1のピークホールド回路100と同様な回路構成で実現される。ボトムホールド回路600は、ボトム値を検出可能とするため、ピークホールド回路100の極性とは逆の極性を有するように変更されている。
As shown in FIG. 11, the
ボトムホールド回路600は、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8と、3つのトランジスタ49、50、および、51と、を備えて構成される。トランジスタ49、50、51は、電界効果トランジスタ(FET)でよい。当該電界効果トランジスタは、絶縁ゲート型トランジスタでよい。例えば、トランジスタ49、50、51は、n型MOS−FETでよい。本実施の形態において、入力端子1と、出力端子2と、キャパシタ5と、第1増幅器6と、バッファ回路7と、反転増幅器8は、実施の形態1によるピークホールド回路100の対応する構成要素と同じ要素でよい。
The
トランジスタ49(第1トランジスタ)は、そのゲート端子に第1増幅器6の出力端子6cが接続され、ドレイン端子に出力端子2が接続され、ソース端子に、トランジスタ51(第3トランジスタ)のドレイン端子およびバルク(ウェル領域)が接続され、バルク(ウェル領域)に基準電位4が接続される。
The transistor 49 (first transistor) has the gate terminal connected to the
トランジスタ50(第2トランジスタ)は、そのゲート端子に、反転増幅器8の出力端子8bと第3トランジスタ51のゲート端子とが接続され、ソース端子およびバルク(ウェル領域)に基準電位4が接続され、ドレイン端子に、第1トランジスタ49のソース端子と第3トランジスタ51のソース端子およびバルク(ウェル領域)とが接続される。
The transistor 50 (second transistor) has a gate terminal connected to the
第3トランジスタ51は、そのゲート端子に、反転増幅器8の出力端子8bと第2トランジスタ50のゲート端子とが接続され、ソース端子およびバルク(ウェル領域)に、第1トランジスタ49のソース端子と第2トランジスタ50のドレイン端子とが接続され、ドレイン端子に、キャパシタ5の電荷を充電する一端とバッファ回路7の入力端子7aとが接続される。
The
6−2.動作
図12を参照し、ボトムホールド回路600の動作について説明する。図12は、ボトムホールド回路600の動作による各電圧の時間変化を示すプロットである。
6-2. Operation The operation of the
入力電圧Vinが、図12のように推移する場合を例に、ボトムホールド回路600の動作を説明する。つまり、本例における入力電圧Vinは、時刻ゼロから時刻t1まで単調に減少し、時刻t1においてボトム値を示し、時刻t1以降は、単調に増加するとする。また、時刻ゼロにおいて、キャパシタ5は、図示しない電源によって入力信号の最大電圧以上の電圧で充電されているものとする。
The operation of the
出力電圧Voが入力信号Vinの電圧よりも高い間、つまり、時刻ゼロから時刻t1へ近づく間、第1増幅器6の出力ノード12の電圧V12(第1トランジスタ49のゲートにかかる電圧)は徐々に大きくなり、第1トランジスタ49は徐々にオン状態になる。
While the output voltage Vo is higher than the voltage of the input signal Vin, that is, while approaching time t1 from time zero, the voltage V12 of the
ここで反転増幅器8の出力ノード13の電圧V13は、第1増幅器6の出力ノード12の電圧V12を反転した電圧であり、時刻ゼロから時刻t1までの間、第2トランジスタ50のゲートと第3トランジスタ51のゲートそれぞれにかかる電圧は徐々に小さくなり、第2トランジスタ50と第3トランジスタ51はオン状態から徐々にオフ状態となる。
Here, the voltage V13 of the
時刻ゼロから時刻t1までの期間において第2トランジスタ50と第3トランジスタ51とがオン状態にあるとき、第3トランジスタ51のソースとバルク(ウェル領域)の電圧(ノード52の電圧V52)は、0Vである基準電位4の電圧近傍の電圧となり、キャパシタ5の電荷が放電される。
When the
そして、時間が時刻t1に近づくと、第2トランジスタ50と第3トランジスタ51は徐々にオフ状態に近づき、逆に第1トランジスタ49は徐々にオン状態に近づく。第1トランジスタ49が徐々にオン状態に近づくことで、第3トランジスタ51のソースとバルク(ウェル領域)の電圧(ノード52の電圧V52)は、0Vである基準電位4の電圧近傍の電圧から徐々に出力電圧Vo近傍の電圧に近づき、時刻t1において、電圧V52は、出力電圧Voと同程度の電圧となる。
When the time approaches time t1, the
以上のように出力電圧Voが入力信号Vinの電圧より高い間、第2トランジスタ50をオン状態とし、第1トランジスタ49をオフ状態にすることで、第3トランジスタ51のソースとバルク(ウェル領域)の電位を0Vである基準電位4の電圧の近傍の電圧にすることができる。これにより、入力信号Vinに応じてキャパシタ5の電荷を放電させる間、第3トランジスタ51の閾値電圧の上昇が抑制される。
As described above, while the output voltage Vo is higher than the voltage of the input signal Vin, the
このように第1乃至第3トランジスタ49、50、51を動作させることにより、第3トランジスタ51の基板バイアス効果を小さくすることができる。よって、第3トランジスタ51の閾値電圧の上昇がよく抑えられる。そのため、ボトムホールド回路600では、入力信号Vinによる動作電圧範囲への影響を低減することが可能となっている。
Thus, by operating the first to
また、出力電圧Voが入力信号Vinの電圧より低い間、つまり、時刻t1以降、第2トランジスタ50はオフ状態となり、また第1トランジスタ49がオン状態になることにより、第3トランジスタ51のソースとバルク(ウェル領域)の電位は、出力電圧Vo近傍の電圧とすることができる。これにより、第3トランジスタ51のドレインとバルク(ウェル領域)に形成される寄生ダイオードにかかる電位差を極めて小さくすることができ、当該寄生ダイオードを流れるリーク電流を小さくすることができる。
In addition, while the output voltage Vo is lower than the voltage of the input signal Vin, that is, after time t1, the
一般に、第3トランジスタ51のドレインとバルク(ウェル領域)に形成される寄生ダイオードに逆方向バイアス電圧がかかると、リーク電流が流れる。リーク電流は、温度上昇によって指数関数で増大し、キャパシタ5に保持される電荷の量が著しく変動してしまう。
In general, when a reverse bias voltage is applied to the parasitic diode formed in the drain and bulk (well region) of the
だが、ボトムホールド回路600では、寄生ダイオードを流れるリーク電流を極めて小さくすることが可能であるため、キャパシタ5に保持される電荷の量が変動することを防止することができ、よって、キャパシタ5に出力電圧Voを確実に保持させ、ボトムホールド回路600のボトム値検出精度を向上させることが可能になっている。
However, in the
6−3.まとめ
ボトムホールド回路600では、入力信号Vinの電圧よりも出力電圧Voが高いときには、第3トランジスタ51のソースとバルク(ウェル領域)を0Vである基準電位4の電圧に近づけることで、第3トランジスタ51の基板バイアス効果を小さくする。これにより、入力信号Vinの動作電圧範囲を広く保つことができる。
6-3. Conclusion In the
また、ボトムホールド回路600では、入力信号Vinの電圧より出力電圧Voが低いときには、第1トランジスタ49がオン状態になることで、第3トランジスタ51のソースとバルク(ウェル領域)の電圧をボトムホールド回路600の出力端子2の電圧(出力電圧Vo)に近づけることができる。これにより、第3トランジスタ51のドレインとバルク(ウェル領域)に形成される寄生ダイオードにかかる電位差を極めて小さくし、温度上昇によって増大する当該寄生ダイオードのリーク電流を極めて小さくし、キャパシタ5に保持される電荷の量の変動を防止し、出力電圧Voを確実に保持し、ボトムホールド回路600のボトム値検出精度を向上させることができる。
In the
なお、本実施の形態のボトムホールド回路600は、実施の形態1のピークホールド回路100の極性を逆転させて構成されているが、同様にして、実施の形態2乃至5のピークホールド回路200、300、400、500の極性を逆転させることで、ピークホールド回路200、300、400、500のいずれかの構成と対応した構成を有するボトムホールド回路を構成することも当業者であれば容易である。
Although the
本発明は、ピークホールド回路やボトムホールド回路といったホールド回路として有用である。 The present invention is useful as a hold circuit such as a peak hold circuit or a bottom hold circuit.
1 :入力端子
2 :出力端子
3 :電圧源
4 :基準電位
5 :キャパシタ
6 :第1増幅器
7 :バッファ回路
8 :反転増幅器
9 :第1トランジスタ
10 :第2トランジスタ
11 :第3トランジスタ
16 :第2増幅器
17 :基準電圧源
18 :抵抗
19 :抵抗
20 :第3増幅器
21 :p型トランジスタ
22 :寄生ダイオード
23 :寄生ダイオード
24 :寄生ダイオード
25 :反転入力リセット端子
26 :第4トランジスタ
27 :第5トランジスタ
28 :第6トランジスタ
31 :第7トランジスタ
32 :非反転入力リセット端子
33 :第4トランジスタ
34 :第5トランジスタ
35 :第6トランジスタ
36 :第1トランジスタ
37 :第2トランジスタ
38 :第3トランジスタ
39 :第4トランジスタ
40 :定電流源
43 :差動増幅器
44 :第1トランジスタ
45 :第2トランジスタ
46 :第3トランジスタ
49 :第1トランジスタ
50 :第2トランジスタ
51 :第3トランジスタ
100 :ピークホールド回路(実施の形態1)
200 :ピークホールド回路(実施の形態2)
300 :ピークホールド回路(実施の形態3)
400 :ピークホールド回路(実施の形態4)
500 :ピークホールド回路(実施の形態5)
600 :ボトムホールド回路(実施の形態6)
RST :第1リセット信号
RSTB:第2リセット信号
V3 :電圧源3の電圧
V12 :ノード12の電圧
V13 :ノード13の電圧
V14 :ノード14の電圧
V52 :ノード52の電圧
Vin :入力信号(入力電圧)
Vo :出力電圧
1: input terminal 2: output terminal 3: voltage source 4: reference potential 5: capacitor 6: first amplifier 7: buffer circuit 8: inverting amplifier 9: first transistor 10: second transistor 11: third transistor 16: first 2 amplifier 17: reference voltage source 18: resistor 19: resistor 20: third amplifier 21: p-type transistor 22: parasitic diode 23: parasitic diode 24: parasitic diode 25: inverting input reset terminal 26: fourth transistor 27: fifth Transistor 28: Sixth transistor 31: Seventh transistor 32: Non-inverting input reset terminal 33: Fourth transistor 34: Fifth transistor 35: Sixth transistor 36: First transistor 37: Second transistor 38: Third transistor 39: Fourth transistor 40: constant current source 43: differential amplification 44: The first transistor 45: second transistor 46: third transistor 49: first transistor 50: second transistor 51: third transistor 100: peak hold circuit (Embodiment 1)
200: Peak hold circuit (Embodiment 2)
300: Peak hold circuit (Embodiment 3)
400: Peak hold circuit (Embodiment 4)
500: Peak hold circuit (Embodiment 5)
600: Bottom hold circuit (Embodiment 6)
RST: first reset signal RSTB: second reset signal V3: voltage V12 of voltage source 3: voltage V13 of node 12: voltage V14 of node 13: voltage V52 of node 14: voltage Vin of node 52: input signal (input voltage) )
Vo: Output voltage
Claims (14)
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第3トランジスタと、
を有するホールド回路。 An input terminal to which an input signal is input;
An amplifier having an input terminal to which the input signal is input to a non-inverting input terminal; and
An inverting amplifier having an input terminal connected to the output terminal of the amplifier;
A capacitor having one end connected to the inverting input terminal of the amplifier and the other end connected to a reference potential;
A buffer circuit in which the one end of the capacitor is connected to an input terminal;
An output voltage output terminal connected to the output terminal of the buffer circuit;
A first transistor having a gate terminal connected to the output terminal of the amplifier, a source terminal connected to the output terminal of the buffer circuit, and a voltage source connected to the bulk;
A second transistor having a gate terminal connected to the output terminal of the inverting amplifier, a source terminal connected to the bulk voltage source, and a drain terminal connected to the drain terminal of the first transistor;
The output terminal of the inverting amplifier is connected to the gate terminal, the drain terminal of the first transistor and the drain terminal of the second transistor are connected to the source terminal and the bulk, and the one end of the capacitor and the drain terminal are connected to the drain terminal. A third transistor connected to the input terminal of the buffer circuit;
A hold circuit.
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項1に記載のホールド回路。 The first transistor, the second transistor, and the third transistor are all p-type MOS-FETs,
Holding a voltage equal to the peak value of the input signal, and outputting a voltage equal to the peak value as an output voltage from the output terminal of the buffer circuit;
The hold circuit according to claim 1.
請求項2に記載のホールド回路。 When the output voltage is lower than the voltage of the input signal, the first transistor is turned off and the second transistor is turned on;
The hold circuit according to claim 2.
請求項2に記載のホールド回路。 When the output voltage is higher than the voltage of the input signal, the first transistor is turned on and the second transistor is turned off;
The hold circuit according to claim 2.
リセット信号が入力される非反転リセット端子と、
前記リセット信号に対して値が反転した信号である反転リセット信号が入力される反転リセット端子と、
ゲート端子に前記反転リセット端子が接続され、ソース端子に、前記入力信号が入力される入力端子と前記増幅器の非反転入力端子とが接続され、バルクに前記電圧源が接続された第4トランジスタと、
ゲート端子に前記反転リセット端子が接続され、ソース端子に前記第4トランジスタのドレイン端子が接続され、バルクに前記第1トランジスタのドレイン端子が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第5トランジスタと、
ゲート端子に、前記増幅器の出力端子と前記第1トランジスタのゲート端子とが接続され、ソース端子に、前記バッファ回路の出力端子と前記第1トランジスタのソース端子とが接続され、ドレイン端子に、前記第4トランジスタのドレイン端子と前記第5トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第6トランジスタと、
ゲート端子に前記非反転リセット端子が接続され、ソース端子に、前記第4トランジスタのソース端子と前記入力信号が入力される入力端子とが接続され、ドレイン端子に、前記第4トランジスタのドレイン端子と前記第5トランジスタのソース端子と前記第6トランジスタのドレイン端子とが接続され、バルクに前記基準電位が接続された第7トランジスタと、
を有する請求項2に記載のホールド回路。 further,
A non-inverting reset terminal to which a reset signal is input;
An inverted reset terminal to which an inverted reset signal, which is a signal whose value is inverted with respect to the reset signal, is input;
A fourth transistor having a gate terminal connected to the inverting reset terminal, a source terminal connected to an input terminal to which the input signal is input and a non-inverting input terminal of the amplifier, and a voltage transistor connected to the bulk; ,
The inverted reset terminal is connected to the gate terminal, the drain terminal of the fourth transistor is connected to the source terminal, the drain terminal of the first transistor is connected to the bulk, the one end of the capacitor and the buffer are connected to the drain terminal A fifth transistor connected to the input terminal of the circuit;
The output terminal of the amplifier and the gate terminal of the first transistor are connected to the gate terminal, the output terminal of the buffer circuit and the source terminal of the first transistor are connected to the source terminal, and the drain terminal A sixth transistor in which a drain terminal of the fourth transistor and a source terminal of the fifth transistor are connected, and the voltage source is connected in bulk;
The non-inverting reset terminal is connected to the gate terminal, the source terminal of the fourth transistor and the input terminal to which the input signal is input are connected to the source terminal, and the drain terminal of the fourth transistor is connected to the drain terminal. A seventh transistor in which a source terminal of the fifth transistor and a drain terminal of the sixth transistor are connected, and the reference potential is connected in bulk;
The hold circuit according to claim 2.
前記第7トランジスタは、n型MOS−FETである、
請求項5に記載のホールド回路。 The fourth transistor, the fifth transistor, and the sixth transistor are all p-type MOS-FETs,
The seventh transistor is an n-type MOS-FET.
The hold circuit according to claim 5.
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記バッファ回路の出力端子と前記第1トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第4トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子およびバルクに前記基準電位が接続され、ドレイン端子に前記第4トランジスタのドレイン端子が接続された第5トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子と前記第3トランジスタのソース端子およびバルクとが接続され、ドレイン端子に、前記第3トランジスタのドレイン端子と前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第4トランジスタのドレイン端子と前記第5トランジスタのドレイン端子とが接続された第6トランジスタと、
を有する請求項2に記載のホールド回路。 further,
A fourth transistor having a gate terminal connected to the output terminal of the amplifier, a source terminal connected to the output terminal of the buffer circuit and the source terminal of the first transistor, and the voltage source connected in bulk;
A fifth transistor in which the output terminal of the amplifier is connected to the gate terminal, the reference potential is connected to the source terminal and the bulk, and the drain terminal of the fourth transistor is connected to the drain terminal;
The output terminal of the amplifier is connected to the gate terminal, the drain terminal of the first transistor, the drain terminal of the second transistor, the source terminal of the third transistor, and the bulk are connected to the source terminal, A drain terminal of the third transistor, the one end of the capacitor, and an input terminal of the buffer circuit are connected, and a drain terminal of the fourth transistor and a drain terminal of the fifth transistor are connected in bulk. A transistor,
The hold circuit according to claim 2.
、前記第5トランジスタ、および、前記第6トランジスタは、いずれもn型MOS−FETである、
請求項7に記載のホールド回路。 The fourth transistor is a p-type MOS-FET,
The fifth transistor and the sixth transistor are all n-type MOS-FETs.
The hold circuit according to claim 7.
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、
ゲート端子に、前記反転増幅器の出力端子が接続され、ソース端子に定電流源が接続され、ドレイン端子に、前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続され、バルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続された第3トランジスタと、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、ドレイン端子に、前記定電流源と前記第3トランジスタのソース端子とが接続され、バルクに前記電圧源が接続された第4トランジスタと、
を有するホールド回路。 An input terminal to which an input signal is input;
An amplifier having an input terminal to which the input signal is input to a non-inverting input terminal; and
An inverting amplifier having an input terminal connected to the output terminal of the amplifier;
A capacitor having one end connected to the inverting input terminal of the amplifier and the other end connected to a reference potential;
A buffer circuit in which the one end of the capacitor is connected to an input terminal;
An output voltage output terminal connected to the output terminal of the buffer circuit;
A first transistor having a gate terminal connected to the output terminal of the amplifier, a source terminal connected to the output terminal of the buffer circuit, and a voltage source connected to the bulk;
A second transistor having a gate terminal connected to the output terminal of the inverting amplifier, a source terminal connected to the bulk voltage source, and a drain terminal connected to the drain terminal of the first transistor;
The output terminal of the inverting amplifier is connected to the gate terminal, the constant current source is connected to the source terminal, the one end of the capacitor and the input terminal of the buffer circuit are connected to the drain terminal, A third transistor in which a drain terminal of one transistor and a drain terminal of the second transistor are connected;
The output terminal of the amplifier is connected to the gate terminal, the output terminal of the buffer circuit is connected to the source terminal, the constant current source and the source terminal of the third transistor are connected to the drain terminal, and the voltage is connected in bulk. A fourth transistor with a source connected;
A hold circuit.
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項9に記載のホールド回路。 The first transistor, the second transistor, the third transistor, and the fourth transistor are all p-type MOS-FETs,
Holding a voltage equal to the peak value of the input signal, and outputting a voltage equal to the peak value as an output voltage from the output terminal of the buffer circuit;
The hold circuit according to claim 9.
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
非反転入力端子に前記入力信号が入力される入力端子が接続され、反転入力端子に前記キャパシタの前記一端が接続された差動増幅器と、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記差動増幅器の非反転出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに電圧源が接続された第1トランジスタと、
ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに前記電圧源が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、
ゲート端子に前記差動増幅器の反転出力端子が接続され、ソース端子およびバルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第3トランジスタと、
を有するホールド回路。 An input terminal to which an input signal is input;
A capacitor having one end connected to the inverting input terminal of the amplifier and the other end connected to a reference potential;
A differential amplifier in which an input terminal to which the input signal is input is connected to a non-inverting input terminal, and the one end of the capacitor is connected to an inverting input terminal;
A buffer circuit in which the one end of the capacitor is connected to an input terminal;
An output voltage output terminal connected to the output terminal of the buffer circuit;
A first transistor having a gate terminal connected to the non-inverting output terminal of the differential amplifier, a source terminal connected to the output terminal of the buffer circuit, and a voltage source connected to the bulk;
A second transistor having a gate terminal connected to the inverting output terminal of the differential amplifier, a source terminal connected to the voltage source in bulk, and a drain terminal connected to the drain terminal of the first transistor;
The gate terminal is connected to the inverting output terminal of the differential amplifier, the source terminal and the bulk are connected to the drain terminal of the first transistor and the drain terminal of the second transistor, and the drain terminal is connected to the one end of the capacitor. A third transistor connected to the input terminal of the buffer circuit;
A hold circuit.
前記入力信号のピーク値に等しい電圧を保持し、前記ピーク値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項11に記載のホールド回路。 The first transistor, the second transistor, and the third transistor are all p-type MOS-FETs,
Holding a voltage equal to the peak value of the input signal, and outputting a voltage equal to the peak value as an output voltage from the output terminal of the buffer circuit;
The hold circuit according to claim 11.
非反転入力端子に前記入力信号が入力される入力端子が接続された増幅器と、
入力端子に前記増幅器の出力端子が接続された反転増幅器と、
一端に前記増幅器の反転入力端子が接続され、他端に基準電位が接続されたキャパシタと、
入力端子に前記キャパシタの前記一端が接続されたバッファ回路と、
前記バッファ回路の出力端子に接続された出力電圧出力端子と、
ゲート端子に前記増幅器の出力端子が接続され、ソース端子に前記バッファ回路の出力端子が接続され、バルクに前記基準電位が接続された第1トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子とバルクに前記基準電位が接続され、ドレイン端子に前記第1トランジスタのドレイン端子が接続された第2トランジスタと、
ゲート端子に前記反転増幅器の出力端子が接続され、ソース端子およびバルクに、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とが接続され、ドレイン端子に前記キャパシタの前記一端と前記バッファ回路の入力端子とが接続された第3トランジスタと、
を有するホールド回路。 An input terminal to which an input signal is input;
An amplifier having an input terminal to which the input signal is input to a non-inverting input terminal; and
An inverting amplifier having an input terminal connected to the output terminal of the amplifier;
A capacitor having one end connected to the inverting input terminal of the amplifier and the other end connected to a reference potential;
A buffer circuit in which the one end of the capacitor is connected to an input terminal;
An output voltage output terminal connected to the output terminal of the buffer circuit;
A first transistor having a gate terminal connected to the output terminal of the amplifier, a source terminal connected to the output terminal of the buffer circuit, and a reference potential connected in bulk;
A second transistor having a gate terminal connected to the output terminal of the inverting amplifier, a source terminal connected to the reference potential in bulk, and a drain terminal connected to the drain terminal of the first transistor;
The output terminal of the inverting amplifier is connected to the gate terminal, the drain terminal of the first transistor and the drain terminal of the second transistor are connected to the source terminal and the bulk, and the one end of the capacitor and the buffer are connected to the drain terminal. A third transistor connected to the input terminal of the circuit;
A hold circuit.
前記入力信号のボトム値に等しい電圧を保持し、前記ボトム値に等しい電圧を出力電圧として前記バッファ回路の出力端子から出力する、
請求項13に記載のホールド回路。 The first transistor, the second transistor, and the third transistor are all n-type MOS-FETs,
Holding a voltage equal to the bottom value of the input signal, and outputting a voltage equal to the bottom value as an output voltage from the output terminal of the buffer circuit;
The hold circuit according to claim 13.
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