JP5601372B2 - 半導体記憶装置 - Google Patents
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Description
図1は本実施の形態に係るSRAM回路100の原理図である。SRAM回路100は、例えばCPU(Central Processing Unit)に搭載され、キャッシュに用いられるSRAM回路である。SRAM回路100は、メモリセルアレイ101、冗長ポート選択回路102、読み出し/書き込み回路103、冗長制御回路104、アドレスデコード回路105、ワード線駆動回路106を含む構成となっている。
図2は本実施の形態に係るSRAM回路100の試験を行うためのBIST回路200の構成図である。BIST回路200は、選択回路201、202、203、204、試験パターン生成回路205、期待値生成回路206、比較器207を含む構成となっている。
図3は本実施の形態に係るSRAM回路100のポート選択試験手順である。BIST回路200は、試験パターン生成回路205からの信号が有効になるよう選択回路201、202、203、204を設定する(ステップS301)。ここで試験パターン生成回路205は、書き込みデータ、アドレス信号、読み出し/書き込み制御信号、冗長データを選択回路201、202、203、204それぞれに入力する回路である。BIST回路200では、試験対象ポートが有効となるように冗長データを設定する(ステップS302)。
図4は本実施の形態に係るSRAM回路400の構成図である。本実施の形態においてSRAM回路400は、6TrSRAMメモリセル回路4011、および同等の構成を有する複数の6Trメモリセル回路によって構成されている。
図5は本実施の形態に係るA/B選択回路402の構成図である。A/B選択回路402は、データの読み出し、データの書き込みを行う際に使用するポートを選択する回路である。PMOS(Positive channel Metal Oxide Semiconductor)トランジスタで構成されるPMOS伝送ゲート501は、6Trメモリセル回路におけるビットラインB(BLB)側のポートをデータの読み出しに使用するか否かを決定するゲートである。PMOS伝送ゲート501が導通すると、BLB側のポートを用いて、データの読み出しを行う。
図7は本実施の形態に係るSRAM回路700の構成図である。SRAM回路700は、メモリセルアレイ701からのデータ読み出しについてはビット線から読み出しデータで出てきた後、メモリセルアレイ701へのデータ書き込みについてはビット線に書き込みデータが入る前にポート選択を行う構成となっている。SRAM回路700の配置構成をとると、Aポート用の読み出し/書き込み回路705、Bポート用の読み出し/書き込み回路704が冗長となり、SRAM回路700の面積は大きくなるが、読み出し/書き込み回路704、705の製造ばらつきや故障も併せてSRAM回路700の歩留まり・性能の低下を抑えることが可能となる。
図8は本実施の形態に係るA/B選択回路702の構成図である。本実施の形態に係るA/B選択回路702、703の前段には、読み出し/書き込み回路704、705が配置されている。読み出し制御信号がHとなった場合、ビットラインA(BLA)、及びビットラインB(BLB)からデータ両方が読み出され、A/B選択回路702、703に入力される。ここで冗長選択信号によって選択されたビットラインA、ビットラインBのいずれか一方のみからA/B選択回路702、703に入力されたデータが読み出しデータとなる。それ以降の処理においては、選択されたビットラインからのデータが読み出しデータとして出力される。読み出し動作においては、ビットラインA、ビットラインBは相補の関係になり、本実施の形態においては、BLA側にインバータを1段多く設けることによって、どちらのビットラインA、ビットラインBから読み出しても同じ値が出力される構成としている。そのためデータの書き込み処理においては、冗長選択信号による制御は不要な構成としている。ただしデータの読み出し処理をする場合、ビットラインAから読み出す場合と、ビットラインBから読み出す場合とにおいて、インバータ1段分の差が生じ、この差に起因してそれぞれのビットラインから読み出したデータに差が生じてしまう場合には、データの書き込み時に冗長選択信号を用いて反転する制御を行ってもよい。
図9は本実施の形態に係るSRAM回路900の構成図である。本実施の形態においてSRAM回路900は、6TrSRAMメモリセル回路9011、および同等の構成を有する複数の6Trメモリセル回路によって構成されている。SRAM回路900は、ワードラインとしてワードラインA、ワードラインBを設けた構成となっている。そしてSRAM回路900は、ワードラインA、またはワードラインBを選択可能なA/B選択回路909、910を有しており、使用するポートに応じてワードラインA、ワードラインBを選択する。メモリセルアレイ901へのデータの書き込み処理においても、ビットラインA、またはビットラインBのいずれか一方しか使用しない場合には、ワードラインの手前にA/B選択回路909、910を設けることによって、データ書き込みに使用しないワードラインの駆動を抑えることが可能となる。
図10は本実施の形態に係るA/B選択回路909の構成図である。A/B選択回路909はワードラインA,またはワードラインBを選択する回路であり、冗長制御回路906から受信する冗長選択信号に応じて、駆動するワードラインを選択する回路である。
図11は本実施の形態に係るSRAM回路1100の構成図である。本実施の形態においてSRAM回路1100は、6TrSRAMメモリセル回路11011、および同等の構成を有する複数の6Trメモリセル回路によって構成されている。SRAM回路1100もSRAM回路900と同様に、ワードラインとしてワードラインA、ワードラインBを設けた構成となっている。そしてSRAM回路1100では、冗長制御回路1106に冗長データに加えて、読み出し/書き込み制御信号が入力される構成となっている。これによりデータの読み出し時と書き込み時で異なったポートをA/B選択回路1102、1103、1109、1110は選択することができる。
図12は本実施の形態に係るSRAM回路1200の構成図である。本実施の形態においてSRAM回路1200は、6TrSRAMメモリセル回路12011、および同等の構成を有する複数の6Trメモリセル回路によって構成されている。SRAM回路1200もSRAM回路900、1100と同様に、ワードラインとしてワードラインA、ワードラインBを設けた構成となっている。SRAM回路1200では、冗長制御回路1206にアドレス信号が入力される構成となっている。従い、SRAM回路1200はアドレス入力に応じてメモセルアレイ1201のポートの冗長設定を変更することができる構成となっている。
101…メモリセルアレイ
102…冗長ポート選択回路
103…読み出し/書き込み回路
104…冗長制御回路
105…アドレスデコード回路
106…ワード線駆動回路
200…BIST回路
201…選択回路
202…選択回路
203…選択回路
204…選択回路
205…試験パターン生成回路
206…期待値生成回路
207…比較器
400…SRAM回路
402…A/B選択回路
700…SRAM回路
900…SRAM回路
909…A/B選択回路
1100…SRAM回路
1200…SRAM回路
Claims (5)
- 半導体記憶装置において、
データを保持するメモリセルを接続して構成されるメモリセルアレイと、
前記メモリセルアレイが有する複数のポートと、
前記半導体記憶装置の試験結果に応じて選択データが設定され、前記複数のポートの中から、前記選択データを用いて、読み出し及び書き込み動作で使用する一部のポートを選択するポート選択回路と、
前記ポート選択回路によって選択されたポートのみを用いて、前記メモリセルアレイよりデータの読み出しを行い、または前記メモリセルアレイにデータの書き込みを行う読み出し/書き込み回路と、
を含むことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記複数のポートから前記ポート選択回路が選択する前記一部のポートを示す前記選択データを用いて前記ポート選択回路におけるポート選択を制御する制御回路をさらに含むことを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記ポート選択回路は、書き込みデータがメモリセルアレイに到るより前に配置されることを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記ポート選択回路は、メモリセルアレイから読み出しデータが出てきた後に配置されることを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
ワード線と前記メモリセルアレイの間に別のポート選択回路を配し、前記制御回路で使用するワード線の選択を制御することを特徴とする半導体記憶装置。
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