JP5601372B2 - 半導体記憶装置 - Google Patents

Description

本実施の形態における一側面において開示している技術は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に内蔵されるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の製造バラツキや劣化による歩留まり・性能の低下を抑える技術に関する。

ＬＳＩに内蔵されるＳＲＡＭ回路において、製造バラツキによる歩留まり・性能の低下を抑えるために、ＳＲＡＭ回路にメモリセル及びそれに付随する回路を冗長に搭載し、それら冗長回路を選択的に使用していた。

具体的には、ＳＲＡＭ回路に冗長なメモリセル行、または冗長なメモリセル列をＳＲＡＭ回路に搭載する。一般的にＳＲＡＭ回路のメモリセルとして６Ｔｒ（６トランジスタ）メモリセルが用いられる。６Ｔｒメモリセルは、ワード線ＷＬがＨ（Ｈｉｇｈ）となったときにデータ保持部とビット線がトランジスタを介して直結するような構成となっており、データの保持が不安定になり易いといった特性がある。そのためビット線の負荷を減らすため、メモリセルアレイを分割することが多くなっている。メモリセルアレイを分割することによって、ビット線に接続されるメモリセルを減らすことができる。またメモリセルアレイを分割すると、ビット線に接続されるメモリセルが減り、その長さも短くなるがＳＲＡＭ回路の面積は大きくなる傾向がある。

またビット線を分割したＳＲＡＭ回路の場合、読み出し回路がビット線の振幅が大きく取れるという理由もあって、差動方式よりもシングルエンド方式が選択されることが増えてきている。

ＳＲＡＭ回路において，読み出しをシングルエンド方式とする場合、利用出来るビット線は左右２本となり、このときメモリセルのポートは２つあると考えることが出来る。

６Ｔｒメモリセルの構造上、書き込みは一方の伝送トランジスタだけからでは困難であり、通常は両側の伝送トランジスタを同時に使用する。このため、読み出しポートが１つで良い場合でも、メモリセルの伝送トランジスタは書き込み用に左右２つ必要であり、削減することが出来ない。その結果として、データの読み出し時には、ポート一つは冗長となっている。

ＬＳＩ性能の向上のため、搭載されるＳＲＡＭ回路の大容量化への要求が強くなり、ＳＲＡＭ回路の面積縮小が大きな課題となってきている。一方で，製造バラツキや劣化による歩留まり・性能の低下への対策として前述のような冗長回路の追加及びメモリセルアレイの分割などの手法をとると、ＳＲＡＭの面積は増大することとなる。メモリセルのポートが複数ある場合、製造バラツキや劣化により幾つかのポートのみが動作不良を起こしたり、性能が低下したりすることがある。つまりビット線Ａ、Ｂからの読み出し性能について、それぞれ主に影響を及ぼすトランジスタは異なっており、製造バラツキなどの影響によりビット線Ａ、Ｂで性能差が出来てしまうといった問題がある。

特開昭６２−２６２２９４号公報 特開平５−１６６３７５号公報

本実施の形態における半導体記憶装置は、半導体記憶装置内に設けられたメモリセルの保持機能に問題が無い場合において、半導体記憶装置の動作時に冗長となるポートを利用した面積の増大を抑えた冗長方式を実現することを目的とする。

本実施の形態における半導体記憶装置は、データを保持するメモリセルを接続して構成されるメモリセルアレイと、前記メモリセルを構成し、冗長に配置された複数のポートと、前記冗長に配置された複数のポートの中から、一部のポートを選択する冗長ポート選択回路と、前記冗長ポート選択回路によって選択したポートを用いて、前記メモリセルアレイよりデータを読み出し、または前記メモリセルアレイにデータを書き込む読み出し／書き込み回路とを含むことを特徴とする。

本実施の形態における半導体記憶装置は、メモリセルを冗長に搭載するなどして半導体記憶装置の面積を増大させることなく、半導体記憶装置の製造バラツキや劣化による歩留まり、性能の低下を抑えることができる。

本実施の形態に係るＳＲＡＭ回路の原理図である。 本実施の形態に係るＳＲＡＭ回路の試験を行うためのＢＩＳＴ回路の構成図である。 本実施の形態に係るＳＲＡＭ回路のポート選択試験手順である。 本実施の形態に係る６Ｔｒメモリセルを使ったＳＲＡＭの構成図である。 本実施の形態に係るＡ／Ｂ選択回路の構成図である。 本実施の形態に係る６Ｔｒメモリセルを使ったＳＲＡＭの動作波形を示すタイミングチャートである。 本実施の形態に係る６Ｔｒメモリセルを使ったＳＲＡＭの構成図である。 本実施の形態に係るＡ／Ｂ選択回路の構成図である。 本実施の形態に係る６Ｔｒメモリセルを使ったＳＲＡＭの構成図である。 本実施の形態に係るＡ／Ｂ選択回路の構成図である。 本実施の形態に係る６Ｔｒメモリセルを使ったＳＲＡＭの構成図である。 本実施の形態に係る６Ｔｒメモリセルを使ったＳＲＡＭの構成図である。

以下、本実施の形態は、半導体記憶装置の一種であるＳＲＡＭ回路を例に説明する。

ＳＲＡＭ回路は、ＳＲＡＭ回路を構成するメモリセルに冗長に配置された複数のポートの中から、一部のポートを選択し、選択したポートを用いてデータを読み出し、またはデータを書き込む。メモリセルの冗長ポートを選択的にデータ読み出し、または書き込みに使用できるようにすることによって、ＳＲＡＭ回路内にメモリセル自体を冗長に設けなくても、ＳＲＡＭ回路を有するＬＳＩの歩留まり、性能劣化の低下を抑えることができる。以下、具体的な例を説明する。

［１． ＳＲＡＭ回路１００の原理図］
図１は本実施の形態に係るＳＲＡＭ回路１００の原理図である。ＳＲＡＭ回路１００は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に搭載され、キャッシュに用いられるＳＲＡＭ回路である。ＳＲＡＭ回路１００は、メモリセルアレイ１０１、冗長ポート選択回路１０２、読み出し／書き込み回路１０３、冗長制御回路１０４、アドレスデコード回路１０５、ワード線駆動回路１０６を含む構成となっている。

メモリセルアレイ１０１は、データを保持する機能をするメモリセルをアレイ状に構成したものである。またメモリセルは半導体メモリであって、情報の最小単位である“０”または“１”から成る１ビットの情報を保持するために必要な回路構成のことである。

冗長ポート選択回路１０２は、メモリセルに冗長に配置された複数のポートの中から、一部のポートを選択する回路である。本実施の形態における冗長ポート選択回路１０２は、データを書き込むために使用可能なｎ個のポートから、実際にデータ書き込みに使用するｍ個のポートを選択する。さらに冗長ポート選択回路１０２は、データを読み出すために使用可能なＮ個のポートの中から、実際にデータ読み出しに使用するＭ個のポートを選択する。

そして読み出し／書き込み回路１０３は、冗長ポート選択回路１０２が選択したポートを用いて、データの読み出し、またはデータの書き込みを行う回路である。ここで読み出し／書き込み回路１０３は、ＳＲＡＭ回路１００外部より、読み出し／書き込み制御信号を受信して、その読み出し／書き込み制御信号に応じてデータの読み出し、またはデータの書き込みを行う。

冗長制御回路１０４は、ＳＲＡＭ回路１００外部より、冗長データを受信して、その冗長データを用いて冗長ポート選択回路１０２におけるポート選択を制御する。

アドレスデコード回路１０５は、ＳＲＡＭ回路１００外部から受信するアドレス入力に応じて、アドレス入力によって指示されるメモリセルへのアクセスをアクティブにする回路である。

ワード線駆動回路１０６は、メモリセルアレイ１０１内のメモリセルに接続されるワード線を駆動して、ワード線が接続されたメモリセルが動作できるようにする。

［２． ＢＩＳＴ回路２００の構成］
図２は本実施の形態に係るＳＲＡＭ回路１００の試験を行うためのＢＩＳＴ回路２００の構成図である。ＢＩＳＴ回路２００は、選択回路２０１、２０２、２０３、２０４、試験パターン生成回路２０５、期待値生成回路２０６、比較器２０７を含む構成となっている。

選択回路２０１はデータをＳＲＡＭ回路１００に入力し、選択回路２０２は、データを読み出すアドレス、またはデータを書き込むデータを示すアドレス信号をＳＲＡＭ回路１００に入力し、選択回路２０３は、ＳＲＡＭ回路１００からデータを読み出す、またはデータを書き込むことを制御する読み出し／書き込み制御信号をＳＲＡＭ回路１００に入力し、選択回路２０４は、冗長ポートの中からデータの読み出し、またはデータの書き込みに用いるポートを選択するのに用いる冗長データをＳＲＡＭ回路１００に入力する。

選択回路２０１には、システム動作用書き込みデータと試験パターンが入力される。選択回路２０２には、システム動作用アドレス信号と試験パターンが入力される。選択回路２０３には、システム動作用読み出し／書き込み制御信号と試験パターンが入力される。選択回路２０４には、システム動作用冗長データとシステム動作用冗長データと試験パターンとが入力される。

試験パターン生成回路２０５は、選択回路２０１、２０２、２０３、２０４それぞれに入力する、データ入力、アドレス信号、読み出し／書き込み制御信号、冗長データの試験用パターンを生成する。

期待値生成回路２０６は、試験パターン生成回路２０５が生成したそれぞれの試験パターンに対するＳＲＡＭ回路１００から出力される期待値を生成する。

比較器２０７は、ＳＲＡＭ回路１００から出力されるデータと期待値生成回路２０６が生成した期待値を比較して、比較結果を出力する。

ＢＩＳＴ回路２００は、選択回路２０１、２０２、２０３、２０４、試験パターン生成回路２０５、期待値生成回路２０６、比較器２０７を用いてＳＲＡＭ回路１００が有するポートの動作試験、性能試験を行って、その結果に従ってデータの読み出し、データの書き込みに使用するポートを選択する。ＳＲＡＭ回路１００の使用時において、データの読み出し、またはデータの書き込みに使用するポートは試験結果に従って固定して設定しておく。なお、試験後に設定したポートが使用中に故障した場合などにおいては、設定を切り替えられる構成であってもよい。

［３．ポート選択試験手順］
図３は本実施の形態に係るＳＲＡＭ回路１００のポート選択試験手順である。ＢＩＳＴ回路２００は、試験パターン生成回路２０５からの信号が有効になるよう選択回路２０１、２０２、２０３、２０４を設定する（ステップＳ３０１）。ここで試験パターン生成回路２０５は、書き込みデータ、アドレス信号、読み出し／書き込み制御信号、冗長データを選択回路２０１、２０２、２０３、２０４それぞれに入力する回路である。ＢＩＳＴ回路２００では、試験対象ポートが有効となるように冗長データを設定する（ステップＳ３０２）。

選択回路２０１〜２０４は、試験パターン生成回路２０５で生成した所望のパターンをＳＲＡＭ回路１００に入力する。そして期待値生成回路２０６が期待値を生成する（ステップＳ３０３）。

比較器２０７は、ＳＲＡＭ回路１００が出力するデータと期待値生成回路２０６が生成した期待値生成回路２０６が生成した期待値と比較する（ステップＳ３０４）。比較器２０７は試験対象ポートの判断結果を出力し、記憶部２０８に記録する（ステップＳ３０５）。

そして、システム動作で使用するＮ個のポートに対する試験が完了したか否かを判別する（ステップＳ３０６）。

システム動作で使用するＮ個のポートに対する試験が完了したら（ステップＳ３０６ ＹＥＳ）、選択回路２０１〜２０４は、システム動作で使用するＮ個のポートを選択し、選択したＮ個のポートが有効となるようシステム動作用冗長データを設定する（ステップＳ３０７）。そして選択回路２０１〜２０４は、システム動作用の信号が有効となるように設定される（ステップＳ３０８）。

［４． ＳＲＡＭ回路４００の構成］
図４は本実施の形態に係るＳＲＡＭ回路４００の構成図である。本実施の形態においてＳＲＡＭ回路４００は、６ＴｒＳＲＡＭメモリセル回路４０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路によって構成されている。

ＳＲＡＭ回路４００は、メモリセルアレイ４０１、Ａ／Ｂ選択回路４０２、４０３、読み出し／書き込み回路４０４、４０５、冗長制御回路４０６、アドレスデコード回路４０７、ワード線駆動回路４０８を含む構成となっている。メモリセルアレイ４０１は、６Ｔｒメモリセル回路４０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路から構成されるものであり、これら複数の６Ｔｒメモリセル回路がアレイ状に配置されている。

Ａ／Ｂ選択回路４０２は、メモリセルアレイ４０１を構成する複数の６Ｔｒメモリセル回路（６Ｔｒメモリセル回路４０１１を含む）それぞれに配置される冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する。Ａ／Ｂ選択回路４０３も冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する回路である。Ａ／Ｂ選択回路４０２、４０３は書き込みデータがメモリセルアレイ４０１に到るより前に配置されている。またＡ／Ｂ選択回路４０２、４０３はメモリセルアレイ４０１から読み出しデータが出てきた後に配置されている。

読み出し／書き込み回路４０４、４０５は、Ａ／Ｂ選択回路４０２、４０３が選択したポートを用いて、データの読み出し、またはデータの書き込みを行う回路である。ここで読み出し／書き込み回路４０４、４０５は、ＳＲＡＭ回路４００外部より、読み出し／書き込み制御信号を受信して、その読み出し／書き込み制御信号に応じてデータの読み出し、またはデータの書き込みを行う。

冗長制御回路４０６は、ＳＲＡＭ回路４００外部より、冗長データを受信して、その冗長データを用いてＡ／Ｂ選択回路４０２、４０３におけるポート選択を制御する。

アドレスデコード回路４０７は、ＳＲＡＭ回路４００外部から受信するアドレス入力に応じて、アドレス入力によって指示されるメモリセル回路へのアクセスをアクティブにする回路である。

ワード線駆動回路４０８は、メモリセルアレイ４０１内のメモリセル回路（メモリセル回路４０１１を含む）に接続されるワード線を駆動して、ワード線が接続されたメモリセルが動作できるようにする。

［５． Ａ／Ｂ選択回路４０２、４０３］
図５は本実施の形態に係るＡ／Ｂ選択回路４０２の構成図である。Ａ／Ｂ選択回路４０２は、データの読み出し、データの書き込みを行う際に使用するポートを選択する回路である。ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成されるＰＭＯＳ伝送ゲート５０１は、６Ｔｒメモリセル回路におけるビットラインＢ（ＢＬＢ）側のポートをデータの読み出しに使用するか否かを決定するゲートである。ＰＭＯＳ伝送ゲート５０１が導通すると、ＢＬＢ側のポートを用いて、データの読み出しを行う。

より具体的には冗長選択信号がＨ（Ｈｉｇｈ）に設定され、読み出し制御信号がＨ（Ｈｉｇｈ）に設定されると（図６（ａ）参照）、ＰＭＯＳ伝送ゲート５０２が導通して、ＢＬＡ側のポートを用いてメモリセルアレイ４０１からデータが読み出される。冗長選択信号がＬ（Ｌｏｗ）に設定され、読み出し制御信号がＨ（Ｈｉｇｈ）に設定されると、ＰＭＯＳ伝送ゲート５０１が導通して、ＢＬＢ側のポートを用いてメモリセルアレイ４０１からデータが読み出される。同様に冗長選択信号がＨ（Ｈｉｇｈ）に設定され、書き込み制御信号がＨ（Ｈｉｇｈ）に設定されると（図６（ａ）参照）、ＣＭＯＳ伝送ゲート５０３、５０５が導通して、ＢＬＡには書き込みデータの負論理（図６（ａ）ではＬ）、ＢＬＢには書き込みデータの正論理（図６ではＨ）が転送される。また冗長選択信号がＬ（Ｌｏｗ）に設定され、書き込み制御信号がＨ（Ｈｉｇｈ）に設定されると（図６（ｂ））、ＣＭＯＳ伝送ゲート５０４、５０６が導通して、ＢＬＡには書き込みデータの正論理（図６（ｂ）ではＨ）、ＢＬＢには書き込みデータの負論理（図６８ｂ）ではＬ）が転送される。

なお図６８（ａ）は、ＢＬＡ、ＢＬＢは読み出し前にＨにチャージされ、ワード線がアドレスに従って選択され、Ｈになった結果、ＢＬＡがＬになった例を示している。Ａ／Ｂ選択回路４０２が上記構成をとることによって、冗長選択信号に関わらず書き込みデータと読み出しデータを一致させることができる。なお冗長選択信号に従って、読み出しデータを反転するか否かを選択可能な回路をＳＲＡＭ回路４００に設ける構成にしてもよい。

［６． ＳＲＡＭ回路７００の構成］
図７は本実施の形態に係るＳＲＡＭ回路７００の構成図である。ＳＲＡＭ回路７００は、メモリセルアレイ７０１からのデータ読み出しについてはビット線から読み出しデータで出てきた後、メモリセルアレイ７０１へのデータ書き込みについてはビット線に書き込みデータが入る前にポート選択を行う構成となっている。ＳＲＡＭ回路７００の配置構成をとると、Ａポート用の読み出し／書き込み回路７０５、Ｂポート用の読み出し／書き込み回路７０４が冗長となり、ＳＲＡＭ回路７００の面積は大きくなるが、読み出し／書き込み回路７０４、７０５の製造ばらつきや故障も併せてＳＲＡＭ回路７００の歩留まり・性能の低下を抑えることが可能となる。

ＳＲＡＭ回路７００は、メモリセルアレイ７０１、Ａ／Ｂ選択回路７０２、７０３、読み出し／書き込み回路７０４、７０５、冗長制御回路７０６、アドレスデコード回路７０７、ワード線駆動回路７０８を含む構成となっている。メモリセルアレイ７０１は、６Ｔｒメモリセル回路７０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路から構成されるものであり、これら複数の６Ｔｒメモリセル回路がアレイ状に配置されている。

Ａ／Ｂ選択回路７０２は、メモリセルアレイ７０１を構成する複数の６Ｔｒメモリセル回路（６Ｔｒメモリセル回路７０１１を含む）それぞれに配置される冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する。Ａ／Ｂ選択回路７０３も冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する回路である。

読み出し／書き込み回路７０４、７０５は、Ａ／Ｂ選択回路７０２、７０３が選択したポートを用いて、データの読み出し、またはデータの書き込みを行う回路である。ここで読み出し／書き込み回路７０４、７０５は、ＳＲＡＭ回路７００外部より、読み出し／書き込み制御信号を受信して、その読み出し／書き込み制御信号に応じてデータの読み出し、またはデータの書き込みを行う。

冗長制御回路７０６は、ＳＲＡＭ回路７００外部より、冗長データを受信して、その冗長データを用いてＡ／Ｂ選択回路７０２、７０３におけるポート選択を制御する。

アドレスデコード回路７０７は、ＳＲＡＭ回路７００外部から受信するアドレス入力に応じて、アドレス入力によって指示されるメモリセル回路へのアクセスをアクティブにする回路である。

ワード線駆動回路７０８は、メモリセルアレイ７０１内のメモリセル回路（メモリセル回路７０１１を含む）に接続されるワード線を駆動して、ワード線が接続されたメモリセルが動作できるようにする。

［７． Ａ／Ｂ選択回路７０２、７０３の構成］
図８は本実施の形態に係るＡ／Ｂ選択回路７０２の構成図である。本実施の形態に係るＡ／Ｂ選択回路７０２、７０３の前段には、読み出し／書き込み回路７０４、７０５が配置されている。読み出し制御信号がＨとなった場合、ビットラインＡ（ＢＬＡ）、及びビットラインＢ（ＢＬＢ）からデータ両方が読み出され、Ａ／Ｂ選択回路７０２、７０３に入力される。ここで冗長選択信号によって選択されたビットラインＡ、ビットラインＢのいずれか一方のみからＡ／Ｂ選択回路７０２、７０３に入力されたデータが読み出しデータとなる。それ以降の処理においては、選択されたビットラインからのデータが読み出しデータとして出力される。読み出し動作においては、ビットラインＡ、ビットラインＢは相補の関係になり、本実施の形態においては、ＢＬＡ側にインバータを１段多く設けることによって、どちらのビットラインＡ、ビットラインＢから読み出しても同じ値が出力される構成としている。そのためデータの書き込み処理においては、冗長選択信号による制御は不要な構成としている。ただしデータの読み出し処理をする場合、ビットラインＡから読み出す場合と、ビットラインＢから読み出す場合とにおいて、インバータ１段分の差が生じ、この差に起因してそれぞれのビットラインから読み出したデータに差が生じてしまう場合には、データの書き込み時に冗長選択信号を用いて反転する制御を行ってもよい。

より具体的には読み出し制御信号がＨに設定されると、ＣＭＯＳ伝送ゲート８０１、８０２に読み出しデータが入力される。冗長選択信号がＨに設定されるとＣＭＯＳ伝送ゲート８０２が導通して、ビットラインＡ側のデータが読み出しデータとして読み出される。また冗長選択信号がＬに設定されるとＣＭＯＳ伝送ゲート８０１が導通して、ビットラインＢ側のデータが読み出しデータとして読み出される。書き込み制御信号がＨに設定されると、ＣＭＯＳ伝送ゲート８０３、８０４が導通し、ビットラインＡおよびＢから書き込みデータがメモリセルアレイ７０１に書き込まれる。

［８． ＳＲＡＭ回路９００の構成］
図９は本実施の形態に係るＳＲＡＭ回路９００の構成図である。本実施の形態においてＳＲＡＭ回路９００は、６ＴｒＳＲＡＭメモリセル回路９０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路によって構成されている。ＳＲＡＭ回路９００は、ワードラインとしてワードラインＡ、ワードラインＢを設けた構成となっている。そしてＳＲＡＭ回路９００は、ワードラインＡ、またはワードラインＢを選択可能なＡ／Ｂ選択回路９０９、９１０を有しており、使用するポートに応じてワードラインＡ、ワードラインＢを選択する。メモリセルアレイ９０１へのデータの書き込み処理においても、ビットラインＡ、またはビットラインＢのいずれか一方しか使用しない場合には、ワードラインの手前にＡ／Ｂ選択回路９０９、９１０を設けることによって、データ書き込みに使用しないワードラインの駆動を抑えることが可能となる。

ＳＲＡＭ回路９００は、メモリセルアレイ９０１、Ａ／Ｂ選択回路９０２、９０３、読み出し／書き込み回路９０４、９０５、冗長制御回路９０６、アドレスデコード回路９０７、ワード線駆動回路９０８、およびＡ／Ｂ選択回路９０９、９１０を含む構成となっている。メモリセルアレイ９０１は、６Ｔｒメモリセル回路９０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路から構成されるものであり、これら複数の６Ｔｒメモリセル回路がアレイ状に配置されている。

Ａ／Ｂ選択回路９０２は、メモリセルアレイ９０１を構成する複数の６Ｔｒメモリセル回路（６Ｔｒメモリセル回路４０１１を含む）それぞれに配置される冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する。Ａ／Ｂ選択回路９０３も冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する回路である。

読み出し／書き込み回路９０４、９０５は、Ａ／Ｂ選択回路９０２、９０３が選択したポートを用いて、データの読み出し、またはデータの書き込みを行う回路である。ここで読み出し／書き込み回路９０４、９０５は、ＳＲＡＭ回路９００外部より、読み出し／書き込み制御信号を受信して、その読み出し／書き込み制御信号に応じてデータの読み出し、またはデータの書き込みを行う。

冗長制御回路９０６は、ＳＲＡＭ回路９００外部より、冗長データを受信して、その冗長データを用いてＡ／Ｂ選択回路９０２、９０３におけるポート選択を制御する。さらに冗長制御回路９０６は、冗長データを用いてＡ／Ｂ選択回路９０９、９１０におけるワードラインの選択、および駆動するワードラインを選択することによってデータの読み出し、データの書き込みに使用するポートの選択を制御する。

アドレスデコード回路９０７は、ＳＲＡＭ回路９００外部から受信するアドレス入力に応じて、アドレス入力によって指示されるメモリセル回路へのアクセスをアクティブにする回路である。

ワード線駆動回路９０８は、メモリセルアレイ９０１内のメモリセル回路（メモリセル回路９０１１を含む）に接続されるワード線を駆動して、ワード線が接続されたメモリセルが動作できるようにする。

Ａ／Ｂ選択回路９０９、９１０は、ワードラインＡ、またはワードラインＢを選択する回路であり、データの読み出し、データの書き込みに使用するポートを選択し、使用するポートを有効にするために必要なワードラインを駆動する回路である。

［９． Ａ／Ｂ選択回路９０９の構成］
図１０は本実施の形態に係るＡ／Ｂ選択回路９０９の構成図である。Ａ／Ｂ選択回路９０９はワードラインＡ，またはワードラインＢを選択する回路であり、冗長制御回路９０６から受信する冗長選択信号に応じて、駆動するワードラインを選択する回路である。

例えば冗長選択信号がＨに設定されると、ＣＭＯＳ伝送ゲート１００１が導通して、ワードラインＡが駆動される。冗長選択信号がＬに設定されるとＣＭＯＳ伝送ゲート１００２が導通して、ワードラインＢが駆動される。以上のようにデータの読み出し、データの書き込みに使用するワードラインのみ駆動され、不要なワードワインは駆動されないため、その分の電力を削減することができる。

［１０． ＳＲＡＭ回路１１００の構成］
図１１は本実施の形態に係るＳＲＡＭ回路１１００の構成図である。本実施の形態においてＳＲＡＭ回路１１００は、６ＴｒＳＲＡＭメモリセル回路１１０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路によって構成されている。ＳＲＡＭ回路１１００もＳＲＡＭ回路９００と同様に、ワードラインとしてワードラインＡ、ワードラインＢを設けた構成となっている。そしてＳＲＡＭ回路１１００では、冗長制御回路１１０６に冗長データに加えて、読み出し／書き込み制御信号が入力される構成となっている。これによりデータの読み出し時と書き込み時で異なったポートをＡ／Ｂ選択回路１１０２、１１０３、１１０９、１１１０は選択することができる。

例えば、１）読み出し時はＡ（またはＢ）ポートのみを使用し，書き込み時は両方のポートを使用する、２）読み出し時は両方のＡ、Ｂポートを使用し，書き込み時はＡ（またはＢ）ポートのみを使用する、３）読み出し時、書き込み時ともそれぞれ Ａ／Ｂ ポートいずれかを選択し使用するといった構成をとることができる。

ＳＲＡＭ回路１１００は、メモリセルアレイ１１０１、Ａ／Ｂ選択回路１１０２、１１０３、読み出し／書き込み回路１１０４、１１０５、冗長制御回路１１０６、アドレスデコード回路１１０７、ワード線駆動回路１１０８、及びＡ／Ｂ選択回路１１０９、１１００を含む構成となっている。メモリセルアレイ１１０１は、６Ｔｒメモリセル回路１１０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路から構成されるものであり、これら複数の６Ｔｒメモリセル回路がアレイ状に配置されている。

Ａ／Ｂ選択回路１１０２は、メモリセルアレイ１１０１を構成する複数の６Ｔｒメモリセル回路（６Ｔｒメモリセル回路１１０１１を含む）それぞれに配置される冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する。Ａ／Ｂ選択回路１１０３も冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する回路である。

読み出し／書き込み回路１１０４、１１０５は、Ａ／Ｂ選択回路１１０２、１１０３が選択したポートを用いて、データの読み出し、またはデータの書き込みを行う回路である。ここで読み出し／書き込み回路１１０４、１１０５は、ＳＲＡＭ回路１１００外部より、読み出し／書き込み制御信号を受信して、その読み出し／書き込み制御信号に応じてデータの読み出し、またはデータの書き込みを行う。

冗長制御回路１１０６は、ＳＲＡＭ回路１１００外部より、冗長データを受信して、その冗長データを用いてＡ／Ｂ選択回路１１０２、１１０３におけるポート選択を制御する。また冗長制御回路１１０６は、冗長データを用いてＡ／Ｂ選択回路１１０９、１１１０におけるワードラインの選択、および駆動するワードラインを選択することによってデータの読み出し、データの書き込みに使用するポートの選択を制御する。さらに冗長制御回路１１０６は、ＳＲＡＭ回路１１００外部より、読み出し／書き込み制御信号を受信して、その読み出し／書き込み制御信号を用いて、データの読み出し時と書き込み時に応じたポートの選択制御をＡ／Ｂ選択回路１１０２、１１０３、１１０９、１１１０に指示する。

アドレスデコード回路１１０７は、ＳＲＡＭ回路１１００外部から受信するアドレス入力に応じて、アドレス入力によって指示されるメモリセル回路へのアクセスをアクティブにする回路である。

ワード線駆動回路１１０８は、メモリセルアレイ１１０１内のメモリセル回路（メモリセル回路１１０１１を含む）に接続されるワード線を駆動して、ワード線が接続されたメモリセルが動作できるようにする。

Ａ／Ｂ選択回路１１０９、１１１０は、ワードラインＡ、またはワードラインＢを選択する回路であり、データの読み出し、データの書き込みに使用するポートを選択し、使用するポートを有効にするために必要なワードラインを駆動する回路である。

［１１． ＳＲＡＭ回路１２００の構成］
図１２は本実施の形態に係るＳＲＡＭ回路１２００の構成図である。本実施の形態においてＳＲＡＭ回路１２００は、６ＴｒＳＲＡＭメモリセル回路１２０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路によって構成されている。ＳＲＡＭ回路１２００もＳＲＡＭ回路９００、１１００と同様に、ワードラインとしてワードラインＡ、ワードラインＢを設けた構成となっている。ＳＲＡＭ回路１２００では、冗長制御回路１２０６にアドレス信号が入力される構成となっている。従い、ＳＲＡＭ回路１２００はアドレス入力に応じてメモセルアレイ１２０１のポートの冗長設定を変更することができる構成となっている。

ＳＲＡＭ回路１２００は、メモリセルアレイ１２０１、Ａ／Ｂ選択回路１２０２、１２０３、読み出し／書き込み回路１２０４、１２０５、冗長制御回路１２０６、アドレスデコード回路１２０７、ワード線駆動回路１２０８、及びＡ／Ｂ選択回路１２０９、１２１０を含む構成となっている。メモリセルアレイ１２０１は、６Ｔｒメモリセル回路１２０１１、および同等の構成を有する複数の６Ｔｒメモリセル回路から構成されるものであり、これら複数の６Ｔｒメモリセル回路がアレイ状に配置されている。

Ａ／Ｂ選択回路１２０２は、メモリセルアレイ１２０１を構成する複数の６Ｔｒメモリセル回路（６Ｔｒメモリセル回路１２０１１を含む）それぞれに配置される冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する。Ａ／Ｂ選択回路１２０３も冗長ポートの中からデータの書き込み、データの読み出しに使用するポートを選択する回路である。

読み出し／書き込み回路１２０４、１２０５は、Ａ／Ｂ選択回路１２０２、１２０３が選択したポートを用いて、データの読み出し、またはデータの書き込みを行う回路である。ここで読み出し／書き込み回路１２０４、１２０５は、ＳＲＡＭ回路１２００外部より、読み出し／書き込み制御信号を受信して、その読み出し／書き込み制御信号に応じてデータの読み出し、またはデータの書き込みを行う。

冗長制御回路１２０６は、ＳＲＡＭ回路１２００外部より、冗長データを受信して、その冗長データを用いてＡ／Ｂ選択回路１２０２、１２０３におけるポート選択を制御する。また冗長回路１２０６は、冗長データを用いてＡ／Ｂ選択回路１２０９、１２１０におけるワードラインの選択、および駆動するワードラインを選択することによってデータの読み出し、データの書き込みに使用するポートの選択を制御する。さらに冗長制御選択回路１２０６は、アドレスデコード回路１２０７よりアドレス信号を受信し、そのアドレス信号に応じてメモセルアレイ１２０１のポートの冗長設定の変更をＡ／Ｂ選択回路１２０２、１２０３、１２０９、１２１０に指示する。

アドレスデコード回路１２０７は、ＳＲＡＭ回路１２００外部から受信するアドレス入力に応じて、アドレス入力によって指示されるメモリセル回路へのアクセスをアクティブにする回路である。

ワード線駆動回路１２０８は、メモリセルアレイ１２０１内のメモリセル回路（メモリセル回路１２０１１を含む）に接続されるワード線を駆動して、ワード線が接続されたメモリセルが動作できるようにする。

Ａ／Ｂ選択回路１２０９、１２１０は、ワードラインＡ、またはワードラインＢを選択する回路であり、データの読み出し、データの書き込みに使用するポートを選択し、使用するポートを有効にするために必要なワードラインを駆動する回路である。

１００…ＳＲＡＭ回路
１０１…メモリセルアレイ
１０２…冗長ポート選択回路
１０３…読み出し／書き込み回路
１０４…冗長制御回路
１０５…アドレスデコード回路
１０６…ワード線駆動回路
２００…ＢＩＳＴ回路
２０１…選択回路
２０２…選択回路
２０３…選択回路
２０４…選択回路
２０５…試験パターン生成回路
２０６…期待値生成回路
２０７…比較器
４００…ＳＲＡＭ回路
４０２…Ａ／Ｂ選択回路
７００…ＳＲＡＭ回路
９００…ＳＲＡＭ回路
９０９…Ａ／Ｂ選択回路
１１００…ＳＲＡＭ回路
１２００…ＳＲＡＭ回路

Claims (5)

1. 半導体記憶装置において、
   データを保持するメモリセルを接続して構成されるメモリセルアレイと、
   前記メモリセルアレイが有する複数のポートと、
   前記半導体記憶装置の試験結果に応じて選択データが設定され、前記複数のポートの中から、前記選択データを用いて、読み出し及び書き込み動作で使用する一部のポートを選択するポート選択回路と、
   前記ポート選択回路によって選択されたポートのみを用いて、前記メモリセルアレイよりデータの読み出しを行い、または前記メモリセルアレイにデータの書き込みを行う読み出し／書き込み回路と、
   を含むことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記複数のポートから前記ポート選択回路が選択する前記一部のポートを示す前記選択データを用いて前記ポート選択回路におけるポート選択を制御する制御回路をさらに含むことを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記ポート選択回路は、書き込みデータがメモリセルアレイに到るより前に配置されることを特徴とする半導体記憶装置。
4. 請求項２に記載の半導体記憶装置において、
   前記ポート選択回路は、メモリセルアレイから読み出しデータが出てきた後に配置されることを特徴とする半導体記憶装置。
5. 請求項２に記載の半導体記憶装置において、
   ワード線と前記メモリセルアレイの間に別のポート選択回路を配し、前記制御回路で使用するワード線の選択を制御することを特徴とする半導体記憶装置。
   
   

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