JP5599984B2 - 半導体装置 - Google Patents
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Description
11 メモリセルアレイ
12 Xデコーダ
13 プリデコーダ
14 周辺回路
15 昇圧回路
16,17 電源制御回路
18 温度検知回路
20 単位デコーダ
21a,22a メイン電源配線
21b,22b サブ電源配線
21c,22c 電源制御トランジスタ
30 論理回路
31a,32a メイン電源配線
31b,32b サブ電源配線
31c,32c 電源制御トランジスタ
41,51 インバータ列
42,43 レベル変換回路
STB1,STB2 スタンバイ信号
TW1,TW2 温度検知信号
V1 昇圧電源電圧
V2 内部電源電圧
Claims (20)
- オフリーク電流が第1の温度特性を有するトランジスタによって構成された第1の回路ブロックと、
オフリーク電流が前記第1の温度特性とは異なる第2の温度特性を有するトランジスタによって構成された第2の回路ブロックと、
スタンバイ時において温度が第1のしきい値温度を超えている場合、前記第1の回路ブロックの電源を非活性化させる第1の電源制御回路と、
前記スタンバイ時において温度が前記第1のしきい値温度とは異なる第2のしきい値温度を超えている場合、前記第2の回路ブロックの電源を非活性化させる第2の電源制御回路と、を備えることを特徴とする半導体装置。 - 前記第1の温度特性を有するトランジスタと、前記第2の温度特性を有するトランジスタとは、互いにゲート膜厚が異なる、ことを特徴とする請求項1に記載の半導体装置。
- 前記第1の温度特性を有するトランジスタと、前記第2の温度特性を有するトランジスタとは、互いにしきい値電圧が異なる、ことを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1及び第2の電源制御回路は、アクティブ時においては前記第1と第2のしきい値温度に関わらず前記第1及び第2の回路ブロックの電源をそれぞれ活性化させる、ことを請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第1の電源制御回路は、温度が前記第1のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第1の回路ブロックの電源を活性化させ、
前記第2の電源制御回路は、温度が前記第2のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第2の回路ブロックの電源を活性化させる、ことを特徴とする請求項4に記載の半導体装置。 - 前記第1の回路ブロックは、高電位側の第1の電源電圧と低電位側の第2の電源電圧が各々供給される第1及び第2のメイン電源配線と、前記第1のメイン電源線と前記第2のメイン電源に各々関連した第1及び第2のサブ電源配線と、前記第1のメイン電源配線と前記第1のサブ電源配線との間に接続された第1の電源制御トランジスタと、前記第2のメイン電源配線と前記第2のサブ電源配線との間に接続された第2の電源制御トランジスタと、前記第1のメイン電源配線又は前記第1のサブ電源配線と前記第2のメイン電源配線又は前記第2のサブ電源配線との間に接続された第1の論理回路と、を含み、
前記第2の回路ブロックは、高電位側の第3の電源電圧と低電位側の第4の電源電圧が各々供給される第3及び第4のメイン電源配線と、前記第3のメイン電源線と前記第4のメイン電源に各々関連した第3及び第4のサブ電源配線と、前記第3のメイン電源配線と前記第3のサブ電源配線との間に接続された第3の電源制御トランジスタと、前記第4のメイン電源配線と前記第4のサブ電源配線との間に接続された第4の電源制御トランジスタと、前記第3のメイン電源配線又は前記第3のサブ電源配線と前記第4のメイン電源配線又は前記第4のサブ電源配線との間に接続された第2の論理回路と、を含み、
前記第1の電源制御回路は、前記第1及び第2の電源制御トランジスタを非活性にさせることによって前記第1の回路ブロックを非活性化させ、
前記第2の電源制御回路は、前記第3及び第4の電源制御トランジスタを非活性にさせることによって前記第2の回路ブロックを非活性化させる、ことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。 - 前記第1の電源電圧の値は前記第3の電源電圧の値よりも高い、ことを特徴とする請求項6に記載の半導体装置に記載の半導体装置。
- 前記第1の電源電圧の値は高電位側の外部電圧の値よりも高く、前記第3の電源電圧の値は前記外部電圧の値と同じかそれよりも低い、ことを特徴とする請求項7に記載の半導体装置に記載の半導体装置。
- 前記第2の回路ブロックを構成するトランジスタの単位チャネル幅/チャネル長比当たりのオフリーク電流は、同じ温度において、前記第1の回路ブロックを構成するトランジスタの単位チャネル幅/チャネル長比当たりのオフリーク電流よりも大きく、
前記第2のしきい値温度が、前記第1のしきい値温度よりも低い、ことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。 - オフリーク電流が第1の温度特性を有するトランジスタによって構成された第1の回路ブロックと、
オフリーク電流が前記第1の温度特性とは異なる第2の温度特性を有するトランジスタによって構成された第2の回路ブロックと、
第1のスタンバイ信号に基づいて前記第1の回路ブロックを非活性化させる第1の電源制御回路と、
第2のスタンバイ信号に基づいて前記第2の回路ブロックを非活性化させる第2の電源制御回路と、を備え、
前記第1の電源制御回路は、温度が第1のしきい値温度を超えていない場合、前記第1のスタンバイ信号にかかわらず前記第1の回路ブロックを活性化させ、
前記第2の電源制御回路は、温度が第2のしきい値温度を超えていない場合、前記第2のスタンバイ信号にかかわらず前記第2の回路ブロックを活性化させる、ことを特徴とする半導体装置。 - オフリーク電流が第1の温度特性を有するトランジスタによって構成された高電位側の第1の電源電圧と低電位側の第2の電源電圧との間で動作する第1の回路ブロックと、
オフリーク電流が前記第1の温度特性とは異なる第2の温度特性を有するトランジスタによって構成された前記第1の電源電圧よりも低い高電位側の第3の電源電圧と低電位側の第4の電源電圧との間で動作する第2の回路ブロックと、
スタンバイ時において温度が第1のしきい値温度を超えている場合、前記第1の回路ブロックの電源を非活性化させる第1の電源制御回路と、
前記スタンバイ時において温度が前記第1のしきい値温度とは異なる第2のしきい値温度を超えている場合、前記第2の回路ブロックの電源を非活性化させる第2の電源制御回路と、を備えることを特徴とする半導体装置。 - 前記第1の電源制御回路は、前記第1の電源電圧で振幅する第1の制御信号を含み、前記第1の制御信号が、前記第1の回路ブロックの電源を非活性化させ、
前記第2の電源制御回路は、前記第3の電源電圧で振幅する第2の制御信号を含み、前記第2の制御信号が、前記第2の回路ブロックの電源を非活性化させる、ことを特徴とする請求項11に記載の半導体装置。 - 前記第1の電源電圧の値は高電位側の外部電圧の値よりも高く、前記第3の電源電圧の値は前記外部電圧の値と同じかそれよりも低い、ことを特徴とする請求項12に記載の半導体装置に記載の半導体装置。
- 前記第1の温度特性を有するトランジスタは、第1のゲート膜厚で構成され、前記第2の温度特性を有するトランジスタは、前記第1のゲート膜厚よりも薄いゲート膜厚で構成される、ことを特徴とする請求項11乃至13のいずれか一項に記載の半導体装置。
- 前記第1の温度特性を有するトランジスタのしきい値電圧は、前記第2の温度特性を有するトランジスタのしきい値電圧よりも高い、ことを特徴とする請求項11乃至14のいずれか一項に記載の半導体装置。
- 前記第2のしきい値温度が、前記第1のしきい値温度よりも低い、ことを特徴とする請求項11に記載の半導体装置。
- 前記第1及び第2の電源制御回路は、アクティブ時においては前記第1と第2のしきい値温度に関わらず前記第1及び第2の回路ブロックの電源をそれぞれ活性化させる、ことを請求項15または16に記載の半導体装置。
- 前記第1の電源制御回路は、温度が前記第1のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第1の回路ブロックの電源を活性化させ、
前記第2の電源制御回路は、温度が前記第2のしきい値温度を超えていない場合、前記スタンバイ時及び前記アクティブ時のいずれにおいても前記第2の回路ブロックの電源を活性化させる、ことを特徴とする請求項17に記載の半導体装置。 - 前記第2の回路ブロックを構成するトランジスタの単位チャネル幅/チャネル長比当たりのオフリーク電流は、同じ温度において、前記第1の回路ブロックを構成するトランジスタの単位チャネル幅/チャネル長比当たりのオフリーク電流よりも大きい、ことを特徴とする請求項11乃至18のいずれか一項に記載の半導体装置。
- 前記半導体装置は、更に、所定時間毎に情報の更新が必要なメモリセルと、前記更新をスタンバイ期間中で行なうセルフリフレッシュモードと、を備え、
前記セルフリフレッシュ期間中の前記更新時であるアクティブ時において、前記第1及び第2の電源制御回路は、前記更新時に動作しない前記第1の回路ブロックと前記第2の回路ブロックの各々の電源の少なくとも一方を非活性化させる、ことを特徴とする請求項11乃至16のいずれか一項に記載の半導体装置。
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