JP5582429B2 - デコーダおよび方法 - Google Patents
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Description
標準精細(DVD)ビデオレコーダ、標準精細TV(SDTV)、標準精細プレビューディスプレイ、あるいは任意の他の適切なビデオアプリケーションに補助出力を利用しながら、同時にデジタルTVあるいはプロジェクタのようなハイエンドの外部部材270を駆動するのに主要出力信号を利用することができる。ユーザにHDTVディスプレイで番組を視聴させながら、同時に、補助出力信号はユーザにHDTVプログラムを任意の適切なSDTV媒体(例えばDVD)に記録させてよい。
追加して、多数のフィールドライン処理を支援してよいことを理解されたい。
なお、本願明細書には、以下の項目1から項目51が記載されている。
(項目1)
複数のビデオ入力信号を受信するマルチモードのデュアルビデオデコーダであって、上記複数のビデオ入力信号の少なくとも一つは、二以上のビデオ入力信号部分を含み、
上記デュアルビデオデコーダは、
上記複数のビデオ入力信号を受信して、少なくとも三つのビデオ入力信号部分を選択的に組み合わせて二つの選択されたビデオ信号を提供するビデオ信号選択ステージと、
上記少なくとも二つの選択されたビデオ信号を処理するアナログ/デジタル変換ステージと、
上記少なくとも二つの処理済ビデオ信号を受信して少なくとも一つのデコードされたビデオ信号を出力するデコーダステージと、を備える、デュアルビデオデコーダ。
(項目2)
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはs−videoビデオ信号を含む、項目1に記載のデュアルビデオデコーダ。
(項目3)
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ入力信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはコンポーネントビデオ信号を含む、項目1に記載のデュアルビデオデコーダ。
(項目4)
上記少なくとも一つのデコードされたビデオ信号の一つはs−videoビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはs−videoビデオ信号を含む、項目1に記載のデュアルビデオデコーダ。
(項目5)
第1のビデオ信号部分、第2のビデオ信号部分、および第3のビデオ信号部分は、Y−チャネル、U−チャネル、V−チャネル、およびクロマからなる群から選択される、項目1に記載のデュアルビデオデコーダ。
(項目6)
DC復元ステージをさらに含み、上記少なくとも二つの選択されたビデオ信号の少なくとも一つは、上記アナログ/デジタル変換ステージで受信される前に、上記DC復元ステージに渡される、項目1に記載のデュアルビデオデコーダ。
(項目7)
上記選択ステージは、
上記少なくとも二つの選択されたビデオ信号の一つとして、上記三つのビデオ入力信号部分の第1の部分および上記三つのビデオ入力信号部分の第2の部分を時分割多重化し、
上記少なくとも二つの選択されたビデオ信号の別の一つとして、上記三つのビデオ入力信号部分の第3の部分を選択する、項目1に記載のデュアルビデオデコーダ。
(項目8)
上記時分割多重化は、第1のクロックの第1のクロック期間中に上記第1の部分を選択し、上記第1のクロックの第2のクロック期間中に上記第2の部分を選択することをさらに含み、
上記第3の部分を選択することは、第2のクロックの第1のクロック期間中に上記第2の部分を選択することをさらに含み、
上記処理することは、上記第1のクロックに応じて上記少なくとも二つの選択されたビデオ信号の一方を処理し、上記少なくとも二つの選択されたビデオ信号の他方を上記第2のクロックに応じて処理することをさらに含む、項目7に記載のデュアルビデオデコーダ。
(項目9)
上記第2のクロックの上記第1のクロック期間は、上記第1のクロックの上記第1のクロック期間の中間に実質的に位置合わせされる、項目8に記載のデュアルビデオデコーダ。
(項目10)
上記第2のクロックは、上記第1のクロックの周波数の略半分で動作する、項目8に記載のデュアルビデオデコーダ。
(項目11)
上記アナログ/デジタル変換ステージは、第1のアナログ/デジタル変換器および第2のアナログ/デジタル変換器を含む、項目8に記載のデュアルビデオデコーダ。
(項目12)
上記少なくとも三つのビデオ入力信号部分は、上記第1のアナログ/デジタル変換器および上記第2のアナログ/デジタル変換器により処理される、項目11に記載のデュアルビデオデコーダ。
(項目13)
上記デコーダステージは、
第1の処理済部分および第2の処理済部分を受信して、上記少なくとも二つのデコードされたビデオ信号のうちの一つを出力する第1のデコーダを含む、項目8に記載のデュアルビデオデコーダ。
(項目14)
上記第1のデコーダは、NTSCビデオデコーダ、PALビデオデコーダ、およびSECAMビデオデコーダからなる群から選択される、項目13に記載のデュアルビデオデコーダ。
(項目15)
上記ビデオ信号選択ステージは、第3の選択されたビデオ信号を提供し、上記第3の選択されたビデオ信号として、1ビデオ入力信号の第4の部分をさらに選択する、項目8に記載のデュアルビデオデコーダ。
(項目16)
上記第4の部分は、上記第2のクロックの略逆である第3のクロックの第1のクロック期間中に選択される、項目15に記載のデュアルビデオデコーダ。
(項目17)
上記アナログ/デジタル変換は、上記第3の選択されたビデオ信号を受信し、上記第3の選択されたビデオ信号を上記第3のクロックに応じて処理する、項目16に記載のデュアルビデオデコーダ。
(項目18)
上記デコーダステージは、
第1の処理済部分および第2の処理済部分を受信して、上記少なくとも一つのデコードされたビデオ信号の一つを出力する第1のデコーダと、
第3の処理済部分および第4の処理済部分を受信して、上記少なくとも一つのデコードされたビデオ信号の第2のものを出力する第2のデコーダと、を含む、項目17に記載のデュアルビデオデコーダ。
(項目19)
上記第1のデコーダは上記第2のクロックに応じて動作し、上記第2のデコーダは上記第3のクロックに応じて動作する、項目18に記載のデュアルビデオデコーダ。
(項目20)
複数のビデオ入力信号をデコードする方法であって、上記複数のビデオ入力信号の少なくとも一つは二以上のビデオ入力信号部分を含み、上記方法は、
上記複数のビデオ入力信号を受信することと、
二つの選択されたビデオ信号を提供すべく少なくとも三つのビデオ入力信号を選択的に組み合わせることと、
上記選択されたビデオ信号を処理すべくアナログ/デジタル変換を行うことと、
少なくとも一つのデコードされたビデオ信号を生成すべく処理済の上記ビデオ信号をデコードすることと、を含む、方法。
(項目21)
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはs−videoビデオ信号を含む、項目20に記載の方法。
(項目22)
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはコンポーネントビデオ信号を含む、項目20に記載の方法。
(項目23)
上記少なくとも一つのデコードされたビデオ信号の一つはs−videoビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはs−videoビデオ信号を含む、項目20に記載の方法。
(項目24)
第1のビデオ信号部分、第2のビデオ信号部分、および第3のビデオ信号部分は、Y−チャネル、U−チャネル、V−チャネル、およびクロマからなる群から選択される、項目20に記載の方法。
(項目25)
上記アナログ/デジタル変換を行う前に、上記少なくとも二つの選択されたビデオ信号の少なくとも一つが持つDC成分を復元することをさらに含む、項目20に記載の方法。
(項目26)
上記組み合わせることは、
上記少なくとも三つのビデオ入力信号部分の第1の部分および第2の部分を時分割多重化することと、
上記少なくとも三つのビデオ入力信号部分の第3の部分を選択することと、を含む、項目20に記載の方法。
(項目27)
上記時分割多重化することは、第1のクロックの第1のクロック期間中に上記第1の部分を選択し、上記第1のクロックの第2のクロック期間中に上記第2の部分を選択することをさらに含み、
上記第2の部分の選択は、第2のクロックの第1のクロック期間中に上記第2の部分を選択することをさらに含み、
上記アナログ/デジタル変換を行うことは、上記第1のクロックに応じて上記選択されたビデオ信号の一方を処理することと、上記第2のクロックに応じて上記選択されたビデオ信号の他方を処理することと、をさらに含む、項目26に記載の方法。
(項目28)
上記第2のクロックの上記第1のクロック期間は、上記第1のクロックの上記第1のクロック期間の中間に実質的に位置合わせされる、項目26に記載の方法。
(項目29)
上記第2のクロックは、上記第1のクロックの周波数の略半分で動作する、項目26に記載の方法。
(項目30)
上記デコードすることは、上記少なくとも一つのデコードされたビデオ信号を生成すべく、第1の処理済部分と第2の処理済部分とをデコードすることをさらに含む、項目26に記載の方法。
(項目31)
上記少なくとも三つのビデオ入力信号部分の上記第3の部分として第4のビデオ入力信号部分を選択することをさらに含む、項目26に記載の方法。
(項目32)
上記第4の部分は、上記第2のクロックの略逆である第3のクロックの第1のクロック期間中に選択される、項目31に記載の方法。
(項目33)
上記第3のクロックに応じて上記第4の部分を処理すべくアナログ/デジタル変換を行うことをさらに含む、項目32に記載の方法。
(項目34)
第1のデコードされたビデオ信号を生成すべく第1の処理済部分と第2の処理済部分とをデコードすることと、
第2のデコードされたビデオ信号を生成すべく第3の処理済部分と第4の処理済部分とをデコードすることと、をさらに含む、項目33に記載の方法。
(項目35)
上記第1のデコードされたビデオ信号を生成すべくデコードすることは上記第2のクロックに応じて動作し、上記第2のデコードされたビデオ信号を生成すべくデコードすることは上記第3のクロックに応じて動作する、項目34に記載の方法。
(項目36)
複数のビデオ入力信号をデコードする装置であって、上記複数のビデオ入力信号の少なくとも一つは二つ以上のビデオ入力信号部分を含み、
上記複数のビデオ入力信号を受信する手段と、
二つの選択されたビデオ信号を提供すべく少なくとも三つのビデオ入力信号部分を選択的に組み合わせる手段と、
上記選択されたビデオ信号を処理すべくアナログ/デジタル変換を行う手段と、
少なくとも一つのデコードされたビデオ信号を生成すべく処理済の上記ビデオ信号をデコードする手段と、を備える、装置。
(項目37)
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つが持つデコードされたビデオ信号の別の一つはs−videoビデオ信号を含む、項目36に記載の装置。
(項目38)
上記少なくとも一つのデコードされたビデオ信号の一つはコンポジットビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはコンポーネントビデオ信号を含む、項目36に記載の装置。
(項目39)
上記少なくとも一つのデコードされたビデオ信号の一つはs−videoビデオ信号を含み、上記少なくとも一つのデコードされたビデオ信号の別の一つはs−videoビデオ信号を含む、項目36に記載の装置。
(項目40)
第1のビデオ信号部分、第2のビデオ信号部分、第3のビデオ信号部分は、Y−チャネル、U−チャネル、V−チャネル、およびクロマからなる群から選択される、項目36に記載の装置。
(項目41)
上記アナログ/デジタル変換を行う前に、上記少なくとも二つの選択されたビデオ信号の少なくとも一つが持つDC成分を復元する手段をさらに含む、項目36に記載の装置。
(項目42)
上記組み合わせることは、
上記少なくとも三つのビデオ入力信号部分の第1の部分および第2の部分を時分割多重化する手段と、
上記少なくとも三つのビデオ入力信号部分の第3の部分を選択する手段と、を含む、項目36に記載の装置。
(項目43)
上記時分割多重化する手段は、第1のクロック手段の第1のクロック期間中に上記第1の部分を選択し、上記第1のクロック手段の第2のクロック期間中に上記第2の部分を選択する手段をさらに含み、
上記第2の部分を選択する手段は、第2のクロック手段の第1のクロック期間中に上記第2の部分を選択することをさらに含み、
上記アナログ/デジタル変換を行う手段は、上記第1のクロック手段に応じて上記選択されたビデオ信号の一方を処理する手段と、上記第2のクロック手段に応じて上記選択されたビデオ信号の他方を処理する手段と、をさらに含む、項目42に記載の装置。
(項目44)
上記第2のクロック手段の上記第1のクロック期間は、上記第1のクロック手段の上記第1のクロック期間の中間に実質的に位置合わせされる、項目42に記載の装置。
(項目45)
上記第2のクロック手段は上記第1のクロック手段の周波数の略半分で動作する、項目42に記載の装置。
(項目46)
上記デコードする手段は、上記少なくとも一つのデコードされたビデオ信号を生成すべく、第1の処理済部分と第2の処理済部分とをデコードすることをさらに含む、項目42に記載の装置。
(項目47)
上記少なくとも三つのビデオ入力信号部分の上記第3の部分として第4のビデオ入力信号部分を選択する手段をさらに含む、項目42に記載の装置。
(項目48)
上記第4の部分は、上記第2のクロック手段の略逆である第3のクロック手段の第1のクロック期間中に選択される、項目47に記載の装置。
(項目49)
上記第3のクロック手段に応じて上記第4の部分を処理すべくアナログ/デジタル変換を行う手段をさらに含む、項目48に記載の装置。
(項目50)
第1のデコードされたビデオ信号を生成すべく第1の処理済部分と第2の処理済部分とをデコードする手段と、
第2のデコードされたビデオ信号を生成すべく第3の処理済部分と第4の処理済部分とをデコードする手段と、をさらに含む、項目49に記載の装置。
(項目51)
上記第1のデコードされたビデオ信号を生成すべくデコードする手段は上記第2のクロック手段に応じて動作し、上記第2のデコードされたビデオ信号を生成すべくデコードする手段は上記第3のクロック手段に応じて動作する、項目50に記載の装置。
Claims (14)
- 第1入力信号と、前記第1入力信号とは異なる第2入力信号とをデコードするデコーダであって、
前記第1入力信号は、第1チャネル及び第2チャネルを有し、
前記第2入力信号は、第1チャネル及び第2チャネルを有し、
前記デコーダは、
前記第1入力信号及び前記第2入力信号を受信し、前記第1入力信号の前記第1チャネルと前記第2入力信号の前記第1チャネルとを時分割多重化して、多重化された信号を提供し、前記第1入力信号及び前記第2入力信号に含まれる複数のチャネルの中から、前記第1入力信号の前記第2チャネル及び前記第2入力信号の前記第2チャネルを選択して、2つの選択されたチャネルを提供する選択ステージと、
前記多重化された信号をデジタル化し、デジタル化された前記多重化された信号を非多重化して、デジタル化された前記第1入力信号の前記第1チャネルと、デジタル化された前記第2入力信号の前記第1チャネルを提供し、前記2つの選択されたチャネルをデジタル化して、デジタル化された前記第1入力信号の前記第2チャネルと、デジタル化された前記第2入力信号の前記第2チャネルとを提供するアナログ/デジタル変換ステージと、
前記デジタル化された前記第1入力信号の前記第1チャネル及び前記第2チャネルと、前記デジタル化された前記第2入力信号の前記第1チャネル及び前記第2チャネルとをデコードして、少なくとも一つのデコードされた信号を出力するデコーダステージと、
を備えるデコーダ。 - DC復元ステージをさらに含み、前記多重化された信号及び前記2つの選択されたチャネルの少なくとも一つは、前記アナログ/デジタル変換ステージにより処理される前に、前記DC復元ステージに渡される、
請求項1に記載のデコーダ。 - 前記時分割多重化は、
第1クロックの第1クロック期間中に前記第1入力信号の前記第1チャネルを選択し、
前記第1クロックの第2クロック期間中に前記第2入力信号の前記第1チャネルを選択することをさらに含み、
前記アナログ/デジタル変換ステージは、
前記第1クロックに応じて前記2つの選択されたチャネルの一方をデジタル化し、
第2クロックに応じて前記2つの選択されたチャネルの他方をデジタル化し、
前記第2クロック及び第3クロックに応じて、前記多重化された信号をデジタル化し、
前記第1クロックの位相は、前記第2クロックの位相のほぼ逆位相であり、
前記第3クロックの周波数は、前記第1クロックおよび前記第2クロックの周波数の約2倍である、
請求項1又は請求項2に記載のデコーダ。 - 前記アナログ/デジタル変換ステージは、
前記多重化された信号をアナログ/デジタル変換する第1アナログ/デジタル変換器と、
前記2つの選択されたチャネルの一方をアナログ/デジタル変換する第2アナログ/デジタル変換器と、
前記2つの選択されたチャネルの他方をアナログ/デジタル変換する第3のアナログ/デジタル変換器と、
変換された前記多重化された信号を非多重化するデマルチプレクサと、
を含む請求項1から3の何れか1項に記載のデコーダ。 - 前記デコーダステージは、
前記デジタル化された前記第1入力信号の前記第1チャネル及び前記第2チャネルを受信して、前記少なくとも一つのデコードされた信号を出力する第1デコーダを含む、
請求項1から4の何れか1項に記載のデコーダ。 - 前記デコーダステージは、
前記デジタル化された前記第2入力信号の前記第1チャネル及び前記第2チャネルを受信して、別のデコードされた信号を出力する第2デコーダをさらに含む、
請求項5に記載のデコーダ。 - 前記第1デコーダは第1クロックに応じて動作し、前記第2デコーダは第2クロックに応じて動作し、前記第1クロックは前記第2クロックと略逆である、
請求項6に記載のデコーダ。 - 第1入力信号と、前記第1入力信号とは異なる第2入力信号とをデコードする方法であって、
前記第1入力信号は、第1チャネル及び第2チャネルを有し、
前記第2入力信号は、第1チャネル及び第2チャネルを有し、
前記方法は、
前記第1入力信号及び前記第2入力信号を受信する段階と、
前記第1入力信号の前記第1チャネルと前記第2入力信号の前記第1チャネルとを時分割多重化して、多重化された信号を提供する段階と、
前記第1入力信号及び前記第2入力信号に含まれる複数のチャネルの中から、前記第1入力信号の前記第2チャネル及び前記第2入力信号の前記第2チャネルを選択して、2つの選択されたチャネルを提供する段階と、
前記多重化された信号をデジタル化し、デジタル化された前記多重化された信号を非多重化して、デジタル化された前記第1入力信号の前記第1チャネルと、デジタル化された前記第2入力信号の前記第1チャネルを提供し、前記2つの選択されたチャネルをデジタル化して、デジタル化された前記第1入力信号の前記第2チャネルと、デジタル化された前記第2入力信号の前記第2チャネルとを提供するアナログ/デジタル変換を行う段階と、
少なくとも一つのデコードされた信号を生成する、前記デジタル化された前記第1入力信号の前記第1チャネル及び前記第2チャネルと、前記デジタル化された前記第2入力信号の前記第1チャネル及び前記第2チャネルとをデコードする段階と、
を備える方法。 - 前記アナログ/デジタル変換を行う前に、前記多重化された信号及び前記2つの選択されたチャネルの少なくとも一つのDC成分を復元する段階をさらに含む、
請求項8に記載の方法。 - 前記時分割多重化する段階は、
第1クロックの第1クロック期間中に前記第1入力信号の前記第1チャネルを選択し、
前記第1クロックの第2クロック期間中に前記第2入力信号の前記第1チャネルを選択する段階をさらに含み、
前記アナログ/デジタル変換を行う段階は、
前記第1クロックに応じて前記2つの選択されたチャネルの一方をデジタル化し、
第2クロックに応じて前記2つの選択されたチャネルの他方をデジタル化して、
前記第2クロック及び第3クロックに応じて、前記多重化された信号をデジタル化する段階をさらに含み、
前記第1クロックの位相は、前記第2クロックの位相のほぼ逆位相であり、
前記第3クロックの周波数は、前記第1クロックおよび前記第2クロックの周波数の約2倍である、
請求項8又は請求項9に記載の方法。 - 前記第3のクロックの第1クロック期間の始まりは、前記第1クロックの第1クロック期間の中程に略位置合わせされる、
請求項10に記載の方法。 - 前記デコードする段階は、
前記デジタル化された前記第1入力信号の前記第1チャネル及び前記第2チャネルをデコードして、前記少なくとも一つのデコードされた信号を生成する段階をさらに含む、
請求項8から11の何れか1項に記載の方法。 - 前記デコードする段階は、
前記デジタル化された前記第2入力信号の前記第1チャネル及び前記第2チャネルをデコードして、別のデコードされた信号を生成する段階をさらに含む、
請求項12に記載の方法。 - 前記デコードして前記少なくとも一つのデコードされた信号を生成する段階は第1クロックに応じて動作し、
前記デコードして前記別のデコードされた信号を生成する段階は第2クロックに応じて動作し、
前記第1クロックは前記第2クロックと略逆である、
請求項13に記載の方法。
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