JP3945328B2 - 画像処理装置及び画像処理方法 - Google Patents
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- 238000012545 processing Methods 0.000 title claims description 44
- 238000003672 processing method Methods 0.000 title description 8
- 238000001514 detection method Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Power Sources (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の属する技術分野】
本発明は、画像データ帯域幅が異なる信号フォーマットの画像データを取り扱うビデオ表示制御装置や、これを実装したバッテリー駆動方式の携帯表示端末装置等に適用して好適な画像処理装置及び画像処理方法に関するものである。
【0002】
詳しくは、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合に、この信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段を備え、この動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようにして、帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律に画像処理等する場合に比べて無駄な消費電力を低減できるようにしたものである。
【0003】
【従来の技術】
近年、半導体集積回路装置の高密度実装の実現化及び情報処理装置の多機能化から、AC駆動電源方式は元より、携帯電話機や、携帯ゲーム機、携帯型のコンピュータ等のバッテリー駆動方式の携帯表示端末装置も使用される場合が多くなってきた。
【0004】
これらの携帯表示端末装置や、情報処理装置等においては、情報メディアの発達により各種信号フォーマットのデジタル画像データが取り扱われる場合が多くなってきた。信号フォーマットとしては、BSデジタル放送用の画像データフォーマットである480i/480p/720p/1080i、インターネット経由で送出されるストリーミング画像データフォーマットの一つのQVGA(320ピクセル×240ピクセル/60fps)、カメラ用途の画像データフォーマットであるCIF(352ピクセル×288ピクセル)、QCIFフォーマット(176ピクセル×144ピクセル/10fps)等に見られるように多様化している。
【0005】
これらの複数の画像データフォーマットの画像データを処理するビデオ表示制御用のICチップ(以下でビデオプロセッサという)が製造され、このICチップが携帯表示端末装置や、情報処理装置等に実装するようになされる。この種のビデオプロセッサでは様々な解像度及びフレームレートの信号フォーマットの画像データを扱うために、通常、ビデオプロセッサ内には画像データを保持するためのフレームメモリが実装される。ビデオプロセッサでは、フレームメモリから画像データを読み出して解像度変換、フレームレート変換、ブライトネス、コントラスト、ガンマ、シャープネス等の画質調整処理が行なわれる(キャプチャ処理)。
【0006】
【発明が解決しようとする課題】
ところで、従来方式のビデオプロセッサによれば、フレームメモリに記憶された画像データをキャプチャ処理する場合に、以下のような問題がある。
【0007】
▲1▼ メモリアクセスの際のメモリクロック信号の動作周波数(スピード)に関しては、対応画像フォーマット中で最も情報量が多い信号フォーマットの画像データを処理可能なクロックスピードに設定されている。しかも、クロックスピードが固定されている。
【0008】
従って、親画面に子画面を表示するような表示形式を採る場合や、低解像度、低フレームレートの信号フォーマットの画像データを入力する場合においても、メモリクロックスピードが固定されているので、余分な電力を消費してしまう。
【0009】
▲2▼ また、ビデオプロセッサをバッテリー駆動方式の携帯表示端末装置等に適用した場合に、帯域幅が異なる信号フォーマットの画像データを動作周波数固定のクロック信号に基づいて一律に画像処理すると、バッテリーの消費が早くなり充電を頻繁にしなければならなくなる。
【0010】
そこで、この発明はこのような従来の課題を解決したものであって、帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、動作周波数固定のクロック信号に基づいて一律に画像処理等する場合に比べて無駄な消費電力を低減できるようにした画像処理装置及び画像処理方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
上述した課題は、所定の解像度及び帯域幅を含む信号フォーマットの画像データと共に、表示クロック信号、水平同期信号及び垂直同期信号を入力して画像を処理する装置であって、画像データを記憶する記憶手段と、この記憶手段に記憶される画像データの信号フォーマットを検出し、かつ、水平同期信号の信号エッジ変化回数を計測すると共に、垂直同期信号の信号エッジ変化回数を計測し、表示クロック信号と計測された水平同期信号の信号エッジ変化回数及び垂直同期信号の信号エッジ変化回数とに基づいて画像データの1フレームの情報量及び帯域幅を検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段と、この信号検出手段による動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成する信号生成手段と、この信号生成手段から出力されるクロック信号に基づいて記憶手段の書込み読出し制御をする制御手段とを備えることを特徴とする画像処理装置によって解決される。
【0012】
本発明に係る画像処理装置によれば、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合に、信号検出手段では記憶手段に記憶される画像データの信号フォーマットが検出され、かつ、水平同期信号の信号エッジ変化回数が計測されると共に、垂直同期信号の信号エッジ変化回数が計測され、表示クロック信号と計測された水平同期信号の信号エッジ変化回数及び垂直同期信号の信号エッジ変化回数とに基づいて画像データの1フレームの情報量及び帯域幅が検出されて、当該画像データの帯域幅が演算され動作周波数設定情報が信号生成手段に出力される。信号生成手段では、信号検出手段による動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようになされる。これを前提にして、制御手段では信号生成手段から出力されるクロック信号に基づいて記憶手段の書込み読出し制御をするようになされる。
【0013】
従って、帯域幅が異なる信号フォーマットの画像データをメモリ書込み読出し処理等する場合に、信号生成手段に対してその画像データの帯域幅に対応した動作周波数を可変設定することができるので、帯域幅が最も広い画像データをメモリ書込み読出し処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データをメモリ書込み読出し処理するクロック信号の動作周波数を低く設定することができる。
【0014】
これにより、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、帯域幅が狭い画像データを動作周波数の低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができる。
【0015】
本発明に係る画像処理方法は所定の解像度及び帯域幅を含む信号フォーマットの画像データと共に、表示クロック信号、水平同期信号及び垂直同期信号を入力して画像を処理する方法であって、画像データの信号フォーマットを検出し、かつ、水平同期信号の信号エッジ変化回数を計測すると共に、垂直同期信号の信号エッジ変化回数を計測し、表示クロック信号と計測された前記水平同期信号の信号エッジ変化回数及び垂直同期信号の信号エッジ変化回数とに基づいて画像データの1フレームの情報量及び帯域幅を検出して当該画像データの帯域幅を演算することにより動作周波数設定情報を求め、ここで求められた動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成し、ここで生成されたクロック信号に基づいてメモリ書込み読出し制御をすることを特徴とするものである。
【0016】
本発明に係る画像処理方法によれば、所定の解像度及び帯域幅を含む信号フォーマットの画像データと共に、表示クロック信号、水平同期信号及び垂直同期信号を入力して画像を処理する場合であって、帯域幅が異なる信号フォーマットの画像データをメモリ書込み読出し処理等する際に、その画像データの帯域幅に対応した動作周波数を可変設定することができるので、帯域幅が最も広い画像データをメモリ書込み読出し処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データをメモリ書込み読出し処理するクロック信号の動作周波数を低く設定することができる。
【0017】
従って、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、帯域幅が狭い画像データを動作周波数の低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができる。
【0018】
【発明の実施の形態】
続いて、この発明に係る画像処理装置及び画像処理方法の一実施の形態について、図面を参照しながら説明をする。
図1は本発明に係る実施形態としての画像処理装置を応用したビデオ表示制御装置100の構成例を示すブロック図である。
この実施形態では、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合に、この信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段を備え、この動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようにして、帯域幅が異なる信号フォーマットの画像データをメモリ書込み読出し処理等する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて無駄な消費電力を低減できるようにしたものである。
【0019】
図1に示すビデオ表示制御装置100は画像処理装置の一例であり、所定の解像度及び帯域幅を含む信号フォーマットのディジタルの画像データ(以下単に画像データともいう)を処理する装置である。このビデオ表示制御装置100では帯域幅が異なる信号フォーマットの画像データも取り扱われる。ビデオ表示制御装置100の応用例としてはバッテリー駆動方式の携帯表示端末装置等に実装される。もちろん、これに限られることはなく、AC電源駆動用のビデオ表示制御装置100に適用してもよい。
【0020】
このビデオ表示制御装置100は入力バッファ1、画像フォーマット検出回路5、クロック生成回路6、メモリ制御部7、フレームメモリ8、ビデオプロセッサ部9及びビデオ表示部10を有している。このビデオ表示制御装置100には例えば、図示しないMPEGデコーダから、コンポーネント信号としてディジタル画像データと共に、表示クロック信号(以下単にピクセルクロックCpという)、水平同期信号SH及び垂直同期信号SVが入力される。
【0021】
このビデオ表示制御装置100ではMPEGデコーダから出力されるコンポーネント信号の他に、BSデジタル放送のデジタル画像データ、インターネットと接続されるサーバーからのQVGA(Quater Video Graphics Array)サイズ等の画像データ、図示しないカメラモジュールから供給されるCIF(Common Intermediate Format)、QCIF(Quater Common Intermediate Format)サイズ等の画像データを取り扱うこともできる。QVGAサイズ等の画像データは、ストリーミング画像データ送出サービスを提供するサーバーから供給され、図示しないCPUのメモリバス経由で入力される。
【0022】
入力バッファ1には画像データDIN及びピクセルクロックCpが入力され、フレームメモリ8に書き込む際にその画像データDINがピクセルクロックCpに基づいて一時的に保持するようになされる。例えば、画像データDINをフレームメモリ8に書き込む際に、フレームメモリ8とメモリ制御部7の間のメモリバスが、ビデオプロセッサ部9内で使用する図示しないOSDデータや、ビデオプロセッサ部9内の他のモジュール制御用パラメータ等のデータで占有されている場合に、この入力バッファ1に一時的に画像データを保持するように使用される。
【0023】
この入力バッファ1に入力されたピクセルクロックCpは、水平同期信号SH及び垂直同期信号SVと共に画像フォーマット検出回路5に供給される。画像フォーマット検出回路5は信号検出手段の一例であり、この検出回路5は水平カウンタ2、垂直カウンタ3及び帯域幅演算回路4を有している。
【0024】
水平カウンタ2は第1のカウンタ回路の一例であり、MPEGデコーダ等からの水平同期信号SHを入力して信号エッジ変化回数(アクティブに遷移する回数)を計測するようになされる。水平カウンタ2はカウンタ値を帯域幅演算回路4に出力する。
【0025】
垂直カウンタ3は第2のカウンタ回路であり、同様にしてMPEGデコーダ等からの垂直同期信号SVを入力して信号エッジ変化回数(アクティブに遷移する回数)を計測するようになされる。垂直カウンタ3はカウンタ値を帯域幅演算回路4に出力する。
【0026】
帯域幅演算回路4は演算回路の一例であり、ピクセルクロックCpと水平及び垂直カウンタ2、3から得られるカウンタ値に基づいて画像データDINの1フレームの情報量及び帯域幅(フレームレート)を検出して動作周波数設定情報N,Mを演算し出力するようになされる。動作周波数設定情報N,Mは基準周波数Fsのクロック信号(以下で基準クロック信号CLKという)を分周するための分周比を内容とするものである。
【0027】
このように、画像フォーマット検出回路5ではフレームメモリ8に記憶される画像データDINの信号フォーマットを検出して当該画像データDINの帯域幅を演算し動作周波数設定情報N及びMをクロック生成回路6に出力するようになされる。
【0028】
この画像フォーマット検出回路5には信号生成手段の一例となるクロック生成回路6が接続されており、この検出回路5による動作周波数設定情報N,Mに基づいて基準クロック信号CLKから所望の動作周波数のクロック信号を生成するようになされる。例えば、クロック生成回路6はメモリ制御部7で使用するメモリクロック信号φm及び、ビデオプロセッサ部9で使用する表示クロック信号φvを基準クロック信号CLKから生成する。基準クロック信号CLKは外部から入力される。
【0029】
このクロック信号φmによって、メモリ制御部7とフレームメモリ8とを最適化された動作周波数で動作させること、クロック信号φpによってビデオプロセッサ部9を最適化された動作周波数で動作させることができ、クロック信号φvによってビデオ表示部10を最適化された動作周波数で動作させることができ、消費電力を低減させることができる。このクロック生成回路6には制御手段の一例となるメモリ制御部7が接続されており、この生成回路6から出力されるメモリクロック信号φmに基づいてフレームメモリ8の書込み読出し制御をするようになされる。
【0030】
メモリ制御部7には記憶手段の一例となるフレームメモリ8が接続されており、デジタルの画像データDINを記憶するようになされる。フレームメモリ8には画像データDINの他に、OSDデータやビデオプロセッサ制御用のパラメータ等も記憶される。フレームメモリ8にはRAM等が使用される。フレームメモリ8には出力バッファ11が接続されており、フレームメモリ8から読み出す際にその画像データDINを一時的に保持するようになされる。
【0031】
メモリ制御部7では入力バッファ1からフレームメモリ8へ画像データDINを書き込む際に、そのタイミング制御及び、フレームメモリ8から出力バッファ11へ画像データDINを読み出す際に、そのタイミング制御を実行するようになされる。例えば、メモリ制御部7は入力バッファ1とフレームメモリ8との間で画像データDINの書き込み制御をしたり、フレームメモリ8と出力バッファ11を通してビデオプロセッサ部9との間で画像データDINの読み出し制御をする。
【0032】
メモリ制御部7にはビデオプロセッサ部9が接続されており、フレームメモリ8よりメモリ制御部7を経由して入力される画像データDINに対して、例えば、解像度変換、フレームレート変換、ブライトネス、コントラスト、ガンマ、シャープネス等の画質調整等の処理を行なうようになされる。
【0033】
ビデオプロセッサ部9にはビデオ表示部10が接続されており、ビデオプロセッサ部9で処理された画像データDINが入力され、表示クロック信号φvに基づいて画像データDINを出力するようになされる。表示クロック信号φvはクロック生成回路6から供給される。
【0034】
図2はクロック生成回路6の構成例を示すブロック図である。図2に示すクロック生成回路6は例えば3つのPLL(Phase-Locked Loop)シンセサイザブロック#1〜#3を有している。PLLシンセサイザブロック#1は基準クロック信号CLK及び動作周波数設定情報N,Mに基づいて基準クロック信号CLKから所望の動作周波数のメモリクロック信号φmを発生するようになされる。
【0035】
PLLシンセサイザブロック#2は基準クロック信号CLK及び動作周波数設定情報N,Mに基づいて所望の動作周波数の表示クロック信号φvを発生するようになされる。PLLシンセサイザブロック#3は基準クロック信号CLK及び動作周波数設定情報N,Mに基づいて所望の動作周波数のプロセッサクロック信号φpを発生するようになされる。
【0036】
図3はPLLシンセサイザブロック#1等の内部構成例を示すブロック図である。図3に示すPLLシンセサイザブロック#1は、分周器(1/N)21、位相比較器22、ループフィルタ23、VCO(Voltage Control Oscillator;電圧制御発振器)24及び分周器(1/M)25を有している。
【0037】
分周器21では画像フォーマット検出回路5から供給される動作周波数設定情報Nに基づいて基準周波数Fsの基準クロック信号CLKを1/Nに分周し周波数Fs/Nの分周出力信号S21を発生し位相比較器22に出力する。
【0038】
一方、分周器25では画像フォーマット検出回路5から供給される動作周波数設定情報Mに基づいてVCO24から出力される周波数Foの例えば、メモリクロック信号φmを1/Mに分周して周波数Fo/Mの分周出力信号S25を発生し位相比較器22に出力する。
【0039】
位相比較器22では分周器21による分周出力信号S21の周波数Fs/Nと、分周器25による分周出力信号S25の周波数Fo/Mとを比較しその位相を一致するようになされる。
Fs/N=Fo/M・・・・・(1)
この位相比較器22における関係式(1)から(2)式、すなわち、
Fo=(N/M)・Fs・・・(2)
が導かれ、この位相比較器22の出力がループフィルタによってフィルタ処理される。フィルタ処理後の出力電圧はVCO24において電圧制御発振制御に使用され、VCO24から動作周波数Foのメモリクロック信号φm等を出力するようになされる。
【0040】
続いて、本発明に係る画像処理方法について当該ビデオ表示制御装置100の動作例について説明をする。図4はビデオ表示制御装置100の動作例を示すフローチャートである。
このビデオ表示制御装置100では、所定の解像度及び帯域幅を含む信号フォーマットの画像データDINをメモリ書込み読出し処理する場合を前提とする。この場合、画像データDINの信号フォーマットを検出して当該画像データDINの帯域幅を演算することにより動作周波数設定情報N,Mを求め、ここで求められた動作周波数設定情報N,Mに基づいて基準クロック信号CLKから所望の動作周波数のクロック信号を生成し、ここで生成されたクロック信号に基づいてメモリ書込み読出し制御をする場合を例に挙げる。
【0041】
これらを動作条件にして、このビデオ表示制御装置100には例えば、図示しないMPEGデコーダから、コンポーネント信号としてディジタル画像データDINと共に、ピクセルクロックCp、水平同期信号SH及び垂直同期信号SVが入力される。ピクセルクロックCpは、水平同期信号SH及び垂直同期信号SVと共に画像フォーマット検出回路5に供給される。
【0042】
そして、図4に示すフローチャートのステップA1で画像フォーマット検出回路5ではフレームメモリ8に記憶される画像データDINの信号フォーマットが検出される。このとき、入力バッファ1には画像データDIN及びピクセルクロックCpが入力され、フレームメモリ8に書き込む際にその画像データDINをピクセルクロックCpに基づいて一時的に保持するようになされる。
【0043】
そして、ステップA2で当該画像データDINの帯域幅が演算されて動作周波数設定情報N,Mがクロック生成回路6に出力される。このとき、水平カウンタ2では水平同期信号SHの信号エッジ変化回数が計測され、この水平カウンタ2のカウンタ値が帯域幅演算回路4に出力される。垂直カウンタ3では垂直同期信号SVの信号エッジ変化回数が計測され、この垂直カウンタ3のカウンタ値が帯域幅演算回路4に出力される。
【0044】
帯域幅演算回路4ではピクセルクロックCpと水平及び垂直カウンタ2、3から得られるカウンタ値に基づいて画像データDINの1フレームの情報量及び帯域幅(フレームレート)を検出して動作周波数設定情報N,Mが演算される。動作周波数設定情報N,Mは基準クロック信号を分周するための分周比を内容とするものである。動作周波数設定情報N,Mはクロック生成回路6に出力するようになされる。
【0045】
そして、ステップA3でクロック生成回路6では、画像フォーマット検出回路5による動作周波数設定情報N,Mに基づいて基準クロック信号CLKから所望の動作周波数のクロック信号を生成するようになされる。例えば、クロック生成回路6のPLLシンセサイザブロック#1は基準クロック信号CLK及び動作周波数設定情報N,Mに基づいて基準クロック信号CLKから所望の動作周波数Foのメモリクロック信号φmを発生するようになされる。
【0046】
また、PLLシンセサイザブロック#2では基準クロック信号CLK及び動作周波数設定情報N,Mに基づいて所望の動作周波数Fo’の表示クロック信号φvを発生するようになされる。PLLシンセサイザブロック#3は基準クロック信号CLK及び動作周波数設定情報N,Mに基づいて所望の動作周波数Fo’’のプロセッサクロック信号φpを発生するようになされる。
【0047】
その後、ステップA4で画像データのキャプチャ処理を実行する。このとき、メモリ制御部7では入力バッファ1からフレームメモリ8へ画像データDINを書き込む際に、メモリクロック信号φmに基づいてそのタイミング制御を実行する(書込み制御)。このタイミング制御によって、ディジタルの画像データDINをフレームメモリ8に記憶するようになされる。
【0048】
また、メモリ制御部7ではフレームメモリ8から出力バッファ11へ画像データDINを読み出す際に、メモリクロック信号φmに基づいてそのタイミング制御を実行するようになされる。このタイミング制御によって、画像データDINをビデオプロセッサ部9へ読み出すようになされる。
【0049】
ビデオプロセッサ部9ではフレームメモリ8よりメモリ制御部7を経由して入力される画像データDINに対して、例えば、プロセッサクロック信号φpに基づいて解像度変換、フレームレート変換、ブライトネス、コントラスト、ガンマ、シャープネス等の画質調整等の処理がなされる。
【0050】
ビデオ表示部10ではビデオプロセッサ部9で処理された画像データDINが入力され、表示クロック信号φvに基づいて画像データDOUTを出力するようになされる。画像データDOUTは例えば液晶表示装置に出力される。
【0051】
そして、ステップA5で画像データDINの信号フォーマットが変更されたかが検出される。このビデオ表示制御装置100ではMPEGデコーダから出力されるコンポーネント信号の他に、BSディジタル放送のディジタル画像データ、インターネットと接続されるサーバーからのQVGAサイズ等の画像データ、図示しないカメラモジュールから供給されるCIF、QCIFサイズ等の画像データを取り扱うこともできる。QVGAサイズ等の画像データは、ストリーミング画像データ送出サービスを提供するサーバーから供給され、図示しないCPUのメモリバス経由で入力される。
【0052】
従って、信号フォーマットが変更された場合はステップA1に戻る。信号フォーマットが変更されない場合はステップA6に移行して終了判断をする。この際の判断はユーザである。ビデオ表示制御処理を終了する場合は、上述の画像処理を終了する。画像処理を終了しない場合はステップA1に戻ってビデオ表示制御処理を継続するようになされる。
【0053】
[実施例]
ここで、画像データの入力が480pのBSディジタル放送用の信号フォーマットから、QVGAサイズの10fpsのストリーミングデータに切り替わった場合を例に採る。
【0054】
▲1▼ 480pのBSディジタル放送用の信号フォーマットの場合
この場合、図4に示したステップA1で480pの画像データ、水平同期信号SH、垂直同期信号SV、ピクセルクロックCpがビデオ表示制御装置100に入力されると、この画像データの信号フォーマットが水平カウンタ2、垂直カウンタ3、帯域幅演算回路4を有する画像フォーマット検出回路5によって検出される。
【0055】
この画像フォーマット検出回路5ではステップA2で水平カウンタ2のカウント値がインクリメントされる毎に、ピクセルクロックCpは858カウントされる。また、垂直カウンタ3のカウント値がインクリメントされる毎に、水平カウンタ2が525回カウントアップされる。「525」は水平方向のライン数を示すカウント値である。この垂直カウンタ3がインクリメントされる期間を計測することにより、フレームレートが計算される。
【0056】
この480pのBSディジタル放送用の信号フォーマットでフレームレートは60フレーム/秒(以下でfpsと記述する)となる。これらの演算結果から画像フォーマット検出回路5はクロック生成回路6にて生成する最適なメモリクロック信号φmの設定を行なう。この例では、画像フォーマット検出回路5によって480pが検出されているので、画像データ帯域幅は、858(ピクセル)×525(ライン)×16(YUVデータ;YUV[4:2:2])×60(fps)=432.432Mbit/sとなる。
【0057】
フレームメモリ8からメモリ制御部7への画像データの読み出し時にも同じ情報量の画像データを占有する必要があるので、画像データ帯域幅は2倍の432.432M×2=864.864Mbit/sとなる。この例で32bit幅のバーストアクセスモード(1クロックで1回のデータ転送が可能なモード)を使用した場合、必要なメモリクロック信号の動作周波数Foは864.864M÷32=27.027MHzとなる。
【0058】
画像フォーマット検出回路5はこのような動作周波数情設定報N,Mをクロック生成回路6に出力するようになされる。クロック生成回路6は画像フォーマット検出回路5から動作周波数設定情報N,Mを受け取り、メモリクロック信号φmをOSDデータ等の他のデータ転送に必要な帯域幅(フレームレート)に上乗せしたクロック数を設定する。
【0059】
例えば、OSD(On Screen Display)データ等の転送に640Mbit/sの画像データ帯域幅が必要な場合は、640M÷32=20MHz分上乗せする。つまり、クロック生成回路6では動作周波数Foが27M+20M=47MHzとなるようなメモリクロック信号φmを出力するように、図3に示したPLLシンセサイザブロック#1等が電圧制御発振制御され、最適な動作周波数Foのメモリクロック信号φmを生成するようになされる。
【0060】
▲2▼ 画像データDINの入力の信号フォーマットがQVGAサイズ 10fpsのストリーミングデータに切り替わった場合
この場合も、480pのBSディジタル放送用の信号フォーマットと同様にして、画像フォーマット検出回路5によって、画像データの情報量を演算によって求めた後、当該画像データの信号フォーマットが検出される。この例では、画像フォーマット検出回路5によってQVGAサイズ 10fpsのストリーミングデータが検出されるので、画像データ帯域幅は、320(ピクセル)×240(ピクセル)×16(RGB565;R色=5bit,G色=6bit,B色=5bit)×10(fps)=12.288Mbit/sとなる。
【0061】
このビデオ表示制御装置100で必要な画像データ帯域幅は12.288M×2=24.576Mbit/sであり、信号フォーマット480pの場合と同一のメモリアクセス条件とすると、メモリバス占有率では24.576M÷32=0.768MHzとなるためメモリクロック信号φmの動作周波数Foは20M+0.768M=20.768MHzとなる。
【0062】
この例では画像データの信号フォーマットによってメモリクロック信号φmの動作周波数Foを適宜低減することが可能となる。この結果、本発明方式を適用したビデオ表示制御装置100の消費電力は従来の技術を適用したビデオ表示制御装置と比較して大幅に低減することができる。
【0063】
図5は画像データの各種信号フォーマット及び消費電力低減例を示す表図である。図5に示す表図には、当該ビデオ表示制御装置100へ入力される画像データの5つの信号フォーマット(以下で入力画像フォーマットともいう)に関して、その画像データ帯域幅、OSDデータ帯域幅、メモリクロック信号φmの動作周波数Foの設定値(以下でメモリクロック設定値ともいう)及び消費電力比を各々示している。
【0064】
この例では入力画像フォーマットに関しては、SVGA(Super Video Graphics Array;800×600/60fps)、480p(720×480/60fps)、VGA(640×480/60fps)、QVGA(320×240/60fps)、QCIF(176×144/10fps)の5つを挙げ、全ての解像度を16Bit/ピクセルと仮定した。画像データ帯域幅に関しては、本文中の計算例に沿って計算したものであって、少数点以下を切り上げたものである。例えば、SVGAの場合、800×600×60×2=921.6Mbit/sである。
【0065】
また、OSDデータ帯域幅は一律に100Mbit/sとしている。メモリクロック設定値に関しては、メモリバスが32Bit時を例に挙げ、その動作周波数Foを、
Fo={(画像データ帯域幅+OSDデータ帯域幅)×1.1}/32
により求めた。なお、フレームメモリ8のフレッシュサイクル等のアクセス不可時間として10%を考慮に入れて計算した。消費電力比はSVGA時の消費電力を100%とした場合の比である。
【0066】
この表図によれば、画像データの信号フォーマットSVGAで画像データ帯域幅が922Mbit/sで、OSDデータ帯域幅が100Mbit/sで、メモリクロック信号φmの動作周波数Foが36MHzであり、その消費電力比を100%とすると、その信号フォーマット480pでは画像データ帯域幅が644Mbit/sで、OSDデータ帯域幅が100Mbit/sで、メモリクロック信号φmの動作周波数Foが27MHzであり、その消費電力比は75%に低減される。
【0067】
また、画像データの信号フォーマットVGAでは画像データ帯域幅が590Mbit/sで、OSDデータ帯域幅が100Mbit/sで、メモリクロック信号φmの動作周波数Foが24MHzであり、その消費電力比は67%に低減される。
【0068】
更にまた、画像データの信号フォーマットQVGAでは画像データ帯域幅が148Mbit/sで、OSDデータ帯域幅が100Mbit/sで、メモリクロック信号φmの動作周波数Foが9MHzであり、その消費電力比は25%に低減される。更に、画像データの信号フォーマットQCIFでは画像データ帯域幅が9Mbit/sで、OSDデータ帯域幅が100Mbit/sで、メモリクロック信号φmの動作周波数Foが4MHzであり、その消費電力比は12%に低減される。
【0069】
このように、本発明に係る実施形態としてのビデオ表示制御装置100によれば、フレームメモリ8に記憶される画像データDINの信号フォーマットを検出して当該画像データDINの画像データ帯域幅を演算し動作周波数設定情報N,Mを出力する画像フォーマット検出回路5を備え、図5に示したような画像データ帯域幅が異なる信号フォーマットの画像データDINをメモリ書込み読出し処理等する場合に、クロック生成回路6に対してその画像データDINの帯域幅に対応した動作周波数Foを可変設定することができる。
【0070】
従って、画像データ帯域幅が最も広い画像データDINをメモリ書込み読出し処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データDINをメモリ書込み読出し処理するクロック信号の動作周波数を低く設定することができる。これにより、画像データ帯域幅が異なる画像データDINを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、画像データ帯域幅が狭い画像データDINを動作周波数Foの低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができた。
【0071】
本発明のビデオ表示制御装置100を携帯電話機や携帯ゲーム機等のバッテリー駆動型の情報処理機器に実装した場合に、1回の充電で使用できる連続作動時間を従来方式のバッテリー駆動型の情報処理機器に比べて長くすることができる。また、バッテリー駆動方式の携帯表示端末装置等に表示用の半導体チップを高密度に形成したグラフティックチップにおいて、余分な電力消費を抑えることができるので機器本体の発熱を抑制することができる。
【0072】
【発明の効果】
以上説明したように、本発明に係る画像処理装置及び画像処理方法によれば、所定の解像度及び帯域幅を含む信号フォーマットの画像データと共に、表示クロック信号、水平同期信号及び垂直同期信号を入力して画像を処理する場合に、この画像データの信号フォーマットを検出し、かつ、水平同期信号の信号エッジ変化回数を計測すると共に、垂直同期信号の信号エッジ変化回数を計測し、表示クロック信号と計測された水平同期信号の信号エッジ変化回数及び垂直同期信号の信号エッジ変化回数とに基づいて画像データの1フレームの情報量及び帯域幅を検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段を備え、信号生成手段ではこの動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようになされる。
【0073】
この構成によって、帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、信号生成手段に対してその画像データの帯域幅に対応した動作周波数を可変設定することができるので、帯域幅が最も広い画像データを画像処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データを画像処理するクロック信号の動作周波数を低く設定することができる。
【0074】
従って、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、帯域幅が狭い画像データを動作周波数の低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができる。
【0075】
この発明は画像データ帯域幅が異なる信号フォーマットの画像データを取り扱うビデオ表示制御装置や、これを実装したバッテリー駆動方式の携帯表示端末装置等に適用して極めて好適である。
【図面の簡単な説明】
【図1】本発明に係る実施形態としての画像処理装置を応用したビデオ表示制御装置100の構成例を示すブロック図である。
【図2】クロック生成回路6の構成例を示すブロック図である。
【図3】PLLシンセサイザブロック#1等の内部構成例を示すブロック図である。
【図4】ビデオ表示制御装置100の動作例を示すフローチャートである。
【図5】画像データの各種信号フォーマット及び消費電力低減例を示す表図である。
【符号の説明】
1・・・入力バッファ、2・・・水平カウンタ(第1のカウンタ)、3・・・垂直カウンタ(第2のカウンタ)、4・・・帯域幅演算回路(演算回路)、5・・・画像フォーマット検出回路(信号検出手段)、6・・・クロック生成回路(信号生成手段)、7・・・メモリ制御部(制御手段)、8・・・フレームメモリ(記憶手段)、9・・・ビデオプロセッサ、10・・・ビデオ表示部、11・・・出力バッファ、#1〜#3・・・PLLシンセサイザブロック、100・・・ビデオ表示制御装置
Claims (4)
- 所定の解像度及び帯域幅を含む信号フォーマットの画像データと共に、表示クロック信号、水平同期信号及び垂直同期信号を入力して画像を処理する装置であって、
前記画像データを記憶する記憶手段と、
前記記憶手段に記憶される画像データの信号フォーマットを検出し、かつ、前記水平同期信号の信号エッジ変化回数を計測すると共に、前記垂直同期信号の信号エッジ変化回数を計測し、前記表示クロック信号と計測された前記水平同期信号の信号エッジ変化回数及び前記垂直同期信号の信号エッジ変化回数とに基づいて前記画像データの1フレームの情報量及び帯域幅を検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段と、
前記信号検出手段による動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成する信号生成手段と、
前記信号生成手段から出力されるクロック信号に基づいて前記記憶手段の書込み読出し制御をする制御手段とを備えることを特徴とする画像処理装置。 - 前記画像データと共に表示クロック信号、水平同期信号及び垂直同期信号が入力される場合であって、
前記信号検出手段は、
前記水平同期信号を入力して信号エッジ変化回数を計測する第1のカウンタ回路と、
前記垂直同期信号を入力して信号エッジ変化回数を計測する第2のカウンタ回路と、
前記表示クロック信号と前記第1及び第2のカウンタ回路から得られるカウンタ値に基づいて前記画像データの1フレームの情報量及び帯域幅を検出して動作周波数設定情報を演算し出力する演算回路とを備えることを特徴とする請求項1に記載の画像処理装置。 - 前記記憶手段に書き込む画像データを一時的に保持する入力バッファと、
前記記憶手段から読み出す画像データを一時的に保持する出力バッファとを備え、
前記制御手段は、
前記入力バッファから記憶手段へ画像データを書き込むタイミング制御及び、前記記憶手段から出力バッファへ画像データを読み出すタイミング制御を実行することを請求項1に記載の画像処理装置。 - 所定の解像度及び帯域幅を含む信号フォーマットの画像データと共に、表示クロック信号、水平同期信号及び垂直同期信号を入力して画像を処理する方法であって、
前記画像データの信号フォーマットを検出し、かつ、前記水平同期信号の信号エッジ変化回数を計測すると共に、前記垂直同期信号の信号エッジ変化回数を計測し、
前記表示クロック信号と計測された前記水平同期信号の信号エッジ変化回数及び前記垂直同期信号の信号エッジ変化回数とに基づいて前記画像データの1フレームの情報量及び帯域幅を検出して当該画像データの帯域幅を演算することにより動作周波数設定情報を求め、
求められた前記動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成し、
生成された前記クロック信号に基づいてメモリ書込み読出し制御をすることを特徴とする画像処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002204649A JP3945328B2 (ja) | 2002-07-12 | 2002-07-12 | 画像処理装置及び画像処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002204649A JP3945328B2 (ja) | 2002-07-12 | 2002-07-12 | 画像処理装置及び画像処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004045884A JP2004045884A (ja) | 2004-02-12 |
JP3945328B2 true JP3945328B2 (ja) | 2007-07-18 |
Family
ID=31710192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002204649A Expired - Fee Related JP3945328B2 (ja) | 2002-07-12 | 2002-07-12 | 画像処理装置及び画像処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3945328B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070165015A1 (en) * | 2006-01-18 | 2007-07-19 | Au Optronics Corporation | Efficient use of synchronous dynamic random access memory |
US8218091B2 (en) | 2006-04-18 | 2012-07-10 | Marvell World Trade Ltd. | Shared memory multi video channel display apparatus and methods |
US8264610B2 (en) | 2006-04-18 | 2012-09-11 | Marvell World Trade Ltd. | Shared memory multi video channel display apparatus and methods |
US8284322B2 (en) | 2006-04-18 | 2012-10-09 | Marvell World Trade Ltd. | Shared memory multi video channel display apparatus and methods |
-
2002
- 2002-07-12 JP JP2002204649A patent/JP3945328B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2004045884A (ja) | 2004-02-12 |
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