JP5578355B2 - 多層回路基板を含む基板装置および多層回路基板の異常判定方法 - Google Patents

多層回路基板を含む基板装置および多層回路基板の異常判定方法 Download PDF

Info

Publication number
JP5578355B2
JP5578355B2 JP2010174655A JP2010174655A JP5578355B2 JP 5578355 B2 JP5578355 B2 JP 5578355B2 JP 2010174655 A JP2010174655 A JP 2010174655A JP 2010174655 A JP2010174655 A JP 2010174655A JP 5578355 B2 JP5578355 B2 JP 5578355B2
Authority
JP
Japan
Prior art keywords
temperature sensor
circuit board
multilayer circuit
switching element
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010174655A
Other languages
English (en)
Other versions
JP2012038769A (ja
Inventor
茂樹 長瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JTEKT Corp
Original Assignee
JTEKT Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JTEKT Corp filed Critical JTEKT Corp
Priority to JP2010174655A priority Critical patent/JP5578355B2/ja
Publication of JP2012038769A publication Critical patent/JP2012038769A/ja
Application granted granted Critical
Publication of JP5578355B2 publication Critical patent/JP5578355B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、多層回路基板を含む基板装置および多層回路基板の異常判定方法に関する。
例えば、電動パワーステアリング装置は、電動モータを駆動するための回路基板としてのパワー回路を備えている。パワー回路は、基板と、基板上に配置されたＦＥＴ等のスイッチング素子とを含んでいる。基板として、小型化の観点等から、積層構造を有するプリント配線板が用いられることがある。このようなプリント配線板は、例えば特許文献１に開示されている。
特開平９−１１６２６８
多層構造の基板、すなわち多層回路基板は、絶縁層と導電層とが交互に積層され、隣り合う層同士が接着された構成を有している。このように、多層回路基板は、各部材の接合箇所が多い。このため、隣り合う層同士が熱により剥離等することがある。特に、ＦＥＴ等のスイッチング素子は、電動モータの大電流が流れるので、発熱量が多く、この熱により多層回路基板の剥離が生じ易い。また、ＦＥＴを含む半導体チップが直接多層回路基板に実装されたベアチップ実装の多層回路基板では、多層回路基板と半導体チップとの間で線膨張係数の差が大きい結果、半導体チップと多層回路基板とを接続する半田部材にクラックが入るおそれがある。
上記の剥離やクラックが生じると、半導体チップから多層回路基板の表面、さらには多層回路基板の下面への放熱が上手くいかず、半導体チップで生じた熱が半導体チップ周辺にこもってしまう。半導体チップが高熱に曝されることは、半導体チップ内のＦＥＴの信頼性向上の観点から好ましくない。したがって、半導体チップが高熱に曝されているか否かを精度よく検出することで、多層回路基板の放熱性が低下している否かを精度よく検出する必要がある。このような課題は、多層回路基板に特有の課題といえる。
しかしながら、特許文献１では、基板表面において、半導体チップとは別に温度センサを配置しており、半導体チップの温度の検出の精度の向上に余地がある。
本発明は、かかる背景のもとでなされたもので、スイッチング素子の駆動により生じる熱について精度よく検出することのできる多層回路基板を含む基板装置および多層回路基板の異常判定方法を提供することを目的とする。
上記目的を達成するため、本発明は、積層された複数の絶縁層（１１，１２，１３）の間に導電層（２１，２２）が配置された構成を有する基板本体（１０）と、スイッチング素子（２８）を含み前記基板本体の上面（１０ａ）にベアチップ実装された半導体チップ（１５）と、前記半導体チップの内部に配置された温度センサとしての上温度センサ（２９）と、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサ（４５）と、を含む多層回路基板（４Ａ）と、前記スイッチング素子の発熱量（Ｑ２）に対する、前記上温度センサの検出温度（Ｔ１Ａ）と前記下温度センサの検出温度（Ｔ２）との温度差（ΔＴ２）を用いて前記多層回路基板の放熱性能に関する値としての熱抵抗（ＴＲ２）を演算する演算手段（７）と、演算された前記放熱性能に関する値に基づく所定値（｜ＴＲ２−ＴＲ２０｜）が所定の許容値（ＡＬ２）を超えているとき、前記多層回路基板に異常が生じていると判定する判定手段（７）と、を備えることを特徴とする、多層回路基板を含む基板装置（１）を提供する（請求項１）。
本発明によれば、スイッチング素子を含む半導体チップの内部に上温度センサを配置している。これにより、スイッチング素子と同じ半導体チップ内に温度センサを配置できる上、スイッチング素子と上温度センサとを極めて近い位置に配置できる。これにより、スイッチング素子の熱（温度）を、精度よく検出できる。したがって、多層回路基板の層同士の剥離や、半導体チップと基板本体との間の剥離等の基板異常に起因して、多層回路基板の放熱性能が低下したとき、スイッチング素子の温度が通常時よりも上昇していることを、迅速且つ精度よく検出できる。その結果、多層回路基板における異常判定を迅速且つ正確に行うことができ、スイッチング素子の故障を未然に抑制する処理を行うことが可能となる。
また、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサ（４５）を備えているので、下記の利点である。すなわち、多層回路基板では、スイッチング素子で生じた熱の多くは、基板本体の上面から下面に向けて移動し、多層回路基板の外部に放出される。このため、基板本体の放熱性能が維持されることが重要である。そこで、本発明では、上温度センサでスイッチング素子の温度を検出することに加え、基板本体の上面よりも下方での温度を下温度センサで検出するようにしている。これにより、スイッチング素子からの熱が基板本体においてどの程度スムーズに移動しているかを、精度よく検出できる。これにより、前述の基板異常に起因して、スイッチング素子の温度が通常時よりも上昇することを、より精度よく検出できる。
また、単にスイッチング素子の温度を測定するだけでなく、多層回路基板に関する放熱性能を演算した上で、スイッチング素子の放熱状態の良否を判定している。これにより、基板異常を精度よく判定できる。その結果、多層回路基板における異常判定を正確に且つ速やかに行うことができ、スイッチング素子の故障を未然に抑制する処理を行うことが可能となる。
また、前記演算手段は、前記発熱量（Ｑ２）に対する前記上温度センサの検出温度（Ｔ１Ａ）と前記下温度センサの検出温度（Ｔ２）との温度差（ΔＴ２）を用いて前記放熱性能に関する値としての熱抵抗（ＴＲ２）を演算するので、下記の利点がある。すなわち、上温度センサと下温度センサの２つのセンサを用いることで、多層回路基板内での熱抵抗を精度よく検出できる。
また、本発明において、前記下温度センサは、前記基板本体の下面（１０ｂ）に配置されている場合がある（請求項２）。この場合、多層構造を有する基板本体の上面からの熱が、滞りなく基板本体の下面にまで到達しているか否かを、上温度センサと下温度センサとの協働により精度よく検出できる。
また、本発明において、前記基板本体の下面に接続された放熱部材（１６）をさらに備え、前記下温度センサは、前記放熱部材の下面（１６ｂ）に配置されている場合がある（請求項３）。この場合、多層構造を有する基板本体の上面からの熱が、放熱部材の下面にまで滞りなく到達しているか否かを、上温度センサと下温度センサとの協働により精度よく検出できる。
また、本発明において、前記上温度センサは、ダイオードである場合がある（請求項４）。この場合、温度変化に対して敏感に電圧が変化するダイオードを用いることで、スイッチング素子の温度を精度よく検出できる。また、半導体チップの製造工程において、スイッチング素子を形成する際にダイオードを一括して形成することができる。したがって、上温度センサを半導体チップと別工程で作成する必要がない。これにより、部品点数の低減と、製造コストの低減とを実現できる。
また、本発明において、前記演算手段は、前記発熱量（Ｑ１）に対する前記上温度センサの検出温度の変化量（ΔＴ１）を用いて前記放熱性能に関する値（ＴＲ１）を演算する場合がある（請求項７）。この場合、１つの温度センサで基板異常を精度よく検出できる。その上、基板装置を、簡易な構成にできる。
また、本発明において、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサをさらに備え、前記演算手段は、前記発熱量（Ｑ２）に対する前記上温度センサの検出温度（Ｔ１Ａ）と前記下温度センサの検出温度（Ｔ２）との温度差（ΔＴ２）を用いて前記放熱性能に関する値としての熱抵抗（ＴＲ２）を演算する場合がある（請求項８）。この場合、上温度センサと下温度センサの２つのセンサを用いることで、多層回路基板内での熱抵抗を精度よく検出できる。
また、本発明は、積層された複数の絶縁層の間に導電層が配置された構成を有する基板本体と、スイッチング素子を含み前記基板本体の上面にベアチップ実装された半導体チップとを備える多層回路基板の異常判定方法において、前記スイッチング素子の発熱量（Ｑ２）に対する、前記スイッチング素子の温度（Ｔ１Ａ）と、前記基板本体の前記上面より下方での前記多層回路基板の温度（Ｔ２）との温度差（ΔＴ２）を用いて、前記多層回路基板の放熱性能に関する値としての熱抵抗（ＴＲ２）を演算し、この放熱性能に関する値としての熱抵抗に基づく所定値（｜ＴＲ２−ＴＲ２０｜）が所定の許容値（ＡＬ２）を超えているとき、前記多層回路基板に異常が生じていると判定することを特徴とする多層回路基板の異常判定方法を提供する（請求項５）。
本発明によれば、単にスイッチング素子の温度を測定するだけでなく、多層回路基板に関する放熱性能を演算した上で、スイッチング素子の放熱状態の良否を判定している。これにより、スイッチング素子の温度の検出について、精度を高めることができ、その結果、基板異常を精度よく判定できる。その結果、多層回路基板における異常判定を正確に行うことができ、スイッチング素子の故障を未然に抑制する処理を正確に行うことが可能となる。
また、前記発熱量（Ｑ２）に対する、前記スイッチング素子の温度（Ｔ１Ａ）と、前記基板本体の前記上面より下方での前記多層回路基板の温度（Ｔ２）との温度差（ΔＴ２）を用いて、前記放熱性能に関する値としての熱抵抗（ＴＲ２）を演算するので、下記の利点ある。すなわち、スイッチング素子の温度に加え、基板本体の上面よりも下方での温度を用いることで、多層回路基板内での熱抵抗を精度よく検出できる。
なお、上記において、括弧内の数字等は、後述する実施形態における対応構成要素の参照符号を表すものであるが、これらの参照符号により特許請求の範囲を限定する趣旨ではない。
本発明の一実施形態にかかる多層回路基板を備える基板装置としてのモータ制御装置の概略構成を示す模式的な一部断面図である。 図１の半導体チップ周辺を上方から視た模式図である。 ＣＰＵによる制御の一例を説明するためのフローチャートである。 本発明の別の実施形態の主要部の模式的な一部断面図である。 ＣＰＵによる制御の一例を説明するためのフローチャートである。 本発明のさらに別の実施形態の主要部の模式的な一部断面図である。
本発明の好ましい実施形態を添付図面を参照しつつ説明する。
図１は、本発明の一実施形態にかかる多層回路基板を備える基板装置としてのモータ制御装置の概略構成を示す模式的な一部断面図である。図１を参照して、モータ制御装置１は、例えば、自動車等の車両用の電動パワーステアリング装置に備えられ、この電動パワーステアリング装置の操舵補助用の電動モータ６０を駆動するようになっている。
モータ制御装置１は、ベース２と、制御基板３と、多層回路基板としてのパワー基板４とを含んでいる。ベース２は、アルミニウム合金等の熱伝導性に優れた金属材料で形成されている。ベース２から、複数の支柱５，６が上方に延びている。各支柱５，６は、制御基板３を支持している。各支柱５，６と制御基板３とは、図示しない固定ねじによって固定されている。
制御基板３は、パワー基板４の駆動を制御するために設けられている。制御基板３は、制御手段としてのＣＰＵ７と、ＲＡＭおよびＲＯＭ（図示せず）とを含んでいる。ＣＰＵ７は、演算手段および判定手段としての機能を有している。制御基板３の下方にパワー基板４が配置されている。
パワー基板４は、電動モータ６０に駆動電力を供給するために設けられている。パワー基板４は、基板本体１０と、基板本体１０の上面１０ａに配置された半導体チップ１５と、基板本体１０の下面１０ｂに接続されたアルミニウム板等の金属板からなる放熱部材１６とを含んでいる。
基板本体１０は、複数（本実施形態において、３つ）の絶縁層１１，１２，１３が上下に積層され、且つ、隣り合う絶縁層１１，１２，１３間に導電層２１，２２が配置された多層回路基板である。各絶縁層１１，１２，１３は、例えば、ガラス繊維に絶縁性樹脂を含浸させた構成を有している。各導電層２１，２２は、銅等の、熱伝導性に優れた金属を用いて形成されている。
最下層の絶縁層１３は、絶縁性の接着層１４と接着されている。この最下層の絶縁層１３と接着層１４との間には、導電層２３が配置されている。導電層２３は、導電層２１，２２と同様の材料で形成されている。最下層の導電層２３は、接着層１４を介して、放熱部材１６に接続されている。接着層１４は、絶縁層１３の下面、導電層２３の下面、および放熱部材１６の上面１６ａに接着されている。放熱部材１６の上面１６ａは、基板本体１０の下面１０ｂ、すなわち接着層１４の下面に接続されている。放熱部材１６は、ベース２の上面に配置されており、このベース２に図示しない固定ねじ等を用いて固定されている。
パワー基板４は、最上層の絶縁層１１上に配置された導電層２４を含んでいる。導電層２４は、各導電層２１，２２，２３と同様の材料を用いて形成されている。導電層２４の上面には、金めっき層等のめっき層からなるパッドが形成されている。導電層２４は、互いに別体に形成され離隔して配置された複数の部分としての第１部分２４ａおよび第２部分２４ｂを含んでいる。
基板本体１０の上面１０ａは、最上層の絶縁層１１および導電層２４によって形成されている。導電層２４の第１部分２４ａには、半田部材２７を用いて半導体チップ１５が実装されている。すなわち、半導体チップ１５の下面１５ｂは、半田部材２７を用いて導電層２４の第１部分２４ａに直接実装されている。このように、半導体チップ１５は、パワー基板４にベアチップ実装されている。なお、この実施形態では、１つの半導体チップ１５について説明するけれども、半導体チップ１５は、複数（例えば、６個）設けられていてもよい。
半導体チップ１５は、スイッチング素子２８と、上温度センサ２９とを含んでいる。スイッチング素子２８および上温度センサ２９は、半導体チップ１５の内部に配置されている。
スイッチング素子２８は、例えば、ＭＯＳＦＥＴ（Metal Oxide SemiconductorField EffectTransistor）である。半導体チップ１５は、電動モータ６０に接続されており、電動モータ６０へ電力を供給している状態と、電動モータ６０への電力供給を遮断している状態とを切り替え可能なスイッチング素子である。
図２は、図１の半導体チップ１５周辺を上方から視た模式図である。図１および図２を参照して、スイッチング素子２８は、ドレイン電極３１と、ソース電極３２と、ゲート電極３３とを含んでいる。電動モータ６０に流れる電流は、ドレイン電極３１からソース電極３２に流れるようになっている。
ドレイン電極３１のパッドは、半導体チップ１５の下面１５ｂに配置されており、半田部材２７を用いて導電層２４の第１部分２４ａに接合されている。ソース電極３２のパッド３２ａは、半導体チップ１５の上面１５ａに配置されている。このパッド３２ａは、ボンディングワイヤ３４を介して、導電層２４の第３部分２４ｃに電気的に接続されている。導電層２４の第３部分２４ｃは、電流センサとしてのシャント抵抗３６に電気的に接続されている。シャント抵抗３６は、ボンディングワイヤ３４のドレイン電極３１からソース電極３２に流れる電流を検出するために設けられている。
ゲート電極３３のパッド３３ａは、半導体チップ１５の上面１５ａに配置されている。このパッド３３ａは、ボンディングワイヤ３５を介して導電層２４の第２部分２４ｂに電気的に接続されている。
上温度センサ２９は、スイッチング素子２８の温度を検出するために設けられている。この上温度センサ２９は、例えば、ＰＮ接合のダイオードであり、温度変化に伴い順方向電圧が変化するようになっている。上温度センサ２９は、スイッチング素子２８に隣接して配置されており、スイッチング素子２８の熱をスイッチング素子２８に近い位置で検出できるようにされている。
上温度センサ２９のアノードのパッド２９ａおよびカソードのパッド２９ｂは、半導体チップ１５の上面１５ａに配置されている。パッド２９ａは、ボンディングワイヤ３７を介して、導電層２４の第４部分２４ｄに電気的に接続されている。パッド２９ｂは、ボンディングワイヤ３８を介して導電層２４の第５部分２４ｅに電気的に接続されている。第１部分２４ａ〜第５部分２４ｅは、互いに離隔して別体に配置されている。
導電層２４の第２部分２４ｂ，第４部分２４ｄ，第５部分２４ｅおよびシャント抵抗３６は、それぞれ、導電性のピン３９等を介して、制御基板３のＣＰＵ７に電気的に接続されている。これにより、スイッチング素子２８のゲート電極３３、上温度センサ２９およびシャント抵抗３６は、ＣＰＵ７に電気的に接続されている。
図１を参照して、基板本体１０は、さらに、スイッチング素子２８の下方に配置された複数のビア４１，４１，４２を含んでいる。
各ビア４１は、基板本体２の最上層の導電層２４の第１部分２４ａと、他の導電層２１，２２，２３とを電気的に接続する層間接続部材として設けられている。また、各ビア４１は、スイッチング素子２８の熱を放熱部材１６に逃がす放熱部材として設けられている。
各ビア４１は、基板本体２に形成された孔部４１ａと、孔部４１ａの内周面に形成された導電部としてのめっき層４１ｂと、めっき層４１ｂ内に充填された充填部材４１ｃとを含んでいる。
孔部４１ａは、上下方向（基板本体２の厚み方向Ｘ１）に関して、最上層の絶縁層１１から接着層１４にかけて延びている。孔部４１ａは、放熱部材１６にまでは達していない。めっき層４１ｂは、上下方向に並ぶ導電層２４，２１，２２，２３を電気的に接続するために設けられている。めっき層４１ｂは、例えば、銅等の、導電性および熱伝導性に優れた金属のめっき層である。充填部材４１ｃは、スイッチング素子２８から放熱部材１６への熱の移動を促進するために設けられている。充填部材４１ｃは、例えば、合成樹脂の粉末や、導電性部材を固めた部材である。
ビア４２は、導電層２１〜２４を電気的に接続する機能は有さない態様で、スイッチング素子２８の熱を放熱部材１６に逃がすために設けられている。
ビア４２は、基板本体１０に形成された孔部４２ａと、孔部４２ａの内周面に形成されためっき層４２ｂと、めっき層４２ｂ内に充填された充填部材４２ｃとを含んでいる。
孔部４２ａは、各絶縁層１１，１２，１３および接着層１４を貫通しており、放熱部材１６に連通している。めっき層４２ｂの材料は、めっき層４１ｂの材料と同様であり、孔部４２ａ内に配置されている。充填部材４２ｃの材料は、充填部材４１ｃの材料と同様である。
上記の構成により、スイッチング素子２８からの熱は、各ビア４１，４１，４２、放熱部材１６、ベース２の順に伝わる。このように、基板本体１０にビア４１，４１，４２を設け、さらに、基板本体１０の下方に放熱部材１６を設けることにより、パワー基板４の放熱性能が高くされている。
このモータ制御装置１は、スイッチング素子２８の発熱量と、スイッチング素子２８の温度とを用いて、パワー基板４に異常が生じているか否かを判定するようになっている。
具体的には、ＣＰＵ７による制御の一例を説明するためのフローチャートである図３を参照して、例えば、電動モータ６０の制御の開始時等、半導体チップ１５が常温のとき、この制御が開始される。まず、ＣＰＵ７は、上温度センサ２９の温度検出信号を読み込む（ステップＳ１）とともに、シャント抵抗３６の両端の電位差を読み込む（ステップＳ２）。ステップＳ１，Ｓ２は、所定時間ＴＭ１（例えば、数十秒）経過するまでの間（ステップＳ３でＮＯ）繰り返される。
所定時間ＴＭ１が経過すると（ステップＳ３でＹＥＳ）、半導体チップ１５における疑似熱抵抗ＴＲ１が演算される（ステップＳ４）。疑似熱抵抗ＴＲ１は、多層回路基板４の放熱性能に関する値であり、発熱量あたりの温度上昇量である。具体的には、ステップＳ２で読み込まれたシャント抵抗３６の電位差と、ＲＯＭに記憶されているシャント抵抗３６の抵抗値とから、シャント抵抗３６に流れる電流Ａ１（スイッチング素子２８のドレイン電極３１からソース電極３２に流れる電流）が演算される。ＣＰＵ７は、さらに、この電流Ａ１を用いて、所定時間ＴＭ１の間におけるスイッチング素子２８の発熱量Ｑ１を演算する。そして、所定時間ＴＭ１の間における上温度センサ２９の検出温度Ｔ１の変化値ΔＴ１が、発熱量Ｑ１で除されることにより、疑似熱抵抗ＴＲ１が演算される。すなわち、疑似熱抵抗ＴＲ１は、発熱量Ｑ１に対する上温度センサ２９の検出温度Ｔ１の変化量ΔＴ１であり、ＴＲ１＝ΔＴ１／Ｑ１である。
次いで、演算された疑似熱抵抗ＴＲ１と、所定の基準疑似熱抵抗ＴＲ１０との差｜ＴＲ１−ＴＲ１０｜が、所定の許容値ＡＬ１より高いか否かが判定される（ステップＳ５）。｜ＴＲ１−ＴＲ１０｜は、放熱性能に関する値（疑似熱抵抗ＴＲ１）に基づく所定値である。基準疑似熱抵抗ＴＲ１０および許容値ＡＬ１は、ＲＯＭに予め記憶されている。基準疑似熱抵抗ＴＲ１０は、例えば、モータ制御装置１の工場出荷時の疑似熱抵抗ＴＲ１（初期の熱抵抗）と同じに設定されている。許容値ＡＬ１は、電動モータ６０の出力等に応じて、適宜設定されている。
疑似熱抵抗ＴＲ１と、基準疑似熱抵抗ＴＲ１０との差、すなわち、疑似熱抵抗ＴＲ１に基づく所定値｜ＴＲ１−ＴＲ１０｜が、許容値ＡＬ１以下である場合（ステップＳ５でＮＯ）、半導体チップ１５の周辺における熱抵抗が低く、パワー基板４の放熱性能が良好な状態にあると判定され、ステップＳ１に戻る。
一方、疑似熱抵抗ＴＲ１基づく所定値｜ＴＲ１−ＴＲ１０｜が、許容値ＡＬ１を超えている場合（ステップＳ５でＹＥＳ）、ＣＰＵ７は、異常が生じていると判定し、フェール処理を実行する（ステップＳ６）。具体的には、ＣＰＵ７は、スイッチング素子２８のドレイン電極３１およびソース電極３２間に流れる電流を通常時よりも低くする制御を行う。なお、ＣＰＵ７は、フェール処理のときに、警告ランプや警告ブザー等の警告手段を動作させることにより、パワー基板４に異常が生じており、フェール処理が実行されている旨を報知するようにしてもよい。
以上説明したように、本実施形態によれば、スイッチング素子２８を含む半導体チップ１５の内部に上温度センサ２９を配置している。これにより、スイッチング素子２８と同じ半導体チップ１５内に温度センサを配置できる上、スイッチング素子２８と上温度センサ２９とを極めて近い位置に配置できる。これにより、スイッチング素子２８の熱（温度）を、精度よく検出できる。したがって、基板本体１０の隣り合う層同士の剥離や、半導体チップ１５と、基板本体１０の導電層２４の第１部分２４ａとの間のクラックや剥離等の基板異常に起因して、パワー基板４の放熱性能が低下したとき、スイッチング素子２８の温度が通常時よりも上昇していることを、迅速且つ精度よく検出できる。その結果、パワー基板４における異常判定を迅速且つ正確に行うことができ、スイッチング素子２８の故障を未然に抑制するフェール処理（ステップＳ６）を行うことが可能となる。
また、温度変化に対して敏感に電圧が変化するダイオードを上温度センサ２９として用いることで、スイッチング素子２８の温度を精度よく検出できる。また、半導体チップ１５の製造工程において、スイッチング素子２８を形成する際にダイオードからなる上温度センサ２９を一括して形成することができる。したがって、上温度センサ２９を半導体チップ１５と別工程で作成する必要がない。これにより、部品点数の低減と、製造コストの低減とを実現できる。
また、経年劣化等によって前述の基板異常が生じると、パワー基板４における熱の伝わりがスムーズにいかなくなる。そこで本実施形態では、発熱量Ｑ１と、上温度センサ２９によって精度よく検出されたスイッチング素子２８の温度（検出温度Ｔ１）とを用いて、疑似熱抵抗ＴＲ１が演算されるようになっている。そして、疑似熱抵抗ＴＲ１に基づく所定値｜ＴＲ１−ＴＲ１０｜が所定の基準値ＡＬ１を超えると、基板異常が生じていると判定されるようになっている。
このように、単にスイッチング素子２８の温度を測定するだけでなく、パワー基板４に関する放熱性能を演算した上で、スイッチング素子２８の放熱状態の良否を判定している。これにより、基板異常を精度よく判定できる。その結果、パワー基板４における異常判定を正確且つ速やかに行うことができ、スイッチング素子２８の故障を未然に抑制するフェール処理を正確且つ迅速に行うことが可能となる。
しかも、疑似熱抵抗ＴＲ１の演算に関して、必要な温度センサは上温度センサ２９の１つのみでよく、モータ制御装置１を、簡易な構成にできる。
図４は、本発明の別の実施形態の主要部の模式的な一部断面図である。なお、この実施形態では、主に、前述の実施形態と異なる点について説明し、同様の構成には図に同様の符号を付してその説明を省略する。
図４を参照して、本実施形態のパワー基板４Ａは、基板本体１０の上面１０ａよりも下方に配置された温度センサとしての下温度センサ４５を備えている。下温度センサ４５は、例えば、サーミスタであり、放熱部材１６の下面１６ｂに配置されている。より具体的には、放熱部材１６の下面１６ｂに凹部１６ｃが形成されており、この凹部１６ｃ内に下温度センサ４５が配置されている。下温度センサ４５と、半導体チップ１５とは、基板本体１０の厚み方向Ｘ１に並んでいる。下温度センサ４５の温度検出信号は、図示しない配線などを介して、制御基板３のＣＰＵ７に入力されるようになっている。
この実施形態では、スイッチング素子２８の発熱量と、スイッチング素子２８の温度と、放熱部材１６の下面１６ｂの温度とを用いて、パワー基板４Ａに異常が生じているか否かを判定するようになっている。
具体的には、ＣＰＵ７による制御の一例を説明するためのフローチャートである図５を参照して、例えば、電動モータ６０の制御の開始時等、半導体チップ１５が常温のとき、この制御が開始される。まず、ＣＰＵ７は、シャント抵抗３６の両端の電位差を読み込む（ステップＳ１１）。ステップＳ１１は、所定時間ＴＭ２（例えば、数十秒）経過するまでの間（ステップＳ１２でＮＯ）、繰り返される。
所定時間ＴＭ２が経過すると（ステップＳ１２でＹＥＳ）、上温度センサ２９の検出信号、すなわち検出温度Ｔ１Ａが読み込まれる（ステップＳ１３）とともに、下温度センサ４５の検出信号、すなわち検出温度Ｔ２が読み込まれる（ステップＳ１４）。
次に、パワー基板４の放熱性能に関する値としての熱抵抗ＴＲ２が演算される（ステップＳ１５）。具体的には、ステップＳ１１で読み込まれたシャント抵抗３６での電位差と、ＲＯＭに記憶されているシャント抵抗３６の抵抗値とから、シャント抵抗３６に流れる電流Ａ２が演算される。ＣＰＵ７は、さらに、この電流Ａ２を用いて、所定時間ＴＭ２の間におけるスイッチング素子２８の発熱量Ｑ２を演算する。そして、上温度センサ２９の検出温度Ｔ１Ａと下温度センサ４５の検出温度Ｔ２との温度差ΔＴ２が、発熱量Ｑ２で除されることにより、熱抵抗ＴＲ２が演算される。すなわち、ＴＲ２＝ΔＴ２／Ｑ２が演算される。
次いで、演算された熱抵抗ＴＲ２と、所定の基準熱抵抗ＴＲ２０との差｜ＴＲ２−ＴＲ２０｜が、所定の許容値ＡＬ２より高いか否かが判定される（ステップＳ１６）。｜ＴＲ２−ＴＲ２０｜は、放熱性能に関する値（熱抵抗ＴＲ２０）に基づく所定値である。基準熱抵抗ＴＲ２０および許容値ＡＬ２は、ＲＯＭに予め記憶されている。基準熱抵抗ＴＲ２０は、例えば、モータ制御装置１の工場出荷時の熱抵抗ＴＲ２（初期の熱抵抗）と同じに設定されている。許容値ＡＬ２は、電動モータ６０の出力等に応じて、適宜設定されている。
熱抵抗ＴＲ２と、基準熱抵抗ＴＲ２０との差、すなわち、熱抵抗ＴＲ２に基づく所定値｜ＴＲ２−ＴＲ２０｜が、許容値ＡＬ２以下である場合（ステップＳ１６でＮＯ）、パワー基板４Ａの基板本体１０における熱抵抗が低く、パワー基板４Ａの放熱性能が良好な状態にあると判定され、ステップＳ１１に戻る。
一方、熱抵抗ＴＲ２に基づく所定値｜ＴＲ２−ＴＲ２０｜が、許容値ＡＬ２を超えている場合（ステップＳ１６でＹＥＳ）、ＣＰＵ７は、異常が生じていると判定し、フェール処理を実行する（ステップＳ１７）。このフェール処理は、図３のステップＳ６のフェール処理と同様である。
以上説明したように、本実施形態によれば、基板本体１０の上面１０ａよりも下方に下温度センサ４５が配置されている。パワー基板４Ａでは、スイッチング素子２８で生じた熱の多くは、基板本体１０の上面１０ａから下面１０ｂに向けて移動し、さらに放熱部材１６およびベース２を介して外部に放出される。このため、パワー基板４Ａの内部の放熱性能が維持されることが重要である。
そこで、本実施形態では、上温度センサ２９でスイッチング素子２８の温度を検出することに加え、基板本体１０よりも下方の放熱部材１６の下面１６ｂでの温度を下温度センサ４５で検出するようにしている。これにより、スイッチング素子２８からの熱が基板本体１０においてどの程度スムーズに移動しているかを、精度よく検出できる。これにより、前述の基板異常に起因して、スイッチング素子２８の温度が通常時よりも上昇することを、より精度よく検出できる。
すなわち、多層構造を有する基板本体１０の上面１０ａからの熱が、放熱部材１６の下面１６ｂにまで滞りなく到達しているか否かを、上温度センサ２９と下温度センサ４５との協働により精度よく検出できる。このように、上温度センサ２９と下温度センサ４５の２つのセンサを用いることで、パワー基板４Ａ内での熱抵抗ＴＲ２と、熱抵抗ＴＲ２に基づく所定値｜ＴＲ２−ＴＲ２０｜とを精度よく検出できる。
なお、この実施形態では、放熱部材１６の下面１６ｂに下温度センサ４５を設ける構成としたけれども、これに限定されない。例えば、図６に示すように、放熱部材１６を廃止し、基板本体１０の下面１０ｂに下温度センサ４５を配置してもよい。この場合、基板本体１０の下面１０ｂは、ベース２に直接接触している。下温度センサ４５は、基板本体１０の下面１０ｂに形成された凹部１０ｃに収容されている。上温度センサ２９と下温度センサ４５とは、厚み方向Ｘ１に並んでいる。
この場合も、多層構造を有する基板本体１０の上面１０ａからの熱が、滞りなく基板本体１０の下面１０ｂにまで到達しているか否かを、上温度センサ２９と下温度センサ４５との協働により精度よく検出できる。
本発明は、以上の各実施形態の内容に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
例えば、上温度センサ２９は、ダイオードに限らず、サーミスタ等の他の温度センサであってもよい。同様に、下温度センサ４５は、サーミスタに限らず、他の温度センサであってもよい。
さらに、下温度センサ４５の配置場所は、各上記実施形態に例示した場所に限定されない。例えば、下温度センサ４５は、厚み方向Ｘ１に関する基板本体１０の中央部に配置されてもよいし、厚み方向Ｘ１に関する放熱部材１６の中央部に配置されてもよい。
また、疑似熱抵抗ＴＲ１と、基準疑似熱抵抗ＴＲ１０との差｜ＴＲ１−ＴＲ１０｜が、許容値ＡＬ１を超えたときに異常が生じていると判定する構成を説明したけれども、これに限定されない。例えば、疑似熱抵抗ＴＲ１自体が所定の基準値を超えたときに異常が生じていると判定してもよい。
また、熱抵抗ＴＲ２と基準熱抵抗ＴＲ２０との差｜ＴＲ２−ＴＲ２０｜が、許容値ＡＬ２を超えたときに異常が生じていると判定する構成を説明したけれども、これに限定されない。例えば、熱抵抗ＴＲ２自体が所定の基準値を超えたときに異常が生じていると判定してもよい。
さらに、半導体チップ１５を複数設けた場合には、各半導体チップ１５に上温度センサ２９を設けてもよいし、一部の半導体チップ１５にのみ上温度センサ２９を設けてもよい。また、複数の半導体チップ１５のそれぞれに上温度センサ２９を設けた場合には、少なくとも１つの半導体チップ１５について異常が判定されたされたときに、フェール処理が実行されてもよい。
１…モータ制御装置（基板装置）、４，４Ａ…多層回路基板、７…ＣＰＵ（演算手段、判定手段）、１０…基板本体、１０ａ…基板本体の上面、１０ｂ…基板本体の下面、１１，１２，１３…絶縁層、１５…半導体チップ、１６…放熱部材、１６ｂ…放熱部材の下面、２１，２２…（絶縁層の間の）導電層、２８…スイッチング素子、２９…上温度センサ、４５…下温度センサ、ＡＬ１，ＡＬ２…許容値、Ｑ１，Ｑ２…スイッチング素子の発熱量、Ｔ１，Ｔ１Ａ…上温度センサの検出温度、Ｔ２…下温度センサの検出温度、ＴＲ１…疑似熱抵抗（放熱性能に関する値），ＴＲ２…熱抵抗（放熱性能に関する値）、｜ＴＲ１−ＴＲ１０｜，｜ＴＲ２−ＴＲ２０｜…放熱性能に関する値に基づく所定値、ΔＴ１…上温度センサの検出温度の変化量、ΔＴ２…温度差。

Claims (5)

  1. 積層された複数の絶縁層の間に導電層が配置された構成を有する基板本体と、スイッチング素子を含み前記基板本体の上面にベアチップ実装された半導体チップと、前記半導体チップの内部に配置された温度センサとしての上温度センサと、前記基板本体の前記上面よりも下方に配置された温度センサとしての下温度センサと、を含む多層回路基板と、
    前記スイッチング素子の発熱量に対する、前記上温度センサの検出温度と前記下温度センサの検出温度との温度差を用いて前記多層回路基板の放熱性能に関する値としての熱抵抗を演算する演算手段と、
    演算された前記放熱性能に関する値に基づく所定値が所定の許容値を超えているとき、前記多層回路基板に異常が生じていると判定する判定手段と、を備えることを特徴とする、多層回路基板を含む基板装置。
  2. 請求項１において、前記下温度センサは、前記基板本体の下面に配置されていることを特徴とする基板装置。
  3. 請求項１において、前記基板本体の下面に接続された放熱部材をさらに備え、
    前記下温度センサは、前記放熱部材の下面に配置されていることを特徴とする基板装置。
  4. 請求項１〜３の何れか１項において、前記上温度センサは、ダイオードであることを特徴とする基板装置。
  5. 積層された複数の絶縁層の間に導電層が配置された構成を有する基板本体と、スイッチング素子を含み前記基板本体の上面にベアチップ実装された半導体チップとを備える多層回路基板の異常判定方法において、
    前記スイッチング素子の発熱量に対する、前記スイッチング素子の温度と、前記基板本体の前記上面より下方での前記多層回路基板の温度との温度差を用いて、前記多層回路基板の放熱性能に関する値としての熱抵抗を演算し、
    この放熱性能に関する値としての熱抵抗に基づく所定値が所定の許容値を超えているとき、前記多層回路基板に異常が生じていると判定する異常判定方法。
JP2010174655A 2010-08-03 2010-08-03 多層回路基板を含む基板装置および多層回路基板の異常判定方法 Expired - Fee Related JP5578355B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010174655A JP5578355B2 (ja) 2010-08-03 2010-08-03 多層回路基板を含む基板装置および多層回路基板の異常判定方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010174655A JP5578355B2 (ja) 2010-08-03 2010-08-03 多層回路基板を含む基板装置および多層回路基板の異常判定方法

Publications (2)

Publication Number Publication Date
JP2012038769A JP2012038769A (ja) 2012-02-23
JP5578355B2 true JP5578355B2 (ja) 2014-08-27

Family

ID=45850488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010174655A Expired - Fee Related JP5578355B2 (ja) 2010-08-03 2010-08-03 多層回路基板を含む基板装置および多層回路基板の異常判定方法

Country Status (1)

Country Link
JP (1) JP5578355B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015208200A (ja) * 2014-04-23 2015-11-19 株式会社デンソー 電源装置
JP6180392B2 (ja) 2014-09-30 2017-08-16 三菱電機株式会社 冷却異常検出システム
WO2016099980A1 (en) * 2014-12-17 2016-06-23 Applied Materials, Inc. Triaxial cable sensor and wearable devices
DE102015217426A1 (de) * 2015-09-11 2017-03-16 Zf Friedrichshafen Ag Mehrfunktionale Hochstromleiterplatte
JP7134111B2 (ja) 2019-02-08 2022-09-09 三菱電機株式会社 半導体モジュールおよび半導体モジュールの評価方法
CN114183338A (zh) * 2020-09-15 2022-03-15 浙江三花汽车零部件有限公司 电子油泵

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116268A (ja) * 1995-10-16 1997-05-02 Noboru Orimo プリント配線板
JP3538505B2 (ja) * 1996-05-22 2004-06-14 富士電機デバイステクノロジー株式会社 温度検知部内蔵型バイポーラ半導体素子およびその製造方法
JP4480818B2 (ja) * 1999-09-30 2010-06-16 株式会社ルネサステクノロジ 半導体装置
JP2006332176A (ja) * 2005-05-24 2006-12-07 Nissan Motor Co Ltd 半導体装置
JP5233198B2 (ja) * 2007-08-06 2013-07-10 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2012038769A (ja) 2012-02-23

Similar Documents

Publication Publication Date Title
JP5578355B2 (ja) 多層回路基板を含む基板装置および多層回路基板の異常判定方法
US9935074B2 (en) Semiconductor device and method for manufacturing same
JP6119602B2 (ja) 電子装置
US9622383B2 (en) Heat radiation structure of electric device and method for manufacturing the same
JP5129472B2 (ja) 電力回路パッケージ及びその製作方法
JP5062005B2 (ja) 電力半導体装置
JP2010073767A (ja) 多層回路基板
JP5974988B2 (ja) 電子装置
CN104282679A (zh) 带有功率半导体的电子组件
JP2005259753A (ja) 半導体装置
JP2007040817A (ja) 電力用半導体素子の異常検出装置
JP3889562B2 (ja) 半導体装置
JP5531611B2 (ja) 電力変換装置
JP2010087111A (ja) 半導体装置およびそれを用いたインバータ回路
JP4736997B2 (ja) 半導体装置
JP2015092140A (ja) 半導体モジュールの検査方法及び半導体システム
JP4673360B2 (ja) 半導体装置
JP6776605B2 (ja) 温度センサの実装構造
US10916491B2 (en) Semiconductor module
JP5420461B2 (ja) 温度センサ接合部検査装置、及び、温度センサ接合部検査方法
Otto et al. Reliability investigation on sic bjt power module
JP6506417B2 (ja) 電子機器及び電子モジュール
JP2007288044A (ja) 半導体装置
KR20130136439A (ko) 전기 회로의 제조 방법 및 전기 회로
JP2019193409A (ja) 異常検出装置及び電源装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140612

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140625

R150 Certificate of patent or registration of utility model

Ref document number: 5578355

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees