JP5576546B2

JP5576546B2 - Wiring board manufacturing method

Info

Publication number: JP5576546B2
Application number: JP2013247001A
Authority: JP
Inventors: 孝一大隅; 知治土田
Original assignee: 京セラＳｌｃテクノロジー株式会社
Priority date: 2008-11-26
Filing date: 2013-11-29
Publication date: 2014-08-20
Anticipated expiration: 2029-11-25
Also published as: JP2014039072A; JP2010153839A; JP5576547B2; JP2014039073A; JP5429981B2

Description

本発明は配線基板の製造方法に関し、より詳細には、例えば半導体素子をフリップチップ接続により搭載するのに好適な配線基板の製造方法に関する。 The present invention relates to a method for manufacturing a wiring board, and more particularly to a method for manufacturing a wiring board suitable for mounting, for example, a semiconductor element by flip chip connection.

従来から、半導体素子である半導体集積回路素子として、多数の電極端子を、その一方の主面の略全面に亘って格子状の並びに配設した、いわゆるエリアアレイ型の半導体集積回路素子がある。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板上に設けた半導体素子接続パッドの上面を半導体集積回路素子の電極端子の配置に対応した並びに露出させ、この半導体素子接続パッドの露出する上面と前記半導体集積回路素子の電極端子とを対向させ、これらの間を半田や金等からなる導電バンプを介して電気的に接続する方法である。 2. Description of the Related Art Conventionally, as a semiconductor integrated circuit element that is a semiconductor element, there is a so-called area array type semiconductor integrated circuit element in which a large number of electrode terminals are arranged in a lattice pattern over substantially the entire main surface.
As a method of mounting such a semiconductor integrated circuit element on a wiring board, a method of connecting by flip chip connection is employed. The flip chip connection means that the upper surface of the semiconductor element connection pad provided on the wiring board is exposed corresponding to the arrangement of the electrode terminals of the semiconductor integrated circuit element, and the exposed upper surface of the semiconductor element connection pad and the semiconductor integrated circuit element are exposed. This electrode terminal is opposed to each other and electrically connected via conductive bumps made of solder, gold, or the like.

図１９は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載する従来の配線基板の一例を示す概略断面図である。 FIG. 19 is a schematic cross-sectional view showing an example of a conventional wiring board on which area array type semiconductor integrated circuit elements as semiconductor elements are mounted by flip-chip connection.

この図１９に示すように、従来の配線基板１１０は、コア用の絶縁板１０１の上下面に複数のビルドアップ用の絶縁層１０２が積層されて成る絶縁基体１０３の内部および表面にコア用の配線導体１０４およびビルドアップ用の配線導体１０５が被着されているとともに、その最表面には保護用のソルダーレジスト層１０６が被着されている。また、絶縁基体１０３の上面中央部には半導体集積回路素子Ｅが搭載される半導体素子搭載部１０３Ａを有している。 As shown in FIG. 19, the conventional wiring board 110 has a core for the inside and the surface of an insulating base 103 in which a plurality of build-up insulating layers 102 are laminated on the upper and lower surfaces of the core insulating plate 101. A wiring conductor 104 and a build-up wiring conductor 105 are deposited, and a protective solder resist layer 106 is deposited on the outermost surface thereof. In addition, a semiconductor element mounting portion 103A on which the semiconductor integrated circuit element E is mounted is provided at the center of the upper surface of the insulating base 103.

コア用の絶縁板１０１の上面から下面にかけては複数のスルーホール１０７が形成されており、スルーホール１０７の内面にはコア用の配線導体１０４が被着されている。さらに、スルーホール１０７の内部には孔埋め樹脂１０８が充填されており、この孔埋め樹脂１０８上を含む絶縁板１０１の上下面にもコア用の配線導体１０４が被着されている。なお、コア用の配線導体１０４の一部は、スルーホール１０７を覆ってビルドアップ用の配線導体１０５と接続するためのランドパターン１０４Ａを形成している。 A plurality of through holes 107 are formed from the upper surface to the lower surface of the core insulating plate 101, and the core wiring conductor 104 is attached to the inner surface of the through hole 107. Further, the through hole 107 is filled with a hole filling resin 108, and the core wiring conductor 104 is also attached to the upper and lower surfaces of the insulating plate 101 including the hole filling resin 108. A part of the core wiring conductor 104 forms a land pattern 104 </ b> A for covering the through hole 107 and connecting to the build-up wiring conductor 105.

また、ビルドアップ用の絶縁層１０２には、それぞれに複数のビアホール１０９が形成されており、各絶縁層１０２の表面およびビアホール１０９の内面には、ビルドアップ用の配線導体１０５が被着形成されている。そしてビルドアップ用の配線導体１０５はビアホール１０９を介してコア用の配線導体１０４におけるランドパターン１０４Ａに接続している。さらに、このビルドアップ用の配線導体１０５のうち、配線基板１１０の上面側における最外層の絶縁層１０２上に被着された一部は、半導体素子搭載部１０３Ａにおいて半導体集積回路素子Ｅの電極端子Ｔに導電バンプＢ１を介してフリップチップ接続により電気的に接続される円形の半導体素子接続パッド１０５Ａを形成しており、これらの半導体素子接続パッド１０５Ａは格子状の並びに複数並んで形成されている。そして、これらの半導体素子接続パッド１０５Ａはその外周部がソルダーレジスト層１０６により覆われているとともに上面の中央部がソルダーレジスト層１０６から露出しており、半導体素子接続パッド１０５Ａの露出部に半導体集積回路素子Ｅの電極端子Ｔが半田や金等から成る導電バンプＢ１を介して電気的に接続される。 In addition, a plurality of via holes 109 are formed in each of the build-up insulating layers 102, and build-up wiring conductors 105 are deposited on the surface of each insulating layer 102 and the inner surfaces of the via holes 109. ing. The build-up wiring conductor 105 is connected to the land pattern 104 </ b> A in the core wiring conductor 104 through the via hole 109. Further, a part of the build-up wiring conductor 105 deposited on the outermost insulating layer 102 on the upper surface side of the wiring substrate 110 is an electrode terminal of the semiconductor integrated circuit element E in the semiconductor element mounting portion 103A. Circular semiconductor element connection pads 105A that are electrically connected to T by flip-chip connection via conductive bumps B1 are formed, and a plurality of these semiconductor element connection pads 105A are formed in a lattice pattern. . These semiconductor element connection pads 105A are covered with the solder resist layer 106 at the outer periphery thereof, and the central part of the upper surface is exposed from the solder resist layer 106. The electrode terminal T of the circuit element E is electrically connected through a conductive bump B1 made of solder, gold or the like.

他方、配線基板１１０の下面側における最外層の絶縁層１０２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１０５Ｂであり、この外部接続パッド１０５Ｂは格子状の並びに複数並んで形成されている。この外部接続パッド１０５Ｂはその外周部がソルダーレジスト層１０６により覆われているとともに、その下面中央部がソルダーレジスト層１０６から露出しており、外部接続パッド１０５Ｂの露出部に、図示しない外部電気回路基板の配線導体が半田ボールＢ２を介して電気的に接続される。なお、ソルダーレジスト層１０６は、最外層の配線導体１０５を保護するとともに、半導体素子接続パッド１０５Ａや外部接続パッド１０５Ｂの露出部を画定する。 On the other hand, a part deposited on the outermost insulating layer 102 on the lower surface side of the wiring board 110 is a circular external connection pad 105B that is electrically connected to the wiring conductor of the external electric circuit board. A plurality of connection pads 105B are formed side by side in a grid pattern. The external connection pad 105B is covered with a solder resist layer 106 at the outer periphery thereof, and the center portion of the lower surface is exposed from the solder resist layer 106. An external electric circuit (not shown) is exposed on the exposed portion of the external connection pad 105B. The wiring conductor of the board is electrically connected via the solder ball B2. The solder resist layer 106 protects the outermost wiring conductor 105 and defines exposed portions of the semiconductor element connection pads 105A and the external connection pads 105B.

このような従来の配線基板１１０の製造方法について図２０〜図２５を基にして説明する。まず、図２０（ａ）に示すように、ガラス−エポキシ樹脂等の電気絶縁材料から成る絶縁板１０１の上下面に銅箔１１１が積層されて成る両面銅張り板１１２を準備する。絶縁板１０１の厚みは例えば５０〜８００μｍ程度であり、銅箔１１１の厚みは例えば２〜１８μｍ程度である。 A method for manufacturing such a conventional wiring board 110 will be described with reference to FIGS. First, as shown in FIG. 20A, a double-sided copper-clad plate 112 in which a copper foil 111 is laminated on the upper and lower surfaces of an insulating plate 101 made of an electrically insulating material such as glass-epoxy resin is prepared. The thickness of the insulating plate 101 is, for example, about 50 to 800 μm, and the thickness of the copper foil 111 is, for example, about 2 to 18 μm.

次に、図２０（ｂ）に示すように、両面銅張り板１１２の上面から下面にかけてスルーホール１０７をドリル加工やレーザ加工により形成する。スルーホール１０７の直径は５０〜３００μｍ程度である。 Next, as shown in FIG. 20B, a through hole 107 is formed by drilling or laser processing from the upper surface to the lower surface of the double-sided copper-clad plate 112. The diameter of the through hole 107 is about 50 to 300 μm.

次に、図２１（ｃ）に示すように、スルーホール１０７の内壁および銅箔１１１の表面の全面にわたり、第１の無電解銅めっき層１１３ａおよび第１の電解銅めっき層１１３ｂを順次被着させて成る第１の導体層１１３を形成する。第１の無電解銅めっき層１１３ａの厚みは０．１〜１．０μｍ程度であり、第１の電解銅めっき層１１３ｂの厚みは５〜３０μｍ程度である。 Next, as shown in FIG. 21 (c), the first electroless copper plating layer 113a and the first electrolytic copper plating layer 113b are sequentially deposited over the entire inner wall of the through hole 107 and the entire surface of the copper foil 111. A first conductor layer 113 is formed. The thickness of the first electroless copper plating layer 113a is about 0.1 to 1.0 μm, and the thickness of the first electrolytic copper plating layer 113b is about 5 to 30 μm.

次に、図２１（ｄ）に示すように、第１の導体層１１３が被着されたスルーホール１０７内に孔埋め樹脂１０８を充填する。 Next, as shown in FIG. 21D, a hole filling resin 108 is filled into the through hole 107 to which the first conductor layer 113 is deposited.

次に、図２２（ｅ）に示すように、孔埋め樹脂１０８の上下端および第１の導体層１１３の表面を、絶縁板１０１の上下面に銅箔１１１の層が残存するように研磨して平坦化する。このとき、絶縁板１０１上に残存する銅箔１１１の層の厚みは２〜８μｍ程度とする。 Next, as shown in FIG. 22 (e), the upper and lower ends of the hole-filling resin 108 and the surface of the first conductor layer 113 are polished so that the copper foil 111 layer remains on the upper and lower surfaces of the insulating plate 101. And flatten. At this time, the thickness of the copper foil 111 remaining on the insulating plate 101 is about 2 to 8 μm.

次に、図２２（ｆ）に示すように、残存した銅箔１１１の層の表面および第１の導体層１１３の端面および孔埋め樹脂１０８の端面の全面にわたり第２の無電解銅めっき層１１４ａおよび第２の電解銅めっき層１１４ｂを順次被着させて成る第２の導体層１１４を形成する。第２の無電解銅めっき層１１４ａの厚みは０．１〜１．０μｍ程度であり、第２の電解銅めっき層１１４ｂの厚みは１０〜３０μｍ程度である。 Next, as shown in FIG. 22 (f), the second electroless copper plating layer 114 a is formed over the entire surface of the remaining copper foil 111, the end surface of the first conductor layer 113, and the end surface of the hole-filling resin 108. And the 2nd conductor layer 114 formed by depositing the 2nd electrolytic copper plating layer 114b in order is formed. The thickness of the second electroless copper plating layer 114a is about 0.1 to 1.0 μm, and the thickness of the second electrolytic copper plating layer 114b is about 10 to 30 μm.

次に、図２３（ｇ）に示すように、第２の導体層１１４におけるスルーホール１０７上およびその周囲に対応する領域を被覆するランド形成用のマスクパターンを含む所定パターンのエッチングレジスト層１１５を第２の導体層１１４の表面に被着形成する。 Next, as shown in FIG. 23G, an etching resist layer 115 having a predetermined pattern including a mask pattern for land formation covering the through hole 107 in the second conductor layer 114 and the region corresponding to the periphery thereof is formed. It is deposited on the surface of the second conductor layer 114.

次に、図２３（ｈ）に示すように、エッチングレジスト層１１５から露出する第２の導体層１１４およびその下の銅箔１１１の層をエッチング除去する。これによりエッチングレジスト層１１５に対応した形状の配線導体１０４が形成される。 Next, as shown in FIG. 23H, the second conductor layer 114 exposed from the etching resist layer 115 and the underlying copper foil 111 layer are removed by etching. As a result, the wiring conductor 104 having a shape corresponding to the etching resist layer 115 is formed.

次に、図２４（ｉ）に示すように、第２の導体層１１４上からエッチングレジスト層１１５を剥離除去する。これにより、スルーホール１０７上を覆うランドパターン１０４Ａを含む所定パターンのコア用の配線導体１０４を有するコア用の絶縁板１０１が形成される。 Next, as shown in FIG. 24I, the etching resist layer 115 is peeled off from the second conductor layer 114. As a result, the core insulating plate 101 having the core wiring conductor 104 having a predetermined pattern including the land pattern 104A covering the through hole 107 is formed.

次に、図２５（ｊ）に示すように、配線導体１０４が形成されたコア用の絶縁板１０１の上下面にビルドアップ用の絶縁層１０２を積層する。絶縁層１０２は、例えばエポキシ樹脂等の熱硬化性樹脂とシリカ等の無機絶縁フィラーを含有する樹脂系電気絶縁材料であり、２０〜５０μｍ程度の厚みである。 Next, as shown in FIG. 25J, build-up insulating layers 102 are laminated on the upper and lower surfaces of the core insulating plate 101 on which the wiring conductors 104 are formed. The insulating layer 102 is a resin-based electrical insulating material containing a thermosetting resin such as an epoxy resin and an inorganic insulating filler such as silica, and has a thickness of about 20 to 50 μm.

次に、図２５（ｋ）に示すように、ビルドアップ用の絶縁層１０２にレーザ加工を施すことによりコア用の配線導体１０４を底面とするビアホール１０９を形成する。 Next, as shown in FIG. 25 (k), a via hole 109 having the core wiring conductor 104 as a bottom surface is formed by laser processing the build-up insulating layer 102.

次に、図２５（ｌ）に示すように、ビアホール１０９内および絶縁層１０２の表面にランドパターン１０４Ａに接続する第３の導体層から成るビルドアップ用の配線導体１０５を形成する。第３の導体層から成る配線導体１０５は無電解めっき層および電解銅めっき層を順次被着させて成り、公知のセミアディティブ法を用いて形成する。 Next, as shown in FIG. 25L, a build-up wiring conductor 105 composed of a third conductor layer connected to the land pattern 104A is formed in the via hole 109 and on the surface of the insulating layer 102. The wiring conductor 105 made of the third conductor layer is formed by sequentially depositing an electroless plating layer and an electrolytic copper plating layer, and is formed using a known semi-additive method.

次に、図２５（ｍ）に示すように、次層の絶縁層１０２および配線導体１０５を必要に応じて所定層数形成し、最後に図２５（ｎ）に示すように、最表層の絶縁層１０２および配線導体１０５上にソルダーレジスト層１０６を被着形成して従来の配線基板１１０が完成する。 Next, as shown in FIG. 25 (m), a predetermined number of layers of insulating layers 102 and wiring conductors 105 are formed as necessary, and finally, as shown in FIG. A solder resist layer 106 is deposited on the layer 102 and the wiring conductor 105 to complete the conventional wiring substrate 110.

なお近時、半導体集積回路素子Ｅは、その高集積化が急激に進み、これを搭載する配線基板にも幅や間隔が２０μｍ以下の高密度な微細配線が要求されるようになってきている。このような高密度な微細配線の要求に答えるために、半導体素子集積回路素子Ｅが接続されるビルドアップ用の配線導体１０５のみならず、コア用の配線導体１０４においてもその幅や間隔を３０μｍ以下の微細なものにする要求が高まっているとともにコア用の絶縁板１０１に形成されたスルーホール１０７の直上にビルドアップ用のビアホール１０９を形成することによる配線の高密度化の要求が高まっている。 In recent years, the semiconductor integrated circuit element E has been rapidly integrated, and a wiring board on which the semiconductor integrated circuit element E is mounted is required to have high-density fine wiring with a width and interval of 20 μm or less. . In order to meet the demand for such high-density fine wiring, not only the build-up wiring conductor 105 to which the semiconductor element integrated circuit element E is connected, but also the core wiring conductor 104 has a width and interval of 30 μm. There is an increasing demand for making the following fine, and there is an increasing demand for increasing the density of wiring by forming a via hole 109 for build-up immediately above the through hole 107 formed in the insulating plate 101 for the core. Yes.

ところが、上述の従来の配線基板１１０においては、コア用の配線導体１０４におけるランドパターン１０４Ａを含む絶縁板１０１上のパターンは、絶縁板１０１上に積層された厚みが２〜１８μｍ程度の銅箔１１１の層の上に厚みが１５〜３０μｍ程度の第２の導体層を被着させた後、その上に形成したエッチングレジスト層１１５から露出する銅箔１１１の層および第２の導体層１１４をエッチング除去して形成することから、エッチングの際に、銅箔１１１の層および第２の導体層１１４がその厚みに応じて横方向にも極めて大きくエッチングされるので、例えば幅や隣接間隔が２０μｍ以下の微細な配線パターンを含むコア用の配線導体１０４を形成することは困難であった。 However, in the above-described conventional wiring substrate 110, the pattern on the insulating plate 101 including the land pattern 104A in the core wiring conductor 104 is a copper foil 111 having a thickness of about 2 to 18 μm laminated on the insulating plate 101. After a second conductor layer having a thickness of about 15 to 30 μm is deposited on this layer, the copper foil 111 layer and the second conductor layer 114 exposed from the etching resist layer 115 formed thereon are etched. Since it is formed by removing, the layer of the copper foil 111 and the second conductor layer 114 are etched extremely greatly in the lateral direction according to the thickness at the time of etching. For example, the width and the adjacent interval are 20 μm or less. It is difficult to form the core wiring conductor 104 including the fine wiring pattern.

特開平１１−２７４７３０号公報JP-A-11-274730

本発明の課題は、半導体素子を搭載する配線基板において、ビルドアップ用の配線導体のみならず、コア用の配線導体においてもその幅や間隔を２０μｍ以下とした高密度な微細配線を有する配線基板の製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a wiring board having a high-density fine wiring whose width and interval are 20 μm or less not only in a build-up wiring conductor but also in a core wiring conductor in a wiring board on which a semiconductor element is mounted. It is in providing the manufacturing method of.

本発明の配線基板の製造方法は、
コア用の絶縁板の上下面に銅箔が積層されて成る両面銅張り板、または複数のコア用の絶縁板が積層されて成る積層板の前記絶縁板間に銅箔から成る内層導体が配設されているとともに上下面に銅箔が積層されて成る多層板を準備する工程と、
前記両面銅張り板または多層板の上面から下面にかけて複数のスルーホールを形成する工程と、
該スルーホール内壁および前記上下面の前記銅箔表面の全面にわたり第１の無電解めっき層および第１の電解めっき層を順次被着させて成る第１の導体層を形成する工程と、
該第１の導体層が被着された前記スルーホール内に孔埋め樹脂を充填する工程と、
該孔埋め樹脂の上下端および前記第１の導体層の表面を、前記上下面に前記銅箔の層が残存するように研磨して平坦化する工程と、
前記上下面に残存する前記銅箔の層をエッチングして該銅箔の層の厚みを減少させる工程と、
該厚みが減少された銅箔の層の表面および前記第１の導体層の端面および前記孔埋め樹脂の表面の全面にわたり第２の無電解めっき層を被着させる工程と、
該第２の無電解めっき層における前記スルーホール上およびその周囲に対応する領域を露出させるランド形成用の開口パターンを含む所定パターンのめっきレジスト層を前記第２の無電解めっき層上に形成する工程と、
前記めっきレジスト層から露出する前記第２の無電解めっき層上に第２の電解めっき層を被着させる工程と、
前記第２の無電解めっき層上から前記めっきレジスト層を剥離除去した後、前記上下面に露出する前記第２の無電解めっき層およびその下の前記銅箔の層をエッチング除去し、残った前記銅箔の層および第２の無電解めっき層および前記第２の電解めっき層から成る第２の導体層により、前記スルーホール上およびその周囲を覆って前記スルーホール内の前記第１の導体層に接続するランドパターンを有するコア用の配線導体を形成する工程と、
該第２の導体層および露出する前記上下面の全面にわたりビルドアップ用の絶縁層を被着させるとともに、該絶縁層に前記ランドパターンの中央部を底面とするビアホールを形成する工程と、
前記ビアホール内および前記絶縁層の表面に前記ランドパターンと接続する所定パターンの第３の導体層から成るビルドアップ用の配線導体を形成する工程と、
を順次行なうことを特徴とするものである。 The manufacturing method of the wiring board of the present invention includes:
Inner layer conductors made of copper foil are arranged between the two-sided copper-clad plates in which copper foils are laminated on the upper and lower surfaces of the core insulating plate or the laminated plates in which a plurality of core insulating plates are laminated. A step of preparing a multilayer board in which copper foil is laminated on the upper and lower surfaces, and
Forming a plurality of through holes from the upper surface to the lower surface of the double-sided copper-clad plate or multilayer plate;
Forming a first conductive layer formed by sequentially depositing a first electroless plating layer and a first electrolytic plating layer over the entire inner surface of the through hole and the upper and lower surfaces of the copper foil;
Filling the through hole with the first conductor layer deposited thereon with a filling resin;
Polishing and flattening the upper and lower ends of the hole-filling resin and the surface of the first conductor layer so that the copper foil layer remains on the upper and lower surfaces;
Etching the copper foil layer remaining on the upper and lower surfaces to reduce the thickness of the copper foil layer;
Depositing a second electroless plating layer over the surface of the copper foil layer with reduced thickness, the end surface of the first conductor layer, and the entire surface of the hole filling resin;
A plating resist layer having a predetermined pattern including an opening pattern for land formation that exposes a region corresponding to the through hole and the periphery thereof in the second electroless plating layer is formed on the second electroless plating layer. Process,
Depositing a second electrolytic plating layer on the second electroless plating layer exposed from the plating resist layer;
After the plating resist layer was peeled and removed from the second electroless plating layer, the second electroless plating layer exposed on the upper and lower surfaces and the copper foil layer thereunder were removed by etching. The first conductor in the through hole covers the periphery of the through hole and the periphery thereof by the second conductor layer comprising the copper foil layer, the second electroless plating layer, and the second electrolytic plating layer. Forming a core wiring conductor having a land pattern connected to the layer;
Forming a build-up insulating layer over the entire surface of the second conductor layer and the exposed upper and lower surfaces, and forming a via hole in the insulating layer with the center of the land pattern as a bottom surface;
Forming a wiring conductor for build-up consisting of a third conductor layer of a predetermined pattern connected to the land pattern in the via hole and on the surface of the insulating layer;
Are sequentially performed.

本発明の配線基板の製造方法によれば、第１の導体層が被着されたスルーホール内に充填した孔埋め樹脂の上下端、およびコア用の絶縁板の上下面または複数のコア用の絶縁板が積層されて成る積層板の上下面の銅箔の層の上に被着させた第１の導体層の表面を前記銅箔の層が残存するように研磨して平坦化した後、銅箔の層をエッチングして銅箔の層の厚みを減少させ、次に、厚みが減少した銅箔の層の表面および第１の導体層の端面および孔埋め樹脂の表面の全面にわたり第２の無電解めっき層を被着させた後、第２の無電解めっき層におけるスルーホール上およびその周囲に対応する領域を露出させるランド形成用の開口パターンを含む所定パターンのめっきレジスト層を第２の無電解めっき層上に形成し、次に、めっきレジスト層から露出する第２の無電解めっき層上に第２の電解めっき層を被着させた後、第２の無電解めっき層上からめっきレジスト層を剥離除去するとともに前記上下面に露出する第２の無電解めっき層およびその下の銅箔の層をエッチング除去することにより、前記上下面に残った銅箔の層と第２の無電解めっき層およびその上の第２の電解めっき層から成る第２の導体層とにより所定パターンの第２の導体層を形成することから、前記上下面およびスルーホール上に微細な配線を高密度で形成することができる。これは、コア用の絶縁板上に露出する第２の無電解めっき層およびその下の銅箔の層をエッチング除去する際、第２の無電解めっき層の厚み分およびその下の薄い銅箔の層の厚み分のみエッチングすればよいので第２の電解めっき層が横方向に大きくエッチングされることがないためである。従って、本発明の配線基板の製造方法によれば、コア用の絶縁板に形成されたスルーホール直上にビルドアップ用のビアホール形成ができ、かつコア用の配線導体においてもその幅や間隔を３０μｍ以下とした高密度な微細配線を含む配線基板の製造方法を提供することができる。 According to the method for manufacturing a wiring board of the present invention, the upper and lower ends of the hole-filling resin filled in the through-hole on which the first conductor layer is deposited, the upper and lower surfaces of the core insulating plate, or a plurality of cores After polishing and planarizing the surface of the first conductor layer deposited on the copper foil layers on the upper and lower surfaces of the laminated plate in which insulating plates are laminated, the copper foil layer remains, The thickness of the copper foil layer is reduced by etching the copper foil layer, and then the second surface is formed over the entire surface of the copper foil layer having the reduced thickness, the end surface of the first conductor layer, and the entire surface of the hole filling resin. After the electroless plating layer is deposited, a predetermined pattern of the plating resist layer including the opening pattern for land formation exposing the region corresponding to the through hole and the periphery thereof in the second electroless plating layer is formed. On the electroless plating layer, and then the plating resist layer After the second electrolytic plating layer is deposited on the exposed second electroless plating layer, the plating resist layer is peeled and removed from the second electroless plating layer, and the second exposed on the upper and lower surfaces. By etching away the electroless plating layer and the underlying copper foil layer, the copper foil layer remaining on the upper and lower surfaces, the second electroless plating layer, and the second electroplating layer thereon are formed. Since the second conductor layer having a predetermined pattern is formed by the two conductor layers, fine wirings can be formed at high density on the upper and lower surfaces and the through hole. This is because when the second electroless plating layer exposed on the insulating plate for the core and the copper foil layer thereunder are removed by etching, the thickness of the second electroless plating layer and the thin copper foil thereunder are removed. This is because the second electrolytic plating layer is not greatly etched in the lateral direction because only the thickness of this layer needs to be etched. Therefore, according to the method for manufacturing a wiring board of the present invention, a via hole for build-up can be formed immediately above the through hole formed in the insulating plate for the core, and the width and interval of the core wiring conductor are 30 μm. It is possible to provide a method for manufacturing a wiring board including the following high-density fine wiring.

図１は、本発明の製造方法により製造される配線基板の例を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing an example of a wiring board manufactured by the manufacturing method of the present invention. （ａ），（ｂ）は、本発明の配線基板の製造方法における一実施形態例を説明するための概略断面図である。(A), (b) is a schematic sectional drawing for demonstrating the example of one Embodiment in the manufacturing method of the wiring board of this invention. （ｃ），（ｄ）は、本発明の配線基板の製造方法における一実施形態例を説明するための概略断面図である。(C), (d) is a schematic sectional drawing for demonstrating the example of one Embodiment in the manufacturing method of the wiring board of this invention. （ｅ），（ｆ）は、本発明の配線基板の製造方法における一実施形態例を説明するための概略断面図である。(E), (f) is a schematic sectional drawing for demonstrating the example of 1 embodiment in the manufacturing method of the wiring board of this invention. （ｇ），（ｈ）は、本発明の配線基板の製造方法における一実施形態例を説明するための概略断面図である。(G), (h) is a schematic sectional drawing for demonstrating the example of 1 embodiment in the manufacturing method of the wiring board of this invention. （ｉ），（ｊ）は、本発明の配線基板の製造方法における一実施形態例を説明するための概略断面図である。(I), (j) is a schematic sectional drawing for demonstrating the example of one Embodiment in the manufacturing method of the wiring board of this invention. （ｋ）は、本発明の配線基板の製造方法における一実施形態例を説明するための概略断面図である。(K) is a schematic sectional drawing for demonstrating one Embodiment in the manufacturing method of the wiring board of this invention. （ｌ）〜（ｐ）は、本発明の配線基板の製造方法における一実施形態例を説明するための概略断面図である。(L)-(p) is a schematic sectional drawing for demonstrating the example of one Embodiment in the manufacturing method of the wiring board of this invention. （ｆ），（ｇ）は、本発明の配線基板の製造方法における他の実施形態の一例を説明するための概略断面図である。(F), (g) is a schematic sectional drawing for demonstrating an example of other embodiment in the manufacturing method of the wiring board of this invention. （ｈ），（ｉ）は、本発明の配線基板の製造方法における他の実施形態の一例を説明するための概略断面図である。(H), (i) is a schematic sectional drawing for demonstrating an example of other embodiment in the manufacturing method of the wiring board of this invention. （ｊ），（ｋ）は、本発明の配線基板の製造方法における他の実施形態の一例を説明するための概略断面図である。(J), (k) is a schematic sectional drawing for demonstrating an example of other embodiment in the manufacturing method of the wiring board of this invention. （ａ），（ｂ）本発明の配線基板の製造方法における他の実施形態例の別の例を説明するための概略断面図である。(A), (b) It is a schematic sectional drawing for demonstrating another example of the other embodiment in the manufacturing method of the wiring board of this invention. （ａ），（ｂ）は、本発明の配線基板の製造方法における他の実施形態のさらに別の例を説明するための概略断面図である。(A), (b) is a schematic sectional drawing for demonstrating another example of other embodiment in the manufacturing method of the wiring board of this invention. （ｃ），（ｄ）は、本発明の配線基板の製造方法における他の実施形態のさらに別の例を説明するための概略断面図である。(C), (d) is a schematic sectional drawing for demonstrating another example of other embodiment in the manufacturing method of the wiring board of this invention. （ｅ），（ｆ）は、本発明の配線基板の製造方法における他の実施形態のさらに別の例を説明するための概略断面図である。(E), (f) is a schematic sectional drawing for demonstrating another example of other embodiment in the manufacturing method of the wiring board of this invention. （ｇ），（ｈ）は、本発明の配線基板の製造方法における他の実施形態のさらに別の例を説明するための概略断面図である。(G), (h) is a schematic sectional drawing for demonstrating another example of other embodiment in the manufacturing method of the wiring board of this invention. （ｉ），（ｊ）は、本発明の配線基板の製造方法における他の実施形態のさらに別の例を説明するための概略断面図である。(I), (j) is a schematic sectional drawing for demonstrating another example of other embodiment in the manufacturing method of the wiring board of this invention. （ｋ），（ｌ）は、本発明の配線基板の製造方法における他の実施形態のさらに別の例を説明するための概略断面図である。(K), (l) is a schematic sectional drawing for demonstrating another example of other embodiment in the manufacturing method of the wiring board of this invention. 図１９は、従来の製造方法により製造される配線基板を示す概略断面図である。FIG. 19 is a schematic cross-sectional view showing a wiring board manufactured by a conventional manufacturing method. （ａ），（ｂ）は、従来の配線基板の製造方法を説明するための概略断面図である。(A), (b) is a schematic sectional drawing for demonstrating the manufacturing method of the conventional wiring board. （ｃ），（ｄ）は、従来の配線基板の製造方法を説明するための概略断面図である。(C), (d) is a schematic sectional drawing for demonstrating the manufacturing method of the conventional wiring board. （ｅ），（ｆ）は、従来の配線基板の製造方法を説明するための概略断面図である。(E), (f) is a schematic sectional drawing for demonstrating the manufacturing method of the conventional wiring board. （ｇ），（ｈ）は、従来の配線基板の製造方法を説明するための概略断面図である。(G), (h) is a schematic sectional drawing for demonstrating the manufacturing method of the conventional wiring board. （ｉ）は、従来の配線基板の製造方法を説明するための概略断面図である。(I) is a schematic sectional drawing for demonstrating the manufacturing method of the conventional wiring board. （ｊ）〜（ｎ）は、従来の配線基板の製造方法を説明するための概略断面図である。(J)-(n) is a schematic sectional drawing for demonstrating the manufacturing method of the conventional wiring board.

以下、本発明にかかる配線基板の製造方法について図面を参照して詳細に説明する。
図１は、本発明にかかる製造方法により製造された配線基板の一実施形態例を示す概略断面図であり、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載する場合を示している。 Hereinafter, a method of manufacturing a wiring board according to the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic cross-sectional view showing an embodiment of a wiring board manufactured by a manufacturing method according to the present invention, in which an area array type semiconductor integrated circuit element as a semiconductor element is mounted by flip-chip connection. Show.

本発明により製造される配線基板１０は、図１に示すように、コア用の絶縁板１の上下面に複数のビルドアップ用の絶縁層２が積層されて成る絶縁基体３の内部および表面にコア用の配線導体４とビルドアップ用の配線導体５とが被着されているとともに、その最表面にソルダーレジスト層６が被着されて成る。また、絶縁基体３の上面中央部には半導体集積回路素子Ｅが搭載される半導体素子搭載部３Ａを有している。 As shown in FIG. 1, a wiring board 10 manufactured according to the present invention is formed on the inside and the surface of an insulating substrate 3 in which a plurality of buildup insulating layers 2 are laminated on the upper and lower surfaces of a core insulating plate 1. The core wiring conductor 4 and the build-up wiring conductor 5 are deposited, and the solder resist layer 6 is deposited on the outermost surface thereof. In addition, a semiconductor element mounting portion 3A on which the semiconductor integrated circuit element E is mounted is provided at the center of the upper surface of the insulating base 3.

コア用の絶縁板１は、厚みが５０〜８００μｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。絶縁板１は、絶縁基体３のコア部材として機能する。 The core insulating plate 1 has a thickness of about 50 to 800 μm, and is made of, for example, an electrically insulating material in which a glass cloth in which glass fiber bundles are woven vertically and horizontally is impregnated with a thermosetting resin such as bismaleimide triazine resin or epoxy resin. Become. The insulating plate 1 functions as a core member of the insulating base 3.

コア用の絶縁板１の上面から下面にかけては直径が５０〜３００μｍの複数のスルーホール７が形成されており、スルーホール７の内面にはコア用の配線導体４が被着されている。さらに、スルーホール７の内部には孔埋め樹脂８が充填されており、この孔埋め樹脂８上を含む絶縁板１の上下面にもコア用の配線導体４が被着されている。なお、コア用の配線導体４の一部は、スルーホール７を覆ってビルドアップ用の配線導体５と接続するためのランドパターン４Ａを形成している。ランドパターン４Ａの直径はスルーホール７の直径よりも７０〜１５０μｍ程度大きい。さらに絶縁板１上下面の配線導体４の一部は幅または間隔が３０μｍ以下の微細なパターンを有している。 A plurality of through holes 7 having a diameter of 50 to 300 μm are formed from the upper surface to the lower surface of the core insulating plate 1, and the core wiring conductor 4 is attached to the inner surface of the through hole 7. Furthermore, the inside of the through hole 7 is filled with a hole filling resin 8, and the core wiring conductor 4 is also attached to the upper and lower surfaces of the insulating plate 1 including the hole filling resin 8. A part of the core wiring conductor 4 forms a land pattern 4 </ b> A for covering the through hole 7 and connecting to the build-up wiring conductor 5. The diameter of the land pattern 4A is about 70 to 150 μm larger than the diameter of the through hole 7. Further, a part of the wiring conductor 4 on the upper and lower surfaces of the insulating plate 1 has a fine pattern with a width or interval of 30 μm or less.

また、ビルドアップ用の絶縁層２は、厚みが２０〜５０μｍ程度であり、それぞれに直径が３５〜１００μｍ程度の複数のビアホール９が形成されており、各絶縁層２の表面およびビアホール９の内面には、ビルドアップ用の配線導体５が被着形成されている。そしてビルドアップ用の配線導体５は、ビアホール９の一部を介してコア用の配線導体４におけるランドパターン４Ａに接続している。さらに、このビルドアップ用の配線導体５のうち、配線基板１０の上面側における最外層の絶縁層２上に被着された一部は、半導体素子搭載部３Ａにおいて半導体集積回路素子Ｅの電極端子Ｔに導電バンプＢ１を介してフリップチップ接続により電気的に接続される円形の半導体素子接続パッド５Ａを形成しており、これらの半導体素子接続パッド５Ａは格子状の並びに複数並んで形成されている。そして、これらの半導体素子接続パッド５Ａはその外周部がソルダーレジスト層６により覆われているとともに上面の中央部がソルダーレジスト層６から露出しており、半導体素子接続パッド５Ａの露出部に半導体集積回路素子Ｅの電極端子Ｔが半田や金等から成る導電バンプＢ１を介して電気的に接続される。 In addition, the build-up insulating layer 2 has a thickness of about 20 to 50 μm, and a plurality of via holes 9 each having a diameter of about 35 to 100 μm are formed on the surface of each insulating layer 2 and the inner surface of the via hole 9. A wiring conductor 5 for build-up is formed on the substrate. The build-up wiring conductor 5 is connected to the land pattern 4 </ b> A in the core wiring conductor 4 through a part of the via hole 9. Further, a part of the build-up wiring conductor 5 deposited on the outermost insulating layer 2 on the upper surface side of the wiring substrate 10 is an electrode terminal of the semiconductor integrated circuit element E in the semiconductor element mounting portion 3A. Circular semiconductor element connection pads 5A that are electrically connected to T by flip-chip connection via conductive bumps B1 are formed, and a plurality of these semiconductor element connection pads 5A are formed in a lattice pattern. . These semiconductor element connection pads 5A are covered with the solder resist layer 6 at the outer periphery thereof, and the central part of the upper surface is exposed from the solder resist layer 6, and the semiconductor integrated pad 5A is integrated with the exposed portion of the semiconductor element connection pad 5A. The electrode terminal T of the circuit element E is electrically connected through a conductive bump B1 made of solder, gold or the like.

他方、配線基板１０の下面側における最外層の絶縁層２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド５Ｂであり、この外部接続パッド５Ｂは格子状の並びに複数並んで形成されている。この外部接続パッド５Ｂはその外周部がソルダーレジスト層６により覆われているとともに、その下面中央部がソルダーレジスト層６から露出しており、外部接続パッド５Ｂの露出部に、図示しない外部電気回路基板の配線導体が半田ボールＢ２を介して電気的に接続される。なお、ソルダーレジスト層６は、最外層の配線導体５を保護するとともに、半導体素子接続パッド５Ａや外部接続パッド５Ｂの露出部を画定する。 On the other hand, a part deposited on the outermost insulating layer 2 on the lower surface side of the wiring board 10 is a circular external connection pad 5B electrically connected to the wiring conductor of the external electric circuit board. A plurality of connection pads 5B are formed in a grid. The external connection pad 5B has an outer peripheral portion covered with a solder resist layer 6 and a lower surface center portion exposed from the solder resist layer 6. An external electric circuit (not shown) is exposed on the exposed portion of the external connection pad 5B. The wiring conductor of the board is electrically connected via the solder ball B2. The solder resist layer 6 protects the outermost wiring conductor 5 and defines exposed portions of the semiconductor element connection pads 5A and the external connection pads 5B.

このような本発明による配線基板１０の製造方法について図２〜図８を基にして説明する。まず、図２（ａ）に示すように、ガラス−エポキシ樹脂やガラス−ビスマレイミドトリアジン樹脂等の電気絶縁材料から成る絶縁板１の上下面に銅箔１１が積層されて成る両面銅張り板１２を準備する。絶縁板１の厚みは例えば５０〜８００μｍ程度であり、銅箔１１の厚みは例えば２〜１８μｍ程度である。また銅箔１１における絶縁板１と密着する面は、十点平均高さＲｚが０．１０〜７．０μｍの粗面となっている。このような両面銅張り板１２はプリント配線基板用途に一般的に販売されているものを用いればよい。なお、銅箔１１が５μｍより厚い場合、研磨やエッチングによりその厚みを５μｍ以下に薄くしておくことが好ましい。このように両面銅張り板１２における上下面の銅箔１１の厚みを５μｍ以下としておくことによって、後述するスルーホール７を形成する工程において、スルーホール７の形成が容易となる。 A method for manufacturing the wiring board 10 according to the present invention will be described with reference to FIGS. First, as shown in FIG. 2A, a double-sided copper-clad plate 12 in which copper foils 11 are laminated on the upper and lower surfaces of an insulating plate 1 made of an electrically insulating material such as glass-epoxy resin or glass-bismaleimide triazine resin. Prepare. The thickness of the insulating plate 1 is, for example, about 50 to 800 μm, and the thickness of the copper foil 11 is, for example, about 2 to 18 μm. The surface of the copper foil 11 that is in close contact with the insulating plate 1 is a rough surface having a ten-point average height Rz of 0.10 to 7.0 μm. As such a double-sided copper-clad board 12, what is generally sold for printed wiring board applications may be used. In addition, when the copper foil 11 is thicker than 5 μm, it is preferable to reduce the thickness to 5 μm or less by polishing or etching. Thus, by setting the thickness of the upper and lower copper foils 11 in the double-sided copper-clad plate 12 to 5 μm or less, the formation of the through-hole 7 is facilitated in the step of forming the through-hole 7 described later.

次に、図２（ｂ）に示すように、両面銅張り板１２の上面から下面にかけてスルーホール７をドリル加工やレーザ加工により形成する。スルーホール７の直径は５０〜３００μｍ程度である。スルーホール７を形成した後、スルーホール７内壁を過マンガン酸カリウムや過マンガン酸ナトリウム等を含む水溶液でデスミア処理することが好ましい。 Next, as shown in FIG. 2B, through holes 7 are formed from the upper surface to the lower surface of the double-sided copper-clad plate 12 by drilling or laser processing. The diameter of the through hole 7 is about 50 to 300 μm. After forming the through hole 7, it is preferable to desmear the inner wall of the through hole 7 with an aqueous solution containing potassium permanganate, sodium permanganate or the like.

次に、図３（ｃ）に示すように、スルーホール７の内壁および銅箔１１の表面の全面にわたり、第１の無電解銅めっき層１３ａおよび第１の電解銅めっき層１３ｂを順次被着させて成る第１の導体層１３を形成する。第１の無電解銅めっき層１３ａの厚みは０．１〜１．０μｍ程度であり、第１の電解銅めっき層１３ｂの厚みは１５〜３０μｍ程度である。これらのめっきを施すためのめっき液としては、公知のめっき液を用いればよい。 Next, as shown in FIG. 3C, the first electroless copper plating layer 13a and the first electrolytic copper plating layer 13b are sequentially deposited over the entire inner wall of the through hole 7 and the entire surface of the copper foil 11. The first conductor layer 13 is formed. The thickness of the 1st electroless copper plating layer 13a is about 0.1-1.0 micrometer, and the thickness of the 1st electrolytic copper plating layer 13b is about 15-30 micrometers. A known plating solution may be used as a plating solution for performing these platings.

次に、図３（ｄ）に示すように、第１の導体層１３が被着されたスルーホール７内に孔埋め樹脂８を充填する。孔埋め樹脂８は、エポキシ樹脂等の熱硬化性樹脂にシリカ等の無機絶縁フィラーを分散させた樹脂系絶縁材料から成り、エポキシ樹脂等の熱硬化性樹脂組成物にシリカ等の無機絶縁フィラーを分散させて成る樹脂ペーストをスルーホール７内に注入するとともに熱硬化させることにより形成される。なお、樹脂ペーストの注入は公知のスクリーン印刷法を用いればよい。 Next, as shown in FIG. 3D, the hole filling resin 8 is filled into the through hole 7 to which the first conductor layer 13 is deposited. The hole-filling resin 8 is made of a resin-based insulating material in which an inorganic insulating filler such as silica is dispersed in a thermosetting resin such as an epoxy resin, and an inorganic insulating filler such as silica is added to a thermosetting resin composition such as an epoxy resin. It is formed by injecting a dispersed resin paste into the through hole 7 and thermosetting it. The resin paste may be injected using a known screen printing method.

次に、図４（ｅ）に示すように、孔埋め樹脂８の上下端および第１の導体層１３および銅箔１１の表面を、絶縁板１の上下面に銅箔１１の層が残存するように研磨して平坦化する。研磨にはロール研磨装置やベルト研磨装置が好適に用いられる。このとき、絶縁板１上に残存する銅箔１１の層の厚みは２〜５μｍ程度とする。なお、研磨する際には露出する第１の導体層１３表面や銅箔１１の層の表面をエッチングすることにより孔埋め樹脂８の端部を第１の導体層１３や銅箔１１の層から突出させておき、しかる後、突出した孔埋め樹脂８を研磨する方法を複数回繰り返すことが好ましい。このような方法を採ることによって、孔埋め樹脂８の上下端および第１の導体層１３および銅箔１１の表面を効率よく研磨することができる。 Next, as shown in FIG. 4E, the upper and lower ends of the hole filling resin 8 and the surfaces of the first conductor layer 13 and the copper foil 11 remain, and the copper foil 11 layer remains on the upper and lower surfaces of the insulating plate 1. So that it is polished and flattened. For polishing, a roll polishing device or a belt polishing device is preferably used. At this time, the thickness of the layer of the copper foil 11 remaining on the insulating plate 1 is about 2 to 5 μm. When polishing, the exposed surface of the first conductor layer 13 or the surface of the copper foil 11 is etched so that the end of the hole-filling resin 8 is removed from the first conductor layer 13 or the copper foil 11 layer. It is preferable that the method of polishing and then polishing the protruding hole filling resin 8 be repeated a plurality of times. By adopting such a method, the upper and lower ends of the hole filling resin 8 and the surfaces of the first conductor layer 13 and the copper foil 11 can be efficiently polished.

次に、図４（ｆ）に示すように、残存した銅箔１１の層をエッチング除去して絶縁板１の上下面を露出させる。銅箔１１のエッチングには塩化第二銅や塩化第二鉄等を含有するエッチング液を用いればよい。このとき、絶縁板１の表面には銅箔１１の粗面に対応した十点平均高さＲｚが０．１０〜７．０μｍの凹凸が残る。この凹凸は後述する第２の導体層１４を形成する際に絶縁板１と第２の導体層１４との間の密着を強固とするアンカーとして機能する。 Next, as shown in FIG. 4F, the upper and lower surfaces of the insulating plate 1 are exposed by removing the remaining layer of the copper foil 11 by etching. An etching solution containing cupric chloride, ferric chloride or the like may be used for etching the copper foil 11. At this time, the surface of the insulating plate 1 remains uneven with a ten-point average height Rz corresponding to the rough surface of the copper foil 11 of 0.10 to 7.0 μm. This unevenness functions as an anchor that strengthens the adhesion between the insulating plate 1 and the second conductor layer 14 when the second conductor layer 14 described later is formed.

次に、図５（ｇ）に示すように、絶縁板１の上下面および第１の導体層１３の端面および孔埋め樹脂８の表面の全面にわたり第２の無電解銅めっき層１４ａを被着させる。第２の無電解銅めっき層１４ａは、その厚みが０．１〜１．０μｍ程度であり、公知の無電解めっき液を用いることにより被着される。 Next, as shown in FIG. 5G, the second electroless copper plating layer 14a is deposited over the entire upper and lower surfaces of the insulating plate 1, the end surface of the first conductor layer 13, and the entire surface of the hole filling resin 8. Let The second electroless copper plating layer 14a has a thickness of about 0.1 to 1.0 μm and is deposited by using a known electroless plating solution.

次に、図５（ｈ）に示すように、第２の無電解銅めっき層１４ａにおけるスルーホール７上およびその周囲に対応する領域を露出させるランドパターン４Ａ形成用の開口パターンを含む所定パターンのめっきレジスト層１５を第２の無電解銅めっき層１４ａの表面に被着形成する。めっきレジスト層１５は感光性樹脂から成るドライフィルムレジストを第２の無電解銅めっき層１４ａ上に貼着するとともに上記所定のパターンに露光および現像することにより形成される。 Next, as shown in FIG. 5 (h), a predetermined pattern including an opening pattern for forming a land pattern 4A that exposes a region corresponding to and around the through hole 7 in the second electroless copper plating layer 14a. A plating resist layer 15 is deposited on the surface of the second electroless copper plating layer 14a. The plating resist layer 15 is formed by adhering a dry film resist made of a photosensitive resin onto the second electroless copper plating layer 14a and exposing and developing the predetermined pattern.

次に、図６（ｉ）に示すように、めっきレジスト層１５から露出する第２の無電解銅めっき層１４ａ上に第２の電解銅めっき層１４ｂを被着させる。第２の電解銅めっき層１４ｂは、厚みが１５〜３０μｍ程度であり、公知の電解めっき液を用いることにより被着される。 Next, as shown in FIG. 6 (i), the second electrolytic copper plating layer 14 b is deposited on the second electroless copper plating layer 14 a exposed from the plating resist layer 15. The second electrolytic copper plating layer 14b has a thickness of about 15 to 30 μm and is deposited by using a known electrolytic plating solution.

次に、図６（ｊ）に示すように、第２の無電解銅めっき層１４ａ上からめっきレジスト層１５を剥離除去する。めっきレジスト層１５の剥離にはアルカリ系の剥離液を用いればよい。 Next, as shown in FIG. 6 (j), the plating resist layer 15 is peeled off from the second electroless copper plating layer 14a. An alkaline stripping solution may be used for stripping the plating resist layer 15.

次に、図７（ｋ）に示すように、絶縁板１上に露出する第２の無電解銅めっき層１４aをエッチング除去し、残った第２の無電解銅めっき層１４ａおよび第２の電解銅めっき層１４ｂから成る第２の導体層１４により、スルーホール７上およびその周囲を覆ってスルーホール７内の第１の導体層１３に接続するランドパターン４Ａ有するコア用の配線導体４を形成する。このような絶縁板１の上下面における第２の導体層１４を用いた配線導体４の形成方法は、いわゆるセミアディティブ法と呼ばれる方法であり、配線導体４を形成するためのエッチングの際に第２の無電解銅めっき層１４ａの厚み分だけエッチングすればよいので第２の電解銅めっき層１４ｂが横方向に大きくエッチングされることがない。したがって、コア用の絶縁板１上に残った第２の無電解銅めっき層１４ａおよびその上の第２の電解銅めっき層１４ｂから成る第２の導体層１４によりコア用の絶縁板１の上下面に微細なコア用の配線導体４を高密度で形成することができる。そしてこれにより、ビルドアップ用の配線導体５と接続するためのランドパターン４Ａをスルーホール７上に形成してスルーホール７内の配線導体４とこれに接続されるビルドアップ用の配線導体５とをランドパターン４Ａを介して最短で接続することができるとともにコア用の配線導体４における配線の幅や間隔を３０μｍ以下とした高密度な微細配線を有する配線基板１０を提供することができる。なお、無電解銅めっき層１４ａの厚みが０．１μｍ未満であると、その無電解銅めっき層１４ａの表面に第２の電解銅めっき層１４ｂを良好に被着させることが困難となり、１．０μｍを超えると、第２の無電解銅めっき層１４ａの露出部をエッチング除去する際に第２の電解銅めっき層１４ｂが横方向にエッチングされる量が多くなり、特に幅や間隔が２０μｍ以下の微細配線を良好に形成することが困難となる傾向にある。したがって、第２の無電解銅めっき層１４ａの厚みは、０．１〜１．０μｍの厚みが好ましい。なお、エッチングには過酸化水素および過硫酸ナトリウム等を含有する公知のエッチング液を用いればよい。 Next, as shown in FIG. 7 (k), the second electroless copper plating layer 14a exposed on the insulating plate 1 is removed by etching, and the remaining second electroless copper plating layer 14a and second electrolysis are removed. A core wiring conductor 4 having a land pattern 4A connected to the first conductor layer 13 in the through hole 7 is formed by covering the periphery of the through hole 7 and its periphery with the second conductor layer 14 made of the copper plating layer 14b. To do. Such a method of forming the wiring conductor 4 using the second conductor layer 14 on the upper and lower surfaces of the insulating plate 1 is a so-called semi-additive method, and the first method is used in the etching for forming the wiring conductor 4. The second electrolytic copper plating layer 14b is not greatly etched in the lateral direction because it is only necessary to etch the thickness of the second electroless copper plating layer 14a. Accordingly, the second conductor layer 14 composed of the second electroless copper plating layer 14a remaining on the core insulating plate 1 and the second electrolytic copper plating layer 14b thereon is provided on the core insulating plate 1. Fine core wiring conductors 4 can be formed on the lower surface at high density. As a result, a land pattern 4A for connection to the build-up wiring conductor 5 is formed on the through-hole 7, so that the wiring conductor 4 in the through-hole 7 and the build-up wiring conductor 5 connected thereto are provided. Can be connected through the land pattern 4A in the shortest distance, and the wiring board 10 having high-density fine wiring in which the width and interval of the wiring in the core wiring conductor 4 are 30 μm or less can be provided. When the thickness of the electroless copper plating layer 14a is less than 0.1 μm, it is difficult to satisfactorily deposit the second electrolytic copper plating layer 14b on the surface of the electroless copper plating layer 14a. When the thickness exceeds 0 μm, the amount of the second electrolytic copper plating layer 14b etched in the lateral direction when the exposed portion of the second electroless copper plating layer 14a is removed by etching increases. In particular, the width and interval are 20 μm or less. There is a tendency that it is difficult to form fine wirings in a good manner. Therefore, the thickness of the second electroless copper plating layer 14a is preferably 0.1 to 1.0 μm. Note that a known etching solution containing hydrogen peroxide, sodium persulfate, or the like may be used for etching.

次に、図８（ｌ）に示すように、配線導体４が形成されたコア用の絶縁板１の上下面にビルドアップ用の絶縁層２を積層する。絶縁層２は、例えばエポキシ樹脂等の熱硬化性樹脂とシリカ等の無機絶縁フィラーを含有する樹脂系電気絶縁材料であり、２０〜５０μｍ程度の厚みである。このような絶縁層２は、例えばエポキシ樹脂等の熱硬化性樹脂組成物およびシリカ等の無機絶縁フィラーを含有する未硬化の樹脂シートを、配線導体４が形成されたコア用の絶縁板１の上下面に貼着するとともに熱硬化させることにより形成される。なお、絶縁層２はガラスクロスを含有していてもよい。 Next, as shown in FIG. 8L, build-up insulating layers 2 are laminated on the upper and lower surfaces of the core insulating plate 1 on which the wiring conductors 4 are formed. The insulating layer 2 is a resin-based electrical insulating material containing a thermosetting resin such as an epoxy resin and an inorganic insulating filler such as silica, and has a thickness of about 20 to 50 μm. Such an insulating layer 2 is made of, for example, an uncured resin sheet containing a thermosetting resin composition such as an epoxy resin and an inorganic insulating filler such as silica, as a core insulating plate 1 on which a wiring conductor 4 is formed. It is formed by sticking to the upper and lower surfaces and thermosetting. The insulating layer 2 may contain glass cloth.

次に、図８（ｍ）に示すように、ビルドアップ用の絶縁層２にレーザ加工を施すことによりコア用の配線導体４を底面とするビアホール９を形成する。ビアホール９の直径は３５〜１００μｍ程度である。ビアホール９のいくつかはスルーホール７上のランドパターン４Ａの中央部を底面としている。 Next, as shown in FIG. 8 (m), the via hole 9 having the core wiring conductor 4 as the bottom surface is formed by laser processing the build-up insulating layer 2. The diameter of the via hole 9 is about 35 to 100 μm. Some of the via holes 9 have the center portion of the land pattern 4A on the through hole 7 as a bottom surface.

次に、図８（ｎ）に示すように、ビアホール９内および絶縁層２の表面にランドパターン４Ａに接続する第３の導体層１６から成るビルドアップ用の配線導体５を形成する。第３の導体層１６から成る配線導体５は、厚みが０．１〜１．０μｍ程度の無電解銅めっき層および厚みが１０〜２０μｍ程度の電解銅めっき層を順次被着させて成り、公知のセミアディティブ法を用いて形成すればよい。 Next, as shown in FIG. 8 (n), the build-up wiring conductor 5 composed of the third conductor layer 16 connected to the land pattern 4A is formed in the via hole 9 and on the surface of the insulating layer 2. The wiring conductor 5 composed of the third conductor layer 16 is formed by sequentially depositing an electroless copper plating layer having a thickness of about 0.1 to 1.0 μm and an electrolytic copper plating layer having a thickness of about 10 to 20 μm. The semi-additive method may be used.

次に、図８（ｏ）に示すように、次層の絶縁層２および配線導体５を必要に応じて所定層数形成し、最後に図８（ｐ）に示すように、最表層の絶縁層２および配線導体５上にソルダーレジスト層６を被着形成して本発明による配線基板１０が完成する。なお、ソルダーレジスト層６は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂とシリカ等の無機絶縁フィラーとを含有する樹脂系電気絶縁材料であり、１０〜２５μｍ程度の厚みである。このようなソルダーレジスト層６は、例えばアクリル変性エポキシ樹脂等の熱硬化性樹脂組成物およびシリカ等の無機絶縁フィラーを含有する未硬化の感光性樹脂シートまたは樹脂ペーストを、最表層の絶縁層２および配線導体５上に被着させるとともに所定のパターンに露光および現像した後、熱硬化させることにより形成される。 Next, as shown in FIG. 8 (o), a predetermined number of insulating layers 2 and wiring conductors 5 are formed as necessary. Finally, as shown in FIG. A solder resist layer 6 is deposited on the layer 2 and the wiring conductor 5 to complete the wiring substrate 10 according to the present invention. The solder resist layer 6 is a resin-based electrical insulating material containing a photosensitive thermosetting resin such as an acrylic-modified epoxy resin and an inorganic insulating filler such as silica, and has a thickness of about 10 to 25 μm. . Such a solder resist layer 6 is composed of, for example, an uncured photosensitive resin sheet or resin paste containing a thermosetting resin composition such as an acrylic-modified epoxy resin and an inorganic insulating filler such as silica, and the outermost insulating layer 2. In addition, it is formed by depositing on the wiring conductor 5 and exposing and developing to a predetermined pattern, followed by thermosetting.

かくして、本発明の配線基板の製造方法によれば、コア用の配線導体４における配線の幅や間隔を２０μｍ以下とした高密度な微細配線を有する配線基板１０を提供することができる。なお、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば、種々の変更は可能であり、例えば上述した実施形態例においては、絶縁板1の上下面に銅箔１１の層が残存するように孔埋め樹脂８の上下端および第１の導体層１３の表面を研磨して平坦化した後、絶縁板１の上下面に残存した銅箔１１の層を除去して絶縁板１の上下面を露出させ、しかる後、その上に第２の無電解銅めっき層１４ａを全面にわたり被着させるとともにその上に所定パターンの第２の電解銅めっき層１４ｂを被着させ、最後に絶縁板１上に露出する第２の無電解銅めっき層１４ａをエッチング除去することにより、絶縁板１および孔埋め樹脂８の上にコア用の配線導体４を形成したが、上述の実施形態例において図２（ａ）〜図４（ｅ）を基に説明した工程を経て絶縁板1の上下面に銅箔１１の層が残存するように孔埋め樹脂８の上下端および第１の導体層１３の表面を研磨して平坦化した後、図９（ｆ）に示すように、絶縁板１の上下面に残存した銅箔１１の層を完全にエッチング除去することなく、１．０〜２．０μｍの厚みで残るようエッチングにより厚みを減少させ、しかる後、図９（ｇ）に示すように、銅箔１１の表面および第１の導体層１３の端面および孔埋め樹脂８の表面の全面にわたり第２の無電解銅めっき層１４ａを０．１〜１．０μｍの厚みに被着させ、次に図１０（ｈ）に示すように、第２の無電解銅めっき層１４ａの表面に所定パターンのめっきレジスト層１５を被着形成するとともに、図１０（ｉ）に示すように、めっきレジスト層１５から露出する第２の無電解銅めっき層１４ａ上に第２の電解銅めっき層１４ｂを被着させ、次に図１１（ｊ）に示すように、第２の無電解銅めっき層１４ａ上からめっきレジスト層１５を剥離除去した後、図１１（ｋ）に示すように、絶縁板１上に露出する第２の無電解銅めっき層１４aおよびその下の銅箔１１の層をエッチング除去することによってコア用の配線導体４を形成しても良い。 Thus, according to the method for manufacturing a wiring board of the present invention, it is possible to provide the wiring board 10 having high-density fine wiring in which the width and interval of the wiring in the core wiring conductor 4 are 20 μm or less. The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention. For example, in the above-described embodiment, the insulating plate 1 The upper and lower ends of the hole filling resin 8 and the surface of the first conductor layer 13 are polished and planarized so that the copper foil 11 layer remains on the upper and lower surfaces, and then the copper foil 11 remaining on the upper and lower surfaces of the insulating plate 1. Then, the upper and lower surfaces of the insulating plate 1 are exposed, and then a second electroless copper plating layer 14a is deposited on the entire surface of the insulating plate 1 and a second pattern of the second electrolytic copper plating is formed thereon. The layer 14b is deposited, and finally the second electroless copper plating layer 14a exposed on the insulating plate 1 is removed by etching, whereby the core wiring conductor 4 is formed on the insulating plate 1 and the hole-filling resin 8. As shown in FIG. 2 (a) in the above embodiment example. The upper and lower ends of the hole-filling resin 8 and the surface of the first conductor layer 13 are polished so that the copper foil 11 layer remains on the upper and lower surfaces of the insulating plate 1 through the steps described with reference to FIG. 9F, the copper foil 11 layer remaining on the upper and lower surfaces of the insulating plate 1 remains in a thickness of 1.0 to 2.0 μm without being completely removed by etching. The thickness is reduced by such etching, and then, as shown in FIG. 9 (g), the second electroless process is performed over the entire surface of the copper foil 11, the end surface of the first conductor layer 13, and the surface of the hole filling resin 8. A copper plating layer 14a is deposited to a thickness of 0.1 to 1.0 μm, and then, as shown in FIG. 10 (h), a plating resist layer 15 having a predetermined pattern is formed on the surface of the second electroless copper plating layer 14a. And plating resist layer 15 as shown in FIG. 10 (i). Then, a second electrolytic copper plating layer 14b is deposited on the second electroless copper plating layer 14a exposed from the second electroless copper plating layer 14a. Then, as shown in FIG. After the plating resist layer 15 is peeled and removed, as shown in FIG. 11 (k), the second electroless copper plating layer 14a exposed on the insulating plate 1 and the underlying copper foil 11 are removed by etching. The wiring conductor 4 for the core may be formed by

この場合、厚みが減少された銅箔１１の層と第２の無電解銅めっき層１４ａとの厚み分だけエッチングすればよいので第２の電解銅めっき層１４ｂが横方向に大きくエッチングされることがない。したがって、コア用の絶縁板１上に残った厚みの薄い銅箔１１の層および第２の無電解銅めっき層１４ａおよびその上の第２の電解銅めっき層１４ｂから成る第２の導体層１４によりコア用の絶縁板１の表面およびスルーホール７上に微細なコア用の配線導体４を高密度で形成することができる。そしてこれにより、コア用の絶縁板１に形成されたスルーホール７直上にビルドアップ用のビアホール９形成ができ、かつコア用の配線導体４においてもその幅や間隔を３０μｍ以下とした高密度な微細配線を含む配線基板の製造方法を提供することができる。なお、厚みが減少された銅箔１１の層と無電解銅めっき層１４ａとの合計厚みが１μｍ未満であると、絶縁基板１の樹脂と銅箔１１の層との密着強度が低下することになり、２μｍを超えると、厚みが減少された銅箔１１の層および第２の無電解銅めっき層１４ａの露出部をエッチング除去する際に第２の電解銅めっき層１４ｂが横方向にエッチングされる量が多くなり、幅や間隔が３０μｍ以下の微細配線を良好に形成することが困難となる傾向にある。したがって、厚みが減少された銅箔１１の層と第２の無電解銅めっき層１４ａとの合計厚みは、１〜２μｍの厚みが好ましい。またこの場合、銅箔１１の絶縁板１と接する面は十点平均粗さＲｚが０．０２〜３．０μｍの範囲であることが好ましい。 In this case, the second electrolytic copper plating layer 14b is greatly etched in the lateral direction because it is only necessary to etch the thickness of the reduced thickness of the copper foil 11 and the second electroless copper plating layer 14a. There is no. Therefore, the second conductor layer 14 composed of the thin copper foil 11 layer remaining on the core insulating plate 1, the second electroless copper plating layer 14a, and the second electrolytic copper plating layer 14b thereon. Thus, fine core wiring conductors 4 can be formed on the surface of the core insulating plate 1 and the through holes 7 at a high density. As a result, a via hole 9 for buildup can be formed immediately above the through hole 7 formed in the insulating plate 1 for the core, and the wiring conductor 4 for the core also has a high density of 30 μm or less. A method of manufacturing a wiring board including fine wiring can be provided. In addition, when the total thickness of the copper foil 11 layer and the electroless copper plating layer 14a having a reduced thickness is less than 1 μm, the adhesion strength between the resin of the insulating substrate 1 and the copper foil 11 layer is reduced. When the thickness exceeds 2 μm, the second electrolytic copper plating layer 14b is etched in the lateral direction when the copper foil 11 having a reduced thickness and the exposed portion of the second electroless copper plating layer 14a are removed by etching. Therefore, it tends to be difficult to satisfactorily form fine wiring having a width and interval of 30 μm or less. Therefore, the total thickness of the copper foil 11 having a reduced thickness and the second electroless copper plating layer 14a is preferably 1 to 2 μm. In this case, the surface of the copper foil 11 in contact with the insulating plate 1 preferably has a ten-point average roughness Rz in the range of 0.02 to 3.0 μm.

さらに、上述の実施形態例では、コア用の基板として絶縁板１の上下面に銅箔１１が被着された両面銅張り板１２を用いたが、図１２（ａ）に概略断面図で示すように、複数のコア用の絶縁板１が積層されて成る積層板における絶縁板１の間に銅箔から成る内層導体２１が積層されるとともにその上下面に銅箔１１が積層されて成る多層板２２をコア用の基板として用い、上述の実施の形態例と同様の製造方法を用いて図１２（ｂ）に示すようなコア用の内層導体２１を有する配線基板３０を形成しても良い。 Furthermore, in the above-described embodiment, the double-sided copper-clad plate 12 having the copper foil 11 deposited on the upper and lower surfaces of the insulating plate 1 is used as a core substrate. FIG. 12A shows a schematic cross-sectional view. In this way, an inner layer conductor 21 made of copper foil is laminated between the insulating plates 1 in a laminated plate in which a plurality of core insulating plates 1 are laminated, and a copper foil 11 is laminated on the upper and lower surfaces thereof. Using the board 22 as a core substrate, the wiring substrate 30 having the core inner conductor 21 as shown in FIG. 12B may be formed using the same manufacturing method as in the above-described embodiment. .

さらにまた、上述の実施形態例では、コア用の基板としてガラス−エポキシ樹脂やガラス−ビスマレイミドトリアジン樹脂等の電気絶縁材料から成る絶縁板１の上下面に銅箔１１が直接被着された両面銅張り板１２を用いたが、図１３（ａ）に示すように、ガラス−エポキシ樹脂やガラス−ビスマレイミドトリアジン樹脂等の電気絶縁材料から成る絶縁板１の上下面に表面が粗化可能なプライマー樹脂層Ｐを介して銅箔１１が被着されたプライマー樹脂層付き両面銅張り板３２をコア用の出発材料として用いてもよい。なお、プライマー樹脂層Ｐは、エポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含有するとともに、表面を過マンガン酸カリウムや過マンガン酸ナトリウムを含む水溶液等の粗化液により算術平均粗さＲａで１００〜６００ｎｍに粗化可能な樹脂を用いる。このような樹脂には、粗化液による処理の際に樹脂表面から突出したり脱落したりすることによりプライマー樹脂層Ｐの表面に粗化面を形成する微細なフィラーや、粗化液により優先的に溶解されることによりプライマー樹脂層Ｐの表面に粗化面を形成する微細な樹脂相が分散されている。また、銅箔１１としては、プライマー樹脂層Ｐと接する面の表面粗さが算術平均粗さＲａで５００ｎｍ以下、特には３００ｎｍ以下のものを用いる。この場合、銅箔１１のプライマー樹脂層Ｐと接する面の表面粗さが５００ｎｍを超えると、後述するようにプライマー樹脂層Ｐの表面から銅箔１１の層をエッチング除去した後のプライマー樹脂層Ｐ表面の算術平均粗さＲａが６００ｎｍを超える粗い面となる危険性が高くなるので、そのプライマー樹脂層Ｐの表面に微細な配線導体４を形成することが困難となる傾向にある。 Furthermore, in the above-described embodiment, both surfaces in which copper foils 11 are directly attached to the upper and lower surfaces of the insulating plate 1 made of an electrically insulating material such as glass-epoxy resin or glass-bismaleimide triazine resin as a core substrate. Although the copper-clad plate 12 is used, as shown in FIG. 13A, the surface can be roughened on the upper and lower surfaces of the insulating plate 1 made of an electric insulating material such as glass-epoxy resin or glass-bismaleimide triazine resin. A double-sided copper-clad plate 32 with a primer resin layer to which the copper foil 11 is attached via the primer resin layer P may be used as a starting material for the core. The primer resin layer P contains a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin, and the arithmetic average roughness of the surface with a roughening solution such as an aqueous solution containing potassium permanganate or sodium permanganate. A resin that can be roughened with Ra to 100 to 600 nm is used. For such resins, a fine filler that forms a roughened surface on the surface of the primer resin layer P by protruding or dropping from the surface of the resin during the treatment with the roughening liquid, or a roughening liquid is preferred. A fine resin phase that forms a roughened surface on the surface of the primer resin layer P is dispersed by being dissolved in the primer resin layer P. Moreover, as the copper foil 11, the surface roughness of the surface in contact with the primer resin layer P is 500 nm or less, particularly 300 nm or less in terms of arithmetic average roughness Ra. In this case, when the surface roughness of the surface of the copper foil 11 in contact with the primer resin layer P exceeds 500 nm, the primer resin layer P after the copper foil 11 is removed from the surface of the primer resin layer P by etching as described later. Since the risk that the arithmetic average roughness Ra of the surface becomes a rough surface exceeding 600 nm increases, it tends to be difficult to form the fine wiring conductor 4 on the surface of the primer resin layer P.

このようなプライマー樹脂層付き両面銅張り板３２を用いて配線基板を製造する場合、まず、図１３（ｂ）に示すように、両面銅張り板３２の上面から下面にかけてスルーホール７を上述の実施形態例と同様にして形成する。 When a wiring board is manufactured using such a double-sided copper-clad plate 32 with a primer resin layer, first, as shown in FIG. 13B, the through-hole 7 is formed from the upper surface to the lower surface of the double-sided copper-clad plate 32 as described above. It is formed in the same manner as the embodiment.

次に、図１４（ｃ）に示すように、スルーホール７の内壁および銅箔１１の表面の全面にわたり、第１の無電解銅めっき層１３ａおよび第１の電解銅めっき層１３ｂを順次被着させて成る第１の導体層１３を上述の実施形態例と同様にして形成する。 Next, as shown in FIG. 14 (c), the first electroless copper plating layer 13 a and the first electrolytic copper plating layer 13 b are sequentially applied over the entire inner wall of the through hole 7 and the entire surface of the copper foil 11. The first conductor layer 13 thus formed is formed in the same manner as in the above embodiment.

次に、図１４（ｄ）に示すように、第１の導体層１３が被着されたスルーホール７内に孔埋め樹脂８を上述の実施形態例と同様にして充填する。 Next, as shown in FIG. 14D, the filling resin 8 is filled in the through hole 7 to which the first conductor layer 13 is deposited in the same manner as in the above-described embodiment.

次に、図１５（ｅ）に示すように、孔埋め樹脂８の上下端および第１の導体層１３および銅箔１１の表面を、プライマー樹脂層Ｐ上に銅箔１１の層が残存するように上述の実施形態例と同様にして研磨して平坦化する。 Next, as shown in FIG. 15 (e), the upper and lower ends of the hole-filling resin 8 and the surfaces of the first conductor layer 13 and the copper foil 11 are left so that the layer of the copper foil 11 remains on the primer resin layer P. Then, the surface is polished and flattened in the same manner as in the above embodiment.

次に、図１５（ｆ）に示すように、残存した銅箔１１の層を上述の実施形態例と同様にしてエッチング除去してプライマー樹脂層Ｐの表面を露出させる。このとき、プライマー樹脂層Ｐの表面は銅箔１１の表面に対応した算術平均粗さＲａが５００ｎｍ以下の平滑な面となる。 Next, as shown in FIG. 15 (f), the remaining copper foil 11 layer is removed by etching in the same manner as in the above-described embodiment to expose the surface of the primer resin layer P. At this time, the surface of the primer resin layer P is a smooth surface having an arithmetic average roughness Ra corresponding to the surface of the copper foil 11 of 500 nm or less.

次に、図１６（ｇ）に示すように、露出したプライマー樹脂層Ｐの表面をその算術平均粗さＲａが１００〜６００ｎｍの微小な凹凸を有するように粗化する。粗化には過マンガン酸カリウムや過マンガン酸ナトリウムを含有する水溶液等の粗化液を用いればよい。この微小な凹凸は後述する第２の導体層１４を形成する際にプライマー樹脂層Ｐと第２の導体層１４との間の密着を強固とするアンカーとして機能する。また、プライマー樹脂層Ｐの表面を算術平均粗さＲａが１００〜６００ｎｍの微小な凹凸を有するように粗化することによりプライマー樹脂層Ｐ上に微細な配線導体４を良好に形成することが可能となる。なお、プライマー樹脂層Ｐにおける粗化後の表面粗さが算術平均粗さＲａで１００ｎｍ未満であると、プライマー樹脂層Ｐと第２の導体層１４とを強固に密着させることが困難となる傾向にあり、６００ｎｍを超えると、プライマー樹脂層Ｐの上に微細な配線導体４を良好に形成することが困難となる傾向にある。したがって、プライマー樹脂層Ｐにおける粗化後の表面粗さは、算術平均粗さＲａで１００〜６００ｎｍの範囲であることが好ましい。 Next, as shown in FIG. 16G, the exposed surface of the primer resin layer P is roughened so that the arithmetic average roughness Ra has minute irregularities of 100 to 600 nm. For the roughening, a roughening solution such as an aqueous solution containing potassium permanganate or sodium permanganate may be used. This minute unevenness functions as an anchor that strengthens the adhesion between the primer resin layer P and the second conductor layer 14 when the second conductor layer 14 described later is formed. Further, it is possible to satisfactorily form fine wiring conductors 4 on the primer resin layer P by roughening the surface of the primer resin layer P so that the arithmetic average roughness Ra has minute irregularities of 100 to 600 nm. It becomes. In addition, when the surface roughness after roughening in the primer resin layer P is less than 100 nm in terms of arithmetic average roughness Ra, it tends to be difficult to firmly adhere the primer resin layer P and the second conductor layer 14. If it exceeds 600 nm, it tends to be difficult to satisfactorily form the fine wiring conductor 4 on the primer resin layer P. Therefore, the surface roughness after roughening in the primer resin layer P is preferably in the range of 100 to 600 nm in terms of arithmetic average roughness Ra.

次に、図１６（ｈ）に示すように、プライマー樹脂層Ｐの表面および第１の導体層１３の端面および孔埋め樹脂８の表面の全面にわたり第２の無電解銅めっき層１４ａを上述の実施形態例と同様にして被着させる。第２の無電解銅めっき層１４ａは、その厚みが０．１〜１．０μｍ程度である。このとき、第２の無電解銅めっき層１４ａが被着しているプライマー樹脂層Ｐの表面の算術平均粗さＲａが１００〜６００ｎｍと微細な凹凸を有する粗化面となっているので、第２の無電解銅めっき層１４ａとプライマー樹脂層Ｐとが前記微細な凹凸をアンカーとして強固に密着するとともに第２の無電解銅めっき層１４ａの表面もその表面の算術平均粗さＲａが１００〜６００ｎｍと微細な凹凸を有した面となる。 Next, as shown in FIG. 16 (h), the second electroless copper plating layer 14 a is formed on the surface of the primer resin layer P, the end surface of the first conductor layer 13, and the entire surface of the hole-filling resin 8. It is applied in the same manner as in the embodiment. The second electroless copper plating layer 14a has a thickness of about 0.1 to 1.0 μm. At this time, since the arithmetic average roughness Ra of the surface of the primer resin layer P to which the second electroless copper plating layer 14a is applied is 100 to 600 nm, it is a roughened surface having fine irregularities. The electroless copper plating layer 14a and the primer resin layer P are firmly adhered with the fine irregularities as anchors, and the surface of the second electroless copper plating layer 14a has an arithmetic average roughness Ra of 100 to 100. The surface has fine irregularities of 600 nm.

次に、図１７（ｉ）に示すように、第２の無電解銅めっき層１４ａにおけるスルーホール７上およびその周囲に対応する領域を露出させるランドパターン４Ａ形成用の開口パターンを含む所定パターンのめっきレジスト層１５を上述の実施形態例と同様にして第２の無電解銅めっき層１４ａの表面に被着形成する。このとき、第２の無電解銅めっき層１４ａの表面は、上述したように算術平均粗さＲａが１００〜６００ｎｍと微細な凹凸を有した面となっていることから、めっきレジスト層１５と無電解銅めっき層１４ａとが隙間なく良好に密着することができる。 Next, as shown in FIG. 17 (i), a predetermined pattern including an opening pattern for forming a land pattern 4A that exposes a region corresponding to and around the through hole 7 in the second electroless copper plating layer 14a. The plating resist layer 15 is deposited on the surface of the second electroless copper plating layer 14a in the same manner as in the above embodiment. At this time, the surface of the second electroless copper plating layer 14a is a surface having a fine asperity with an arithmetic average roughness Ra of 100 to 600 nm as described above. The electrolytic copper plating layer 14a can be in good contact with no gap.

次に、図１７（ｊ）に示すように、めっきレジスト層１５から露出する第２の無電解銅めっき層１４ａ上に第２の電解銅めっき層１４ｂを上述の実施形態例と同様にして被着させる。このとき、上述したようにめっきレジスト層１５と無電解銅めっき層１４ａとが隙間なく良好に密着していることから、電解銅めっき層１４ｂがめっきレジスト層１５の下に潜り込むことなく、めっきレジスト層１５の開口パターンに対応した正確なパターンに被着される。 Next, as shown in FIG. 17 (j), the second electrolytic copper plating layer 14b is coated on the second electroless copper plating layer 14a exposed from the plating resist layer 15 in the same manner as the above-described embodiment. Put on. At this time, as described above, since the plating resist layer 15 and the electroless copper plating layer 14a are in good contact with each other without any gap, the electrolytic copper plating layer 14b does not sink under the plating resist layer 15, and thus the plating resist A precise pattern corresponding to the opening pattern of layer 15 is applied.

次に、図１８（ｋ）に示すように、第２の無電解銅めっき層１４ａ上からめっきレジスト層１５を上述の実施形態例と同様にして剥離除去した後、図１８（ｌ）に示すように、プライマー樹脂層Ｐ上に露出する第２の無電解銅めっき層１４ａを上述の実施形態例と同様してエッチング除去し、残った第２の無電解銅めっき層１４ａおよび第２の電解銅めっき層１４ｂから成る第２の導体層１４により、スルーホール７上およびその周囲を覆ってスルーホール７内の第１の導体層１３に接続するランドパターン４Ａ有するコア用の配線導体４を形成する。そしてこれにより、コア用の絶縁板１に形成されたスルーホール７直上にビルドアップ用のビアホール９形成ができ、かつコア用の配線導体４においてもその幅や間隔を３０μｍ以下とした高密度な微細配線を含む配線基板の製造方法を提供することができる。このとき、電解銅めっき層１４ｂは、めっきレジスト層１５の下に潜り込むことなく、めっきレジスト層１５の開口パターンに対応した正確なパターンに被着されていることから、プライマー樹脂層Ｐ上に露出する第２の無電解銅めっき層１４ａをエッチング除去することにより、コア用の配線導体４における配線の幅や間隔を３０μｍ以下（特に２０μｍ以下）とした高密度な微細配線を有する配線基板をさらに確実に提供することができる。また、このようなプライマー樹脂層Ｐを図１２（ａ）に示す多層板２２における銅箔１１と絶縁板１との間に用いてもよい。なお、コア用の配線導体４におけるビルドアップ用の絶縁層と接する表面は、ビルドアップ用の絶縁層との密着を強固とするために化学的に粗化処理することが好ましい。 Next, as shown in FIG. 18 (k), after removing the plating resist layer 15 from the second electroless copper plating layer 14a in the same manner as in the above-described embodiment, it is shown in FIG. 18 (l). As described above, the second electroless copper plating layer 14a exposed on the primer resin layer P is removed by etching in the same manner as in the above-described embodiment, and the remaining second electroless copper plating layer 14a and the second electrolysis copper are removed. A core wiring conductor 4 having a land pattern 4A connected to the first conductor layer 13 in the through hole 7 is formed by covering the periphery of the through hole 7 and its periphery with the second conductor layer 14 made of the copper plating layer 14b. To do. As a result, a via hole 9 for buildup can be formed immediately above the through hole 7 formed in the insulating plate 1 for the core, and the wiring conductor 4 for the core also has a high density of 30 μm or less. A method of manufacturing a wiring board including fine wiring can be provided. At this time, the electrolytic copper plating layer 14 b is not exposed under the plating resist layer 15, but is exposed on the primer resin layer P because it is deposited in an accurate pattern corresponding to the opening pattern of the plating resist layer 15. A wiring board having high-density fine wiring in which the width and interval of the wiring in the core wiring conductor 4 is 30 μm or less (particularly 20 μm or less) is further removed by etching away the second electroless copper plating layer 14a. It can be reliably provided. Moreover, you may use such a primer resin layer P between the copper foil 11 and the insulating board 1 in the multilayer board 22 shown to Fig.12 (a). The surface of the core wiring conductor 4 that is in contact with the build-up insulating layer is preferably subjected to a chemical roughening treatment in order to strengthen the adhesion with the build-up insulating layer.

１：コア用の絶縁板
２：ビルドアップ用の絶縁層
４：コア用の配線導体
４Ａ：ランドパターン
５：ビルドアップ用の配線導体
７：スルーホール
８：孔埋め樹脂
９：ビアホール
１１：銅箔
１２：両面銅張り板
１３：第１の導体層
１３ａ：第１の無電解めっき層
１３ｂ：第１の電解めっき層
１４：第２の導体層
１４ａ：第２の無電解めっき層
１４ｂ：第２の電解めっき層
１５：めっきレジスト層
１６：第３の導体層
２１：内層導体
２２：多層板
３２：プライマー樹脂層付き両面銅張り板
Ｐ：プライマー樹脂層 1: Insulating plate for core 2: Insulating layer for buildup 4: Wiring conductor for core 4A: Land pattern 5: Wiring conductor for buildup 7: Through hole 8: Filling resin 9: Via hole 11: Copper foil 12: Double-sided copper-clad board 13: First conductor layer 13a: First electroless plating layer 13b: First electroplating layer 14: Second conductor layer 14a: Second electroless plating layer 14b: Second Electrolytic plating layer 15: Plating resist layer 16: Third conductor layer 21: Inner layer conductor 22: Multilayer board 32: Double-sided copper-clad board with primer resin layer P: Primer resin layer

Claims

コア用の絶縁板の上下面に銅箔が積層されて成る両面銅張り板、または複数のコア用の絶縁板が積層されて成る積層板の前記絶縁板間に銅箔から成る内層導体が配設されているとともに上下面に銅箔が積層されて成る多層板を準備する工程と、
前記両面銅張り板または多層板の上面から下面にかけて複数のスルーホールを形成する工程と、
該スルーホール内壁および前記上下面の銅箔表面の全面にわたり第１の無電解めっき層および第１の電解めっき層を順次被着させて成る第１の導体層を形成する工程と、
該第１の導体層が被着された前記スルーホール内に孔埋め樹脂を充填する工程と、
該孔埋め樹脂の上下端および前記第１の導体層の表面を、前記上下面に前記銅箔の層が残存するように研磨して平坦化する工程と、
前記上下面に残存する前記銅箔の層をエッチングして該銅箔の層の厚みを減少させる工程と、
該厚みが減少された銅箔の層の表面および前記第１の導体層の端面および前記孔埋め樹脂の表面の全面にわたり第２の無電解めっき層を被着させる工程と、
該第２の無電解めっき層における前記スルーホール上およびその周囲に対応する領域を露出させるランド形成用の開口パターンを含む所定パターンのめっきレジスト層を前記第２の無電解めっき層上に形成する工程と、
前記めっきレジスト層から露出する前記第２の無電解めっき層上に第２の電解めっき層を被着させる工程と、
前記第２の無電解めっき層上から前記めっきレジスト層を剥離除去した後、前記上下面に露出する前記第２の無電解めっき層およびその下の前記銅箔の層をエッチング除去し、残った前記銅箔の層および第２の無電解めっき層および前記第２の電解めっき層から成る第２の導体層により、前記スルーホール上およびその周囲を覆って前記スルーホール内の前記第１の導体層に接続するランドパターンを有するコア用の配線導体を形成する工程と、
該第２の導体層および露出する前記上下面の全面にわたりビルドアップ用の絶縁層を被着させるとともに、該絶縁層に前記ランドパターンの中央部を底面とするビアホールを形成する工程と、
前記ビアホール内および前記絶縁層の表面に前記ランドパターンと接続する所定パターンの第３の導体層から成るビルドアップ用の配線導体を形成する工程と、を順次行なうことを特徴とする配線基板の製造方法。 Inner layer conductors made of copper foil are arranged between the two-sided copper-clad plates in which copper foils are laminated on the upper and lower surfaces of the core insulating plate or the laminated plates in which a plurality of core insulating plates are laminated. A step of preparing a multilayer board in which copper foil is laminated on the upper and lower surfaces, and
Forming a plurality of through holes from the upper surface to the lower surface of the double-sided copper-clad plate or multilayer plate;
Forming a first conductor layer formed by sequentially depositing a first electroless plating layer and a first electrolytic plating layer over the entire inner surface of the through-hole and the upper and lower copper foil surfaces;
Filling the through hole with the first conductor layer deposited thereon with a filling resin;
Polishing and flattening the upper and lower ends of the hole-filling resin and the surface of the first conductor layer so that the copper foil layer remains on the upper and lower surfaces;
Etching the copper foil layer remaining on the upper and lower surfaces to reduce the thickness of the copper foil layer;
Depositing a second electroless plating layer over the surface of the copper foil layer with reduced thickness, the end surface of the first conductor layer, and the entire surface of the hole filling resin;
A plating resist layer having a predetermined pattern including an opening pattern for land formation that exposes a region corresponding to the through hole and the periphery thereof in the second electroless plating layer is formed on the second electroless plating layer. Process,
Depositing a second electrolytic plating layer on the second electroless plating layer exposed from the plating resist layer;
After the plating resist layer was peeled and removed from the second electroless plating layer, the second electroless plating layer exposed on the upper and lower surfaces and the copper foil layer thereunder were removed by etching. The first conductor in the through hole covers the periphery of the through hole and the periphery thereof by the second conductor layer comprising the copper foil layer, the second electroless plating layer, and the second electrolytic plating layer. Forming a core wiring conductor having a land pattern connected to the layer;
Forming a build-up insulating layer over the entire surface of the second conductor layer and the exposed upper and lower surfaces, and forming a via hole in the insulating layer with the center of the land pattern as a bottom surface;
And a step of forming a build-up wiring conductor comprising a third conductor layer of a predetermined pattern connected to the land pattern in the via hole and on the surface of the insulating layer. Method.