JP5572531B2 - Manufacturing method of highly reliable semiconductor device - Google Patents
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Description
本発明は、高信頼性半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a highly reliable semiconductor device.
従来、高信頼性半導体装置としては、メサプレーナー構造の高信頼性半導体装置が知られている(例えば、特許文献1参照)。
図8は、従来のメサプレーナー構造の高信頼性半導体装置の一例を示す平面図、図9は図8のA−A線に沿う断面図であり、n型シリコン基板2に、p型拡散層からなるベース層3、アルミニウム等の導電体からなる電極5が順次積層され、n型シリコン基板2及びベース層3により形成されたpn接合6の周縁部には、pn接合6の端部を露出する溝7が形成され、この溝7にはガラス膜8が施されている。
溝7の底部は、ベース層3の底部より深くなるように形成されている。
Conventionally, as a highly reliable semiconductor device, a highly reliable semiconductor device having a mesa planar structure is known (see, for example, Patent Document 1).
FIG. 8 is a plan view showing an example of a highly reliable semiconductor device having a conventional mesa planar structure. FIG. 9 is a cross-sectional view taken along the line AA of FIG. 8, and a p-type diffusion layer is formed on the n-
The bottom of the
ところで、従来の高信頼性半導体装置1では、逆方向バイアス試験を行った場合に、溝7の角部(図8中、A領域)に電界が集中し易く、場合によっては破壊に至る虞があった。これは、pn接合6の溝7の角部近傍における耐圧が、溝7の直線部における耐圧より低下することによるためで、高比抵抗を用いた高信頼性半導体装置1にて顕著に現れる現象である。
そこで、この現象を回避するために、溝7の角部の曲率半径を大きくする(ゆるいカーブにする)ことで、溝7の角部の電界を緩和することが行われているが、溝7の角部の曲率半径と損失との間にはトレードオフの関係があり、したがって、溝7の角部の曲率半径を大きくすると、pn接合6における整流面積が小さくなる。逆に、溝7の角部の曲率半径を小さくすると、面積は大きくなるが、電界が集中し易くなる。
By the way, in the conventional highly reliable semiconductor device 1, when a reverse bias test is performed, an electric field tends to concentrate on the corner portion (A region in FIG. 8) of the
Therefore, in order to avoid this phenomenon, the electric field at the corner of the
本発明は、上記の課題を解決するためになされたものであって、逆方向バイアス試験を行った場合においても、pn接合の周縁部に形成された溝の角部と直線部とに電界が分散されることで、溝の角部に電界が集中する虞が無く、したがって、耐圧向上及び信頼性向上と低損失とを両立させることが可能な高信頼性半導体装置の製造方法を提供することを目的とする。 The present invention has been made in order to solve the above-described problem, and even when a reverse bias test is performed, an electric field is generated between the corner and the straight portion of the groove formed in the peripheral portion of the pn junction. by being dispersed, there is no possibility that the electric field is concentrated on the corner portion of the groove, thus, to provide a method for manufacturing a highly reliable semiconductor device capable of achieving both improvement in breakdown voltage and reliability and low loss With the goal.
本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、第1の導電型の半導体基板の一主面に第2の導電型の半導体層が形成され、前記第1の導電型の半導体基板及び前記第2の導電型の半導体層により形成されたpn接合の周縁部に前記pn接合の端部を露出する溝を形成してなる高信頼性半導体装置において、前記溝は、複数の直線部と複数の角部とからなり、前記角部の深さを、前記直線部の深さより深くした構成とすれば、溝の角部における耐圧が直線部における耐圧より高くなる、あるいは、溝の角部の耐圧と直線部の耐圧とが略一致することとなり、よって、逆方向バイアス試験を行った場合においても、印加される電界は溝の角部と直線部あるいは直線部に分散されることとなり、したがって、溝の角部に電界が集中する虞が無いことを見出し、さらに、第1の導電型の半導体基板及び第2の導電型の半導体層により形成されたpn接合における整流面積が小さくならないので、損失が増加する虞もなく、その結果、耐圧及び信頼性の向上と低損失を両立させることが可能になることを見出し、本発明を完成するに至った。 As a result of intensive studies in order to solve the above problems, the present inventor has formed a second conductivity type semiconductor layer on one main surface of the first conductivity type semiconductor substrate, and the first conductivity type In the highly reliable semiconductor device in which a groove exposing an end portion of the pn junction is formed in a peripheral portion of the pn junction formed by the semiconductor substrate of the type and the semiconductor layer of the second conductivity type, If the structure is composed of a plurality of straight portions and a plurality of corner portions, and the depth of the corner portions is made deeper than the depth of the straight portion, the withstand voltage at the corner portions of the grooves is higher than the withstand pressure at the straight portions, or Therefore, the withstand voltage at the corners of the grooves and the withstand voltage at the straight line portions substantially coincide with each other. Therefore, even when the reverse bias test is performed, the applied electric field is distributed to the corners of the groove and the straight or straight portions. Therefore, the electric field is concentrated at the corner of the groove. In addition, since the rectification area in the pn junction formed by the first conductive type semiconductor substrate and the second conductive type semiconductor layer is not reduced, there is no risk of increasing the loss. As a result, it has been found that it is possible to achieve both improvement in breakdown voltage and reliability and low loss, and the present invention has been completed.
請求項1記載の高信頼性半導体装置の製造方法は、第1の導電型の半導体基板の一主面に第2の導電型の半導体層が形成され、前記第1の導電型の半導体基板及び前記第2の導電型の半導体層により形成されたpn接合の周縁部に前記pn接合の端部を露出する溝を形成してなり、前記溝は、複数の直線部と複数の角部とからなる高信頼性半導体装置の製造方法において、前記pn接合の周縁部の角部を選択除去する工程と、前記角部を含む前記pn接合の周縁部を選択除去することにより、前記pn接合部の周縁部に前記溝を形成するとともに、前記溝の角部の深さを、前記溝の直線部の深さより深くする工程と、を有することを特徴とする。 The method of manufacturing a highly reliable semiconductor device according to claim 1 , wherein a second conductive type semiconductor layer is formed on one main surface of the first conductive type semiconductor substrate, and the first conductive type semiconductor substrate and A groove that exposes an end portion of the pn junction is formed in a peripheral portion of the pn junction formed by the semiconductor layer of the second conductivity type, and the groove includes a plurality of linear portions and a plurality of corner portions. In the method for manufacturing a highly reliable semiconductor device, the step of selectively removing the corner portion of the peripheral portion of the pn junction, and the step of selectively removing the peripheral portion of the pn junction including the corner portion, Forming the groove on the peripheral edge, and making the depth of the corner of the groove deeper than the depth of the linear part of the groove.
この高信頼性半導体装置の製造方法では、pn接合の周縁部の角部を選択除去する工程と、角部を含むpn接合の周縁部を選択除去することにより、pn接合部の周縁部に溝を形成するとともに、溝の角部の深さを、溝の直線部の深さより深くする工程と、を有することにより、pn接合の周縁部に、角部の深さを直線部の深さより深くした溝を形成することが可能になる。よって、耐圧及び信頼性の向上と低損失を両立させることが可能な高信頼性半導体装置を得ることが可能である。 In this method of manufacturing a highly reliable semiconductor device, the step of selectively removing the corner portion of the pn junction and the peripheral portion of the pn junction including the corner portion are selectively removed, thereby forming a groove in the periphery of the pn junction portion. And the step of making the depth of the corner of the groove deeper than the depth of the straight portion of the groove, the depth of the corner is deeper than the depth of the straight portion at the periphery of the pn junction. It is possible to form a groove. Therefore, it is possible to obtain a highly reliable semiconductor device capable of achieving both improvement in breakdown voltage and reliability and low loss.
請求項2記載の高信頼性半導体装置の製造方法は、第1の導電型の半導体基板の一主面に第2の導電型の半導体層が形成され、前記第1の導電型の半導体基板及び前記第2の導電型の半導体層により形成されたpn接合の周縁部に前記pn接合の端部を露出する溝を形成してなり、前記溝は、複数の直線部と複数の角部とからなる高信頼性半導体装置の製造方法において、レーザの出力を変化させて前記pn接合の周縁部を選択除去することにより、前記溝の角部の深さを前記溝の直線部の深さより深くする工程を有することを特徴とする。
3. The method for manufacturing a highly reliable semiconductor device according to
この高信頼性半導体装置の製造方法では、レーザの出力を変化させてpn接合の周縁部を選択除去し、溝の角部の深さを溝の直線部の深さより深くすることにより、pn接合の周縁部に、角部の深さを直線部の深さより深くした溝を形成することが可能になる。よって、耐圧及び信頼性の向上と低損失を両立させることが可能な高信頼性半導体装置を得ることが可能である。 In this method of manufacturing a highly reliable semiconductor device, the peripheral portion of the pn junction is selectively removed by changing the output of the laser, and the depth of the corner of the groove is made deeper than the depth of the straight portion of the groove, thereby making the pn junction It is possible to form a groove having a corner portion deeper than the straight portion. Therefore, it is possible to obtain a highly reliable semiconductor device capable of achieving both improvement in breakdown voltage and reliability and low loss.
請求項1記載の高信頼性半導体装置の製造方法によれば、pn接合の周縁部の角部を選択除去する工程と、前記角部を含む前記pn接合の周縁部を選択除去することにより、前記pn接合部の周縁部に前記溝を形成するとともに、前記溝の角部の深さを、前記溝の直線部の深さより深くする工程とを有するので、pn接合の周縁部に、角部の深さを直線部の深さより深くした溝を容易に形成することができる。したがって、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置を容易に得ることができる。 According to the method for manufacturing a highly reliable semiconductor device according to claim 1, by selectively removing a corner portion of the peripheral portion of the pn junction and selectively removing the peripheral portion of the pn junction including the corner portion, Forming the groove in the peripheral portion of the pn junction and making the depth of the corner of the groove deeper than the straight portion of the groove. It is possible to easily form a groove whose depth is deeper than the straight portion. Therefore, it is possible to easily obtain a highly reliable semiconductor device that achieves both improved breakdown voltage and reliability and low loss.
請求項2記載の高信頼性半導体装置の製造方法によれば、レーザの出力を変化させてpn接合の周縁部を選択除去することにより、溝の角部の深さを直線部の深さより深くする工程を有するので、pn接合の周縁部に、角部の深さを直線部の深さより深くした溝を容易に形成することができる。したがって、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置を容易に得ることができる。
According to the method for manufacturing a highly reliable semiconductor device according to
本発明の高信頼性半導体装置及びその製造方法を実施するための形態について説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
An embodiment for carrying out a highly reliable semiconductor device and a method for manufacturing the same according to the present invention will be described.
This embodiment is specifically described for better understanding of the gist of the invention, and does not limit the present invention unless otherwise specified.
[第1の実施形態]
図1は、本発明の第1の実施形態の高信頼性半導体装置を示す平面図、図2は図1のB−B線に沿う断面図である。
図1において、符号11はメサプレーナー構造の高信頼性半導体装置であり、n型シリコン基板(第1の導電型の半導体基板)12の表面(一主面)12aに、p型拡散層からなるベース層(第2の導電型の半導体層)13、Al、Cu、Pd等の導電体からなる電極15が順次積層され、n型シリコン基板12及びベース層13により形成された平面視略正方形状のpn接合16の周縁部には、pn接合16の端部を露出する溝17が形成され、この溝17の内面にはパッシベーション膜となるガラス膜18が施されている。
[First Embodiment]
FIG. 1 is a plan view showing a highly reliable semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line BB of FIG.
In FIG. 1,
溝17は、pn接合16の平面視略正方形状の各辺に沿って形成された長尺の直線部21〜24と、この平面視略正方形状の各角に形成された角部31〜34とにより構成されている。これら直線部21〜24及び角部31〜34を交互に配置することにより全体形状がロの字形の溝17となっている。
角部31〜34の深さd2は、pn接合16のn型シリコン基板12の表面12aからの深さより深く、すなわち、ベース層13の厚みより大きく、したがって、直線部21〜24の深さd1より深くなっている。
The
The depth d 2 of the
この溝17では、角部31〜34の幅と直線部21〜24の幅とが一致するように、角部31〜34における外側の内壁の曲率半径は、内側の内壁の曲率半径より大きくなっている。
In the
一般に、半導体装置では、電界が印加された場合の溝17における耐圧は、深さが深い程高くなる。
この高信頼性半導体装置11では、pn接合16の周縁部に形成された溝17を、直線部21〜24と、深さが直線部21〜24より深い角部31〜34とにより構成したことにより、逆方向バイアス試験を行った場合においても、溝17の角部31〜34における耐圧が直線部21〜24における耐圧より高くなり、その結果、電界は溝17の角部31〜34に集中することなく、溝17の角部31〜34と直線部21〜24とに分散されることとなり、よって、耐圧が向上し、電界による破壊が生じ難くなる。
Generally, in a semiconductor device, the breakdown voltage in the
In this highly
また、n型シリコン基板12におけるpn接合16の占有面積が変わらずに、溝17の角部31〜34の深さのみが深くなるので、高信頼性半導体装置11としての損失も増加しない。
これにより、耐圧の向上と低損失を両立させることが可能になる。
Further, since the area occupied by the
This makes it possible to achieve both improvement in breakdown voltage and low loss.
次に、この高信頼性半導体装置11の製造方法について、図3に基づき説明する。
まず、図3(a)に示すように、n型シリコン基板12の表面の所定位置にベース層13が形成されたウェーハ41を用意する。
次いで、ウェーハ41の表面全面にレジスト42を塗布し、露光及び現像を行い、レジスト42のうち形成すべき溝17の角部31〜34に対応する位置に開口42aを形成する。
Next, a method for manufacturing the highly
First, as shown in FIG. 3A, a
Next, a resist 42 is applied to the entire surface of the
次いで、図3(b)に示すように、開口42aが形成されたレジスト42をマスクとして、ウェーハ41をウェットエッチングし、ウェーハ41の表面41aのうち角部31〜34に対応する位置に、それぞれ凹部43を形成する。これら凹部43の深さは、後述する第2のウェットエッチングによるエッチング深さとの和が角部31〜34の所望の深さとなるように設定すればよい。
その後、レジスト42を剥離する。
Next, as shown in FIG. 3B, the
Thereafter, the resist 42 is peeled off.
次いで、図3(c)に示すように、ウェーハ41の表面41aのうち溝17に対応する位置を、開口44aが形成されたマスク44を用いてウェットエッチングする。
ここでは、ウェーハ41の表面41aのうち直線部21〜24に対応する位置に、所望の深さの直線部21〜24が形成されるように、ウェットエッチングのエッチングレートを調整する。
Next, as shown in FIG. 3C, the position corresponding to the
Here, the etching rate of the wet etching is adjusted so that the
これにより、ウェーハ41の表面41aには、所望の深さの直線部21〜24が形成されるとともに、凹部43には、これら凹部43の深さと直線部21〜24の深さとの和を所望の深さとする角部31〜34が形成される。したがって、ウェーハ41の表面41aには、直線部21〜24と、深さが直線部21〜24より深くかつpn接合16の端部を露出する角部31〜34とからなる略ロの字状の溝17が形成されることとなる。
その後、マスク44を除去する。
Thus, the
Thereafter, the
次いで、図3(d)に示すように、溝17の内面にパッシベーション膜となるガラス膜18を形成する。
次いで、ウェーハ41の表面41aの所定位置に、蒸着法や無電界めっき法によりAl、Cu、Pd、Ni等の電極用金属を堆積させ、電極15を形成する。
以上により、本実施形態のメサプレーナー構造の高信頼性半導体装置11を作製することができる。
Next, as shown in FIG. 3D, a
Next, an electrode metal such as Al, Cu, Pd, or Ni is deposited at a predetermined position on the
As described above, the highly
本実施形態のメサプレーナー構造の高信頼性半導体装置11によれば、n型シリコン基板12及びベース層13により形成されたpn接合16の周縁部に、長尺の直線部21〜24と、深さが直線部21〜24より深い角部31〜34とにより構成される溝17を形成したので、溝17の角部31〜34における耐圧を直線部21〜24における耐圧より高くすることができ、したがって、電界を溝17の角部31〜34に集中することなく、溝17の角部31〜34と直線部21〜24とに分散させることができ、その結果、耐圧及び信頼性を向上させることができ、電界による破壊を防止することができる。
According to the highly
また、pn接合16における整流面積が変わらずに溝17の角部31〜34の深さのみが深くなるので、高信頼性半導体装置11としての損失が増加する虞はない。
以上により、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置11を提供することができる。
In addition, since the rectification area in the
As described above, it is possible to provide the highly
本実施形態のメサプレーナー構造の高信頼性半導体装置11の製造方法によれば、レジスト42をマスクとして、ウェーハ41をウェットエッチングし、ウェーハ41の表面41aのうち角部31〜34に対応する位置にそれぞれ凹部43を形成し、次いで、開口44aが形成されたマスク44を用いてウェットエッチングするので、ウェーハ41の表面41aに、直線部21〜24と、深さが直線部21〜24より深くかつpn接合16の端部を露出する角部31〜34とからなる溝17を容易に形成することができる。
したがって、耐圧及び信頼性の向上と低損失を両立させた高信頼性半導体装置11を容易に作製することができる。
According to the method for manufacturing the highly
Therefore, it is possible to easily manufacture the highly
なお、本実施形態では、ウェットエッチングによりウェーハ41の表面41aの角部31〜34に対応する位置それぞれに凹部43を形成し、次いで、この表面41aの溝17に対応する位置をウェットエッチングするという2段階のウエットエッチングにより、ウェーハ41の表面41aに、直線部21〜24と、深さが直線部21〜24の深さより深い角部31〜34とにより構成される溝17を形成することとしたが、レーザの出力を変化させてウェーハ41の表面41aにおけるエッチング深さを個々に変化させることにより、直線部21〜24と角部31〜34とからなる溝17を形成することとしてもよい。
特に、グリーンレーザを用いれば、角部31〜34を精度良く形成できるので好ましい。
レーザを用いた場合、1回の操作で所望の形状の溝17を形成することができるので、工程の短縮を図ることができる。
In the present embodiment, the
In particular, it is preferable to use a green laser because the
When a laser is used, the
[第2の実施形態]
図4は、本発明の第2の実施形態の高信頼性半導体装置を示す平面図、図5は図4のC−C線に沿う断面図である。
本実施形態の高信頼性半導体装置51が第1の実施形態の高信頼性半導体装置11と異なる点は、第1の実施形態の高信頼性半導体装置11では、溝17の角部31〜34の幅と直線部21〜24の幅とが一致するように、角部31〜34の外側の内壁の曲率半径を内側の内壁の曲率半径より大きくしたのに対し、本実施形態の高信頼性半導体装置51では、溝52の角部53〜56の幅が直線部21〜24の幅より大きくなるように、角部53〜56の外側の内壁の曲率半径R1を内側の内壁の曲率半径R2より小さくした点である。
[Second Embodiment]
FIG. 4 is a plan view showing a highly reliable semiconductor device according to the second embodiment of the present invention, and FIG. 5 is a sectional view taken along the line CC of FIG.
The highly
この高信頼性半導体装置51では、角部53〜56における外側の内壁53a〜56aの曲率半径R1を、内側の内壁53b〜56bの曲率半径R2より小さくしたことにより、角部53〜56の外側の内壁53a〜56aが外側に広がることとなり、角部53〜56の面積が外側に向かって拡大されることとなる。
この角部53〜56は、エッチングにより形成されるが、エッチングにより溝52を形成した場合に、面積が広い角部53〜56の方が直線部21〜24よりエッチング量が多くなり、したがって、角部53〜56の深さは、直線部21〜24の深さより深くなる。
In the highly
The
この高信頼性半導体装置51では、角部53〜56における外側の内壁53a〜56aの曲率半径R1を、内側の内壁53b〜56bの曲率半径R2より小さくしたことにより、角部53〜56の深さが直線部21〜24の深さより深くなり、したがって、溝52の角部53〜56における耐圧を直線部21〜24における耐圧より高くすることが可能になる。これにより、電界を、溝52の角部53〜56に集中させることなく、角部53〜56と直線部21〜24とに分散させることが可能になる。
また、n型シリコン基板12におけるpn接合16の占有面積が変わらずに、溝52の角部53〜56の深さが深くなるので、高信頼性半導体装置51としての損失も増加しない。
これにより、耐圧及び信頼性の向上と低損失を両立させることが可能になる。
In the highly
In addition, since the area occupied by the
This makes it possible to achieve both improvement in breakdown voltage and reliability and low loss.
次に、この高信頼性半導体装置51の製造方法について、図6に基づき説明する。
まず、図6(a)に示すように、n型シリコン基板12の表面の所定位置にベース層13が形成されたウェーハ41を用意する。
次いで、ウェーハ41の表面全面にレジスト61を塗布し、露光及び現像を行い、レジスト61のうち溝52に対応する位置に開口61a、61bを形成する。
Next, a method for manufacturing the highly
First, as shown in FIG. 6A, a
Next, a resist 61 is applied to the entire surface of the
ここでは、開口61aが溝52の角部53〜56に対応し、開口61bが溝52の直線部21〜24に対応している。
したがって、開口61aの幅w1は溝52の角部53〜56の幅に対応しており、開口61bの幅w2は直線部21〜24の幅に対応していることとなる。
Here, the opening 61 a corresponds to the
Therefore, the width w 1 of the
次いで、図6(b)に示すように、ウェーハ41の表面41aを、開口61a、61bが形成されたレジスト61をマスクとしてウェットエッチングする。
ここでは、開口61aの幅w1が溝52の角部53〜56の幅に対応し、開口61bの幅w2が直線部21〜24の幅に対応しているので、得られた溝52は、角部53〜56に対応する部分の幅w1が直線部21〜24に対応する部分の幅w2より大きくなるように、すなわち、角部53〜56に対応する部分の外側の内壁の曲率半径R1が、内側の内壁の曲率半径R2より小さくなるように、形成される。
Next, as shown in FIG. 6B, the
Here, the width w 1 of the opening 61 a corresponds to the width of the
これにより、ウェーハ41の表面41aには、所望の深さの直線部21〜24と、外側の内壁53a〜56aの曲率半径R1が内側の内壁53b〜56bの曲率半径R2より小さく、深さが直線部21〜24より深くかつpn接合16の端部を露出する角部53〜56が形成されることとなる。
その後、マスク61を除去する。
Thus, on the
Thereafter, the
次いで、図6(c)に示すように、溝52の内面にパッシベーション膜となるガラス膜18を形成する。
次いで、ウェーハ41の表面41aの所定位置に、蒸着法や無電界めっき法によりAl、Cu、Pd、Ni等の電極用金属を堆積させ、電極15を形成する。
以上により、本実施形態のメサプレーナー構造の高信頼性半導体装置51を作製することができる。
Next, as shown in FIG. 6C, a
Next, an electrode metal such as Al, Cu, Pd, or Ni is deposited at a predetermined position on the
As described above, the highly
本実施形態のメサプレーナー構造の高信頼性半導体装置51においても、第1の実施形態のメサプレーナー構造の高信頼性半導体装置11と同様の効果を奏することができる。
The highly
なお、本実施形態では、ウェーハ41の表面41aの溝52に対応する位置を、開口61aが形成されたレジスト61をマスクとしてウェットエッチングすることとしたが、レーザの出力を変化させてウェーハ41の表面41aにおけるエッチング深さを個々に変化させることにより、直線部21〜24と角部53〜56とからなる溝52を形成することとしても、本実施形態のメサプレーナー構造の高信頼性半導体装置51を作製することができる。
In this embodiment, the position corresponding to the
[第3の実施形態]
図7は、本発明の第3の実施形態の高信頼性半導体装置を示す部分断面図である。
本実施形態の高信頼性半導体装置71が第1の実施形態の高信頼性半導体装置11と異なる点は、溝の角部72を、その深さが、ベース層13とn型シリコン基板12とのpn接合16の界面近傍に形成された空乏層73の位置より深くなるように形成した点であり、その他の点については第1の実施形態の高信頼性半導体装置11と全く同様である。
[Third Embodiment]
FIG. 7 is a partial sectional view showing a highly reliable semiconductor device according to the third embodiment of the present invention.
The highly
空乏層73は、n型シリコン基板12及びベース層13におけるキャリア濃度と、pn接合16における不純物拡散濃度とから決定されるので、逆方法にバイアス電圧を印加した場合を考慮すると、溝の角部72の深さは、空乏層73より深いことが好ましいということになる。
Since the depletion layer 73 is determined from the carrier concentration in the n-
本実施形態のメサプレーナー構造の高信頼性半導体装置71においても、第1の実施形態のメサプレーナー構造の高信頼性半導体装置11と同様の効果を奏することができる。
しかも、溝の角部72を、その深さがベース層13とn型シリコン基板12とのpn接合16の界面近傍に形成された空乏層73の位置より深くなるように形成したので、溝の角部72の深さがpn接合16の界面近傍に形成された空乏層73の位置より深くなり、したがって、溝72の角部における耐圧を、溝72の直線部における耐圧より高くすることができる。その結果、溝72の角部に電界が集中する虞が無くなり、耐圧及び信頼性をさらに向上させることができ、電界による破壊を防止することができる。
The highly
Moreover, since the
以上、本発明ではメサプレーナー構造の高信頼性半導体装置について説明したが、本発明は、第1の導電型の半導体基板及び第2の導電型の半導体層により形成されたpn接合の周縁部にpn接合の端部を露出する溝を形成した構造であればよく、例えば、サイリスタ等に代表されるような、p−n−p−n等のように4層以上の半導体層を積層した構造の半導体装置に対しても適用可能であり、その技術的価値は大きなものである。 As described above, the high reliability semiconductor device having the mesa planar structure has been described in the present invention. Any structure may be used as long as a groove that exposes the end of the pn junction is formed. For example, a structure in which four or more semiconductor layers such as pnpn are stacked, such as a thyristor. The present invention can be applied to other semiconductor devices, and its technical value is great.
11 高信頼性半導体装置
12 n型シリコン基板(第1の導電型の半導体基板)
12a 表面(一主面)
13 ベース層(第2の導電型の半導体層)
15 電極
16 pn接合
17 溝
18 ガラス膜
21〜24 直線部
31〜34 角部
41 ウェーハ
41a 表面
42 レジスト
42a 開口
43 凹部
44 マスク
44a 開口
51 高信頼性半導体装置
52 溝
53〜56 角部
53a〜56a 外側の内壁
53b〜56b 内側の内壁
61 レジスト
61a、61b 開口
71 高信頼性半導体装置
72 溝の角部
73 空乏層
11 Highly reliable semiconductor device 12 n-type silicon substrate (first conductivity type semiconductor substrate)
12a Surface (one main surface)
13 Base layer (second conductivity type semiconductor layer)
DESCRIPTION OF
Claims (2)
前記pn接合の周縁部の角部を選択除去する工程と、
前記角部を含む前記pn接合の周縁部を選択除去することにより、前記pn接合部の周縁部に前記溝を形成するとともに、前記溝の角部の深さを、前記溝の直線部の深さより深くする工程と、
を有することを特徴とする高信頼性半導体装置の製造方法。 A second conductivity type semiconductor layer is formed on one main surface of the first conductivity type semiconductor substrate, and a pn junction formed by the first conductivity type semiconductor substrate and the second conductivity type semiconductor layer. A groove exposing the end of the pn junction is formed in a peripheral portion of the semiconductor device, and the groove includes a plurality of linear portions and a plurality of corner portions.
Selectively removing corners of the peripheral edge of the pn junction;
By selectively removing the peripheral portion of the pn junction including the corner portion, the groove is formed in the peripheral portion of the pn junction portion, and the depth of the corner portion of the groove is set to the depth of the linear portion of the groove. A deeper process,
A method for manufacturing a highly reliable semiconductor device, comprising:
レーザの出力を変化させて前記pn接合の周縁部を選択除去することにより、前記溝の角部の深さを前記溝の直線部の深さより深くする工程
を有することを特徴とする高信頼性半導体装置の製造方法。 A second conductivity type semiconductor layer is formed on one main surface of the first conductivity type semiconductor substrate, and a pn junction formed by the first conductivity type semiconductor substrate and the second conductivity type semiconductor layer. A groove exposing the end of the pn junction is formed in a peripheral portion of the semiconductor device, and the groove includes a plurality of linear portions and a plurality of corner portions.
The method includes the step of making the depth of the corner of the groove deeper than the depth of the straight portion of the groove by selectively removing the peripheral portion of the pn junction by changing the laser output. A method for manufacturing a semiconductor device.
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