JP6885101B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、トレンチ部を有する半導体装置において、コンタクト用のＰ＋層をトレンチ部と平行なストライプ状に形成することが知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１１−１８７５９３号公報 Conventionally, in a semiconductor device having a trench portion, it is known that a P + layer for contact is formed in a striped shape parallel to the trench portion (see, for example, Patent Document 1).
Patent Document 1 Japanese Patent Application Laid-Open No. 2011-187593

しかしながら、従来の半導体装置は、微細化が進みトレンチ間隔が狭くなると、Ｐ＋層がトレンチ部と接触して、ゲート閾値電圧が意図せずに上昇する場合がある。 However, in conventional semiconductor devices, as miniaturization progresses and the trench spacing becomes narrower, the P + layer may come into contact with the trench portion and the gate threshold voltage may unintentionally rise.

本発明の第１の態様においては、半導体基板と、半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第１トレンチ部と、複数の第１トレンチ部の隣接するトレンチ間において、半導体基板のおもて面側に形成された第１導電型のエミッタ領域と、複数の第１トレンチ部の隣接するトレンチ間に形成され、延伸方向において、エミッタ領域と交互に配置された第２導電型の第１コンタクト領域と、第１コンタクト領域の上方において、エミッタ領域と離間して形成された、第１コンタクト領域よりも高ドーピング濃度である第２導電型の第２コンタクト領域とを備える半導体装置を提供する。 In the first aspect of the present invention, a semiconductor substrate, a plurality of first trench portions formed on the front surface side of the semiconductor substrate and extending in a predetermined stretching direction in a plan view, and a plurality of first trench portions. Between the adjacent trenches of one trench portion, it is formed between the first conductive type emitter region formed on the front surface side of the semiconductor substrate and the adjacent trenches of the plurality of first trench portions, and is formed in the stretching direction. A second conductive type first contact region alternately arranged with the emitter region and a second having a higher doping concentration than the first contact region formed above the first contact region and separated from the emitter region. Provided is a semiconductor device including a conductive type second contact region.

離間して形成された第２コンタクト領域とエミッタ領域との平面視での間隔は、第１コンタクト領域の下端の深さとエミッタ領域の下端の深さとの差よりも大きくてよい。 The distance between the second contact region and the emitter region formed apart from each other in a plan view may be larger than the difference between the depth of the lower end of the first contact region and the depth of the lower end of the emitter region.

第１コンタクト領域は、エミッタ領域の下方の少なくとも一部の領域に形成されてよい。 The first contact region may be formed in at least a part of the region below the emitter region.

エミッタ領域および第１コンタクト領域は、エミッタ領域および第１コンタクト領域の両端に形成された複数の第１トレンチ部に接していてよい。 The emitter region and the first contact region may be in contact with a plurality of first trench portions formed at both ends of the emitter region and the first contact region.

第２コンタクト領域と、複数の第１トレンチ部およびエミッタ領域の接点との最短距離は、平面視で、エミッタ領域と第１コンタクト領域とが延伸方向において重複する距離よりも大きくてよい。 The shortest distance between the second contact region and the contacts of the plurality of first trench portions and the emitter region may be larger than the distance where the emitter region and the first contact region overlap in the stretching direction in a plan view.

第２コンタクト領域と、複数の第１トレンチ部およびエミッタ領域の接点との最短距離は、第１コンタクト領域の下端の深さとエミッタ領域の下端の深さとの差よりも大きくてよい。 The shortest distance between the second contact region and the contacts of the plurality of first trench portions and the emitter region may be larger than the difference between the depth of the lower end of the first contact region and the depth of the lower end of the emitter region.

第２コンタクト領域は、エミッタ領域よりも浅く形成されていてよい。 The second contact region may be formed shallower than the emitter region.

第２コンタクト領域は、第２コンタクト領域の両端に形成された複数の第１トレンチ部に接していてよい。 The second contact region may be in contact with a plurality of first trench portions formed at both ends of the second contact region.

半導体装置は、半導体基板のおもて面上に形成された層間絶縁膜と、層間絶縁膜の上方に形成されたエミッタ電極とを更に備えてよい。複数の第１トレンチ部は、平面視で、予め定められた配列方向に配列されてよい。第２コンタクト領域の配列方向の幅は、エミッタ電極と第２コンタクト領域とを接続するために層間絶縁膜に形成されたコンタクトホールの配列方向の幅より広くてよい。 The semiconductor device may further include an interlayer insulating film formed on the front surface of the semiconductor substrate and an emitter electrode formed above the interlayer insulating film. The plurality of first trench portions may be arranged in a predetermined arrangement direction in a plan view. The width of the second contact region in the arrangement direction may be wider than the width of the contact holes formed in the interlayer insulating film to connect the emitter electrode and the second contact region in the arrangement direction.

エミッタ電極と第２コンタクト領域とは、タングステンプラグを介して電気的に接続されてよい。 The emitter electrode and the second contact region may be electrically connected via a tungsten plug.

半導体装置は、複数の第１トレンチ部、エミッタ領域、第１コンタクト領域および第２コンタクト領域を有するトランジスタ部と、半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第２トレンチ部、および半導体基板のおもて面側に形成された、第１コンタクト領域よりも高ドーピング濃度である第２導電型の第３コンタクト領域を有するダイオード部とを備えてよい。 The semiconductor device is formed on the front surface side of the semiconductor substrate and a transistor portion having a plurality of first trench portions, an emitter region, a first contact region, and a second contact region, and is formed in a predetermined extension in a plan view. A plurality of second trench portions extending in the direction, and a diode portion formed on the front surface side of the semiconductor substrate and having a second conductive type third contact region having a higher doping concentration than the first contact region. May be equipped.

第３コンタクト領域は、延伸方向に離散的に設けられてよい。 The third contact region may be provided discretely in the stretching direction.

第３コンタクト領域は、平面視で、ダイオード部におけるエミッタ電極と半導体基板とのコンタクト面積の５０％以下の面積を有してよい。 The third contact region may have an area of 50% or less of the contact area between the emitter electrode and the semiconductor substrate in the diode portion in a plan view.

本発明の第２の態様においては、半導体基板を有し、半導体基板に形成されたトランジスタ部およびダイオード部を備える半導体装置であって、トランジスタ部は、半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第１トレンチ部と、複数の第１トレンチ部の隣接するトレンチ間において、半導体基板のおもて面側に形成された第１導電型のエミッタ領域と、複数の第１トレンチ部の隣接するトレンチ間に形成され、延伸方向において、エミッタ領域と交互に配置された第２導電型の第１コンタクト領域と、第１コンタクト領域の上方に形成された、第１コンタクト領域よりも高ドーピング濃度である第２導電型の第２コンタクト領域とを備える半導体装置を提供する。ダイオード部は、半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第２トレンチ部と、半導体基板のおもて面側に形成された、第１コンタクト領域よりも高ドーピング濃度である第２導電型の第３コンタクト領域とを備えてよい。 In the second aspect of the present invention, the semiconductor device has a semiconductor substrate and includes a transistor portion and a diode portion formed on the semiconductor substrate, and the transistor portion is formed on the front surface side of the semiconductor substrate. , The first conductivity formed on the front surface side of the semiconductor substrate between the plurality of first trench portions extending in a predetermined stretching direction and the adjacent trenches of the plurality of first trench portions in a plan view. The first contact region of the second conductive type formed between the emitter region of the mold and the adjacent trenches of the plurality of first trench portions and alternately arranged with the emitter region in the stretching direction, and above the first contact region. Provided is a semiconductor device including a second conductive type second contact region having a higher doping concentration than the first contact region. The diode portion is formed on the front surface side of the semiconductor substrate, and is formed on the front surface side of the semiconductor substrate and a plurality of second trench portions extending in a predetermined stretching direction in a plan view. It may include a second conductive type third contact region having a higher doping concentration than the first contact region.

ダイオード部に設けられた第３コンタクト領域は延伸方向に離散的に設けられてよい。 The third contact region provided in the diode portion may be provided discretely in the stretching direction.

第３コンタクト領域は、平面視で、ダイオード部におけるエミッタ電極と半導体基板とのコンタクト面積の５０％以下の面積を有してよい。 The third contact region may have an area of 50% or less of the contact area between the emitter electrode and the semiconductor substrate in the diode portion in a plan view.

本発明の第３の態様においては、半導体基板と、半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第１トレンチ部と、複数の第１トレンチ部の隣接するトレンチ間において、半導体基板のおもて面側に形成された第１導電型のエミッタ領域と、複数の第１トレンチ部の隣接するトレンチ間に形成され、延伸方向において、エミッタ領域と交互に配置された第２導電型の第１コンタクト領域と、第１コンタクト領域の上方において、エミッタ領域と接して形成され、第１コンタクト領域よりも高ドーピング濃度である第２導電型の第２コンタクト領域と、を備える半導体装置を提供する。第１コンタクト領域は、半導体基板のおもて面側から裏面側に向かって、エミッタ領域よりも深くてよい。複数の第１トレンチ部の延伸方向に沿った第１コンタクト領域の端が、エミッタ領域の底面に達してよい。第１コンタクト領域の延伸方向の端がエミッタ領域の底面と接する位置を半導体基板のおもて面に投影した接合位置は、第２コンタクト領域の延伸方向の端の位置から離れてよい。接合位置はエミッタ領域の内側にあってよい。 In the third aspect of the present invention, the semiconductor substrate, a plurality of first trench portions formed on the front surface side of the semiconductor substrate and extending in a predetermined stretching direction in a plan view, and a plurality of first trench portions. Between the adjacent trenches of one trench portion, it is formed between the first conductive type emitter region formed on the front surface side of the semiconductor substrate and the adjacent trenches of the plurality of first trench portions, and is formed in the stretching direction. The first contact region of the second conductive type, which is alternately arranged with the emitter region, and the second conductive type, which is formed in contact with the emitter region above the first contact region and has a higher doping concentration than the first contact region. Provided is a semiconductor device including the second contact region of the above. The first contact region may be deeper than the emitter region from the front surface side to the back surface side of the semiconductor substrate. The end of the first contact region along the stretching direction of the plurality of first trench portions may reach the bottom surface of the emitter region. The joining position where the position where the end of the first contact region in the stretching direction contacts the bottom surface of the emitter region is projected onto the front surface of the semiconductor substrate may be separated from the position of the end of the second contact region in the stretching direction. The junction position may be inside the emitter region.

第２コンタクト領域は、エミッタ領域のトレンチ部の延伸方向の端の上方に被さっていてよい。 The second contact region may cover above the extending end of the trench portion of the emitter region.

第２コンタクト領域と接合位置との距離は、エミッタ領域の接合深さよりも大きくてよい。 The distance between the second contact region and the junction position may be larger than the junction depth of the emitter region.

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The outline of the above invention does not list all the features of the present invention. Sub-combinations of these feature groups can also be inventions.

実施例１に係る半導体装置１００の一例を示す平面図である。It is a top view which shows an example of the semiconductor device 100 which concerns on Example 1. FIG. 実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す図である。It is a figure which shows an example of the aa'cross section of the semiconductor device 100 which concerns on Example 1. FIG. 実施例１に係る半導体装置１００のｂ−ｂ'断面の一例を示す図である。It is a figure which shows an example of the bb'cross section of the semiconductor device 100 which concerns on Example 1. FIG. 比較例１に係る半導体装置５００の一例を示す平面図である。It is a top view which shows an example of the semiconductor device 500 which concerns on Comparative Example 1. FIG. 比較例１に係る半導体装置５００のｃ−ｃ'断面の一例を示す。An example of the cc'cross section of the semiconductor device 500 according to Comparative Example 1 is shown. 実施例２に係る半導体装置１００の一例を示す平面図である。It is a top view which shows an example of the semiconductor device 100 which concerns on Example 2. FIG. 実施例２に係る半導体装置１００のｄ−ｄ'断面の一例を示す。An example of the dd'cross section of the semiconductor device 100 according to the second embodiment is shown. 半導体装置１００の拡大した平面図の一例を示す。An example of an enlarged plan view of the semiconductor device 100 is shown. 半導体装置１００の拡大したｂ−ｂ'断面の一例を示す。An example of an enlarged bb'cross section of the semiconductor device 100 is shown. 実施例３に係る半導体装置１００の一例を示す平面図である。It is a top view which shows an example of the semiconductor device 100 which concerns on Example 3. FIG. 実施例３に係る半導体装置１００のｅ−ｅ'断面の一例を示す図である。It is a figure which shows an example of the ee'cross section of the semiconductor device 100 which concerns on Example 3. FIG. 実施例４に係る半導体装置１００の一例を示す平面図である。It is a top view which shows an example of the semiconductor device 100 which concerns on Example 4. FIG. 実施例５に係る半導体装置１００の一例を示す平面図である。It is a top view which shows an example of the semiconductor device 100 which concerns on Example 5. FIG. 実施例６に係る半導体装置１００の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device 100 which concerns on Example 6. FIG. 実施例６に係る半導体装置１００の平面図の一例を示す。An example of a plan view of the semiconductor device 100 according to the sixth embodiment is shown.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the inventions that fall within the scope of the claims. Also, not all combinations of features described in the embodiments are essential to the means of solving the invention.

［実施例１］
図１は、実施例１に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０を備える半導体チップである。また、半導体装置１００は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有してよい。図１においてはチップ端部周辺のチップのおもて面を示しており、他の領域を省略している。 [Example 1]
FIG. 1 is a plan view showing an example of the semiconductor device 100 according to the first embodiment. The semiconductor device 100 of this example is a semiconductor chip including a transistor unit 70 including a transistor such as an IGBT (Insulated Gate Bipolar Transistor). Further, the semiconductor device 100 may have a diode unit 80 including a diode such as an FWD (Free Wheel Diode). In FIG. 1, the front surface of the chip around the end of the chip is shown, and other regions are omitted.

本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例の半導体基板は、＋Ｚ方向におもて面を有し、−Ｚ方向に裏面を有する。なお、「上」および「上方」とは、＋Ｚ方向を意味する。これに対して、「下」および「下方」とは、−Ｚ方向を意味する。 In the present specification, the X direction and the Y direction are perpendicular to each other, and the Z direction is a direction perpendicular to the XY plane. The X, Y, and Z directions form a so-called right-handed system. The semiconductor substrate of this example has a front surface in the + Z direction and a back surface in the −Z direction. The "upper" and "upper" mean the + Z direction. On the other hand, "down" and "down" mean the -Z direction.

また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端領域を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端領域は、半導体基板のおもて面側の電界集中を緩和する。エッジ終端領域は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。 Further, although FIG. 1 shows the active region of the semiconductor substrate in the semiconductor device 100, the semiconductor device 100 may have an edge termination region surrounding the active region. The active region refers to a region in which a current flows when the semiconductor device 100 is controlled to be in the ON state. The edge termination region relaxes the electric field concentration on the front surface side of the semiconductor substrate. The edge termination region has, for example, a guard ring, a field plate, a resurf, and a structure in which these are combined.

本例の半導体装置１００は、半導体基板のおもて面側の内部に、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、第１コンタクト領域１５および第２コンタクト領域１６を有する。半導体装置１００は、半導体基板のおもて面の上方に、エミッタ電極５２、ゲート電極５０およびコンタクトホール５４，５５、５６を有する。エミッタ電極５２およびゲート電極５０と、半導体基板のおもて面との間には層間絶縁膜が形成されるが、図１では省略している。 In the semiconductor device 100 of this example, the gate trench portion 40, the dummy trench portion 30, the emitter trench portion 60, the well region 17, the emitter region 12, the base region 14, and the first contact are inside the front surface side of the semiconductor substrate. It has a region 15 and a second contact region 16. The semiconductor device 100 has an emitter electrode 52, a gate electrode 50, and contact holes 54, 55, 56 above the front surface of the semiconductor substrate. An interlayer insulating film is formed between the emitter electrode 52 and the gate electrode 50 and the front surface of the semiconductor substrate, but this is omitted in FIG.

コンタクトホール５４，５５，５６は、半導体基板の上方に形成された層間絶縁膜を貫通して形成される。コンタクトホール５４，５５，５６を形成する位置は特に本例に限られない。 The contact holes 54, 55, 56 are formed so as to penetrate the interlayer insulating film formed above the semiconductor substrate. The positions of forming the contact holes 54, 55, 56 are not particularly limited to this example.

エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、第１コンタクト領域１５および第２コンタクト領域１６の上方に形成される。エミッタ電極５２は、コンタクトホール５４を通って半導体基板と接触する。エミッタ電極５２は、コンタクトホール５６を通って、後述するようにダミートレンチ部３０の内部に形成されたダミー導電部３４と接触する。エミッタ電極５２は、コンタクトホール５６を通って、後述するようにエミッタトレンチ部６０の内部に形成されたエミッタ導電部６４と接触する。エミッタ電極５２は、金属を含む材料で形成される。一例において、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム合金で形成される。さらにエミッタ電極５２は、タングステンを含む材料で形成される領域を有してもよい。 The emitter electrode 52 is formed above the gate trench portion 40, the dummy trench portion 30, the emitter trench portion 60, the well region 17, the emitter region 12, the base region 14, the first contact region 15, and the second contact region 16. The emitter electrode 52 comes into contact with the semiconductor substrate through the contact hole 54. The emitter electrode 52 passes through the contact hole 56 and comes into contact with the dummy conductive portion 34 formed inside the dummy trench portion 30 as described later. The emitter electrode 52 passes through the contact hole 56 and comes into contact with the emitter conductive portion 64 formed inside the emitter trench portion 60 as described later. The emitter electrode 52 is made of a material containing metal. In one example, at least a portion of the emitter electrode 52 is made of aluminum or an aluminum alloy. Further, the emitter electrode 52 may have a region formed of a material containing tungsten.

ゲート電極５０は、コンタクトホール５５を通って、後述するゲートトレンチ部４０の内部に形成されたゲート導電部４４と接触する。但し、ゲート電極５０は、ダミートレンチ部３０およびエミッタトレンチ部６０の上方には形成されない。ゲート電極５０は、金属を含む材料で形成される。一例において、ゲート電極５０の少なくとも一部の領域はアルミニウムまたはアルミニウム合金で形成される。さらにゲート電極５０は、ゲート導電部４４と接触する箇所において、タングステンを含む材料で形成される領域を有してもよい。本例のゲート電極５０は、エミッタ電極５２と同一の材料で形成される。但し、ゲート電極５０は、エミッタ電極５２と異なる材料で形成されてもよい。 The gate electrode 50 passes through the contact hole 55 and comes into contact with the gate conductive portion 44 formed inside the gate trench portion 40, which will be described later. However, the gate electrode 50 is not formed above the dummy trench portion 30 and the emitter trench portion 60. The gate electrode 50 is made of a material containing metal. In one example, at least a portion of the gate electrode 50 is made of aluminum or an aluminum alloy. Further, the gate electrode 50 may have a region formed of a material containing tungsten at a position where it comes into contact with the gate conductive portion 44. The gate electrode 50 of this example is made of the same material as the emitter electrode 52. However, the gate electrode 50 may be made of a material different from that of the emitter electrode 52.

ダミートレンチ部３０は、半導体基板のおもて面において予め定められた延伸方向に延伸して形成される。ダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って、ゲートトレンチ部４０と所定の間隔で１つ以上配列されている。本例におけるダミートレンチ部３０は直線形状を有しており、配列方向とは垂直な方向に延伸して形成される。本明細書において、トレンチ部の配列方向とはＸ軸方向であってトレンチの短手方向を指し、トレンチ部の延伸方向とはＹ軸方向であってトレンチの長手方向を指す。 The dummy trench portion 30 is formed by stretching in a predetermined stretching direction on the front surface of the semiconductor substrate. One or more dummy trench portions 30 are arranged with the gate trench portion 40 at predetermined intervals along a predetermined arrangement direction in the region of the transistor portion 70. The dummy trench portion 30 in this example has a linear shape and is formed by extending in a direction perpendicular to the arrangement direction. In the present specification, the arrangement direction of the trench portion is the X-axis direction and refers to the lateral direction of the trench, and the extension direction of the trench portion is the Y-axis direction and refers to the longitudinal direction of the trench.

コンタクトホール５６は、ダミートレンチ部３０を覆う層間絶縁膜に形成される。本例のコンタクトホール５６は、ダミートレンチ部３０の端部に形成されている。コンタクトホール５６の位置は、ダミートレンチ部３０と対応して設けられていれば、本例に限られない。 The contact hole 56 is formed in an interlayer insulating film that covers the dummy trench portion 30. The contact hole 56 of this example is formed at the end of the dummy trench portion 30. The position of the contact hole 56 is not limited to this example as long as it is provided corresponding to the dummy trench portion 30.

ゲートトレンチ部４０は、半導体基板のおもて面において予め定められた延伸方向に延伸して形成される。本例のゲートトレンチ部４０は、所定の配列方向において、ダミートレンチ部３０と交互に配置される。また、本例のゲートトレンチ部４０は、ダミートレンチ部３０と一定の間隔で配置されている。但し、ダミートレンチ部３０およびゲートトレンチ部４０の配置は本例に限定されない。一例において、ゲートトレンチ部４０は、２つのダミートレンチ部３０の間に連続して形成されてもよい。 The gate trench portion 40 is formed by stretching in a predetermined stretching direction on the front surface of the semiconductor substrate. The gate trench portion 40 of this example is arranged alternately with the dummy trench portion 30 in a predetermined arrangement direction. Further, the gate trench portion 40 of this example is arranged at a constant interval from the dummy trench portion 30. However, the arrangement of the dummy trench portion 30 and the gate trench portion 40 is not limited to this example. In one example, the gate trench portion 40 may be formed continuously between the two dummy trench portions 30.

また、ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、ダミートレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。なお、ダミートレンチ部３０およびゲートトレンチ部４０は、第１トレンチ部の一例である。 Further, the gate trench portion 40 has a facing portion 41 and a protruding portion 43. The facing portion 41 is formed by stretching in the above-mentioned stretching direction in a range facing the dummy trench portion 30. That is, the facing portion 41 is formed parallel to the dummy trench portion 30. The protruding portion 43 is further extended from the facing portion 41 and is formed in a range not facing the dummy trench portion 30. In this example, two opposing portions 41 provided on both sides of the dummy trench portion 30 are connected by one protruding portion 43. At least a part of the protrusion 43 may have a curved shape. The dummy trench portion 30 and the gate trench portion 40 are examples of the first trench portion.

コンタクトホール５５は、突出部４３を覆う層間絶縁膜に形成される。コンタクトホール５５は、突出部４３において対向部４１から最も離れた領域に対応して形成されてよい。本例の突出部４３は、対向部４１から最も離れた領域において、対向部４１とは直交する方向に延伸する部分を有する。コンタクトホール５５は、突出部４３の当該部分に対応して形成されてよい。 The contact hole 55 is formed in an interlayer insulating film that covers the protrusion 43. The contact hole 55 may be formed in the protruding portion 43 so as to correspond to the region farthest from the facing portion 41. The protruding portion 43 of this example has a portion extending in a direction orthogonal to the facing portion 41 in the region farthest from the facing portion 41. The contact hole 55 may be formed corresponding to the portion of the protrusion 43.

エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、半導体基板１０のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する。エミッタトレンチ部６０は、ゲートトレンチ部４０と同様の形状を有してよい。但し、エミッタトレンチ部６０の延伸方向における長さは、ゲートトレンチ部４０よりも短くてよい。本例のエミッタトレンチ部６０の長さは、ダミートレンチ部３０と同一である。なお、エミッタトレンチ部６０は、第２トレンチ部の一例である。 The emitter trench portion 60 is provided in the region of the diode portion 80. The emitter trench portion 60 is formed on the front surface side of the semiconductor substrate 10 and stretches in a predetermined stretching direction in a plan view. The emitter trench portion 60 may have the same shape as the gate trench portion 40. However, the length of the emitter trench portion 60 in the stretching direction may be shorter than that of the gate trench portion 40. The length of the emitter trench portion 60 of this example is the same as that of the dummy trench portion 30. The emitter trench portion 60 is an example of a second trench portion.

ウェル領域１７は、ゲート電極５０が設けられる側の半導体基板の端部から、所定の範囲で形成される。ダミートレンチ部３０、ゲートトレンチ部４０およびエミッタトレンチ部６０の、ゲート電極５０側の少なくとも一部の領域はウェル領域１７に形成される。ゲートトレンチ部４０においては、対向部４１の少なくとも一部の領域がウェル領域１７に形成され、突出部４３の全体がウェル領域１７に形成されてよい。半導体基板は第１導電型を有し、ウェル領域１７は半導体基板とは異なる第２導電型を有する。本例の半導体基板はＮ−型であり、ウェル領域１７はＰ＋型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。但し、第１導電型をＰ型として、第２導電型をＮ型としてもよい。 The well region 17 is formed in a predetermined range from the end of the semiconductor substrate on the side where the gate electrode 50 is provided. At least a part of the dummy trench portion 30, the gate trench portion 40, and the emitter trench portion 60 on the gate electrode 50 side is formed in the well region 17. In the gate trench portion 40, at least a part of the region of the facing portion 41 may be formed in the well region 17, and the entire protruding portion 43 may be formed in the well region 17. The semiconductor substrate has a first conductive type, and the well region 17 has a second conductive type different from the semiconductor substrate. The semiconductor substrate of this example is N− type, and the well region 17 is P + type. In this example, the first conductive type will be described as N type, and the second conductive type will be described as P type. However, the first conductive type may be P type and the second conductive type may be N type.

ベース領域１４は、各トレンチ部に挟まれる領域に形成される。ベース領域１４は、ウェル領域１７よりもドーピング濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。 The base region 14 is formed in a region sandwiched between the trench portions. The base region 14 is a second conductive type having a lower doping concentration than the well region 17. The base region 14 of this example is P-type.

第１コンタクト領域１５は、ベース領域１４のおもて面において、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例の第１コンタクト領域１５はＰ＋型である。なお、ダイオード部８０においては、第１コンタクト領域１５は形成しなくても良い。 The first contact region 15 is a second conductive type region having a higher doping concentration than the base region 14 on the front surface of the base region 14. The first contact region 15 of this example is P + type. The diode portion 80 does not have to form the first contact region 15.

エミッタ領域１２は、トランジスタ部７０において、半導体基板のおもて面の一部に、半導体基板よりもドーピング濃度が高い第１導電型の領域として選択的に形成される。本例のエミッタ領域１２はＮ＋型である。 The emitter region 12 is selectively formed on a part of the front surface of the semiconductor substrate in the transistor portion 70 as a first conductive type region having a higher doping concentration than that of the semiconductor substrate. The emitter region 12 of this example is N + type.

第１コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。即ち、第１コンタクト領域１５およびエミッタ領域１２は、トレンチ部の配列方向で第１コンタクト領域１５およびエミッタ領域１２の両端に形成された複数のトレンチ部に接している。トランジスタ部７０の１以上の第１コンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に露出するように形成される。 Each of the first contact region 15 and the emitter region 12 is formed from one adjacent trench portion to the other trench portion. That is, the first contact region 15 and the emitter region 12 are in contact with a plurality of trench portions formed at both ends of the first contact region 15 and the emitter region 12 in the arrangement direction of the trench portions. One or more first contact regions 15 and one or more emitter regions 12 of the transistor portion 70 are formed so as to be alternately exposed along the extending direction of the trench portions in the regions sandwiched between the trench portions.

第２コンタクト領域１６は、第１コンタクト領域１５よりもドーピング濃度の高い第２導電型の領域である。本例の第２コンタクト領域１６は、Ｐ＋＋型である。第２コンタクト領域１６は、第１コンタクト領域１５の上方に形成される。本例の第２コンタクト領域１６は、矩形の形状を有する。但し、第２コンタクト領域１６は、角部が丸みを帯びた形状を有してもよい。なお、第２コンタクト領域１６は、エミッタ電極５２との界面における接触抵抗を低減するために形成されてよい。 The second contact region 16 is a second conductive type region having a higher doping concentration than the first contact region 15. The second contact region 16 of this example is a P ++ type. The second contact region 16 is formed above the first contact region 15. The second contact region 16 of this example has a rectangular shape. However, the second contact region 16 may have a shape with rounded corners. The second contact region 16 may be formed in order to reduce the contact resistance at the interface with the emitter electrode 52.

第２コンタクト領域１６は、エミッタ領域１２と離間して形成されている。ここで、半導体装置１００のゲート閾値電圧Ｖｔｈは、ゲートトレンチ部４０に隣接するメサ部におけるドーピング濃度のピークに応じて決定される。そのため、第２コンタクト領域１６がエミッタ領域１２と接触すると、ゲートトレンチ部４０の近傍のピーク濃度が低減される場合がある。即ち、第２コンタクト領域１６をエミッタ領域１２と離間して形成することにより、ゲート閾値電圧Ｖｔｈを決めるベース領域１４のピーク濃度が低減されるのを抑制できる。また、第２コンタクト領域１６がエミッタ領域１２と離間して形成されることにより、第２コンタクト領域１６の位置がずれた場合においてもゲート閾値電圧Ｖｔｈの変動を小さくできる。 The second contact region 16 is formed so as to be separated from the emitter region 12. Here, the gate threshold voltage Vth of the semiconductor device 100 is determined according to the peak of the doping concentration in the mesa portion adjacent to the gate trench portion 40. Therefore, when the second contact region 16 comes into contact with the emitter region 12, the peak concentration in the vicinity of the gate trench portion 40 may be reduced. That is, by forming the second contact region 16 apart from the emitter region 12, it is possible to suppress the reduction of the peak concentration of the base region 14 that determines the gate threshold voltage Vth. Further, since the second contact region 16 is formed so as to be separated from the emitter region 12, the fluctuation of the gate threshold voltage Vth can be reduced even when the position of the second contact region 16 is displaced.

コンタクトホール５４は、トランジスタ部７０において、第２コンタクト領域１６およびエミッタ領域１２の上方の少なくとも一部に形成される。また、コンタクトホール５４は、第１コンタクト領域１５の上方に形成されてもよい。本例のコンタクトホール５４は、エミッタ領域１２、第１コンタクト領域１５および第２コンタクト領域１６にまたがって形成されている。但し、トランジスタ部７０において、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。 The contact hole 54 is formed in at least a part of the transistor portion 70 above the second contact region 16 and the emitter region 12. Further, the contact hole 54 may be formed above the first contact region 15. The contact hole 54 of this example is formed so as to straddle the emitter region 12, the first contact region 15, and the second contact region 16. However, in the transistor portion 70, the contact hole 54 is not formed in the region corresponding to the base region 14 and the well region 17.

また、本例のコンタクトホール５４の配列方向の幅は、第２コンタクト領域１６の配列方向の幅と等しい。即ち、第２コンタクト領域１６は、コンタクトホール５４をマスクとして用いて形成されている。これにより、第２コンタクト領域１６を形成するための工程が少なくなるので、製造コストが低減される。 Further, the width of the contact holes 54 in this example in the arrangement direction is equal to the width of the second contact region 16 in the arrangement direction. That is, the second contact region 16 is formed by using the contact hole 54 as a mask. As a result, the number of steps for forming the second contact region 16 is reduced, so that the manufacturing cost is reduced.

一方、コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に形成される。本例においてトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。但し、トランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において異なる長さを有してよい。 On the other hand, the contact hole 54 is formed above the base region 14 in the diode portion 80. In this example, the contact hole 54 of the transistor portion 70 and the contact hole 54 of the diode portion 80 have the same length in the extending direction of each trench portion. However, the contact hole 54 of the transistor portion 70 and the contact hole 54 of the diode portion 80 may have different lengths in the extending direction of each trench portion.

図２は、実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０のおもて面に形成される。エミッタ電極５２は、エミッタ端子５３と電気的に接続される。 FIG. 2 is a diagram showing an example of a cross section of the semiconductor device 100 according to the first embodiment. The semiconductor device 100 of this example has a semiconductor substrate 10, an emitter electrode 52, and a collector electrode 24 in the cross section. The emitter electrode 52 is formed on the front surface of the semiconductor substrate 10. The emitter electrode 52 is electrically connected to the emitter terminal 53.

コレクタ電極２４は、半導体基板１０の裏面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極５２側の面をおもて面、コレクタ電極２４側の面を裏面または底部と称する。また、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。 The collector electrode 24 is formed on the back surface of the semiconductor substrate 10. The collector electrode 24 is electrically connected to the collector terminal. The emitter electrode 52 and the collector electrode 24 are made of a conductive material such as metal. Further, in the present specification, the surface of each member such as a substrate, a layer, and a region on the emitter electrode 52 side is referred to as a front surface, and the surface on the collector electrode 24 side is referred to as a back surface or a bottom surface. Further, the direction connecting the emitter electrode 52 and the collector electrode 24 is referred to as a depth direction.

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板といった化合物半導体基板等であってもよい。半導体基板１０のおもて面側には、Ｐ−型のベース領域１４が形成される。また、Ｎ＋型のエミッタ領域１２が、ベース領域１４のおもて面側における一部の領域に選択的に形成される。また、半導体基板１０は、Ｎ−型のドリフト領域１８、Ｎ−型のバッファ領域２０、Ｐ＋型のコレクタ領域２２、および、Ｎ＋型のカソード領域８２を更に有する。 The semiconductor substrate 10 may be a silicon substrate, or may be a compound semiconductor substrate such as a silicon carbide substrate or a nitride semiconductor substrate. A P-type base region 14 is formed on the front surface side of the semiconductor substrate 10. Further, the N + type emitter region 12 is selectively formed in a part of the base region 14 on the front surface side. Further, the semiconductor substrate 10 further has an N-type drift region 18, an N-type buffer region 20, a P + type collector region 22, and an N + type cathode region 82.

ドリフト領域１８は、ベース領域１４の裏面側に形成される。バッファ領域２０は、ドリフト領域１８の裏面側に形成される。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。 The drift region 18 is formed on the back surface side of the base region 14. The buffer region 20 is formed on the back surface side of the drift region 18. The doping concentration in the buffer region 20 is higher than the doping concentration in the drift region 18. The buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the back surface side of the base region 14 from reaching the collector region 22 and the cathode region 82.

コレクタ領域２２は、トランジスタ部７０の領域において、バッファ領域２０の裏面側に形成される。カソード領域８２は、ダイオード部８０の領域において、バッファ領域２０の裏面側に形成される。また、コレクタ領域２２およびカソード領域８２の裏面にはコレクタ電極２４が設けられる。 The collector region 22 is formed on the back surface side of the buffer region 20 in the region of the transistor portion 70. The cathode region 82 is formed on the back surface side of the buffer region 20 in the region of the diode portion 80. Further, collector electrodes 24 are provided on the back surfaces of the collector region 22 and the cathode region 82.

半導体基板１０のおもて面側には、１以上のゲートトレンチ部４０、１以上のダミートレンチ部３０、および、１以上のエミッタトレンチ部６０が形成される。各トレンチ部は、半導体基板１０のおもて面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。本例においてゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０のおもて面から、エミッタ領域１２およびベース領域１４を貫通して、ドリフト領域１８に到達する。また、エミッタトレンチ部６０は、半導体基板１０のおもて面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。 One or more gate trench portions 40, one or more dummy trench portions 30, and one or more emitter trench portions 60 are formed on the front surface side of the semiconductor substrate 10. Each trench portion penetrates the base region 14 from the front surface of the semiconductor substrate 10 and reaches the drift region 18. In this example, the gate trench portion 40 and the dummy trench portion 30 penetrate the emitter region 12 and the base region 14 from the front surface of the semiconductor substrate 10 and reach the drift region 18. Further, the emitter trench portion 60 penetrates the base region 14 from the front surface of the semiconductor substrate 10 and reaches the drift region 18.

ゲートトレンチ部４０は、半導体基板１０のおもて面側に形成された絶縁膜４２およびゲート導電部４４を有する。ゲートトレンチ部４０は、半導体基板１０のエッチングにより形成されたトレンチに形成される。 The gate trench portion 40 has an insulating film 42 formed on the front surface side of the semiconductor substrate 10 and a gate conductive portion 44. The gate trench portion 40 is formed in a trench formed by etching the semiconductor substrate 10.

ゲート導電部４４は、ゲートトレンチ部４０において、半導体基板１０のおもて面側に形成される。ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれのゲート導電部４４は、ゲート端子５１に電気的に接続される。本例では、図１に示したように突出部４３においてゲート導電部４４がゲート電極５０と電気的に接続される。また、ゲート電極５０がゲート端子５１に電気的に接続される。ゲート端子５１を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層にチャネルが形成される。本例のゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲート導電部４４は、ゲートトレンチ部４０における第１導電部の一例である。 The gate conductive portion 44 is formed on the front surface side of the semiconductor substrate 10 in the gate trench portion 40. The gate conductive portion 44 includes at least a region facing the adjacent base region 14. Each gate conductive portion 44 is electrically connected to the gate terminal 51. In this example, as shown in FIG. 1, the gate conductive portion 44 is electrically connected to the gate electrode 50 at the protruding portion 43. Further, the gate electrode 50 is electrically connected to the gate terminal 51. When a predetermined voltage is applied to the gate conductive portion 44 via the gate terminal 51, a channel is formed in the surface layer of the interface in the base region 14 in contact with the gate trench. The gate conductive portion 44 of this example is formed of a conductive material such as polysilicon. The gate conductive portion 44 is an example of the first conductive portion in the gate trench portion 40.

絶縁膜４２は、ゲート導電部４４の周囲を覆うように形成される。即ち、絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成されてよい。 The insulating film 42 is formed so as to cover the periphery of the gate conductive portion 44. That is, the insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10. The insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.

ダミートレンチ部３０は、半導体基板１０のおもて面側に形成された絶縁膜３２およびダミー導電部３４を有する。ダミートレンチ部３０は、半導体基板１０のエッチングにより形成されたトレンチに形成される。 The dummy trench portion 30 has an insulating film 32 and a dummy conductive portion 34 formed on the front surface side of the semiconductor substrate 10. The dummy trench portion 30 is formed in the trench formed by etching the semiconductor substrate 10.

ダミー導電部３４は、ダミートレンチ部３０において、半導体基板１０のおもて面側に形成される。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。ダミー導電部３４は、ダミートレンチ部３０における第１導電部の一例である。 The dummy conductive portion 34 is formed on the front surface side of the semiconductor substrate 10 in the dummy trench portion 30. The dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44. For example, the dummy conductive portion 34 is formed of a conductive material such as polysilicon. The dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction. The dummy conductive portion 34 is an example of the first conductive portion in the dummy trench portion 30.

絶縁膜３２は、ダミー導電部３４の側面および底面を覆うように形成される。即ち、絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成されてよい。 The insulating film 32 is formed so as to cover the side surface and the bottom surface of the dummy conductive portion 34. That is, the insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10. The insulating film 32 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the dummy trench.

ダイオード部８０は、トランジスタ部７０の近傍の領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、ドリフト領域１８およびバッファ領域２０を有する。ダイオード部８０のバッファ領域２０の裏面側にはカソード領域８２が設けられる。また、ダイオード部８０は、１以上のエミッタトレンチ部６０を有する。また、ダイオード部８０には、エミッタ領域１２が形成されない。 The diode portion 80 is provided in a region near the transistor portion 70. The diode portion 80 has a base region 14, a drift region 18, and a buffer region 20 in the same layer as the transistor portion 70. A cathode region 82 is provided on the back surface side of the buffer region 20 of the diode portion 80. Further, the diode portion 80 has one or more emitter trench portions 60. Further, the emitter region 12 is not formed in the diode portion 80.

エミッタトレンチ部６０は、ベース領域１４のおもて面側からベース領域１４を貫通して、ドリフト領域１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、絶縁膜６２およびエミッタ導電部６４を備える。 The emitter trench portion 60 is formed by penetrating the base region 14 from the front surface side of the base region 14 and reaching the drift region 18. Each emitter trench portion 60 includes an insulating film 62 and an emitter conductive portion 64.

エミッタ導電部６４は、エミッタトレンチ部６０において、半導体基板１０のおもて面側に形成される。エミッタ導電部６４は、エミッタ端子５３に電気的に接続される。 The emitter conductive portion 64 is formed on the front surface side of the semiconductor substrate 10 in the emitter trench portion 60. The emitter conductive portion 64 is electrically connected to the emitter terminal 53.

絶縁膜６２は、エミッタ導電部６４の側面および底面を覆うように形成される。また、絶縁膜６２は、エミッタトレンチの内壁を覆って形成される。 The insulating film 62 is formed so as to cover the side surface and the bottom surface of the emitter conductive portion 64. Further, the insulating film 62 is formed so as to cover the inner wall of the emitter trench.

なお、ダイオード部８０は、活性領域において、カソード領域８２に一致する裏面の領域、またはおもて面側に対して、半導体基板１０の裏面に垂直にカソード領域８２を投影したときの投影領域として定義される。また、トランジスタ部７０は、活性領域において、おもて面側に対して、半導体基板１０の裏面に垂直にコレクタ領域２２を投影したときの投影領域であって、エミッタ領域１２および第１コンタクト領域１５を含む予め定められた単位構成が規則的に配置された領域として定義される。 In the active region, the diode portion 80 serves as a projection region when the cathode region 82 is projected perpendicularly to the back surface of the semiconductor substrate 10 with respect to the back surface region corresponding to the cathode region 82 or the front surface side. Defined. Further, the transistor portion 70 is a projection region when the collector region 22 is projected perpendicularly to the back surface side of the semiconductor substrate 10 with respect to the front surface side in the active region, and is the emitter region 12 and the first contact region. A predetermined unit configuration including 15 is defined as a regularly arranged area.

図３は、実施例１に係る半導体装置１００のｂ−ｂ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。 FIG. 3 is a diagram showing an example of a bb'cross section of the semiconductor device 100 according to the first embodiment. The semiconductor device 100 of this example has a semiconductor substrate 10, an emitter electrode 52, and a collector electrode 24 in the cross section.

ベース領域１４は、ｂ−ｂ'断面において、半導体基板１０のおもて面に一様の深さで形成されている。本例のベース領域１４は、ダミートレンチ部３０およびゲートトレンチ部４０で囲まれる領域の全域に一様に形成される。 The base region 14 is formed at a uniform depth on the front surface of the semiconductor substrate 10 in the bb'cross section. The base region 14 of this example is uniformly formed over the entire region surrounded by the dummy trench portion 30 and the gate trench portion 40.

第１コンタクト領域１５は、ベース領域１４の上方に形成されている。第１コンタクト領域１５は、エミッタ領域１２と交互に配置されるように形成されている。但し、第１コンタクト領域１５は、平面視で、エミッタ領域１２と重複する領域を有してよい。即ち、本例の第１コンタクト領域１５は、エミッタ領域１２の下方の少なくとも一部の領域に形成されている。具体的には、第１コンタクト領域１５のトレンチに沿ったＹ軸方向側の端は、エミッタ領域１２のトレンチに沿ったＹ軸方向側の端を、下方から覆うように形成されてよい。これにより、少数キャリアがエミッタ領域１２の下方から第１コンタクト領域１５に流れるときに、エミッタ領域１２の下方の電圧降下の増加を抑制し、ラッチアップを防止する。少数キャリアは、本例では正孔である。なお、本明細書において、平面視とは、半導体基板１０のおもて面側から裏面側に見た場合の視点を指す。 The first contact region 15 is formed above the base region 14. The first contact region 15 is formed so as to be arranged alternately with the emitter region 12. However, the first contact region 15 may have a region that overlaps with the emitter region 12 in a plan view. That is, the first contact region 15 of this example is formed in at least a part of the region below the emitter region 12. Specifically, the end on the Y-axis direction along the trench of the first contact region 15 may be formed so as to cover the end on the Y-axis direction along the trench of the emitter region 12 from below. As a result, when a minority carrier flows from below the emitter region 12 to the first contact region 15, an increase in the voltage drop below the emitter region 12 is suppressed, and latch-up is prevented. The minority carrier is a hole in this example. In the present specification, the plan view refers to a viewpoint when the semiconductor substrate 10 is viewed from the front surface side to the back surface side.

第２コンタクト領域１６は、ベース領域１４の上方において、エミッタ領域１２よりも浅く形成されている。例えば、第２コンタクト領域１６がエミッタ領域１２よりも浅く形成されるとは、第２コンタクト領域１６の最下端がエミッタ領域１２の最下端よりも半導体基板１０のおもて面側に位置するように、第２コンタクト領域１６が浅く形成されることを指す。また、第２コンタクト領域１６がエミッタ領域１２よりも浅く形成されるとは、第２コンタクト領域１６のドーピング濃度ピークがエミッタ領域１２のドーピング濃度ピークよりも浅く形成されることを指してもよい。 The second contact region 16 is formed above the base region 14 and shallower than the emitter region 12. For example, when the second contact region 16 is formed shallower than the emitter region 12, the lowermost end of the second contact region 16 is located closer to the front surface side of the semiconductor substrate 10 than the lowermost end of the emitter region 12. In addition, it means that the second contact region 16 is formed shallowly. Further, the fact that the second contact region 16 is formed shallower than the emitter region 12 may mean that the doping concentration peak of the second contact region 16 is formed shallower than the doping concentration peak of the emitter region 12.

実施例１に係る半導体装置１００の第２コンタクト領域１６は、一例として以下のように製造する。トレンチ部を形成後、トレンチ部に挟まれたメサ部にベース領域１４を形成する。ベース領域１４は、Ｐ型のドーパントをイオン注入し、１１００℃〜１２００℃程度の熱拡散により形成する。続いて、第１コンタクト領域１５を形成する。第１コンタクト領域１５は、レジストマスクを用いて選択的にＰ型のドーパント（例えばボロン）をイオン注入し、１０００℃程度の熱アニールにより形成してよい。Ｐ型ドーパントのイオン注入領域Ａは、例えば図示の通りである。続いて、エミッタ領域１２を形成する。エミッタ領域１２は、レジストマスクを用いて選択的にＮ型のドーパント（例えば砒素）をイオン注入し、１０００℃程度の熱アニールにより形成してよい。Ｎ型ドーパントのイオン注入領域Ｂは、例えば図示の通りである。Ｎ型ドーパントのイオン注入領域Ｂは、Ｐ型ドーパントのイオン注入領域Ａと、トレンチ部延伸方向に沿って離してもよい。なお、第１コンタクト領域１５とエミッタ領域１２を形成する順番は逆でも良い。 The second contact region 16 of the semiconductor device 100 according to the first embodiment is manufactured as follows as an example. After forming the trench portion, the base region 14 is formed in the mesa portion sandwiched between the trench portions. The base region 14 is formed by ion implantation of a P-type dopant and thermal diffusion at about 1100 ° C to 1200 ° C. Subsequently, the first contact region 15 is formed. The first contact region 15 may be formed by selectively ion-implanting a P-type dopant (for example, boron) using a resist mask and performing thermal annealing at about 1000 ° C. The ion implantation region A of the P-type dopant is, for example, as shown in the figure. Subsequently, the emitter region 12 is formed. The emitter region 12 may be formed by selectively ion-implanting an N-type dopant (for example, arsenic) using a resist mask and performing thermal annealing at about 1000 ° C. The ion implantation region B of the N-type dopant is as shown in the figure, for example. The ion implantation region B of the N-type dopant may be separated from the ion implantation region A of the P-type dopant along the extension direction of the trench portion. The order of forming the first contact region 15 and the emitter region 12 may be reversed.

続いて、層間絶縁膜を堆積後パターニングし、コンタクトホール５４を形成する。続いて、第２コンタクト領域１６を形成する。第２コンタクト領域１６は、レジストマスクを用いて選択的にＰ型のドーパント（例えばボロン、フッ化ボロンＢＦ２等）をイオン注入し、９００℃程度の熱アニールにより形成してよい。アニールは、フラッシュランプアニールでもよい。第２コンタクト領域１６を形成するときの熱アニールの温度は、第１コンタクト領域１５を形成するときの熱アニールの温度より低い。上記以外の製造工程は、一般的な周知の製造工程であってよい。 Subsequently, the interlayer insulating film is deposited and then patterned to form the contact hole 54. Subsequently, the second contact region 16 is formed. The second contact region 16 may be formed by ion-implanting a P-type dopant (for example, boron, boron fluoride BF 2, etc.) using a resist mask and performing thermal annealing at about 900 ° C. The annealing may be flash lamp annealing. The temperature of thermal annealing when forming the second contact region 16 is lower than the temperature of thermal annealing when forming the first contact region 15. The manufacturing process other than the above may be a general well-known manufacturing process.

第１コンタクト領域１５と第２コンタクト領域１６は、同じフォトマスクを用いてパターンしたレジストマスクを用いてよい。第２コンタクト領域１６を形成するときの温度を低くする。そのため、同じフォトマスクであっても、第１コンタクト領域１５および第２コンタクト領域１６の半導体装置１００の製造プロセス終了後の仕上がり（以下、単に仕上がりと称する）形状において、Ｐ型ドーパントの拡散深さ（接合深さ）および横方向拡散（図３ではＸ−Ｙ平面に平行な拡散）の長さは、第２コンタクト領域１６の方が短い。 For the first contact region 15 and the second contact region 16, a resist mask patterned using the same photomask may be used. The temperature at which the second contact region 16 is formed is lowered. Therefore, even with the same photomask, the diffusion depth of the P-type dopant in the finished (hereinafter, simply referred to as finished) shape of the semiconductor device 100 in the first contact region 15 and the second contact region 16 after the completion of the manufacturing process. The length of (joint depth) and lateral diffusion (diffusion parallel to the XY plane in FIG. 3) is shorter in the second contact region 16.

一例として、エミッタ領域１２形成時のイオン注入のドーパントを砒素とすると、１０００℃程度のアニールで拡散する距離は、第１コンタクト領域１５のボロンの拡散距離よりも小さい。さらに第２コンタクト領域１６形成時のイオン注入のドーパントをフッ化ボロンとし、アニールをフラッシュランプアニールとすると、第２コンタクト領域１６は、エミッタ領域１２の砒素と比較して、拡散する深さは小さい。即ち、第２コンタクト領域１６は、エミッタ領域１２と比較して、横方向にはほとんど拡散しない。これにより、第２コンタクト領域１６は、エミッタ領域１２に達することなく、第１コンタクト領域１５の内側に形成される。 As an example, assuming that the dopant for ion implantation at the time of forming the emitter region 12 is arsenic, the diffusion distance by annealing at about 1000 ° C. is smaller than the diffusion distance of boron in the first contact region 15. Further, when the ion implantation dopant at the time of forming the second contact region 16 is boron fluoride and the annealing is flash lamp annealing, the depth of diffusion of the second contact region 16 is smaller than that of arsenic in the emitter region 12. .. That is, the second contact region 16 hardly diffuses in the lateral direction as compared with the emitter region 12. As a result, the second contact region 16 is formed inside the first contact region 15 without reaching the emitter region 12.

あるいは、第１コンタクト領域１５と第２コンタクト領域１６は、異なるフォトマスクを用いてパターンしたレジストマスクを用いてよい。この場合は、第２コンタクト領域１６が第１コンタクト領域１５の内側にあるように描画したフォトマスクを用いればよい。 Alternatively, the first contact region 15 and the second contact region 16 may use resist masks patterned using different photomasks. In this case, a photomask drawn so that the second contact area 16 is inside the first contact area 15 may be used.

［比較例１］
図４は、比較例１に係る半導体装置５００の一例を示す平面図である。図５は、比較例１に係る半導体装置５００のｃ−ｃ'断面の一例を示す。本例の半導体装置５００は、延伸方向に形成されたコンタクト領域５１５を有する。 [Comparative Example 1]
FIG. 4 is a plan view showing an example of the semiconductor device 500 according to Comparative Example 1. FIG. 5 shows an example of a cc'cross section of the semiconductor device 500 according to Comparative Example 1. The semiconductor device 500 of this example has a contact region 515 formed in the stretching direction.

本例の半導体装置５００は、トランジスタ部５７０およびダイオード部５８０を備える。半導体装置５００は、半導体基板５１０のおもて面において、エミッタ領域５１２、ベース領域５１４、コンタクト領域５１５、ウェル領域５１７、層間絶縁膜５２６、ダミートレンチ部５３０、ゲートトレンチ部５４０、エミッタトレンチ部５６０、ゲート電極５５０およびエミッタ電極５５２を備える。ダミートレンチ部５３０は、絶縁膜５３２およびダミー導電部５３４を有し、ゲートトレンチ部５４０は、絶縁膜５４２およびゲート導電部５４４を有する。また、ゲートトレンチ部５４０は、対向部５４１および突出部５４３を有する。エミッタトレンチ部５６０は、絶縁膜５６２およびエミッタ導電部５６４を有する。 The semiconductor device 500 of this example includes a transistor unit 570 and a diode unit 580. The semiconductor device 500 has an emitter region 512, a base region 514, a contact region 515, a well region 517, an interlayer insulating film 526, a dummy trench portion 530, a gate trench portion 540, and an emitter trench portion 560 on the front surface of the semiconductor substrate 510. , A gate electrode 550 and an emitter electrode 552. The dummy trench portion 530 has an insulating film 532 and a dummy conductive portion 534, and the gate trench portion 540 has an insulating film 542 and a gate conductive portion 544. Further, the gate trench portion 540 has a facing portion 541 and a protruding portion 543. The emitter trench portion 560 has an insulating film 562 and an emitter conductive portion 564.

また、本例の半導体装置５００は、半導体基板５１０に形成されたドリフト領域５１８、バッファ領域５２０、コレクタ領域５２２およびカソード領域５８２を有する。半導体基板５１０の裏面側には、コレクタ電極５２４が形成されている。なお、ゲート電極５５０は、ゲート端子５５１に接続され、コンタクトホール５５５を介してゲートトレンチ部５４０の内部に形成されたゲート導電部に接続される。また、エミッタ電極５５２は、エミッタ端子５５３に接続される。エミッタ電極５５２は、コンタクトホール５５４を介して半導体基板５１０に接続される。エミッタ電極５５２は、コンタクトホール５５６を介して、ダミートレンチ部５３０またはエミッタトレンチ部５６０の内部に形成された導電部に接続される。 Further, the semiconductor device 500 of this example has a drift region 518, a buffer region 520, a collector region 522, and a cathode region 582 formed on the semiconductor substrate 510. A collector electrode 524 is formed on the back surface side of the semiconductor substrate 510. The gate electrode 550 is connected to the gate terminal 551 and is connected to the gate conductive portion formed inside the gate trench portion 540 via the contact hole 555. Further, the emitter electrode 552 is connected to the emitter terminal 553. The emitter electrode 552 is connected to the semiconductor substrate 510 via the contact hole 554. The emitter electrode 552 is connected to the conductive portion formed inside the dummy trench portion 530 or the emitter trench portion 560 via the contact hole 556.

コンタクト領域５１５は、トレンチ部の延伸方向に延伸して形成されている。また、エミッタ領域５１２およびコンタクト領域５１５は、トレンチ部の延伸方向において、交互に形成されている。即ち、本例のコンタクト領域５１５は、エミッタ領域５１２と接して形成されている。しかし、微細化が進み、トレンチ間隔が狭くなると、コンタクト領域５１５のＰ型ドーパントが、エミッタ領域５１２下方でベース領域５１４のピーク濃度位置に拡散し、ベース領域５１４のドーピング濃度を増加させることがある。ベース領域５１４のドーピング濃度が増加すると、ゲート閾値電圧が上昇する。また、本例の半導体装置５００は、エミッタ領域５１２とコンタクト領域５１５とを交互に形成した構造を有するところ、更に高ドーピング濃度のＰ＋＋型のコンタクト領域が形成されると、ゲート閾値電圧Ｖｔｈへの影響が出やすくなる場合がある。 The contact region 515 is formed by stretching in the stretching direction of the trench portion. Further, the emitter region 512 and the contact region 515 are alternately formed in the extending direction of the trench portion. That is, the contact region 515 of this example is formed in contact with the emitter region 512. However, as miniaturization progresses and the trench spacing becomes narrower, the P-type dopant in the contact region 515 may diffuse to the peak concentration position in the base region 514 below the emitter region 512, increasing the doping concentration in the base region 514. .. As the doping concentration in the base region 514 increases, the gate threshold voltage rises. Further, the semiconductor device 500 of this example has a structure in which the emitter region 512 and the contact region 515 are alternately formed, and when a P ++ type contact region having a higher doping concentration is formed, the gate threshold voltage Vth is reached. It may be more likely to be affected.

［実施例２］
図６は、実施例２に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、トレンチ部と接触した第２コンタクト領域１６を有する。実施例２は、第２コンタクト領域１６が両端に形成された複数のトレンチ部に接している点で実施例１と相違する。 [Example 2]
FIG. 6 is a plan view showing an example of the semiconductor device 100 according to the second embodiment. The semiconductor device 100 of this example has a second contact region 16 in contact with the trench portion. The second embodiment is different from the first embodiment in that the second contact region 16 is in contact with a plurality of trench portions formed at both ends.

第２コンタクト領域１６は、第２コンタクト領域１６の両端に形成されたダミートレンチ部３０およびゲートトレンチ部４０に接して形成される。但し、第２コンタクト領域１６は、エミッタ領域１２と離間して形成されている。このように、第２コンタクト領域１６は、エミッタ領域１２と離間して形成されていれば、第２コンタクト領域１６の配列方向の幅は特に制限されない。即ち、第２コンタクト領域１６の配列方向の幅は、半導体装置１００の特性に応じて適宜変更されてよい。なお、ダイオード部８０においては、第１コンタクト領域１５は形成してもよいし、あるいは実施例１と同様に、形成しなくても良い。 The second contact region 16 is formed in contact with the dummy trench portion 30 and the gate trench portion 40 formed at both ends of the second contact region 16. However, the second contact region 16 is formed so as to be separated from the emitter region 12. As described above, as long as the second contact region 16 is formed apart from the emitter region 12, the width of the second contact region 16 in the array direction is not particularly limited. That is, the width of the second contact region 16 in the array direction may be appropriately changed according to the characteristics of the semiconductor device 100. In the diode portion 80, the first contact region 15 may or may not be formed, as in the first embodiment.

図７は、実施例２に係る半導体装置１００のｄ−ｄ'断面の一例を示す。本例の半導体装置１００は、タングステンプラグ９５を備える。 FIG. 7 shows an example of a dd'cross section of the semiconductor device 100 according to the second embodiment. The semiconductor device 100 of this example includes a tungsten plug 95.

タングステンプラグ９５は、エミッタ電極５２と第２コンタクト領域１６とを電気的に接続する。本例の半導体装置１００は、第２コンタクト領域１６がタングステンプラグ９５と接して形成されているので、タングステンプラグ９５界面の接触抵抗を低減できる。これにより、本例の半導体装置１００は、タングステンプラグ９５を用いた場合の接触抵抗の上昇を抑制できる。なお、実施例１において、トランジスタ部７０とダイオード部８０の両方に、タングステンプラグ９５を形成してもよい。 The tungsten plug 95 electrically connects the emitter electrode 52 and the second contact region 16. In the semiconductor device 100 of this example, since the second contact region 16 is formed in contact with the tungsten plug 95, the contact resistance at the interface of the tungsten plug 95 can be reduced. As a result, the semiconductor device 100 of this example can suppress an increase in contact resistance when the tungsten plug 95 is used. In the first embodiment, the tungsten plug 95 may be formed in both the transistor portion 70 and the diode portion 80.

図８は、半導体装置１００の拡大した平面図の一例を示す。本例では、第２コンタクト領域１６とそれ以外の領域との位置関係の一例を示す。 FIG. 8 shows an example of an enlarged plan view of the semiconductor device 100. In this example, an example of the positional relationship between the second contact region 16 and the other regions is shown.

距離Ｌａは、第２コンタクト領域１６と、ゲートトレンチ部４０およびエミッタ領域１２の接点との最短距離を示す。また、距離Ｌａは、第２コンタクト領域１６と、ダミートレンチ部３０およびエミッタ領域１２の接点との最短距離を示してよい。 The distance La indicates the shortest distance between the second contact region 16 and the contact points of the gate trench portion 40 and the emitter region 12. Further, the distance La may indicate the shortest distance between the second contact region 16 and the contacts of the dummy trench portion 30 and the emitter region 12.

本例では、エミッタ領域１２は、ゲートトレンチ部４０の延伸方向において、第１コンタクト領域１５を挟んで離間している。同様に、後述するＶｔｈ決定領域６５も、ゲートトレンチ部４０の側壁に接するベース領域１４で、ゲートトレンチ部４０の延伸方向において、第１コンタクト領域１５を挟んで離間している。 In this example, the emitter region 12 is separated from the first contact region 15 in the stretching direction of the gate trench portion 40. Similarly, the Vth determination region 65, which will be described later, is also a base region 14 in contact with the side wall of the gate trench portion 40, and is separated from the first contact region 15 in the extending direction of the gate trench portion 40.

図９は、半導体装置１００の図１におけるｂ−ｂ'断面の一例を示す。距離Ｌｂは、平面視で、エミッタ領域１２と第１コンタクト領域１５とが、延伸方向において重複する距離を示す。または、距離Ｌｂは、平面視で、第１コンタクト領域１５のトレンチに沿ったＹ軸方向側の端が、エミッタ領域１２のトレンチに沿ったＹ軸方向側の端を、下方から覆う距離といってよい。また、距離Ｌｂは、エミッタ領域１２の−Ｙ軸方向側の端部と、第１コンタクト領域１５の＋Ｙ軸方向側の端部までの距離であってよい。 FIG. 9 shows an example of a bb'cross section in FIG. 1 of the semiconductor device 100. The distance Lb indicates the distance at which the emitter region 12 and the first contact region 15 overlap in the stretching direction in a plan view. Alternatively, the distance Lb is the distance that the end on the Y-axis direction along the trench of the first contact region 15 covers the end on the Y-axis direction along the trench of the emitter region 12 from below in a plan view. You can. Further, the distance Lb may be the distance between the end portion of the emitter region 12 on the −Y axis direction side and the end portion of the first contact region 15 on the + Y axis direction side.

ここで、距離Ｌａは、距離Ｌｂよりも大きいことが好ましい。これにより、第２コンタクト領域１６の位置が多少ずれたとしても、第２コンタクト領域１６とエミッタ領域１２とを離間させることができる。また、ゲート閾値電圧Ｖｔｈを決めるベース領域１４のピーク濃度の増加を抑制できる。 Here, the distance La is preferably larger than the distance Lb. As a result, even if the position of the second contact region 16 is slightly displaced, the second contact region 16 and the emitter region 12 can be separated from each other. Further, it is possible to suppress an increase in the peak concentration in the base region 14 that determines the gate threshold voltage Vth.

ゲート閾値電圧Ｖｔｈの決定領域（本明細書においてＶｔｈ決定領域６５とする）は、ゲートトレンチ部４０に接するベース領域１４のうち、エミッタ領域１２直下でベース領域１４がピーク濃度となる箇所である。図９に示すＶｔｈ決定領域６５は、ｂ−ｂ'断面をゲートトレンチ部４０の側壁に投影したときの、トレンチ側壁におけるＶｔｈ決定領域６５を模式的に示した領域である。実際のＶｔｈ決定領域６５は、図９に示す形状や位置に限られない。
The gate threshold voltage Vth determination region (referred to as Vth determination region 65 in the present specification) is a portion of the base region 14 in contact with the gate trench portion 40 where the base region 14 has a peak concentration immediately below the emitter region 12. Vth determining regions 65 shown in FIG. 9, when a b-b 'cross section projecting on the side wall of the gate trench 40, an area of the Vth determining region 65 shown schematically in the trench sidewalls. The actual Vth determination region 65 is not limited to the shape and position shown in FIG.

平面視において、第２コンタクト領域１６の中でＶｔｈ決定領域６５に最も距離が近いのは、図８における第２コンタクト領域１６の四隅である。第２コンタクト領域１６の四隅から、第２コンタクト領域１６のドーパント（例えばボロン）がＶｔｈ決定領域６５に達することがある。この場合、第２コンタクト領域１６のドーパントは、例えば第１コンタクト領域１５を通り、さらにエミッタ領域１２のうち平面視の深さ方向で第１コンタクト領域１５と重なる部分を通って、Ｖｔｈ決定領域６５に達する。第１コンタクト領域１５の最大ドーピング濃度は、Ｖｔｈ決定領域６５のベース領域１４のピーク濃度に比べれば２桁程度ドーピング濃度が高い。さらに第２コンタクト領域１６の最大ドーピング濃度は、第１コンタクト領域１５の最大ドーピング濃度に比べれば１桁程度濃度が高い。この濃度比のため、第２コンタクト領域１６のドーパントがＶｔｈ決定領域６５に達すると、Ｖｔｈ決定領域６５におけるベース領域１４のピーク濃度が増加しやすく、ゲート閾値電圧Ｖｔｈが増加する。 In a plan view, the four corners of the second contact region 16 in FIG. 8 are the closest to the Vth determination region 65 in the second contact region 16. From the four corners of the second contact region 16, the dopant (for example, boron) of the second contact region 16 may reach the Vth determination region 65. In this case, the dopant in the second contact region 16 passes through, for example, the first contact region 15, and further passes through a portion of the emitter region 12 that overlaps with the first contact region 15 in the depth direction in a plan view, and the Vth determination region 65. To reach. The maximum doping concentration of the first contact region 15 is about two orders of magnitude higher than the peak concentration of the base region 14 of the Vth determination region 65. Further, the maximum doping concentration of the second contact region 16 is about an order of magnitude higher than the maximum doping concentration of the first contact region 15. Due to this concentration ratio, when the dopant in the second contact region 16 reaches the Vth determination region 65, the peak concentration of the base region 14 in the Vth determination region 65 tends to increase, and the gate threshold voltage Vth increases.

本例では、距離Ｌａを距離Ｌｂよりも大きくすることで、第２コンタクト領域１６のドーパントがＶｔｈ決定領域６５に達し難くなる。これにより、ゲート閾値電圧Ｖｔｈの増加が抑えられる。 In this example, by making the distance La larger than the distance Lb, it becomes difficult for the dopant in the second contact region 16 to reach the Vth determination region 65. As a result, an increase in the gate threshold voltage Vth is suppressed.

距離Ｌｃは、第２コンタクト領域１６とエミッタ領域１２との間隔を示す。例えば、距離Ｌｃは、エミッタ領域１２の＋Ｙ軸方向側の端部と、第２コンタクト領域１６の−Ｙ軸方向側の端部との距離を示す。 The distance Lc indicates the distance between the second contact region 16 and the emitter region 12. For example, the distance Lc indicates the distance between the end portion of the emitter region 12 on the + Y axis direction side and the end portion of the second contact region 16 on the −Y axis direction side.

距離Ｌｄは、第１コンタクト領域１５の下端の深さとエミッタ領域１２の下端の深さとの差を示す。つまり、距離Ｌｄは、エミッタ領域１２の−Ｚ軸方向側の端部と、第１コンタクト領域１５の−Ｚ軸方向側の端部との深さの差を示す。 The distance Ld indicates the difference between the depth of the lower end of the first contact region 15 and the depth of the lower end of the emitter region 12. That is, the distance Ld indicates the difference in depth between the end portion of the emitter region 12 on the −Z axis direction side and the end portion of the first contact region 15 on the −Z axis direction side.

ここで、距離Ｌｃは、距離Ｌｄよりも大きいことが好ましい。これにより、第２コンタクト領域１６の位置が多少ずれたとしても、第２コンタクト領域１６とエミッタ領域１２とを離間させることができる。また、ゲート閾値電圧Ｖｔｈを決めるベース領域１４のピーク濃度の増加を抑制できる。 Here, the distance Lc is preferably larger than the distance Ld. As a result, even if the position of the second contact region 16 is slightly displaced, the second contact region 16 and the emitter region 12 can be separated from each other. Further, it is possible to suppress an increase in the peak concentration in the base region 14 that determines the gate threshold voltage Vth.

また、距離Ｌｃは、第２コンタクト領域１６の下端の深さＬｅよりも大きいことが好ましい。距離Ｌｃを距離Ｌｅよりも大きくすることにより、第２コンタクト領域１６の位置が多少ずれたとしても、第２コンタクト領域１６とエミッタ領域１２とを離間させることができる。そのため、第２コンタクト領域１６とエミッタ領域１２とが重なることによるエミッタ領域１２の正味のドーピング濃度の低下を抑制できる。 Further, the distance Lc is preferably larger than the depth Le at the lower end of the second contact region 16. By making the distance Lc larger than the distance Le, even if the position of the second contact region 16 is slightly displaced, the second contact region 16 and the emitter region 12 can be separated from each other. Therefore, it is possible to suppress a decrease in the net doping concentration of the emitter region 12 due to the overlap of the second contact region 16 and the emitter region 12.

また、距離Ｌｃは、エミッタ領域１２の下端の深さＬｆより小さくてもよい。第２コンタクト領域１６がエミッタ領域１２よりも浅い場合、エミッタ領域１２の正味のドーピング濃度の低下の影響は小さくなる。 Further, the distance Lc may be smaller than the depth Lf at the lower end of the emitter region 12. When the second contact region 16 is shallower than the emitter region 12, the effect of a decrease in the net doping concentration of the emitter region 12 is small.

また、距離Ｌａは、距離Ｌｄよりも大きいことが好ましい。これにより、第２コンタクト領域１６の位置が多少ずれたとしても、第２コンタクト領域１６とエミッタ領域１２とを離間させることができる。また、Ｖｔｈ決定領域６５におけるベース領域１４のピーク濃度の増加を抑制できる。 Further, the distance La is preferably larger than the distance Ld. As a result, even if the position of the second contact region 16 is slightly displaced, the second contact region 16 and the emitter region 12 can be separated from each other. Further, it is possible to suppress an increase in the peak concentration of the base region 14 in the Vth determination region 65.

他に、距離Ｌａは、エミッタ領域１２の下端の深さＬｆより大きいことが好ましい。さらに、距離Ｌａは、エミッタ領域１２の下端の深さＬｆと第２コンタクト領域１６の下端の深さＬｅとの差（Ｌｆ−Ｌｅ）よりも大きくてよい。これにより、Ｖｔｈ決定領域６５と第２コンタクト領域１６との距離を確保でき、Ｖｔｈ決定領域６５への第２コンタクト領域１６のドーパントの影響を低減できる。 In addition, the distance La is preferably larger than the depth Lf at the lower end of the emitter region 12. Further, the distance La may be larger than the difference (Lf-Le) between the depth Lf at the lower end of the emitter region 12 and the depth Le at the lower end of the second contact region 16. As a result, the distance between the Vth determination region 65 and the second contact region 16 can be secured, and the influence of the dopant in the second contact region 16 on the Vth determination region 65 can be reduced.

なお、実施例２においては、第２コンタクト領域１６とゲートトレンチ部４０が接している。このため、実施例２における距離Ｌａは、第２コンタクト領域１６とゲートトレンチ部４０との接点から、エミッタ領域１２との距離としてよい。実施例２では、距離Ｌａは距離Ｌｃと同じとしてよい。 In the second embodiment, the second contact region 16 and the gate trench portion 40 are in contact with each other. Therefore, the distance La in the second embodiment may be the distance from the contact point between the second contact region 16 and the gate trench portion 40 to the emitter region 12. In the second embodiment, the distance La may be the same as the distance Lc.

［実施例３］
図１０は、実施例３に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、第３コンタクト領域１９を更に備える点で実施例１に係る半導体装置１００と相違する。本例では、実施例１に係る半導体装置１００と相違する点について、特に説明する。 [Example 3]
FIG. 10 is a plan view showing an example of the semiconductor device 100 according to the third embodiment. The semiconductor device 100 of this example is different from the semiconductor device 100 of the first embodiment in that it further includes a third contact region 19. In this example, the difference from the semiconductor device 100 according to the first embodiment will be particularly described.

第３コンタクト領域１９は、ダイオード部８０に形成されている。第３コンタクト領域１９は、第１コンタクト領域１５よりもドーピング濃度の高い第２導電型の領域である。本例の第３コンタクト領域１９は、Ｐ＋＋型である。第３コンタクト領域１９は、半導体基板１０のおもて面側に形成されている。本例の第３コンタクト領域１９は、矩形の形状を有する。但し、第３コンタクト領域１９は、角部が丸みを帯びた形状を有してもよい。第３コンタクト領域１９は、エミッタ電極５２と半導体基板１０との界面付近に形成されることにより、エミッタ電極５２と半導体基板１０との間の接触抵抗を低減する。特に、エミッタ電極５２と半導体基板１０との間に、半導体基板１０と接するチタン化合物と、チタン化合物とエミッタ電極５２のアルミニウムまたはアルミニウム合金に接するタングステンによるプラグが形成されている場合に有利である。 The third contact region 19 is formed in the diode portion 80. The third contact region 19 is a second conductive type region having a higher doping concentration than the first contact region 15. The third contact region 19 of this example is a P ++ type. The third contact region 19 is formed on the front surface side of the semiconductor substrate 10. The third contact region 19 of this example has a rectangular shape. However, the third contact region 19 may have a shape with rounded corners. The third contact region 19 is formed near the interface between the emitter electrode 52 and the semiconductor substrate 10 to reduce the contact resistance between the emitter electrode 52 and the semiconductor substrate 10. In particular, it is advantageous when a plug made of titanium compound in contact with the semiconductor substrate 10 and tungsten in contact with the titanium compound and the aluminum or aluminum alloy of the emitter electrode 52 is formed between the emitter electrode 52 and the semiconductor substrate 10.

マスク開口領域８５は、図１０の点線で囲まれた領域であり、第３コンタクト領域１９を形成するためのドーパントが注入される領域を示す。マスク開口領域８５は、イオン注入におけるレジスト等のマスクの開口部であってよい。本例のマスク開口領域８５は、ダイオード部８０の全面である。マスク開口領域８５以外の領域は、マスク等によりドーパントが遮断され、半導体装置１００にドーパントが注入されない。本例の第３コンタクト領域１９は、コンタクトホール５４が形成された後に、マスクを用いてダイオード部８０のマスク開口領域８５にのみ第３コンタクト領域１９のドーパントを注入する。これにより、第３コンタクト領域１９は、マスクの開口部であるマスク開口領域８５において、さらに層間絶縁膜の開口部であるコンタクトホール５４が形成された領域の、半導体基板１０の露出面にのみ、形成される。 The mask opening region 85 is a region surrounded by a dotted line in FIG. 10, and indicates a region into which a dopant for forming the third contact region 19 is injected. The mask opening region 85 may be an opening of a mask such as a resist in ion implantation. The mask opening region 85 of this example is the entire surface of the diode portion 80. In the regions other than the mask opening region 85, the dopant is blocked by a mask or the like, and the dopant is not injected into the semiconductor device 100. In the third contact region 19 of this example, after the contact hole 54 is formed, the dopant of the third contact region 19 is injected only into the mask opening region 85 of the diode portion 80 using a mask. As a result, the third contact region 19 is formed only on the exposed surface of the semiconductor substrate 10 in the mask opening region 85, which is the opening of the mask, and in the region where the contact hole 54, which is the opening of the interlayer insulating film, is further formed. It is formed.

第３コンタクト領域１９は、第２コンタクト領域１６と同一のドーパント注入工程を用いて形成されてよい。この場合、図１０に示すように、マスク開口領域８５は、トランジスタ部７０の第２コンタクト領域１６の形成領域まで延伸してよい。 The third contact region 19 may be formed using the same dopant injection step as the second contact region 16. In this case, as shown in FIG. 10, the mask opening region 85 may be extended to the formation region of the second contact region 16 of the transistor portion 70.

トランジスタ部７０は、トレンチ間において、エミッタ領域１２、ベース領域１４、第１コンタクト領域１５および第２コンタクト領域１６を備える。本例では、トランジスタ部７０において、第２コンタクト領域１６がエミッタ領域１２と離間して形成されている。つまり、マスク開口領域８５は、延伸方向に沿った第１コンタクト領域１５の半導体基板１０のおもて面における仕上がりの位置に対して、第１コンタクト領域１５の内側に位置してよい。 The transistor section 70 includes an emitter region 12, a base region 14, a first contact region 15, and a second contact region 16 between trenches. In this example, in the transistor portion 70, the second contact region 16 is formed so as to be separated from the emitter region 12. That is, the mask opening region 85 may be located inside the first contact region 15 with respect to the finished position on the front surface of the semiconductor substrate 10 of the first contact region 15 along the stretching direction.

ダイオード部８０は、トレンチ間において、ベース領域１４、第１コンタクト領域１５および第３コンタクト領域１９を備える。ここで、トランジスタ部７０において、第２コンタクト領域１６は、平面視で、第１コンタクト領域１５に周囲が覆われている。 The diode portion 80 includes a base region 14, a first contact region 15, and a third contact region 19 between trenches. Here, in the transistor portion 70, the second contact region 16 is surrounded by the first contact region 15 in a plan view.

一方、ダイオード部８０において、第１コンタクト領域１５は、コンタクトホール５４のトレンチ延伸方向の端部のみを取り囲むように形成されている。つまり、ダイオード部８０では、平面視で、トレンチに挟まれたメサ領域において、コンタクトホール５４のトレンチ延伸方向の一方の端部に形成された第１コンタクト領域１５と、コンタクトホール５４のトレンチ延伸方向の一方の端部に形成された第１コンタクト領域１５に接するようにおもて面に露出したベース領域１４と、ベース領域１４に接するとともにコンタクトホール５４のトレンチ延伸方向の他方の端部に形成された第１コンタクト領域１５と、を備える。言い換えると、平面視で、第３コンタクト領域１９のトレンチ部延伸方向の両方の端を除いて、第１コンタクト領域１５に周囲が覆われていない。 On the other hand, in the diode portion 80, the first contact region 15 is formed so as to surround only the end portion of the contact hole 54 in the trench extending direction. That is, in the diode portion 80, in a plan view, in the mesa region sandwiched between the trenches, the first contact region 15 formed at one end in the trench extending direction of the contact hole 54 and the trench extending direction of the contact hole 54. A base region 14 exposed on the front surface so as to be in contact with the first contact region 15 formed at one end, and a base region 14 that is in contact with the base region 14 and formed at the other end of the contact hole 54 in the trench extending direction. The first contact area 15 is provided. In other words, in a plan view, the first contact region 15 is not covered with the periphery except for both ends of the third contact region 19 in the extension direction of the trench portion.

第１コンタクト領域１５のトレンチ延伸方向の形成長さは、コンタクトホール５４のトレンチ延伸方向の長さに対して、５０％よりも小さくてよく、３０％よりも小さくてよく、２０％よりも小さくてよく、１０％よりも小さくてよい。また、ダイオード部８０の第１コンタクト領域１５の位置は、トランジスタ部７０の最外の第１コンタクト領域１５をトレンチ配列方向に延伸した位置と同じでよい。ここで、トランジスタ部７０の最外の第１コンタクト領域１５とは、コンタクトホール５４のトレンチ延伸方向の一方の端部に形成された第１コンタクト領域１５のことである。これにより、ダイオード部８０における第１コンタクト領域１５の面積割合を、ベース領域１４が露出した面積に対して上記比率で小さくできる。 The formation length of the first contact region 15 in the trench extension direction may be less than 50%, less than 30%, and less than 20% with respect to the length of the contact hole 54 in the trench extension direction. It may be less than 10%. Further, the position of the first contact region 15 of the diode portion 80 may be the same as the position where the outermost first contact region 15 of the transistor portion 70 is extended in the trench arrangement direction. Here, the outermost first contact region 15 of the transistor portion 70 is a first contact region 15 formed at one end of the contact hole 54 in the trench extending direction. As a result, the area ratio of the first contact region 15 in the diode portion 80 can be reduced by the above ratio with respect to the area where the base region 14 is exposed.

一例において、第３コンタクト領域１９の濃度は、第２コンタクト領域１６の濃度と同一である。但し、第３コンタクト領域１９の濃度は、第２コンタクト領域１６の濃度よりも低くてもよい。例えば、第２コンタクト領域１６がＰ＋型の第１コンタクト領域１５に形成され、第３コンタクト領域１９がＰ−型のベース領域１４に形成される。即ち、第２コンタクト領域１６および第３コンタクト領域１９を同一のプロセスで形成する場合、第３コンタクト領域１９のドーピング濃度が、第２コンタクト領域１６のドーピング濃度よりも低くなる。 In one example, the concentration of the third contact region 19 is the same as the concentration of the second contact region 16. However, the concentration of the third contact region 19 may be lower than the concentration of the second contact region 16. For example, the second contact region 16 is formed in the P + type first contact region 15, and the third contact region 19 is formed in the P-type base region 14. That is, when the second contact region 16 and the third contact region 19 are formed by the same process, the doping concentration of the third contact region 19 is lower than the doping concentration of the second contact region 16.

図１１は、実施例３に係る半導体装置１００のｅ−ｅ'断面の一例を示す図である。本例の半導体装置１００は、タングステンプラグ９５を備える。本例のタングステンプラグ９５は、トランジスタ部７０とダイオード部８０の両方に設けられている。但し、タングステンプラグ９５は、トランジスタ部７０とダイオード部８０の一方に設けてもよい。 FIG. 11 is a diagram showing an example of an ee'cross section of the semiconductor device 100 according to the third embodiment. The semiconductor device 100 of this example includes a tungsten plug 95. The tungsten plug 95 of this example is provided in both the transistor portion 70 and the diode portion 80. However, the tungsten plug 95 may be provided on one of the transistor portion 70 and the diode portion 80.

また、第３コンタクト領域１９の深さは、第２コンタクト領域１６の深さと同一であってよい。但し、第３コンタクト領域１９の深さは、第２コンタクト領域１６の深さよりも深くてよい。例えば、第２コンタクト領域１６がＰ＋型の第１コンタクト領域１５に形成され、第１コンタクト領域１５はＰ−型のベース領域１４に形成される。一方、第３コンタクト領域１９は、第１コンタクト領域１５無しにＰ−型のベース領域１４上に形成される。これにより、第２コンタクト領域１６および第３コンタクト領域１９を同一のプロセスで形成する場合、第３コンタクト領域１９の深さは、第２コンタクト領域１６の深さよりも若干深くなってよい。
Further, the depth of the third contact region 19 may be the same as the depth of the second contact region 16. However, the depth of the third contact region 19 may be deeper than the depth of the second contact region 16. For example, the second contact region 16 is formed in the P + type first contact region 15, and the first contact region 15 is formed in the P-type base region 14. On the other hand, the third contact region 19 is formed on the P-shaped base region 14 without the first contact region 15. As a result, when the second contact region 16 and the third contact region 19 are formed by the same process, the depth of the third contact region 19 may be slightly deeper than the depth of the second contact region 16.

第２コンタクト領域１６のトレンチ配列方向の幅は、コンタクトホール５４のトレンチ配列方向の幅よりも広くてよい。また、第３コンタクト領域１９のトレンチ配列方向の幅は、コンタクトホール５４のトレンチ配列方向の幅よりも広くてよい。これにより、第２コンタクト領域１６又は第３コンタクト領域１９がコンタクトホール５４のトレンチ配列方向の幅よりも狭い場合に比べて、エミッタ電極５２と半導体基板１０との接触抵抗を低減できる。 The width of the second contact region 16 in the trench arrangement direction may be wider than the width of the contact hole 54 in the trench arrangement direction. Further, the width of the third contact region 19 in the trench arrangement direction may be wider than the width of the contact hole 54 in the trench arrangement direction. As a result, the contact resistance between the emitter electrode 52 and the semiconductor substrate 10 can be reduced as compared with the case where the second contact region 16 or the third contact region 19 is narrower than the width of the contact hole 54 in the trench arrangement direction.

本例の半導体装置１００は、ダイオード部８０に第３コンタクト領域１９を形成することにより、エミッタ電極５２と半導体基板１０との接触抵抗を低減できる。また、本例の半導体装置１００は、第３コンタクト領域１９がダイオード部８０のコンタクトホール５４の全面に形成されているので、エミッタ電極５２と半導体基板１０との安定したコンタクトが得られる。ダイオード部８０には、第１コンタクト領域１５がトレンチ延伸方向の端にのみ形成されているので、第１コンタクト領域１５の面積割合を最小限に抑えることができる。これにより、第１コンタクト領域１５の正孔注入への影響が最小限に抑えられる。即ち、ダイオード部８０の少数キャリアの注入効率は、ほぼＰ型のベース領域１４の濃度のみで設定ができる。そのため、ダイオード動作の逆回復特性がソフトリカバリーにできる。 In the semiconductor device 100 of this example, the contact resistance between the emitter electrode 52 and the semiconductor substrate 10 can be reduced by forming the third contact region 19 in the diode portion 80. Further, in the semiconductor device 100 of this example, since the third contact region 19 is formed on the entire surface of the contact hole 54 of the diode portion 80, stable contact between the emitter electrode 52 and the semiconductor substrate 10 can be obtained. Since the first contact region 15 is formed only at the end in the trench extending direction in the diode portion 80, the area ratio of the first contact region 15 can be minimized. This minimizes the effect of the first contact region 15 on hole injection. That is, the injection efficiency of the minority carriers of the diode portion 80 can be set only by the concentration of the P-type base region 14. Therefore, the reverse recovery characteristic of the diode operation can be made soft recovery.

［実施例４］
図１２は、実施例４に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、第３コンタクト領域１９のパターンが実施例３に係る半導体装置１００と相違する。本例では、実施例３に係る半導体装置１００と相違する点について、特に説明する。 [Example 4]
FIG. 12 is a plan view showing an example of the semiconductor device 100 according to the fourth embodiment. In the semiconductor device 100 of this example, the pattern of the third contact region 19 is different from that of the semiconductor device 100 according to the third embodiment. In this example, the difference from the semiconductor device 100 according to the third embodiment will be particularly described.

第３コンタクト領域１９は、延伸方向に離散的に設けられる。一例において、第３コンタクト領域１９は、延伸方向に予め定められた間隔を有するように均等に設けられる。例えば、第３コンタクト領域１９は、延伸方向における間隔が１０μｍ以下又は５μｍ以下となるように配置される。これにより、第３コンタクト領域１９が設けられる領域の面積は、ダイオード部８０におけるエミッタ電極５２と半導体基板１０とのコンタクト面積よりも小さくなる。 The third contact region 19 is provided discretely in the stretching direction. In one example, the third contact regions 19 are evenly provided so as to have a predetermined spacing in the stretching direction. For example, the third contact region 19 is arranged so that the interval in the stretching direction is 10 μm or less or 5 μm or less. As a result, the area of the region where the third contact region 19 is provided becomes smaller than the contact area between the emitter electrode 52 and the semiconductor substrate 10 in the diode portion 80.

ここで、第３コンタクト領域１９が形成された場合、半導体基板１０のおもて面側のドーズ量が増えるので、ＦＷＤ動作時の逆回復電流が増大し、損失が増加する場合がある。しかしながら、本例の第３コンタクト領域１９は、ダイオード部８０におけるエミッタ電極５２と半導体基板１０とのコンタクト面積の一部に設けられるので、逆回復電流および損失を抑制できる。即ち、第３コンタクト領域１９のパターンは、エミッタ電極５２と半導体基板１０との間の接触抵抗と、半導体装置１００の逆回復特性とに応じて適宜設計されてよい。これにより、実施例３と比べて、さらに正孔注入を抑え、ソフトリカバリー特性のうち特に逆回復電流を低減することができる。 Here, when the third contact region 19 is formed, the dose amount on the front surface side of the semiconductor substrate 10 increases, so that the reverse recovery current during FWD operation may increase and the loss may increase. However, since the third contact region 19 of this example is provided in a part of the contact area between the emitter electrode 52 and the semiconductor substrate 10 in the diode portion 80, the reverse recovery current and the loss can be suppressed. That is, the pattern of the third contact region 19 may be appropriately designed according to the contact resistance between the emitter electrode 52 and the semiconductor substrate 10 and the reverse recovery characteristic of the semiconductor device 100. As a result, as compared with Example 3, hole injection can be further suppressed, and the reverse recovery current among the soft recovery characteristics can be reduced in particular.

一例において、第３コンタクト領域１９は、平面視で、ダイオード部８０におけるエミッタ電極５２と半導体基板１０とのコンタクト面積の５０％以下又は２０％以下の面積を有してよく、１０％以下の面積を有してよい。なお、本例の第３コンタクト領域１９は、延伸方向に離散的に設けられたが、配列方向に対しても離散的に設けられてもよい。この場合、隣接するコンタクトホール５４の一方に第３コンタクト領域１９が形成され、他方に第３コンタクト領域１９が形成されない。これにより、配列方向において、第３コンタクト領域１９が間引いて設けられる。 In one example, the third contact region 19 may have an area of 50% or less or 20% or less of the contact area between the emitter electrode 52 and the semiconductor substrate 10 in the diode portion 80 in a plan view, and has an area of 10% or less. May have. Although the third contact region 19 of this example is provided discretely in the stretching direction, it may be provided discretely in the arrangement direction as well. In this case, the third contact region 19 is formed in one of the adjacent contact holes 54, and the third contact region 19 is not formed in the other. As a result, the third contact region 19 is thinned out in the arrangement direction.

ダイオード部８０のマスク開口領域８５は、トランジスタ部７０のマスク開口領域８５よりも、トレンチ延伸方向において短くてよい。これにより、ダイオード部８０で接触抵抗の低減を維持しつつ、正孔注入をより抑制することができる。 The mask opening region 85 of the diode portion 80 may be shorter in the trench extending direction than the mask opening region 85 of the transistor portion 70. As a result, hole injection can be further suppressed while maintaining a reduction in contact resistance at the diode portion 80.

本例の半導体装置１００は、ダイオード部８０に第３コンタクト領域１９を形成することにより、エミッタ電極５２と半導体基板１０との間の接触抵抗を低減できる。本例の半導体装置１００は、第３コンタクト領域１９をダイオード部８０において間引いて形成することにより、エミッタ電極５２と半導体基板１０との安定したコンタクトと、逆回復電流および損失の抑制とを両立できる。 In the semiconductor device 100 of this example, the contact resistance between the emitter electrode 52 and the semiconductor substrate 10 can be reduced by forming the third contact region 19 in the diode portion 80. In the semiconductor device 100 of this example, by thinning out the third contact region 19 in the diode portion 80, stable contact between the emitter electrode 52 and the semiconductor substrate 10 and suppression of reverse recovery current and loss can be achieved at the same time. ..

［実施例５］
図１３は、実施例５に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、第２コンタクト領域１６のパターンが実施例３に係る半導体装置１００と相違する。本例では、実施例３に係る半導体装置１００と相違する点について、特に説明する。 [Example 5]
FIG. 13 is a plan view showing an example of the semiconductor device 100 according to the fifth embodiment. In the semiconductor device 100 of this example, the pattern of the second contact region 16 is different from that of the semiconductor device 100 according to the third embodiment. In this example, the difference from the semiconductor device 100 according to the third embodiment will be particularly described.

トランジスタ部７０の第２コンタクト領域１６を形成するためのマスク開口領域８５の位置は、第１コンタクト領域１５の仕上がりの端の位置と同じでよい。エミッタ領域１２のうち、トレンチ延伸方向において横方向拡散により濃度が低下する領域に、第２コンタクト領域１６と第１コンタクト領域１５があれば、第２コンタクト領域１６のゲート閾値への影響は抑えることができる。これにより、プラグと第２コンタクト領域１６の接触抵抗をさらに低減するとともに、実施例３および実施例４と同じ効果を奏することができる。 The position of the mask opening region 85 for forming the second contact region 16 of the transistor portion 70 may be the same as the position of the finished end of the first contact region 15. If the second contact region 16 and the first contact region 15 are located in the emitter region 12 in which the concentration decreases due to lateral diffusion in the trench stretching direction, the influence of the second contact region 16 on the gate threshold value should be suppressed. Can be done. As a result, the contact resistance between the plug and the second contact region 16 can be further reduced, and the same effects as those in the third and fourth embodiments can be obtained.

［実施例６］
図１４は、実施例６に係る半導体装置１００の一例であって、図１におけるｂ−ｂ'断面の変形例を示す断面図である。本例の半導体装置１００は、第２コンタクト領域１６のパターンが実施例１に係る半導体装置１００と相違する。本例では、実施例１に係る半導体装置１００と相違する点について、特に説明する。 [Example 6]
FIG. 14 is an example of the semiconductor device 100 according to the sixth embodiment, and is a cross-sectional view showing a modified example of the bb'cross section in FIG. In the semiconductor device 100 of this example, the pattern of the second contact region 16 is different from that of the semiconductor device 100 according to the first embodiment. In this example, the difference from the semiconductor device 100 according to the first embodiment will be particularly described.

第２コンタクト領域１６は、延伸方向において、仕上がりでエミッタ領域１２と接してよい。あるいは、第２コンタクト領域１６は、延伸方向において、仕上がりでエミッタ領域１２に重なってよい。図１４の例では、仕上がりで、第２コンタクト領域１６がエミッタ領域１２の延伸方向の端の上方に重なっている。平面視では、トレンチ延伸方向における第２コンタクト領域１６の端の位置は、第２コンタクト領域１６がエミッタ領域１２と接している場合は、第１コンタクト領域１５の端の位置と同じとなる。 The second contact region 16 may be in contact with the emitter region 12 in the finished direction in the stretching direction. Alternatively, the second contact region 16 may overlap the emitter region 12 in the finished direction in the stretching direction. In the example of FIG. 14, in the finished state, the second contact region 16 overlaps above the end of the emitter region 12 in the stretching direction. In a plan view, the position of the end of the second contact region 16 in the trench extending direction is the same as the position of the end of the first contact region 15 when the second contact region 16 is in contact with the emitter region 12.

なお、図１４に示すＶｔｈ決定領域６５は、延伸方向に沿った断面をゲートトレンチ部４０の側壁に投影したときの、トレンチ側壁におけるＶｔｈ決定領域６５を模式的に示した領域である。実際のＶｔｈ決定領域６５は、図１４に示す形状や位置に限られない。また、第１コンタクト領域１５の延伸方向の端がエミッタ領域１２の底面と接する位置を、半導体基板１０のおもて面に投影した位置を、接合位置６８とする。接合位置６８は、平面視でエミッタ領域１２の内部に位置する。 Incidentally, Vth determining regions 65 shown in FIG. 14 is a time obtained by projecting the cross section along the extension direction on the side wall of the gate trench 40, the Vth determining region 65 in the trench sidewall schematically showing regions. The actual Vth determination region 65 is not limited to the shape and position shown in FIG. Further, the position where the end of the first contact region 15 in the extending direction comes into contact with the bottom surface of the emitter region 12 is projected onto the front surface of the semiconductor substrate 10, and the position is defined as the bonding position 68. The junction position 68 is located inside the emitter region 12 in a plan view.

接合位置６８から、第２コンタクト領域１６とエミッタ領域１２が半導体基板１０のおもて面で接する位置までの、延伸方向に沿った距離を距離Ｌｚとする。第２コンタクト領域１６は、延伸方向に沿って、Ｖｔｈ決定領域６５と少なくとも距離Ｌｚだけ離れていることになる。これにより、Ｖｔｈ決定領域６５への第２コンタクト領域１６のドーパントの影響を低減できる。 The distance along the stretching direction from the joining position 68 to the position where the second contact region 16 and the emitter region 12 meet on the front surface of the semiconductor substrate 10 is defined as the distance Lz. The second contact region 16 is separated from the Vth determination region 65 by at least a distance Lz along the stretching direction. Thereby, the influence of the dopant in the second contact region 16 on the Vth determination region 65 can be reduced.

距離Ｌｚは、例えばＬａより小さくてよい。これにより、Ｖｔｈ決定領域６５への第２コンタクト領域１６のドーパントの影響を低減できる。 The distance Lz may be smaller than, for example, La. Thereby, the influence of the dopant in the second contact region 16 on the Vth determination region 65 can be reduced.

また距離Ｌｚは、エミッタ領域１２の接合深さＬｆより大きくてよい。さらに距離Ｌｚは、エミッタ領域１２の下端の深さＬｆと第２コンタクト領域１６の下端の深さＬｅとの差（Ｌｆ−Ｌｅ）よりも大きくてよい。これにより、Ｖｔｈ決定領域６５と第２コンタクト領域１６との距離を確保でき、Ｖｔｈ決定領域６５への第２コンタクト領域１６のドーパントの影響を低減できる。 Further, the distance Lz may be larger than the bonding depth Lf of the emitter region 12. Further, the distance Lz may be larger than the difference (Lf-Le) between the depth Lf at the lower end of the emitter region 12 and the depth Le at the lower end of the second contact region 16. As a result, the distance between the Vth determination region 65 and the second contact region 16 can be secured, and the influence of the dopant in the second contact region 16 on the Vth determination region 65 can be reduced.

図１５は、実施例６に係る半導体装置１００の平面図の一例を示す。図１５は、図１４をＺ軸方向に平面視した平面図であって、ゲートトレンチ部４０とダミートレンチ部３０との間の領域を示す。本例では、第２コンタクト領域１６とそれ以外の領域との位置関係の一例を示す。図１５では、第２コンタクト領域１６は、延伸方向において、仕上がりでエミッタ領域１２と重なっている。即ち、図１５と図８との相違点は、仕上がりで、第２コンタクト領域１６がエミッタ領域１２の延伸方向の端の上方に被さっている点である。 FIG. 15 shows an example of a plan view of the semiconductor device 100 according to the sixth embodiment. FIG. 15 is a plan view of FIG. 14 in a plan view in the Z-axis direction, and shows a region between the gate trench portion 40 and the dummy trench portion 30. In this example, an example of the positional relationship between the second contact region 16 and the other regions is shown. In FIG. 15, the second contact region 16 overlaps the emitter region 12 in the finished direction in the stretching direction. That is, the difference between FIGS. 15 and 8 is that the second contact region 16 covers the end of the emitter region 12 in the stretching direction in the finished product.

距離Ｌｙは、第２コンタクト領域１６と、ゲートトレンチ部４０および接合位置６８の接点との最短距離を示す。本例では、第２コンタクト領域１６のトレンチ延伸方向の端は、エミッタ領域１２に被さっているが、接合位置６８よりは第１コンタクト領域１５の側に位置する。即ち、第２コンタクト領域１６のトレンチ延伸方向の端の位置は、平面視でエミッタ領域１２の内部に位置するとともに、接合位置６８とは離れている。距離Ｌｙは、距離Ｌｚより大きくてよい。また、距離Ｌｙは、第１コンタクト領域１５のトレンチ延伸方向の長さより長くてよい。これにより、Ｖｔｈ決定領域６５への第２コンタクト領域１６のドーパントの影響を低減できる。 The distance Ly indicates the shortest distance between the second contact region 16 and the contact point between the gate trench portion 40 and the joint position 68. In this example, the end of the second contact region 16 in the trench extending direction covers the emitter region 12, but is located closer to the first contact region 15 than the junction position 68. That is, the position of the end of the second contact region 16 in the trench extending direction is located inside the emitter region 12 in a plan view and is separated from the joining position 68. The distance Ly may be larger than the distance Lz. Further, the distance Ly may be longer than the length of the first contact region 15 in the trench extending direction. Thereby, the influence of the dopant in the second contact region 16 on the Vth determination region 65 can be reduced.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It will be apparent to those skilled in the art that various changes or improvements can be made to the above embodiments. It is clear from the description of the claims that such modified or improved forms may also be included in the technical scope of the present invention.

The execution order of each process such as operation, procedure, step, step, etc. in the apparatus and method shown in the claims, the specification, and the drawings is specified as "before", "prior to", etc. It should be noted that this can be achieved in any order, unless the output of the previous process is used in the subsequent process. Even if the scope of claims, the specification, and the operation flow in the drawings are explained using "first", "next", etc. for convenience, it means that it is essential to carry out in this order. It's not a thing.

１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・第１コンタクト領域、１６・・・第２コンタクト領域、１７・・・ウェル領域、１８・・・ドリフト領域、１９・・・第３コンタクト領域、２０・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、３０・・・ダミートレンチ部、３２・・・絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・ゲート導電部、５０・・・ゲート電極、５１・・・ゲート端子、５２・・・エミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・エミッタトレンチ部、６２・・・絶縁膜、６４・・・エミッタ導電部、６５・・・Ｖｔｈ決定領域、６８・・・接合位置、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、８５・・・マスク開口領域、９５・・・タングステンプラグ、１００・・・半導体装置、５００・・・半導体装置、５１０・・・半導体基板、５１２・・・エミッタ領域、５１４・・・ベース領域、５１５・・・コンタクト領域、５１７・・・ウェル領域、５１８・・・ドリフト領域、５２０・・・バッファ領域、５２２・・・コレクタ領域、５２４・・・コレクタ電極、５２６・・・層間絶縁膜、５３０・・・ダミートレンチ部、５３２・・・絶縁膜、５３４・・・ダミー導電部、５４０・・・ゲートトレンチ部、５４１・・・対向部、５４２・・・絶縁膜、５４３・・・突出部、５４４・・・ゲート導電部、５５０・・・ゲート電極、５５１・・・ゲート端子、５５２・・・エミッタ電極、５５３・・・エミッタ端子、５５４・・・コンタクトホール、５５５・・・コンタクトホール、５５６・・・コンタクトホール、５６０・・・エミッタトレンチ部、５６２・・・絶縁膜、５６４・・・エミッタ導電部、５７０・・・トランジスタ部、５８０・・・ダイオード部、５８２・・・カソード領域 10 ... Semiconductor substrate, 12 ... Emitter region, 14 ... Base region, 15 ... First contact region, 16 ... Second contact region, 17 ... Well region, 18 ... Drift region, 19 ... 3rd contact region, 20 ... buffer region, 22 ... collector region, 24 ... collector electrode, 26 ... interlayer insulating film, 30 ... dummy trench portion, 32 ... Insulating film, 34 ... Dummy conductive part, 40 ... Gate trench part, 41 ... Opposing part, 42 ... Insulating film, 43 ... Protruding part, 44 ... Gate conductive part , 50 ... Gate electrode, 51 ... Gate terminal, 52 ... Emitter electrode, 53 ... Emitter terminal, 54 ... Contact hole, 55 ... Contact hole, 56 ... Contact hole, 60 ... Emitter trench part, 62 ... Insulation film, 64 ... Emitter conductive part, 65 ... Vth determination region, 68 ... Junction position, 70 ... Transistor part, 80 ... Electrode Part, 82 ... Electrode region, 85 ... Mask opening region, 95 ... Tungsten plug, 100 ... Semiconductor device, 500 ... Semiconductor device, 510 ... Semiconductor substrate, 512 ... Emitter Region 514 ... Base region, 515 ... Contact region, 517 ... Well region, 518 ... Drift region, 520 ... Buffer region, 522 ... Collector region, 524 ... Collector electrode 526 ... Interlayer insulating film, 530 ... Dummy trench part, 532 ... Insulating film, 534 ... Dummy conductive part, 540 ... Gate trench part, 541 ... Opposing part, 542 ... Insulating film, 543 ... projecting part, 544 ... gate conductive part, 550 ... gate electrode, 551 ... gate terminal, 552 ... emitter electrode, 535 ... emitter terminal, 554 ...・ Contact hole, 555 ・ ・ ・ Contact hole, 556 ・ ・ ・ Contact hole, 560 ・ ・ ・ Emitter trench part, 562 ・ ・ ・ Insulation film, 564 ・ ・ ・ Emitter conductive part, 570 ・ ・ ・ Transistor part, 580 ・・ ・ Electrode part, 582 ・ ・ ・ Electrode region

Claims (21)

半導体基板と、
前記半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第１トレンチ部と、
前記複数の第１トレンチ部の隣接するトレンチ間において、前記半導体基板のおもて面側に形成された第１導電型のエミッタ領域と、
前記複数の第１トレンチ部の隣接するトレンチ間に形成され、前記延伸方向において、前記エミッタ領域と交互に配置された第２導電型の第１コンタクト領域と、
前記第１コンタクト領域の上方において、前記エミッタ領域と離間して形成された、前記第１コンタクト領域よりも高ドーピング濃度である第２導電型の第２コンタクト領域と、
前記第１コンタクト領域の下方に設けられた第２導電型のベース領域と
を備える半導体装置。 With a semiconductor substrate
A plurality of first trench portions formed on the front surface side of the semiconductor substrate and extending in a predetermined stretching direction in a plan view, and a plurality of first trench portions.
Between the adjacent trenches of the plurality of first trench portions, the first conductive type emitter region formed on the front surface side of the semiconductor substrate and the emitter region of the first conductive type.
A second conductive type first contact region formed between adjacent trenches of the plurality of first trench portions and alternately arranged with the emitter region in the stretching direction.
A second conductive type second contact region having a higher doping concentration than the first contact region, which is formed above the first contact region and separated from the emitter region,
A semiconductor device including a second conductive type base region provided below the first contact region. 離間して形成された前記第２コンタクト領域と前記エミッタ領域との平面視での間隔は、前記第１コンタクト領域の下端の深さと前記エミッタ領域の下端の深さとの差よりも大きい
請求項１に記載の半導体装置。 The distance between the second contact region and the emitter region formed apart from each other in a plan view is larger than the difference between the depth of the lower end of the first contact region and the depth of the lower end of the emitter region. The semiconductor device described in 1. 前記第１コンタクト領域は、前記エミッタ領域の下方の少なくとも一部の領域に形成されている
請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the first contact region is formed in at least a part of a region below the emitter region. 前記エミッタ領域および前記第１コンタクト領域は、前記エミッタ領域および前記第１コンタクト領域の両端に形成された前記複数の第１トレンチ部に接している
請求項１から３のいずれか一項に記載の半導体装置。 The invention according to any one of claims 1 to 3, wherein the emitter region and the first contact region are in contact with the plurality of first trench portions formed at both ends of the emitter region and the first contact region. Semiconductor device. 前記第２コンタクト領域と、前記複数の第１トレンチ部および前記エミッタ領域の接点との最短距離は、平面視で、前記エミッタ領域と前記第１コンタクト領域とが前記延伸方向において重複する距離よりも大きい
請求項４に記載の半導体装置。 The shortest distance between the second contact region and the contacts of the plurality of first trench portions and the emitter region is larger than the distance at which the emitter region and the first contact region overlap in the stretching direction in a plan view. The semiconductor device according to claim 4. 前記第２コンタクト領域と、前記複数の第１トレンチ部および前記エミッタ領域の接点との最短距離は、前記第１コンタクト領域の下端の深さと前記エミッタ領域の下端の深さとの差よりも大きい
請求項４又は５に記載の半導体装置。 The shortest distance between the second contact region and the contacts of the plurality of first trench portions and the emitter region is larger than the difference between the depth of the lower end of the first contact region and the depth of the lower end of the emitter region. Item 4. The semiconductor device according to Item 4. 前記第２コンタクト領域は、前記エミッタ領域よりも浅く形成されている
請求項１から６のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 6, wherein the second contact region is formed shallower than the emitter region. 前記第２コンタクト領域は、前記第２コンタクト領域の両端に形成された前記複数の第１トレンチ部に接している
請求項１から７のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 7, wherein the second contact region is in contact with the plurality of first trench portions formed at both ends of the second contact region. 前記半導体基板のおもて面上に形成された層間絶縁膜と、
前記層間絶縁膜の上方に形成されたエミッタ電極と
を更に備え、
前記複数の第１トレンチ部は、平面視で、予め定められた配列方向に配列され、
前記第２コンタクト領域の前記配列方向の幅は、前記エミッタ電極と前記第２コンタクト領域とを接続するために前記層間絶縁膜に形成されたコンタクトホールの前記配列方向の幅より広い
請求項１から８のいずれか一項に記載の半導体装置。 An interlayer insulating film formed on the front surface of the semiconductor substrate and
An emitter electrode formed above the interlayer insulating film is further provided.
The plurality of first trench portions are arranged in a predetermined arrangement direction in a plan view.
From claim 1, the width of the second contact region in the arrangement direction is wider than the width of the contact hole formed in the interlayer insulating film for connecting the emitter electrode and the second contact region in the arrangement direction. 8. The semiconductor device according to any one of 8. 前記エミッタ電極と前記第２コンタクト領域とは、タングステンプラグを介して電気的に接続される
請求項９に記載の半導体装置。 The semiconductor device according to claim 9, wherein the emitter electrode and the second contact region are electrically connected via a tungsten plug. 前記複数の第１トレンチ部、前記エミッタ領域、前記第１コンタクト領域および前記第２コンタクト領域を有するトランジスタ部と、
前記半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第２トレンチ部、および前記半導体基板のおもて面側に形成された、前記第１コンタクト領域よりも高ドーピング濃度である第２導電型の第３コンタクト領域を有するダイオード部と
を備える
請求項１から１０のいずれか一項に記載の半導体装置。 A transistor portion having the plurality of first trench portions, the emitter region, the first contact region, and the second contact region,
A plurality of second trench portions formed on the front surface side of the semiconductor substrate and extending in a predetermined stretching direction in a plan view, and the first portion formed on the front surface side of the semiconductor substrate. The semiconductor device according to any one of claims 1 to 10, further comprising a diode portion having a second conductive type third contact region having a higher doping concentration than one contact region. 前記第３コンタクト領域は、前記延伸方向に離散的に設けられる
請求項１１に記載の半導体装置。 The semiconductor device according to claim 11, wherein the third contact region is discretely provided in the stretching direction. 前記第３コンタクト領域は、平面視で、前記ダイオード部におけるエミッタ電極と前記半導体基板とのコンタクト面積の５０％以下の面積を有する
請求項１１又は１２に記載の半導体装置。 The semiconductor device according to claim 11 or 12, wherein the third contact region has an area of 50% or less of the contact area between the emitter electrode and the semiconductor substrate in the diode portion in a plan view. 半導体基板を有し、前記半導体基板に形成されたトランジスタ部およびダイオード部を備える半導体装置であって、
前記トランジスタ部は、
前記半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第１トレンチ部と、
前記複数の第１トレンチ部の隣接するトレンチ間において、前記半導体基板のおもて面側に形成された第１導電型のエミッタ領域と、
前記複数の第１トレンチ部の隣接するトレンチ間に形成され、前記延伸方向において、前記エミッタ領域と交互に配置された第２導電型の第１コンタクト領域と、
前記第１コンタクト領域の上方に形成された、前記第１コンタクト領域よりも高ドーピング濃度である第２導電型の第２コンタクト領域と、
前記第１コンタクト領域の下方に設けられた第２導電型のベース領域と
を備え、
前記ダイオード部は、
前記半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第２トレンチ部と、
前記半導体基板のおもて面側に形成された、前記第１コンタクト領域よりも高ドーピング濃度である第２導電型の第３コンタクト領域と
を備える半導体装置。 A semiconductor device having a semiconductor substrate and including a transistor portion and a diode portion formed on the semiconductor substrate.
The transistor part is
A plurality of first trench portions formed on the front surface side of the semiconductor substrate and extending in a predetermined stretching direction in a plan view, and a plurality of first trench portions.
Between the adjacent trenches of the plurality of first trench portions, the first conductive type emitter region formed on the front surface side of the semiconductor substrate and the emitter region of the first conductive type.
A second conductive type first contact region formed between adjacent trenches of the plurality of first trench portions and alternately arranged with the emitter region in the stretching direction.
A second conductive type second contact region formed above the first contact region and having a higher doping concentration than the first contact region ,
A second conductive type base region provided below the first contact region is provided.
The diode part is
A plurality of second trench portions formed on the front surface side of the semiconductor substrate and extending in a predetermined stretching direction in a plan view, and a plurality of second trench portions.
A semiconductor device having a second conductive type third contact region formed on the front surface side of the semiconductor substrate and having a higher doping concentration than the first contact region. 前記ダイオード部に設けられた前記第３コンタクト領域は前記延伸方向に離散的に設けられる
請求項１４に記載の半導体装置。 The semiconductor device according to claim 14, wherein the third contact region provided in the diode portion is discretely provided in the stretching direction. 前記第３コンタクト領域は、平面視で、前記ダイオード部におけるエミッタ電極と前記半導体基板とのコンタクト面積の５０％以下の面積を有する
請求項１４又は１５に記載の半導体装置。 The semiconductor device according to claim 14 or 15, wherein the third contact region has an area of 50% or less of the contact area between the emitter electrode and the semiconductor substrate in the diode portion in a plan view. 半導体基板と、
前記半導体基板のおもて面側に形成され、平面視で、予め定められた延伸方向に延伸する複数の第１トレンチ部と、
前記複数の第１トレンチ部の隣接するトレンチ間において、前記半導体基板のおもて面側に形成された第１導電型のエミッタ領域と、
前記複数の第１トレンチ部の隣接するトレンチ間に形成され、前記延伸方向において、前記エミッタ領域と交互に配置された第２導電型の第１コンタクト領域と、
前記第１コンタクト領域の上方において、前記エミッタ領域と接して形成され、前記第１コンタクト領域よりも高ドーピング濃度である第２導電型の第２コンタクト領域と、
を備え、
前記第１コンタクト領域は、前記半導体基板のおもて面側から裏面側に向かって、前記エミッタ領域よりも深く、
前記複数の第１トレンチ部の延伸方向に沿った前記第１コンタクト領域の端が、前記エミッタ領域の底面に達しており、
前記第１コンタクト領域の前記延伸方向の端が前記エミッタ領域の底面と接する位置を前記半導体基板のおもて面に投影した接合位置は、前記第２コンタクト領域の前記延伸方向の端の位置から離れており、
前記接合位置は前記エミッタ領域の内側にある
半導体装置。 With a semiconductor substrate
A plurality of first trench portions formed on the front surface side of the semiconductor substrate and extending in a predetermined stretching direction in a plan view, and a plurality of first trench portions.
Between the adjacent trenches of the plurality of first trench portions, the first conductive type emitter region formed on the front surface side of the semiconductor substrate and the emitter region of the first conductive type.
A second conductive type first contact region formed between adjacent trenches of the plurality of first trench portions and alternately arranged with the emitter region in the stretching direction.
Above the first contact region, a second conductive type second contact region formed in contact with the emitter region and having a higher doping concentration than the first contact region,
With
The first contact region is deeper than the emitter region from the front surface side to the back surface side of the semiconductor substrate.
The end of the first contact region along the extending direction of the plurality of first trench portions reaches the bottom surface of the emitter region.
The bonding position obtained by projecting the position where the end of the first contact region in the stretching direction contacts the bottom surface of the emitter region onto the front surface of the semiconductor substrate is from the position of the end of the second contact region in the stretching direction. Away
The semiconductor device whose junction position is inside the emitter region. 前記第２コンタクト領域は、前記エミッタ領域の前記トレンチ部の延伸方向の端の上方に被さっている
請求項１７に記載の半導体装置。 The semiconductor device according to claim 17, wherein the second contact region covers above the end of the trench portion in the extending direction of the emitter region. 前記第２コンタクト領域と前記接合位置との距離は、前記エミッタ領域の接合深さよりも大きい
請求項１７又は請求項１８に記載の半導体装置。 The semiconductor device according to claim 17 or 18, wherein the distance between the second contact region and the junction position is larger than the junction depth of the emitter region. 前記第１コンタクト領域の下端は、前記第２コンタクト領域の下端よりも深い The lower end of the first contact area is deeper than the lower end of the second contact area.
請求項１から１３のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 13. 前記第１コンタクト領域の下端は、前記第２コンタクト領域の下端よりも深い The lower end of the first contact area is deeper than the lower end of the second contact area.
請求項１４から１６のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 14 to 16.
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