JP5571156B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、このプログラマブルロジックスイッチは、論理演算回路、配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられる。ＦＰＧＡに用いられるプログラマブルロジックスイッチは、メモリとしてＳＲＡＭなどの揮発性メモリを用いている。このため、メモリに保存されたデータは電源を切ると消えてしまう。したがって、再度電源を投入したときには、別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されている。そのため、使用されるＳＲＡＭの数が多いＦＰＧＡではチップ面積が大きくなるという問題がある。
プログラマブルロジックスイッチのメモリとして不揮発性のフラッシュメモリを用いる方式が知られている。メモリとして例えばフラッシュメモリトランジスタを用いることにより、電源を切ってもフラッシュメモリトランジスタ内に保持された電荷によってデータが保存されるため、再度電源を投入した際に、メモリ領域を別に設ける必要がない。
しかし、不揮発性メモリトランジスタとスイッチングトランジスタはゲートスタック構造が異なっているため、両者を作り分ける必要がある。そのため、プロセス数の増加やそれによるコスト増加が問題となる。
また、高い耐圧を必要とする幅広のチャネル領域を有するトランジスタと、高い性能のナノワイヤ構造を有するトランジスタを同一半導体層に形成する場合も、両者を作り分ける必要がある。このため、プロセス数の増加やそれによるコスト増加が問題となる。
米国特許第５８１２４５０号明細書 米国特許第６００２６１０号明細書
本実施形態は、構造が異なるトランジスタを少ないプロセス数で作成することができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置の製造方法は、半導体層上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に電荷蓄積材料の第１および第２マスクを形成する工程であって、前記第１マスクは、前記第１絶縁膜上に離間して設けられた第１および第２部分と、前記第１部分と前記第２部分とを接続し前記第１部分から前記第２部分に向かう第１方向に直交する第２方向の幅が前記第１および第２部分の前記第２方向の幅よりも狭い第３部分と、を有し、前記第２マスクは、前記第３部分の前記第２方向の幅よりも第３方向の幅が広い形状を有する、工程と、前記第１および第２マスクを用いて前記第１絶縁膜および前記半導体層をパターニングすることにより、前記半導体層に凸形状の第１および第２半導体領域を形成する工程であって、前記第１半導体領域は、離間して設けられた第４および第５部分と、前記第４部分と前記第５部分とを接続し前記第２方向の幅が前記第４および第５部分の前記第２方向の幅よりも狭い第６部分と、を有し、前記第２半導体領域は、前記第６部分の前記第２方向の幅よりも前記第３方向の幅が広い形状を有する、工程と、前記第１半導体領域と第２半導体領域との間に素子分離絶縁膜を形成する工程と、選択的にエッチングすることにより前記第１マスクの前記第３部分を除去するとともに前記第１マスクの前記第１および第２部分と前記第２マスクとを残置する工程と、第２絶縁膜およびゲート電極材料膜を順次形成し、パターニングすることにより、前記第１半導体領域における前記第６部分の少なくとも上面上にゲート絶縁膜および第１ゲート電極を形成するとともに、前記第２半導体領域上にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、および第２ゲート電極を形成する工程と、前記第１および第２ゲート構造をマスクとして前記第１および第２半導体領域に不純物を導入することにより、前記第１半導体領域の前記第４および第５部分に第１ソースおよびドレイン領域を形成するとともに、前記第２半導体領域に前記第３方向に直交する第４方向に第２ソースおよびドレイン領域を形成する工程と、を備えていることを特徴とする。
図１（ａ）、１（ｂ）は、第１実施形態による半導体装置の上面図。 図２（ａ）、２（ｂ）は、第１実施形態による半導体装置のゲート長方向における断面図。 図３（ａ）、３（ｂ）は、第１実施形態による半導体装置のゲート電極下のゲート幅方向における断面図。 図４（ａ）、４（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図５（ａ）、５（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図６（ａ）、６（ｂ）は、第１実施形態による半導体装置の製造工程を示す上面図。 図７（ａ）、７（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図８（ａ）、８（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図９（ａ）、９（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図１０（ａ）、１０（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図１１（ａ）、１１（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図１２（ａ）、１２（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図１３（ａ）、１３（ｂ）は、第１実施形態による半導体装置の製造工程を示す断面図。 図１４（ａ）乃至１４（ｅ）は、狭窄部と幅広部上でのシリコン窒化膜のエッチングレートの違いを説明する図。 狭窄部上にシリコン窒化膜が存在しないことを示す顕微鏡写真。 図１６（ａ）、１６（ｂ）は、第２実施形態による半導体装置の上面図。 図１７（ａ）、１７（ｂ）は、 第２実施形態による半導体装置のゲート電極下のゲート幅方向における断面図。 図１８（ａ）、１８（ｂ）は、第２実施形態による半導体装置の製造工程を示す断面図。 図１９（ａ）、１９（ｂ）は、第２実施形態による半導体装置の製造工程を示す断面図。 図２０（ａ）、２０（ｂ）は、第２実施形態による半導体装置の製造工程を示す断面図。 図２１（ａ）、２１（ｂ）は、第２実施形態による半導体装置の製造工程を示す断面図。 図２２（ａ）、２２（ｂ）は、第３実施形態による半導体装置の上面図。 図２３（ａ）、２３（ｂ）は、第３実施形態による半導体装置のゲート長方向における断面図。 図２４（ａ）、２４（ｂ）は、第３実施形態による半導体装置のゲート電極下のゲート幅方向における断面図。 図２５（ａ）、２５（ｂ）は、第３実施形態による半導体装置の製造工程を示す断面図。
以下、図面を参照して実施形態について説明する。
（第１実施形態）
第１実施形態による半導体装置について図１（ａ）乃至図３（ｂ）を参照して説明する。この実施形態の半導体装置は、ゲートスタックにシリコン窒化膜がないスイッチングトランジスタと、ゲートスタックにシリコン窒化膜を備えた不揮発性メモリトランジスタ（以下、メモリトランジスタともいう）と、を備えている。スイッチングトランジスタおよびメモリトランジスタの上面図をそれぞれ図１（ａ）、１（ｂ）に示す。図１（ａ）に示す切断線Ａ−Ａで切断したスイッチングトランジスタ１００の断面図を図２（ａ）に示し、図１（ａ）に示す切断線Ｂ−Ｂで切断したスイッチングトランジスタ１００の断面図を図３（ａ）に示す。図１（ｂ）に示す切断線Ａ’−Ａ’で切断したメモリトランジスタ２００の断面図を図２（ｂ）に示し、図１（ｂ）に示す切断線Ｂ’−Ｂ’で切断したメモリトランジスタ２００の断面図を図３（ｂ）に示す。なお、断面Ａ−ＡおよびＡ’―Ａ’はゲート長方向の断面を示し、断面Ｂ−ＢおよびＢ’−Ｂ’はゲート幅方向の断面を示す。
スイッチングトランジスタ１００およびメモリトランジスタ２００はそれぞれ半導体領域２Ａおよび半導体領域２Ｂに設けられる。半導体領域２Ａおよび半導体領域２Ｂは、半導体層１上に形成された凸領域である。
半導体領域２Ａは、離間して設けられた第１および第２部分と、第１部分と第２部分とに接続し第１部分から第２部分に向かう第１方向に直交する第２方向の寸法（幅）が、第１および第２部分の第２方向の幅よりも狭いチャネル領域となる狭窄部３と、を備えている。なお、図１（ａ）では、チャネル領域となる狭窄部３は１個であるが、狭窄部３が複数個あってもよい。
スイッチングトランジスタ１００は、狭窄部３の少なくとも上面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、上記第１部分に設けられたソース領域８と、上記第２部分に設けられたドレイン領域９とを備えている。なお、図３（ａ）に示すように、本実施形態においては、ゲート絶縁膜５はチャネル領域３の両側面にも設けられている。
このように、スイッチングトランジスタ１００は、半導体領域２Ａに離間して設けられたソース領域８およびドレイン領域９と、ソース領域８およびドレイン領域９に接続し、ソース領域８からドレイン領域９に向かう第１方向に直交する第２方向の幅が、ソース領域８およびドレイン領域９の第２方向の幅よりも狭いチャネル領域３とを備えている。チャネル領域３の側面およびゲート絶縁膜５と、ソース領域８と、およびドレイン領域９は素子分離領域１０によって囲まれている。チャネル領域３は第２方向の幅、すなわちゲート幅方向の長さが１ｎｍ〜２５ｎｍ程度、半導体層１の上面からの高さが１ｎｍ〜５０ｎｍ程度の板状構造（ナノワイヤ構造）を有している。また、スイッチングトランジスタ１００には、ゲート絶縁膜５およびゲート電極６を有するゲート構造の、ソース領域８側およびドレイン領域９側の側部に絶縁体からなるゲート側壁７が設けられている。
一方、半導体領域２Ｂは、半導体領域２Ａの狭窄部２よりも幅が広い半導体領域である。メモリトランジスタ２００は、半導体領域２Ｂに離間して設けられたソース領域１８およびドレイン領域１９と、ソース領域１８とドレイン領域１９との間のチャネル領域４となる半導体領域２Ｂ上に設けられたトンネル絶縁膜１１と、このトンネル絶縁膜１１上に設けられた例えばシリコン窒化膜を含む電荷蓄積膜１２と、電荷蓄積膜１２上に設けられたブロック絶縁膜１３と、ブロック絶縁膜１３上に設けられたゲート電極１４とを備えている。ソース領域１８からドレイン領域１９に向かう第３方向（ゲート長方向）に直交する第４方向（ゲート幅方向）におけるチャネル領域４の幅は、ソース領域１８およびドレイン領域１９の第４方向における幅と実質的に等しくなっている。チャネル領域４におけるゲート幅方向の長さ（ゲート幅）が１００ｎｍ〜１μｍである。本明細書では、チャネル領域４は、スイッチングトランジスタ１００の狭窄部３に対して幅広部ともいう。なお、本実施形態においては、図３（ｂ）に示すように、ソース領域１８からドレイン領域１９に向かう第３方向に沿った、チャネル領域の側面にもトンネル絶縁膜１１が設けられている。チャネル領域４の側面およびトンネル絶縁膜１１と、ソース領域１８と、およびドレイン領域１９は素子分離領域２０によって囲まれている。また、メモリトランジスタ２００には、トンネル絶縁膜１１、電荷蓄積膜１２、ブロック絶縁膜１３、およびゲート電極１４を有するゲート構造の、ソース領域１８側およびドレイン領域１９側の側部に絶縁体からなるゲート側壁１５が設けられている。
このように構成されたメモリトランジスタ２００においては、ゲート電極１４と半導体領域２Ｂとの間に印加する電圧によって、チャネル領域４から電荷蓄積１２へ電荷を注入すること、および電荷蓄積膜１２から電荷を消去することができる。また、上記電圧の絶対値を所定値以下にすることにより、電荷蓄積膜１２に電荷を保持することができる。これにより、メモリトランジスタ２００は、メモリ動作する。
なお、半導体層１、半導体領域２Ａ、２Ｂとしては、単結晶シリコン、非晶質シリコン、または多結晶シリコンを用いることができる。また、ＧｅまたはＳｉＧｅを用いてもよい。
また、電荷蓄積膜１２としては、電荷が蓄積可能であればよく、シリコン窒化膜の他に、例えば、多結晶シリコン膜、非晶質シリコン膜、シリコン微結晶膜、ＨｆＯ（ハフニア）膜等を用いることができる。
（製造方法）
次に、第１実施形態による半導体装置の製造方法について、図４（ａ）乃至図１３（ｂ）を参照して説明する。
まず、図４（ａ）、４（ｂ）に示すように半導体層１、例えばバルクシリコン基板１上に、絶縁膜１６、シリコン窒化膜１７を順次形成する。シリコン窒化膜１７は、半導体領域２Ａ、２Ｂを形成するためのマスクとなる。図４（ａ）、４（ｂ）はそれぞれ、図１（ａ）、１（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。
続いて、図５（ａ）乃至図６（ｂ）に示すように、シリコン基板１、絶縁膜１６、シリコン窒化膜１７をパターニングし、一つ以上の狭窄部３を有する半導体領域２Ａと、半導体領域２Ｂとを形成する。パターニングは通常のリソグラフィー技術を用いて行う。エッチングとしては、ドライエッチングまたはウェットエッチングが用いられる。図５（ａ）、５（ｂ）はそれぞれ、図１（ａ）、１（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。図６（ａ）、６（ｂ）はそれぞれ、５（ａ）、５（ｂ）に半導体装置の上面図である。
次に、図７（ａ）、７（ｂ）に示すように、チャネル領域となる狭窄部３の側面および半導体領域２Ｂの側面を酸化して酸化絶縁膜５、１１を形成する。このとき、スイッチングおよびメモリトランジスタのソースおよびドレインとなる領域の側面にも酸化絶縁膜が形成される。続いて、素子分離絶縁膜を形成し、この素子分離絶縁膜に対してＣＭＰ(Chemical Mechanical Planarization)とウェットエッチング等を行うことにより素子分離領域１０、２０を形成する。図７（ａ）、７（ｂ）はそれぞれ、図１（ａ）、１（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。
次に、図８（ａ）、８（ｂ）に示すように、ドライエッチングを行う。このとき、狭窄部３上のシリコン窒化膜１７の方が、幅の広い半導体領域２Ｂ上のシリコン窒化膜１７よりもエッチングレートが早いことを利用し、狭窄部３上のシリコン窒化膜１７を除去し、半導体領域２Ｂ上のシリコン窒化膜が残るような時間、エッチングを行う。図８（ａ）、８（ｂ）はそれぞれ、図１（ａ）、１（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。エッチング後の半導体装置を図１（ａ）、１（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断した断面を図９（ａ）、９（ｂ）に示し、図１（ａ）、１（ｂ）に示す切断線Ａ−Ａ、Ａ’−Ａ’で切断した断面を図１０（ａ）、１０（ｂ）に示す。
次に、図１１（ａ）、１１（ｂ）に示すように、絶縁膜２２およびゲート電極材料膜２３を順次堆積する。絶縁膜２２としては酸化シリコンの他、酸化シリコンよりも誘電率の高いｈｉｇｈ−ｋ材料を用いることができる。また、ゲート電極材料膜２３としては、例えばポリシリコンを用いることができる。狭窄部３上の絶縁膜１６および絶縁膜２２がスイッチングトランジスタのゲート絶縁膜５となる。なお、絶縁膜２２の堆積の前に、選択的ウェットエッチングまたは選択的ドライエッチングによって、狭窄部３上の絶縁膜１６を除去することによりゲート絶縁膜５を薄膜化してもよい。また、狭窄部３上の絶縁膜１６は、例えば高速動作が要求されるパストランジスタ等では除去を行い、高耐圧が要求される周辺の電源回路等に用いられるトランジスタでは除去を行わないようにしてもよい。
次に、ゲート電極材料膜２３上にゲート電極形状のマスク２５を形成し、このマスク２５を用いて、ゲート電極材料膜２３をパターニングし、ゲート電極６およびゲート電極１４を形成する（図１２（ａ）、１２（ｂ））。マスク２５としては、例えばシリコン窒化膜、またはシリコン酸化膜を用いることができる。シリコン窒化膜を用いる場合は、シリコン窒化膜１７をエッチングする工程でマスク２５が残る程度に十分厚い膜を用いることが好ましい。また、シリコン酸化膜を用いる場合は、絶縁膜２２をエッチングする工程でマスク２５が残る程度に十分厚い膜を用いることが好ましい。続いて、スイッチングトランジスタが形成される領域では、マスク２５を用いてゲート絶縁膜２２をパターニングする。このとき、スイッチングトランジスタが形成される領域では、ソースおよびドレインが形成される領域上の絶縁膜２２が除去される。また、メモリトランジスタが形成される領域では、ソースおよびドレインが形成される領域上の絶縁膜２２は除去される。しかし、ゲート電極１４下の絶縁膜２２はパターニングされ、ブロック絶縁膜１３が形成される。続いて、マスク２５を用いてエッチングすることにより、スイッチングトランジスタが形成される領域における、ソースおよびドレインが形成される領域上のシリコン窒化膜１７を除去するとともに、メモリトランジスタが形成される領域におけるシリコン窒化膜１７をパターニングする。パターニングされたシリコン窒化膜１７は電荷蓄積膜１２となる。その後、マスク２５を用いて絶縁膜１６をパターニングすることにより、スイッチングトランジスタが形成される領域では、ゲート絶縁膜５が形成されるとともに、メモリトランジスタが形成される領域では、トンネル絶縁膜１１が形成される（図１３（ａ）、１３（ｂ）参照）。
次に、ソースおよびドレインが形成される領域に不純物イオンを注入し、不純物イオンを活性化することにより、スイッチングトランジスタが形成される領域ではソース領域８およびドレイン領域９が形成され、メモリトランジスタが形成される領域では、ソース領域１８およびドレイン領域１９が形成される。その後、ゲート電極６およびゲート電極１４の側部にそれぞれ、絶縁体からなるゲート側壁７およびゲート側壁１５を形成する。これにより、図１（ａ）乃至図３（ｂ）に示すスイッチングトランジスタ１００およびメモリトランジスタ２００が形成される。
ゲート電極６、１４としては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣ、あるいはポリＳｉと金属の積層膜を用いることができる。
ゲート側壁７、１５としては、酸化膜、窒化膜、または酸化膜と窒化膜との積層膜などを用いることができる。
なお、上述の説明においては、素子分離領域１０を形成することにより狭窄部３に通常の平面型トランジスタを形成したが、素子分離領域１０を形成せずに狭窄部３の側面を酸化した後にゲート電極６を作成することにより、狭窄部３の側面もチャネルとして利用するトライゲート構造であってもよい。
なお、狭窄部３においてチャネル領域以外の領域は寄生抵抗低減のためにエピタキシャル成長することも可能である。
本製造方法によれば、スイッチングトランジスタとメモリトランジスタという異なる構造を少ないプロセス数で同時に作成することができる。
本製造方法においては、図９（ａ）、９（ｂ）に示したように、狭窄部３と幅広部４上でのシリコン窒化膜１７のエッチングレートの違いを利用している。これについて、試料を作成し、実験を行ったので、その結果について図１４（ａ）乃至１４（ｅ）を参照して以下に説明する。
図１４（ａ）に狭窄部と幅広部の作成とドライエッチングの工程フローを示し、図１４（ｂ）乃至１４（ｅ）にその工程断面図を示す。狭窄部３と幅広部４のエッチングレートの比較は、狭窄部を有する試料を作成し、この狭窄部上のシリコン窒化膜と狭窄部の周囲の幅広部の比較により行った。例えば、図１４（ａ）、１４（ｂ）に示すように、Ｓｉの支持基板、埋込酸化膜（ＢＯＸ）、ＳＯＩ（Silicon On Insulator）層を有するＳＯＩ基板を用意する。リソグラフィー技術を用いてＳＯＩ層をパターニングし、狭窄部となる細線を形成する。その後、狭窄部を覆うようにＳｉＮを堆積し、ＳｉＮ膜（シリコン窒化膜）を形成する（図１４（ａ）。図１４（ｃ））。続いて、ＳｉＮ膜をドライエッチング（例えば、ＲＩＥ（Reactive Ion Etching））することにより、狭窄部上のＳｉＮを除去する（図１４（ａ）、１４（ｄ））。この時、狭窄部の上面のシリコン窒化膜が完全に除去されていることを観察しやすくするために、ドライエッチング後にシリコンエピタキシャル成長を行った。すると、シリコン窒化膜に覆われていないシリコン層が膨張する。狭窄部のシリコン層が膨張することが観察されたが、狭窄部の周囲の幅広部ではシリコン層の膨張は観察されなかった（図１４（ａ）、１４（ｅ））。このため狭窄部の上面にシリコン窒化膜がないことを確認できた。
図１４（ａ）乃至１４（ｅ）で示した工程後における試料の透過型電子顕微鏡によって観察した断面を図１５に示す。図１５からわかるように、狭窄部上のシリコン窒化膜が完全に除去されたため、シリコン層がエピタキシャル成長により膨張されていた。一方。狭窄部の周囲の幅広部においては、シリコン窒化膜が除去されずに残っていた。
以上の説明により、本実施形態の製造方法で用いた、狭窄部３と幅広部４上でのシリコン窒化膜１７のエッチングレートの違いが証明された。
以上説明したように、第１実施形態によれば、不揮発性メモリトランジスタとスイッチングトランジスタとを少ないプロセス数で作成することが可能な半導体装置およびその製造方法を提供することができる。
なお、第１実施形態における半導体層１はバルク基板であったが、ＳＯＩ基板のＳＯＩ層であってもよい。
また、第１実施形態においては、スイッチングトランジスタ１００は、チャネル領域３の第２方向の幅がソース領域８およびドレイン領域９の第２の方向の幅よりも狭い例であったが、チャネル領域３の第２方向の幅がソース領域８およびドレイン領域９の第２の方向の幅と同じでかつメモリトランジスタ２００のソース領域１８からドレイン領域１９に向かう方向に直交する方向のチャネル領域４の幅よりも狭ければ、第１実施形態と同様の効果を得ることができる。この場合、狭窄部３上のシリコン窒化膜１７を除去する際に、ソース領域およびドレイン領域となる領域上のシリコン窒化膜１７も除去されるが、図１０（ａ）に示すように、選択的にソース領域およびドレイン領域となる領域上にシリコン窒化膜を残置してもよい。
（第２実施形態）
第２実施形態による半導体装置について図１６（ａ）乃至図１７（ｂ）を参照して説明する。この第２実施形態は、第１実施形態とは、電荷蓄積膜の堆積と、素子分離領域の形成の順番が異なっている。第１実施形態では、電荷蓄積膜の堆積を素子分離領域の形成前に行っていたが、この第２実施形態では、電荷蓄積膜の堆積を素子分離領域の形成後に行う。
第２実施形態の半導体装置は、ゲートスタックにシリコン窒化膜がないスイッチングトランジスタと、ゲートスタックにシリコン窒化膜を備えたメモリトランジスタと、を備えている。スイッチングトランジスタおよびメモリトランジスタの上面図をそれぞれ図１６（ａ）、１６（ｂ）に示す。図１６（ａ）に示す切断線Ｂ−Ｂで切断したスイッチングトランジスタ１００Ａの断面図を図１７（ａ）に示し、図１６（ｂ）に示す切断線Ｂ’−Ｂ’で切断したメモリトランジスタ２００Ａの断面図を図１７（ｂ）に示す。なお、図１６（ａ）、１６（ｂ）に示す切断線Ａ−Ａ、Ａ’−Ａ’で切断した断面図は、第１実施形態で説明した図２（ａ）、２（ｂ）に示す断面図と同じ断面図となる。なお、断面Ａ−ＡおよびＡ’―Ａ’はゲート長方向の断面を示し、断面Ｂ−ＢおよびＢ’−Ｂ’はゲート幅方向の断面を示す。
スイッチングトランジスタ１００Ａおよびメモリトランジスタ２００Ａはそれぞれ半導体領域２Ａおよび半導体領域２Ｂに設けられる。半導体領域２Ａおよび半導体領域２Ｂは、半導体層１上に形成された凸領域である。
半導体領域２Ａは、離間して設けられた第１および第２部分と、第１部分と第２部分とに接続し第１部分から第２部分に向かう第１方向に直交する第２方向の幅が、第１および第２部分の第２方向の幅よりも狭いチャネル領域となる狭窄部３と、を備えている。なお、図１６（ａ）では、チャネル領域となる狭窄部３は１個であるが、狭窄部３が複数個あってもよい。
スイッチングトランジスタ１００Ａは、狭窄部３の少なくとも上面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、上記第１部分に設けられたソース領域８と、上記第２部分に設けられたドレイン領域９とを備えている。なお、図１７（ａ）に示すように、本実施形態においては、ゲート絶縁膜５はチャネル領域３の両側面に設けられているとともに、素子分離領域１０上に延在している。また、素子分離領域１０上では、素子分離領域１０とゲート絶縁膜５との間に、メモリトランジスタ２００Ａの電荷蓄積膜１２と同じ材料の膜、例えばシリコン窒化膜１７が設けられている。このシリコン窒化膜１７は、チャネル領域３の両側面に設けられゲート絶縁膜５の側面に接続し、この接続している部分は他のシリコン窒化膜１７に比べて上方に突起している。
このように、スイッチングトランジスタ１００Ａは、半導体領域２Ａに離間して設けられたソース領域８およびドレイン領域９と、ソース領域８およびドレイン領域９に接続し、ソース領域８からドレイン領域９に向かう第１方向に直交する第２方向の幅が、ソース領域８およびドレイン領域９の第２方向の幅よりも狭いチャネル領域３とを備えている。チャネル領域３の側面およびゲート絶縁膜５と、ソース領域８と、およびドレイン領域９は素子分離領域１０によって囲まれている。チャネル領域３は第２方向の幅、すなわちゲート幅方向の長さが１ｎｍ〜２５ｎｍ程度、半導体層１の上面からの高さが１ｎｍ〜５０ｎｍ程度の板状構造（ナノワイヤ構造）を有している。また、スイッチングトランジスタ１００Ａには、ゲート絶縁膜５およびゲート電極６を有するゲート構造の、ソース領域８側およびドレイン領域９側の側部に絶縁体からなるゲート側壁７が設けられている（図２（ａ））。
一方、半導体領域２Ｂは、半導体領域２Ａの狭窄部２よりも幅が広い半導体領域である。メモリトランジスタ２００Ａは、半導体領域２Ｂに離間して設けられたソース領域１８およびドレイン領域１９と、ソース領域１８とドレイン領域１９との間のチャネル領域（幅広部）４となる半導体領域２Ｂ上に設けられたトンネル絶縁膜１１と、このトンネル絶縁膜１１上に設けられた例えばシリコン窒化膜を含む電荷蓄積膜１２と、電荷蓄積膜１２上に設けられたブロック絶縁膜１３と、ブロック絶縁膜１３上に設けられたゲート電極１４とを備えている。ソース領域１８からドレイン領域１９に向かう第３方向（ゲート長方向）に直交する第４方向（ゲート幅方向）におけるチャネル領域４の幅は、ソース領域１８およびドレイン領域１９の第４方向における幅と実質的に等しくなっている。チャネル領域４におけるゲート幅方向の長さ（ゲート幅）が１００ｎｍ〜１μｍである。なお、本実施形態においては、図１７（ｂ）に示すように、ソース領域１８からドレイン領域１９に向かう第３方向に沿った、チャネル領域の側面にもトンネル絶縁膜１１が設けられている。チャネル領域４の側面およびトンネル絶縁膜１１と、ソース領域１８と、およびドレイン領域１９は素子分離領域２０によって囲まれている。なお、電荷蓄積膜１２は、素子分離領域２０上にも延在し、この延在した電荷蓄積膜１２上にブロック絶縁膜１３が延在している。また、メモリトランジスタ２００Ａには、トンネル絶縁膜１１、電荷蓄積膜１２、ブロック絶縁膜１３、およびゲート電極１４を有するゲート構造の、ソース領域１８側およびドレイン領域１９側の側部に絶縁体からなるゲート側壁１５が設けられている。
このように構成されたメモリトランジスタ２００Ａにおいては、ゲート電極１４と半導体領域２Ｂとの間に印加する電圧によって、チャネル領域４から電荷蓄積１２へ電荷を注入すること、および電荷蓄積膜１２から電荷を消去することができる。また、上記電圧の絶対値を所定値以下にすることにより、電荷蓄積膜１２に電荷を保持することができる。これにより、メモリトランジスタ２００Ａは、メモリ動作する。
なお、半導体層１、半導体領域２Ａ、２Ｂは、単結晶シリコン、非晶質シリコン、または多結晶シリコンである。
また、電荷蓄積膜１３は、電荷が蓄積可能であればよく、シリコン窒化膜の他に、例えば、多結晶シリコン、シリコン微結晶膜、またはハフニア膜を用いることができる。
（製造方法）
次に、第２実施形態による半導体装置の製造方法について、図１８（ａ）乃至図２１（ｂ）を参照して説明する。
まず、図１８（ａ）、１８（ｂ）に示すように、リソグラフィー技術を用いて半導体層１、例えばバルクシリコン基板１を加工することにより、バルクシリコン基板１上に半導体領域２Ａおよび半導体領域２Ｂを形成する。このとき、半導体領域２Ａに狭窄部３が形成され、半導体領域２Ｂに幅広部４が形成される。その後、狭窄部３および幅広部４のそれぞれの上面および側面を覆う絶縁膜１６を形成する。絶縁膜１６としては例えばシリコン酸化膜を用いることができる。続いて、素子分離絶縁膜を形成し、この素子分離絶縁膜に対して、ＣＭＰとウェットエッチング等を行うことにより、素子分離領域１０、２０を形成する。図１８（ａ）、１８（ｂ）はそれぞれ、図１６（ａ）、１６（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。
次に、図１９（ａ）、１９（ｂ）に示すように、シリコン窒化膜１７を堆積する。図１９（ａ）、１９（ｂ）はそれぞれ、図１６（ａ）、１６（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。続いて、図２０（ａ）、２０（ｂ）に示すように、ドライエッチングを行う。このとき、狭窄部３上のシリコン窒化膜１７の方が、幅広部４上のシリコン窒化膜１７よりもエッチングレートが早いことを利用し、狭窄部３上のシリコン窒化膜１７を除去し、幅広部４上のシリコン窒化膜が残るようなエッチング時間を適用する。図２０（ａ）、２０（ｂ）はそれぞれ、図１６（ａ）、１６（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。エッチング後における、ソースおよびドレイン領域のゲート幅方向の断面図を図２１（ａ）、２１（ｂ）に示す。図２１（ａ）、２１（ｂ）はそれぞれ、図１６（ａ）、１６（ｂ）に示す切断線Ｂ−Ｂ、Ｂ’−Ｂ’で切断したＢ−Ｂ断面、Ｂ’−Ｂ’断面である。
次に、第１実施形態と同様の工程を行う。すなわち、図１１（ａ）、１１（ｂ）で説明したと同様に、絶縁膜２２を堆積し、この絶縁膜２２上にゲート電極材料膜２３を堆積する。続いて、マスクを形成し、ゲート電極材料膜２３と、絶縁膜２２とをパターニングすることにより、スイッチングトランジスタが形成される領域では、ゲート電極６およびゲート絶縁膜５が形成され、メモリトランジスタが形成される領域では、ゲート電極１４、ブロック絶縁膜１３、電荷蓄積膜１２、およびトンネル絶縁膜１１が形成される（図１３（ａ）、１３（ｂ））。
ゲート電極６、１４およびゲート側壁７、１５としては、第１実施形態で説明したと同じ材料を用いることができる。また、ゲート絶縁膜５およびトンネル絶縁膜１１としては、第１実施形態で説明したと同じ材料を用いることができる。
なお、狭窄部３においてチャネル領域外は寄生抵抗低減のためにエピタキシャル成長することも可能である。
本製造方法によれば、スイッチングトランジスタとメモリトランジスタという異なる構造を同時に作成することが可能となる。
以上説明したように、この第２実施形態も第１実施形態と同様に、不揮発性メモリトランジスタとスイッチングトランジスタとを少ないプロセス数で作成することが可能な半導体装置およびその製造方法を提供することができる。
なお、第２実施形態における半導体層１はバルク基板であったが、ＳＯＩ基板のＳＯＩ層であってもよい。
また、第２実施形態においては、スイッチングトランジスタ１００Ａは、チャネル領域３の第２方向の幅がソース領域８およびドレイン領域９の第２の方向の幅よりも狭い例であったが、チャネル領域３の第２方向の幅がソース領域８およびドレイン領域９の第２の方向の幅と同じでかつメモリトランジスタ２００Ａのソース領域１８からドレイン領域１９に向かう方向に直交する方向のチャネル領域４の幅よりも狭ければ、第２実施形態と同様の効果を得ることができる。この場合、狭窄部３上のシリコン窒化膜１７を除去する際に、ソース領域およびドレイン領域となる領域上のシリコン窒化膜１７も除去されるが、選択的にソース領域およびドレイン領域となる領域上にシリコン窒化膜を残置してもよい。
（第３実施形態）
第３実施形態による半導体装置について図２２（ａ）乃至図２５（ｂ）を参照して説明する。この第３実施形態の半導体装置は、ナノワイヤ構造を有する第１トランジスタと、第１トランジスタよりもチャネル幅の広い第２トランジスタとを備えている。第１トランジスタのナノワイヤとなる狭窄部には閾値調整のための不純物が注入され、第２トランジスタの幅広のチャネル領域には不純物が注入されていない構成を有している。
第１トランジスタ１０１および第２トランジスタ２０１の上面図をそれぞれ、図２２（ａ）、２２（ｂ）に示す。図２２（ａ）に示す切断線Ａ−Ａで切断した第１トランジスタ１０１の断面図を図２３（ａ）に示し、図２２（ａ）に示す切断線Ｂ−Ｂで切断した第１トランジスタ１０１の断面図を図２４（ａ）に示す。図２２（ｂ）に示す切断線Ａ’−Ａ’で切断した第２トランジスタ２０１の断面図を図２３（ｂ）に示し、図２２（ｂ）に示す切断線Ｂ’−Ｂ’で切断した第２トランジスタ２０１の断面図を図２４（ｂ）に示す。なお、断面Ａ−ＡおよびＡ―Ａ’はゲート長方向の断面を示し、断面Ｂ−ＢおよびＢ−Ｂ’はゲート幅方向の断面を示す。
第１トランジスタ１０１および第２トランジスタ２０１はそれぞれ半導体領域２Ａおよび半導体領域２Ｂに設けられる。半導体領域２Ａおよび半導体領域２Ｂは、半導体層１上に形成された凸領域である。
半導体領域２Ａは、離間して設けられた第１および第２部分と、第１部分と第２部分とに接続し第１部分から第２部分に向かう第１方向に直交する第２方向の幅が、第１および第２部分の第２方向の幅よりも狭いチャネル領域となる狭窄部３ａと、を備えている。なお、図２２（ａ）では、チャネル領域となる狭窄部３ａは１個であるが、狭窄部３ａが複数個あってもよい。
第１トランジスタ１０１は、狭窄部３ａの少なくとも上面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、上記第１部分に設けられたソース領域８と、上記第２部分に設けられたドレイン領域９とを備えている。なお、図２４（ａ）に示すように、本実施形態においては、ゲート絶縁膜５はチャネル領域３ａの両側面にも設けられている。
このように、第１トランジスタ１０１は、半導体領域２Ａに離間して設けられたソース領域８およびドレイン領域９と、ソース領域８およびドレイン領域９に接続し、ソース領域８からドレイン領域９に向かう第１方向に直交する第２方向の幅が、ソース領域８およびドレイン領域９の第２方向の幅よりも狭いチャネル領域３ａとを備えている。チャネル領域３ａの側面およびゲート絶縁膜５と、ソース領域８と、およびドレイン領域９は素子分離領域１０によって囲まれている。チャネル領域３ａは第２方向の幅、すなわちゲート幅方向の長さが１ｎｍ〜２５ｎｍ程度、半導体層１の上面からの高さが１ｎｍ〜５０ｎｍ程度の板状構造（ナノワイヤ構造）を有している。また、第１トランジスタ１０１には、ゲート絶縁膜５およびゲート電極６を有するゲート構造の、ソース領域８側およびドレイン領域９側の側部に絶縁体からなるゲート側壁７が設けられている。
一方、半導体領域２Ｂは、半導体領域２Ａの狭窄部２よりも幅が広い半導体領域である。第２トランジスタ２０１は、半導体領域２Ｂに離間して設けられたソース領域１８およびドレイン領域１９と、ソース領域１８とドレイン領域１９との間のチャネル領域４となる半導体領域２Ｂ上に設けられたゲート絶縁膜５ａと、このゲート絶縁膜５ａ上に設けられたゲート電極１４ａとを備えている。ソース領域１８からドレイン領域１９に向かう第３方向（ゲート長方向）に直交する第４方向（ゲート幅方向）におけるチャネル領域４の幅は、ソース領域１８およびドレイン領域１９の第４方向における幅と実質的に等しくなっている。チャネル領域４におけるゲート幅方向の長さ（ゲート幅）が１００ｎｍ〜１μｍである。本明細書では、チャネル領域４は、第１トランジスタ１０１の狭窄部３に対して幅広部ともいう。なお、本実施形態においては、図３（ｂ）に示すように、ソース領域１８からドレイン領域１９に向かう第３方向に沿った、チャネル領域の側面にもゲート絶縁膜５ａが設けられている。チャネル領域４の側面およびゲート絶縁膜５ａと、ソース領域１８と、およびドレイン領域１９は素子分離領域２０によって囲まれている。また、第２ランジスタ２０１には、ゲート絶縁膜５ａおよびゲート電極１４ａを有するゲート構造の、ソース領域１８側およびドレイン領域１９側の側部に絶縁体からなるゲート側壁１５が設けられている。
このように構成された第３実施形態の半導体装置においては、狭窄部３ａには不純物が多く、幅広のチャネル領域４には不純物が少ない構造を持つ。
また、第３実施形態の半導体装置においては、閾値調整のための不純物がナノワイヤとなる狭窄部に注入されるが、図２４（ａ）、２４（ｂ）からわかるように、素子分離領域１０、２０に覆われている半導体層１の領域にも上記不純物が注入されている。
なお、半導体層１、半導体領域２Ａ、２Ｂは、単結晶シリコン、非晶質シリコン、または多結晶シリコンである。
（製造方法）
次に、第３実施形態による半導体装置の製造方法について、図２５（ａ）、２５（ｂ）を参照して説明する。
まず、図５（ａ）乃至図６（ｂ）に示す工程までは、第１実施形態の製造方法と同様にして行う。続いて、ドライエッチングを行う。このとき、狭窄部３上のシリコン窒化膜１７の方が、チャネル領域となる幅広部４上のシリコン窒化膜１７よりも、エッチングレートが早いことを利用し、狭窄部３上のシリコン窒化膜を除去する。このエッチングは、半導体領域２Ａの第１および第２部分上のシリコン窒化膜と半導体領域２Ｂ上のシリコン窒化膜が残るようなエッチング時間を適用する。
続いて、図２５（ａ）、２５（ｂ）に示すように不純物をイオン注入する。不純物のイオン種としてはＢ（ボロン）、Ａｓ（ヒ素）、Ｐ（リン）などが挙げられる。このとき、半導体領域２Ａの狭窄部３にはシリコン窒化膜がないため、不純物が注入された狭窄部３ａとなる。しかし、半導体領域２Ａのソースおよびドレイン領域８、９となる部分は、狭窄部３よりも幅が広いため、シリコン窒化膜１７は除去されておらず、上記不純物は注入されない。また、図６（ｂ）からわかるように半導体領域２Ｂはシリコン窒化膜１７で覆われているため半導体領域２Ｂには不純物は注入されない。なお、半導体領域２Ａおよび半導体領域２Ｂを除いた半導体層１の領域には、上記不純物は注入される。
次に、半導体領域２Ａの第１および第２部分上のシリコン窒化膜と半導体領域２Ｂ上のシリコン窒化膜とを除去する。シリコン窒化膜の除去はドライエッチングまたはウェットエッチングによる選択的エッチングが用いられる。続いて、周知の技術を用いて、素子分離領域を形成し、ゲート電極材料膜を形成する。なお、本実施形態においては、絶縁膜１６がゲート絶縁膜５、５ａとなる。また、ゲート電極材料膜を形成する前に、第１実施形態と同様に絶縁膜２２を形成してもよい。この場合、絶縁膜２２と絶縁膜１６がゲート絶縁膜となる。その後、ゲート電極材料膜をパターニングする。続いて、ソースおよびドレインとなる領域に不純物イオンを注入し、ソース領域およびドレイン領域を形成する。その後、ゲート側壁を形成することにより、第３実施形態の半導体装置を完成する。このように、通常のトランジスタ製造工程を行うことにより狭窄部には不純物注入され、幅広部には不純物注入がされていないトランジスタを同時に形成することが可能となる。
ゲート絶縁膜、ゲート電極、およびゲート側壁として、第１実施形態と同じ材料を用いることができる。
なお、第３実施形態においては、素子分離領域１０を形成することにより狭窄部３ａに通常の平面型トランジスタを形成したが、素子分離領域１０を形成せずに狭窄部３ａの側面を酸化した後にゲート電極６を作成することにより、狭窄部３ａの側面もチャネルとして利用するトライゲート構造であってもよい。
狭窄部３ａの側面もチャネルとして利用するトライゲート構造であってもよい。
なお、狭窄部３ａにおいてチャネル領域以外は寄生抵抗低減のためにエピタキシャル成長することも可能である。
本製造方法によれば、狭窄部３ａのチャネルに不純物注入を行うことにより、狭窄部３ａに形成されたトランジスタと、幅広部に形成されたトランジスタの閾値を変えることができる。このように、第３実施形態によれば、構造が異なるトランジスタを少ないプロセス数で作成することができる。
なお、第３実施形態における半導体層１はバルク基板であったが、ＳＯＩ基板のＳＯＩ層であってもよい。
また、第３実施形態においては、第１トランジスタ１０１は、チャネル領域３ａの第２方向の幅がソース領域８およびドレイン領域９の第２の方向の幅よりも狭い例であったが、チャネル領域３の第２方向の幅がソース領域８およびドレイン領域９の第２の方向の幅と同じでかつ第２トランジスタ２０１のソース領域１８からドレイン領域１９に向かう方向に直交する方向のチャネル領域４の幅よりも狭ければ、第３実施形態と同様の効果を得ることができる。この場合、狭窄部３上のシリコン窒化膜１７を除去する際に、半導体領域２Ａの第１および第２部分上のシリコン窒化膜１７も除去されるが、選択的に半導体領域２Ａの第１および第２部分上のシリコン窒化膜を残置してもよい。
以上説明したように、各実施形態によれば、構造が異なるトランジスタを少ないプロセス数で作成することが可能な半導体装置およびその製造方法を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ シリコン層
２Ａ、２Ｂ 半導体領域
３、３ａ 狭窄部
４ チャネル領域（幅広部）
５ ゲート絶縁膜
６ ゲート電極
７ ゲート側壁
８ ソース領域
９ ドレイン領域
１０ 素子分離領域
１１ トンネル絶縁膜
１２ 電荷蓄積層
１３ ブロック絶縁膜
１４ ゲート電極
１５ ゲート側壁
１６ 酸化膜
１７ シリコン窒化膜
１８ ソース領域
１９ ドレイン領域
２０ 素子分離領域

Claims (11)

  1. 半導体層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に電荷蓄積材料の第１および第２マスクを形成する工程であって、前記第１マスクは、前記第１絶縁膜上に離間して設けられた第１および第２部分と、前記第１部分と前記第２部分とを接続し前記第１部分から前記第２部分に向かう第１方向に直交する第２方向の幅が前記第１および第２部分の前記第２方向の幅よりも狭い第３部分と、を有し、前記第２マスクは、前記第３部分の前記第２方向の幅よりも第３方向の幅が広い形状を有する、工程と、
    前記第１および第２マスクを用いて前記第１絶縁膜および前記半導体層をパターニングすることにより、前記半導体層に凸形状の第１および第２半導体領域を形成する工程であって、前記第１半導体領域は、離間して設けられた第４および第５部分と、前記第４部分と前記第５部分とを接続し前記第２方向の幅が前記第４および第５部分の前記第２方向の幅よりも狭い第６部分と、を有し、前記第２半導体領域は、前記第６部分の前記第２方向の幅よりも前記第３方向の幅が広い形状を有する、工程と、
    前記第１半導体領域と第２半導体領域との間に素子分離絶縁膜を形成する工程と、
    エッチングマスクを用いることなく、前記第１マスクの前記第３部分のほうが前記第１マスクの前記第１部分、前記第２部分、および第２マスクよりもエッチングレートが速いエッチング方法を用いてエッチングすることにより前記第１マスクの前記第３部分を除去するとともに前記第１マスクの前記第１および第２部分と前記第２マスクとを残置する工程と、
    第２絶縁膜およびゲート電極材料膜を順次形成し、パターニングすることにより、前記第１半導体領域における前記第６部分の少なくとも上面上にゲート絶縁膜および第１ゲート電極を形成するとともに、前記第２半導体領域上にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、および第２ゲート電極を形成する工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２半導体領域に不純物を導入することにより、前記第１半導体領域の前記第４および第５部分に第１ソースおよびドレイン領域を形成するとともに、前記第２半導体領域に前記第３方向に直交する第４方向に第２ソースおよびドレイン領域を形成する工程と、
    を備えている半導体装置の製造方法。
  2. 半導体層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に電荷蓄積材料の第１および第２マスクを形成する工程であって、前記第１マスクは、前記第１絶縁膜上に離間して設けられた第１および第２部分と、前記第１部分と前記第２部分とを接続する第３部分と、を有し、前記第２マスクは、前記第１部分から前記第２部分に向かう第１方向に直交する第２方向の前記第３部分の幅よりも第３方向の幅が広い形状を有する、工程と、
    前記第１および第２マスクを用いて前記第１絶縁膜および前記半導体層をパターニングすることにより、前記半導体層に凸形状の第１および第２半導体領域を形成する工程であって、前記第１半導体領域は、離間して設けられた第４および第５部分と、前記第４部分と前記第５部分とを接続する第６部分と、を有し、前記第２半導体領域は、前記第６部分の前記第２方向の幅よりも前記第３方向の幅が広い形状を有する、工程と、
    前記第１半導体領域と第２半導体領域との間に素子分離絶縁膜を形成する工程と、
    エッチングマスクを用いることなく、前記第１マスクの前記第３部分のほうが前記第２マスクよりもエッチングレートが速いエッチング方法を用いてエッチングすることにより少なくとも前記第１マスクの前記第３部分を除去するとともに前記第２マスクを残置する工程と、
    第２絶縁膜およびゲート電極材料膜を順次形成し、パターニングすることにより、前記第１半導体領域における前記第６部分の少なくとも上面上にゲート絶縁膜および第１ゲート電極を形成するとともに、前記第２半導体領域上にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、および第２ゲート電極を形成する工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２半導体領域に不純物を導入することにより、前記第１半導体領域の前記第４および第５部分に第１ソースおよびドレイン領域を形成するとともに、前記第２半導体領域に前記第３方向に直交する第４方向に第２ソースおよびドレイン領域を形成する工程と、
    を備えている半導体装置の製造方法。
  3. 前記第１および第２マスクは窒化シリコン、多結晶シリコン、非晶質シリコン、微結晶シリコン、およびハフニアのいずれかである請求項１または２記載の半導体装置の製造方法。
  4. 半導体層をパターニングすることにより、前記半導体層に凸形状の第１および第２半導体領域を形成する工程であって、前記第１半導体領域は、離間して設けられた第１および第２部分と、前記第１部分と前記第２部分とを接続し前記第１部分から前記第２部分に向かう第１方向に直交する第２方向の幅が前記第１および第２部分の前記第２方向の幅よりも狭い第３部分と、を有し、前記第２半導体領域は、前記第３部分の前記第２方向の幅よりも第３方向の幅が広い形状を有する、工程と、
    前記第１および第２半導体領域の少なくとも上面に第１絶縁膜を形成する工程と、
    前記第１半導体領域と第２半導体領域との間に素子分離絶縁膜を形成する工程と、
    前記第１および第２半導体領域、前記第１絶縁膜、および前記素子分離絶縁膜を覆う電荷蓄積材料膜を形成する工程と、
    エッチングマスクを用いることなく、前記第１半導体領域の前記第３部分上の前記電荷蓄積材料膜のほうが前記第１半導体領域の前記第１および第２部分上の前記電荷蓄積材料膜ならびに前記第２半導体領域上の前記電荷蓄積材料膜よりもエッチングレートが速いエッチング方法を用いてエッチングすることにより前記第１半導体領域の前記第３部分上の前記電荷蓄積材料膜を除去するとともに、前記第１半導体領域の前記第１および第２部分上の前記電荷蓄積材料膜と前記第２半導体領域上の前記電荷蓄積材料膜とを残置する工程と、
    第２絶縁膜およびゲート電極材料膜を順次形成し、パターニングすることにより、前記第１半導体領域における前記第３部分の少なくとも上面上にゲート絶縁膜および第１ゲート電極を形成するとともに、前記第２半導体領域上にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、および第２ゲート電極を形成する工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２半導体領域に不純物を導入することにより、前記第１半導体領域の前記第１および第２部分に第１ソースおよびドレイン領域を形成するとともに、前記第２半導体領域に前記第３方向に直交する第４方向に第２ソースおよびドレイン領域を形成する工程と、
    を備えている半導体装置の製造方法。
  5. 半導体層をパターニングすることにより、前記半導体層に凸形状の第１および第２半導体領域を形成する工程であって、前記第１半導体領域は、離間して設けられた第１および第２部分と、前記第１部分と前記第２部分とを接続する第３部分と、を有し、前記第２半導体領域は、前記第１部分から前記第２部分に向かう第１方向に直交する第２方向の前記第３部分の幅よりも第３方向の幅が広い形状を有する、工程と、
    前記第１および第２半導体領域の少なくとも上面に第１絶縁膜を形成する工程と、
    前記第１半導体領域と第２半導体領域との間に素子分離絶縁膜を形成する工程と、
    前記第１および第２半導体領域、前記第１絶縁膜、および前記素子分離絶縁膜を覆う電荷蓄積材料膜を形成する工程と、
    エッチングマスクを用いることなく、前記第１半導体領域の前記第３部分上の前記電荷蓄積材料膜のほうが前記第２半導体領域上の前記電荷蓄積材料膜よりもエッチングレートが速いエッチング方法を用いてエッチングすることにより少なくとも前記第１半導体領域の前記第３部分上の前記電荷蓄積材料膜を除去するとともに前記第２半導体領域上の前記電荷蓄積材料膜を残置する工程と、
    第２絶縁膜およびゲート電極材料膜を順次形成し、パターニングすることにより、前記第１半導体領域における前記第３部分の少なくとも上面上にゲート絶縁膜および第１ゲート電極を形成するとともに、前記第２半導体領域上にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、および第２ゲート電極を形成する工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２半導体領域に不純物を導入することにより、前記第１半導体領域の前記第１および第２部分に第１ソースおよびドレイン領域を形成するとともに、前記第２半導体領域に前記第３方向に直交する第４方向に第２ソースおよびドレイン領域を形成する工程と、
    を備えている半導体装置の製造方法。
  6. 前記電荷蓄積材料膜は窒化シリコン、多結晶シリコン、非晶質シリコン、微結晶シリコン、およびハフニアのいずれかである請求項４または５記載の半導体装置の製造方法。
  7. 半導体層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に絶縁体の第１および第２マスクを形成する工程であって、前記第１マスクは、前記第１絶縁膜上に離間して設けられた第１および第２部分と、前記第１部分と前記第２部分とを接続し前記第１部分から前記第２部分に向かう第１方向に直交する第２方向の幅が前記第１および第２部分の前記第２方向の幅よりも狭い第３部分と、を有し、前記第２マスクは、前記第３部分の前記第２方向の幅よりも第３方向の幅が広い形状を有する、工程と、
    前記第１および第２マスクを用いて前記第１絶縁膜および前記半導体層をパターニングすることにより、前記半導体層に凸形状の第１および第２半導体領域を形成する工程であって、前記第１半導体領域は、離間して設けられた第４および第５部分と、前記第４部分と前記第５部分とを接続し前記第２方向の幅が前記第４および第５部分の前記第２方向の幅よりも狭い第６部分と、を有し、前記第２半導体領域は、前記第６部分の前記第２方向の幅よりも前記第３方向の幅が広い形状を有する、工程と、
    エッチングマスクを用いることなく、前記第１マスクの前記第３部分のほうが前記第１マスクの前記第１部分、前記第２部分、および前記第２マスクよりもエッチングレートが速いエッチング方法を用いてエッチングすることにより前記第１マスクの前記第３部分を除去するとともに、前記第１マスクの前記第１および第２部分と前記第２マスクとを残置する工程と、
    第１不純物を前記第６部分に導入する工程と、
    前記第１マスクの前記第１および第２部分と前記第２マスクとを除去する工程と、
    前記第１半導体領域と第２半導体領域との間に素子分離絶縁膜を形成する工程と、
    ゲート電極材料膜を形成する工程と、
    前記ゲート電極材料膜をパターニングすることにより、前記第１および第２半導体領域にそれぞれ第１および第２ゲート電極を形成する工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２半導体領域に第２不純物を導入することにより、前記第１半導体領域の前記第４および第５部分に第１ソースおよびドレイン領域を形成するとともに、前記第２半導体領域に前記第３方向に直交する第４方向に第２ソースおよびドレイン領域を形成する工程と、
    を備えている半導体装置の製造方法。
  8. 半導体層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に絶縁体の第１および第２マスクを形成する工程であって、前記第１マスクは、前記第１絶縁膜上に離間して設けられた第１および第２部分と、前記第１部分と前記第２部分とを接続する第３部分と、を有し、前記第２マスクは、前記第１部分から前記第２部分に向かう第１方向に直交する第２方向の前記第３部分の幅よりも第３方向の幅が広い形状を有する、工程と、
    前記第１および第２マスクを用いて前記第１絶縁膜および前記半導体層をパターニングすることにより、前記半導体層に凸形状の第１および第２半導体領域を形成する工程であって、前記第１半導体領域は、離間して設けられた第４および第５部分と、前記第４部分と前記第５部分とを接続する第６部分と、を有し、前記第２半導体領域は、前記第６部分の前記第２方向の幅よりも前記第３方向の幅が広い形状を有する、工程と、
    エッチングマスクを用いることなく、前記第１マスクのほうが前記第２マスクよりもエッチングレートが速いエッチング方法を用いてエッチングすることにより前記第１マスクを除去するとともに、前記第２マスクを残置する工程と、
    第１不純物を少なくとも前記第６部分に導入する工程と、
    前記第２マスクを除去する工程と、
    前記第１半導体領域と第２半導体領域との間に素子分離絶縁膜を形成する工程と、
    ゲート電極材料膜を形成する工程と、
    前記ゲート電極材料膜をパターニングすることにより、前記第１および第２半導体領域にそれぞれ第１および第２ゲート電極を形成する工程と、
    前記第１および第２ゲート電極をマスクとして前記第１および第２半導体領域に第２不純物を導入することにより、前記第１半導体領域の前記第４および第５部分に第１ソースおよびドレイン領域を形成するとともに、前記第２半導体領域に前記第３方向に直交する第４方向に第２ソースおよびドレイン領域を形成する工程と、
    を備えている半導体装置の製造方法。
  9. 前記第１不純物は、Ｐ、Ａｓ、およびＢから選択された少なくとも一つの元素を含む請求項７または８記載の半導体装置の製造方法。
  10. 前記第１および第２マスクは窒化シリコンである請求項７乃至９のいずれかに記載の半導体装置の製造方法。
  11. 前記半導体層は、単結晶半導体、多結晶半導体、非晶質半導体のいずれかである請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
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