JP5567818B2 - 半導体インターポーザ及びその製造方法（３次元チップ・スタックのためのシリコン・インターポーザのテスト） - Google Patents

半導体インターポーザ及びその製造方法（３次元チップ・スタックのためのシリコン・インターポーザのテスト） Download PDF

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Description

本発明は、シリコン集積回路チップ（ＩＣ）に関し、更に具体的には、多層及びマルチ・チップＩＣの製造方法及びテスト方法に関する。
最新のＩＣ設計は、半導体能動デバイス及び受動コンポーネントを含む集積化された多層構造を含む。複数の個別ＩＣチップは、マルチ・チップ・スタック（積層体）を形成するように互いに垂直方向で積み重ねられ又は接続され得る。チップ・スタックは、このチップ・スタック全体に信号及び電力を供給するために相互接続用の貫通バイア構造を必要とする３次元（３Ｄ）パッケージである。シリコン・インターポーザは、貫通バイア構造を含み、ＩＣチップを含む。
本発明は、３次元チップ・スタックのためのシリコン・インターポーザの製造方法を提供する。更に本発明は、シリコン・インターポーザのテスト方法を提供する。
従って、１つの実施例において、半導体インターポーザを製造する方法を開示する。この方法は、互いに対応する主表面である第１表面及び第２表面、並びに第１表面から第２表面まで延びる第１相互接続体、第２相互接続体及び第３相互接続体を有するシリコンのような半導体材料のインターポーザ・サブアセンブリを形成することを含む。この方法は、第１，第２及び第３相互接続体のいずれかに接続される電子回路を形成する能動及び受動素子を含むインターポーザを形成するのに使用され得る。この方法は又、第１及び第２表面の１つから能動及び受動素子への相互接続体を含むインターポーザを形成するのに使用され得る。この方法は又、インターポーザ・サブアセンブリの第１表面上に非導電層を形成することを含む。更にこの方法は、第１及び第２相互接続体を露出する領域を形成するためにこれら第１及び第２相互接続体を覆う非導電性層の部分を選択的に除去し、第１及び第２相互接続体を露出する開口領域を形成し、これら第１及び第２相互接続体の位置以外の場所に非導電層を残存させることを含む。更にこの方法は、開口領域及び残存する非導電層を覆うように導電性接着層をインターポーザ・サブアセンブリの第１表面に付着することを含む。
他の実施例において、互いに対応する主表面である第１表面及び第２表面、並びに第１表面から第２表面まで延びる第１相互接続体、第２相互接続体及び第３相互接続体を有する半導体材料のインターポーザ・サブアセンブリを含む半導体インターポーザが開示される。このインターポーザは、第１，第２及び第３相互接続体のいずれかに接続される電子回路を形成する能動及び受動素子を含み得る。１つの実施例において、第１若しくは第２表面のうちの１つから能動及び受動素子までの相互接続体を含み得る。半導体インターポーザは又、このインターポーザの第１表面上に非導電層を含み、この非導電層は、この非導電層が除去される第１及び第２相互接続体の上部から除去されて開口領域を形成し、これら第１及び第２相互接続体以外の場所に非導電層が残留する。半導体インターポーザは更に、開口領域及び残存非導電層を覆うためにインターポーザ・サブアセンブリの第１表面に隣接して設けられた導電性接着層を含む。
３次元（３Ｄ）チップ・スタック・インターポーザをテストする方法を示すシリコン・インターポーザ・テスト装置のブロック図である。 本発明のテスト方法を使用するシリコン・インターポーザの製造ステップを示す図である。 本発明のテスト方法を使用するシリコン・インターポーザの製造ステップを示す図である。 本発明のテスト方法を使用するシリコン・インターポーザの製造ステップを示す図である。 本発明のテスト方法を使用するシリコン・インターポーザの製造ステップを示す図である。 本発明のテスト方法を使用するシリコン・インターポーザの製造ステップを示す図である。 本発明のテスト方法を使用するシリコン・インターポーザの製造ステップを示す図である。 本発明のチップ・スタックのテスト方法を使用し得るシリコン・インターポーザの製造ステップのブロック図である。 深いトレンチ・キャパシタ（ＤＴ）を有するシリコン・インターポーザの製造における処理の流れを示すフロー・チャートである。 本発明のシリコン・インターポーザのテスト方法におけるステップを示すフロー・チャートである。
最新の集積回路（ＩＣ）製造プロセスは、開始から終了までに数多くの処理ステップを必要とする。シリコン・インターポーザは、マルチ・チップ又は３Ｄチップ・スタック（３次元にチップを積み重ねること）の製造プロセス間、重要な役割を果たす。３Ｄチップ・スタック技術は、１つの集積回路（ＩＣ）の上に他のＩＣを垂直方向に積み重ねる方法を実現する。３Ｄチップ・スタックを構成し、そして３Ｄチップ・スタック内の複数のチップを相互接続するために貫通型シリコン・バイア（ＴＳＶ）を使用するＩＣチップのことを本明細書では、シリコン・インターポーザを呼ぶ。３Ｄチップ・スタックは、従来の単一基板型のＩＣパッケージ設計に比べて全体の寸法及び電力消費が減少する。シリコン・インターポーザの設計とテストは、全体のＩＣ製造プロセスのうちの重要とされる部分である。
図１は、シリコン・インターポーザ１２５のテスト装置１００を示すブロック図である。シリコン・インターポーザのテスト装置１００は、テストされるシリコン・インターポーザ１２５を含む。シリコン・インターポーザ１２５は、コールド・プレート又は導電性のガラス・ハンドラー（導電性板状部材）１４０に結合される。本明細書で使用する絶縁性とは電気的に絶縁性であることを意味する。導電性のガラス・ハンドラー１４０は、テスト中のシリコン・インターポーザ１２５に対して温度制御を行いそして電圧バイアス電位を印加する。１つの実施例では、導電性のガラス・ハンドラー１４０は、これに電圧バイアス１４５を印加するために電源（ＶＤＤ）に接続される。他の実施例では、導電性のガラス・ハンドラー１４０は、テストの間、グラウンド（ＧＮＤ）に接続され，浮動状態（接続されない状態）にされ又は他のバイアス電圧を含む他の電圧に接続され得る。テスト・プローブ・アセンブリ１５０は、例えば導電性プローブ１５１，１５２，１５３等のような導電性プローブを介してシリコン・インターポーザ１２５に接続される。テスト・プローブ・アセンブリ１５０は、導電性プローブ１５１，１５２，１５３等においてテスト電圧または他の信号を印加し又は受けとる。
テスト・プローブ・アセンブリ１５０は、例えば導電性プローブ１５１，１５２，１５３等のような多数の導電性プローブを使用する。導電性プローブ１５１，１５２，１５３等は、シリコン・インターポーザ１２５の回路及びテスト装置１００の他のハードウエアへ電気的に接続する。例えば導電性プローブ１５１は、シリコン・インターポーザ１２５の上面のＣ４（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）接続バンプ若しくはボンディング・パッド（以下に述べる図２乃至図６で説明する）に電気的に接続することにより、テスト・プローブ・アセンブリ１５０及びシリコン・インターポーザ１２５の単一ノードの間の電気的接続を与える。１つの実施例において、例えば導電性プローブ１５１は、図２に示すように、シリコン・インターポーザ１２５のテスト用の表面１２５Ａの充填型の貫通バイア（ＦＴＶ）２１０へテスト電圧を印加する。充填型の貫通バイア（ＦＴＶ）を、貫通シリコンバイア（ＴＳＶ）構造と呼ぶ。
図２乃至図６は、シリコン・インターポーザ１２５の製造工程を詳細に示すと共に、開示する３Ｄチップ・スタックのシリコン・インターポーザのテスト方法を示す。図２は、相互接続ＩＣ層の側面としてのシリコン・インターポーザ１２５の断面の一部を示す。シリコン・インターポーザ１２５は、充填型貫通バイア（ＦＴＶ）２１０，ＦＴＶ２１５及びＦＴＶ２２０を有する。１つの実施例において、ＦＴＶ２１０は、導電性を得るためにタングステン（Ｗ）の充填材料を使用する。実際には、シリコン・インターポーザ１２５内の内部構造とシリコン・インターポーザ１２５のテスト用の表面１２５Ａとの間の電気的接続を与えるために、ＦＴＶ２１０，ＦＴＶ２１５，ＦＴＶ２２０よりも多い数のＦＴＶを使用する。
供給電圧（ＶＤＤ）プレーン２３０及びグラウンド（ＧＮＤ）プレーン２３５は、内部の金属層であり、これらはシリコン・インターポーザ１２５の製造工程のうちの後工程（ＢＥＯＬ）において製造される。標準的な半導体プロセスにより、シリコン・インターポーザ１２５の内部に能動又は受動装置（デバイス）を形成する。シリコン・インターポーザ１２５内の受動装置は、深いトレンチ（ＤＴ）キャパシタ、抵抗、相互接続及び他の受動装置を含む。シリコン・インターポーザ１２５内の能動装置は、トランジスタ、ダイオード及び他の能動装置を含む。１つの実施例において、ＤＴキャパシタ２５０及び他のＤＴキャパシタは、シリコン・インターポーザ１２５へ接続する装置のためのデカップリング・キャパシタとして使用されて電力のデカップリングを行う。例えば、３Ｄチップ・スタックにおいて、シリコン・インターポーザ１２５の内部のＤＴキャパシタ２５０及び他のＤＴキャパシタは、例えば信号ノードの電圧変動のようなチップ・レベルのスイッチング動作に基づく電力ノイズを著しく減少する。
ＶＤＤ用上面ボンディング・パッド２６０若しくはＣ４バンプは、ＶＤＤプレーン２３０に接続する。ＧＮＤ用上面ボンディング・パッド２６２はＧＮＤプレーン２３５に接続する。信号用上面ボンディング・パッド２６４は、ＦＴＶ２２０に接続する。シリコン・インターポーザ１２５は、シリコン・インターポーザ・サブアセンブリ２７５内に能動及び受動回路を含む。シリコン・インターポーザ・サブアセンブリ２７５は、シリコン・インターポーザ１２５の基板を形成するように互いに組み合わされている複数の誘電体層、ポリシリコン層及び他の層を含む。電気的に絶縁性のある材料若しくはフォトレジストのレジスト層２６５が、図示のようにシリコン・インターポーザ・サブアセンブリ２７５の上面を覆うように設けられる。このようにして、レジスト層２６５は、シリコン・インターポーザ１２５の上面即ち導電性ガラス・ハンドラー側表面１２５Ｂを形成する。続く処理は、図３に示すように、残存するレジストからなる電気的に絶縁性の領域を生じるように、レジスト層２６５の部分を選択的に除去する。
図３は、レジスト層２６５の選択された部分の除去を示す。残存レジスト領域２８０及び他の残存レジスト領域（図示せず）を形成するために、シリコン・インターポーザ１２５の製造の間に、リソグラフィ及び他のプロセスによってレジスト層２６５の選択された部分を除去する。残存レジスト領域２８０は、電気的な絶縁特性を示すシリコン・インターポーザ１２５のレジスト領域である。１つの実施例において、残存レジスト領域２８０は、ＧＮＤ用の上面ボンディング・パッド２６２と上面即ち導電性ガラス・ハンドラー側表面１２５Ｂの間の電気的絶縁体として働く。１つの実施例において、リソグラフィ及び他のプロセスによって、図示するように、ＶＤＤ用の上面ボンディング・パッド２６０及び信号用の上面ボンディング・パッド２６４の上側及びこれらの周りのレジスト層２６５の部分を選択的に除去する。
図４は、図４乃至図６の導電性ガラス・ハンドラー側表面１２５Ｂ’を形成するために、シリコン・インターポーザ・サブアセンブリ２７５の上面への導電性接着層２７０の付着を示す。導電性ガラス・ハンドラー側表面１２５Ｂ’は、導電性接着層２７０の上面であり、そしてシリコン・インターポーザ１２５の上面である。図４は、シリコン・インターポーザ１２５の組み立て即ち製造処理が完了したことを示す。図５は、シリコン・インターポーザ１２５の上面１２５Ｂ’への導電性のガラス・ハンドラー１４０の取り付けを示す。導電性ガラス・ハンドラー１４０に、例えばＶＤＤ又は他の電圧のような電圧バイアス１４５が印加される。テストされつつあるシリコン・インターポーザ１２５の１つの実施例において、電圧バイアス１４５は浮動状態であり、従って導電性ガラス・ハンドラー１４０に対してバイアス即ち電圧を印加しない。充填型の貫通バイア（ＦＴＶ）２１０、ＶＤＤプレーン２３０及びＶＤＤ用の上面ボンディング・パッド２６０は共に、インターポーザ１２５のテスト側の表面１２５Ａから導電性接着層２７０まで延びる一体的な相互接続体を形成する。充填型の貫通バイア（ＦＴＶ）２１５，グラウンド（ＧＮＤ）プレーン２３５及びグラウンド（ＧＮＤ）用上面ボンディング・パッド２６２は共に、インターポーザ１２５のテスト側の表面１２５Ａから、例えばＤＴキャパシタ２５０のようなシリコン・インターポーザ１２５の内部回路素子へ延びる他の相互接続体を形成する。非導電性のレジスト領域２８０が残存することにより、グラウンド電位は、導電性接着層２７０を介して電圧ＶＤＤに短絡しない。充填型貫通バイア（ＦＴＶ）２２０及び信号用の上面ボンディング・パッド２６４は共に、インターポーザ１２５のテスト側の表面１２５Ａから導電性接着層２７０に延びる他の相互接続体を形成する。
シリコン・インターポーザ１２５は、図８を参照して後に説明する上側ＩＣダイ（チップ）３８０のようなダイ（チップ）に対するデカップリング・キャパシタンス、電気的接続及び電力調整を与える。シリコン・インターポーザ１２５の構造は、互いに対向する側の表面１２５Ａ及び１２５Ｂ‘を介するテストを提供する。例えば、図１及び２のテスト装置１００は、シリコン・インターポーザ１２５の一方の側に電圧バイアス１４５を印加するための導電性ガラス・ハンドラー１４０を使用し得る。１つの実施例において、テスト・プローブ・アセンブリ１５０は、導電性ガラス・ハンドラー１４０からの接続又はバイアス電圧１４５を検出するために導電性プローブ１５１及び１５２を使用して伝導度を測定する。テストの間、シリコン・インターポーザ１２５は、望ましくは能動状態即ち外部電源から電圧バイアス１４５が印加されている状態にされるべきである。導電性ガラス・ハンドラー１４０へ印加される電圧バイアス１４５は、例えばＤＴキャパシタ２５０及び他の回路又は素子（図示せず）のようなシリコン・インターポーザ１２５の内部の回路をテストするためのＶＤＤ又は電源である。例えば、ユーザは、電圧ＶＤＤを導電性ガラス・ハンドラー１４０に印加し、そして導電性プローブ１５２を介してグラウンド電位をＦＴＶ２１５に印加する。この場合、ユーザは、例えばＤＴキャパシタ２５０及び他の内部回路（図示せず）のようなインターポーザ内の回路をテストすることができる。この特定なテストにおいて、テスト用の電流通路は、導電性ガラス・ハンドラー１４０及び１５２のようなプローブの間に生じる。言い換えると、このテストは、ガラス・ハンドラー側の表面１２５Ｂ’からＤＴキャパシタ２５０を通りテスト側の表面１２５Ａに至る（又はこれらの間のＶＤＤの電圧極性に依存してこれとは逆の方向の）“インターポーザを通るテスト”である。
図５を参照すると、インターポーザ及びテスト方法の他の実施例においては、ＦＴＶ２１０及びＦＴＶ２２０のような複数のＦＴＶは、下面即ちテスト側表面１２５Ａから上面即ち導電性ガラス・ハンドラー側表面１２５Ｂ’へ向かいそしてこれとは逆方向に戻る接続のテストを行うことができる。例えば残存レジスト領域２８０及び他のレジスト（図示せず）のような電気的に絶縁性のフォトレジスト領域の適切な配置及び配向により、テスト・プローブ・アセンブリ１５０は、シリコン・インターポーザ１２５の一方の側即ちテスト側の表面１２５Ａに電力、信号又は特定なテスト用電圧を印加することができる。テスト・プローブ・アセンブリ１５０は、例えばＦＴＶ２２０を通りＦＴＶ２１０に戻るようなインターポーザ構造を流れる特定のテスト電圧を受けとる。この例の場合の電気的な導電通路は、ＦＴＶ２２０，信号用の上面ボンディング・パッド２６４，導電性接着層２７０，ＶＤＤ用上面ボンディング・パッド２６０，ＶＤＤプレーン２３０及びＦＴＶ２１０を含む。このテストの間、導電性ガラス・ハンドラー１４０の電圧バイアス１４５は、浮動状態でありバイアス電圧を供給しない。このテスト方法は、テスト信号又は電圧が、導電性プローブ１５３に接触するインターポーザ１２５の一方の側の表面からこのインターポーザ１２５内を通り、このインターポーザの同じ側の表面即ち導電性プローブ１５１に戻るので、片側表面からのテスト又は同じ表面からのテストを実現する。
１つの実施例において、この同じ側から行うテストは、シリコン・インターポーザ１２５内の回路素子が正しく接続されているかの導通テストを含む。更に具体的に説明すると、テスト用電圧又は信号は、導電性プローブ１５３から、ＦＴＶ２２０及び信号用上面ボンディング・パッド２６４により形成される相互接続路を流れ、次いで導電性接着層２７０を流れ、そしてＶＤＤ用上面ボンディング・パッド２６０及びＶＤＤプレーン２３０及びＦＴＶ２１０により形成される相互接続路を介して導電性プローブ１５１に戻る。このように、テスト用信号又は電圧は、図５に示すように、インターポーザ１２５の同じ側、即ち、このテスト信号又は電圧が最初に印加された側の表面、即ちインターポーザ１２５のテスト側の表面１２５Ａに戻る。図５の例では、ＤＴキャパシタ２５０の一端は一方の相互接続路のＶＤＤプレーン２３０に接続され、そして他端は他方の相互接続路のＧＮＤプレーン２３５に接続されている。キャパシタ２５０に対する同じ側からのテストは、導電性プローブ１５１及び１５２のそれぞれを介してＦＴＶ２１０及びＦＴＶ２１５の間にテスト用電圧を印加することにより達成される。
この同じ側からのテスト方法においては、このテストで使用されないボンディング・パッドの上部及び周囲にはレジスト領域が残存している。例えば、残存するレジスト領域２８０が、ＧＮＤ用上面ボンディング・パッド２６２の上部とこれの周囲に存在している。これは、ボンディング・パッド２６２、ＧＮＤプレーン２３５及びＦＴＶ２１５により形成される相互接続体をテストから効果的に分離する。これと対照的に、同じ側からのテストに使用されるボンディング・パッドの上部及び周囲からは図５に示すようにレジストが除去されている。これにより、これらの両ボンディング・パッド２６０及び２６４は導電性接着層２７０に接続され、かくして同じ側からのテストの間これら相互間に電流が流れる。この同じ側からのテストの間、導電性ガラス・ハンドラー１４０は、浮動状態にあり、言い換えると、電圧バイアス１４５はどのような特定な電源にも接続されない。例えばシリコン・インターポーザ１２５のＦＴＶのような他のノードの相互作用がこの同じ側からのテストの結果に影響することがある。
この同じ側からのテストの他の実施例において、電圧バイアス１４５は、シリコン・インターポーザ１２５内の回路をテストするために、導電性ガラス・ハンドラー１４０にＶＤＤ若しくは電源負荷を与える。このような回路は、ＤＴキャパシタ２５０、又は例えばシリコン・インターポーザ１２５の低ドロップアウト・リニア電圧レギュレータのような他の集積回路（図示せず）を含む。これらの回路は、シリコン・インターポーザ１２５のテスト側１２５ＡでのＶＤＤ相互接続を有しない。シリコン・インターポーザ１２５の導電性ガラス・ハンドラー側の表面１２５Ｂに隣接する残存レジスト領域２８０のようなレジスト領域は、テストの間、例えばＧＮＤ用上面ボンディング・パッド２６２のようなシリコン・インターポーザ１２５の特定な領域を電気的に絶縁する。
図６は、能動又は受動電子回路素子を含む電子回路２５１を含むシリコン・インターポーザ１２５を示す。例えば電子回路２５１及び他の集積回路（図示せず）のようなシリコン・インターポーザ１２５の回路又は装置は、このシリコン・インターポーザ１２５のテスト側の表面１２５Ａ上の相互接続を有しない。図６に示すように、シリコン・インターポーザ１２５は、これの導電性ガラス・ハンドラー側の表面１２５Ｂ’との間に残存レジスト領域２８０のようなレジスト領域を有する。この残存レジスト領域２８０は、テスト側の表面１２５Ａで独立したグラウンド又は電源を有しないシリコン・インターポーザ１２５内の電子回路２５１のような回路のテストの間、電気的絶縁を行う。例えば、導電性ガラス・ハンドラー１４０は、電圧バイアス１４５を、例えばＶＤＤ用上面ボンディング・パッド２６０、信号用上面ボンディング・パッド２６４及び他のボンディング・パッド（図示せず）のようなＶＤＤ及び信号用ボンディング・パッドに印加する。電圧バイアス１４５の印加の間、例えば導電性プローブ１５２のようなテスト用プローブは、電子回路２５１に電圧を加えるためにＧＮＤにバイアスする。シリコン・インターポーザ１２５のテスト側の表面１２５ＡのＦＴＶ２１０のような他の相互接続体は、電子回路２５１へ入力する又はこれから出力する信号をアクセスする。このテスト方法は、シリコン・インターポーザ１２５の一方の側からの電源によって電子回路２５１に電圧を加えることによるインターポーザを通るテスト即ち２つの側からのテストをもたらす。この２つの側からのテストは又、シリコン・インターポーザ１２５の互いに対向する２つの表面のうち一方の表面からグラウンド電位を印加しそして他方の表面からテスト用信号を印加する。
図７は、上部にダイ（集積回路チップ）を装着するための準備が整ったシリコン・インターポーザを形成するために、導電性ガラス・ハンドラー１４０及び他の構造を除去した後のシリコン・インターポーザの構造を示す。更に具体的に説明すると、図７は、シリコン・インターポーザ１２５を形成するために、導電性ガラス・ハンドラー１４０，導電性接着層２７０及び残存レジスト領域２８０の除去を示す。他の実施例では、図７に示すシリコン・インターポーザ１２５に追加の構造が形成される。例えば、更にテストを行うために、図５及び図６に示すように、シリコン・インターポーザ１２５に例えば残存レジスト領域２８０のようなレジスト領域又は例えば導電性接着層２７０及び導電性ガラス・ハンドラー１４０のような他の構造を形成することができる。この追加のテストが終了した後に、残存レジスト領域２８０、導電性接着層２７０及び導電性ガラス・ハンドラー１４０が除去され、図７に示すシリコン・インターポーザ・アセンブリを形成する。
図８は、シリコン・インターポーザ１２５の高レベルの製造ステップ１乃至４を示す。シリコン・インターポーザ１２５上にチップ・スタックを装着又はマウントする前に、このシリコン・インターポーザ１２５をテストすることが望ましい。シリコン・インターポーザの早期のテストは、例えばチップ・スタックの完成のような最終的なＩＣチップのマウントに先だって問題を検出することができる。ＩＣ製造プロセスにおけるシリコン・インターポーザ１２５の早期テストは、集積回路の歩留まり、製造コスト等を改善する。シリコン・インターポーザ１２５の組み立てプロセスは、ステップ１を含み、このステップ１は、点線で示すアセンブリ３１０を形成するためにシリコン・インターポーザ１２５を導電性ガラス・ハンドラー１４０に取り付けることを含む。導電性ガラス・ハンドラー１４０は、移動の間または他の製造プロセスの間シリコン・インターポーザ１２５を保護する構造として働く。例えば、導電性ガラス・ハンドラー１４０は、テスト中のシリコン・インターポーザ１２５のための支持体又はキャリアとして働く。シリコン・インターポーザ１２５は、例えば残存レジスト領域２８０のような残存する非導電性即ち絶縁性のレジスト領域を有する。この残存レジスト領域２８０は、例えばＧＮＤ用上面ボンディング・パッド２６２のようなシリコン・インターポーザ１２５内の部分を絶縁する。
ステップ１は、インターポーザを他のＩＣダイ構造に取り付ける前のテストの間、製造プロセスにおいて使用するシリコン・インターポーザ・アセンブリ３１０を与える。このアセンブリは、ステップ２は、アセンブリ３３０を形成するためにステップ１のシリコン・インターポーザ・アセンブリの底面にセラミック・キャリア３４０を取り付けることを示す。このステップは、例えばキャリアの上面ボンディング・パッドのような導電性回路パッドに対してＦＴＶをハンダにより相互接続することを含む。このプロセスの一部として、シリコン・インターポーザ１２５及びセラミック・キャリア３４０の間に電気的に絶縁性のアンダーフィルを追加してこれらの間の機械的な一体性及び相互接続の保護を与えることができる。１つの実施例において、有機材料のキャリアが、セラミック・キャリアの代わりに使用される。セラミック・キャリア３４０、有機材料のキャリア及び他の材料のキャリアは、フリップ・チップの例である。セラミック・キャリア３４０が、構造的な支持体として働くので、導電性ガラス・ハンドラー１４０はもはや不要である。ステップ３は、アセンブリ３５０を形成するために、ステップ２のアセンブリ３３０から導電性ガラス・ハンドラー１４０、導電性接着層２７０及び例えば残存レジスト領域２８０のような残存レジスト領域を除去することを示す。シリコン・インターポーザ１２５の取り付け方法は、レーザ・アブレーションまたは他の技法を使用して、図６に示す導電性ガラス・ハンドラー１４０，導電性接着層２７０及び例えば残存レジスト領域２８０を除去する。
ステップ４において、アセンブリ３７０を形成するために、アセンブリ３５０のシリコン・インターポーザ１２５の露出面をクリーニングした後に、上部ダイ即ちＩＣが、低融点合金または他の接続プロセスを使用してシリコン・インターポーザ１２５の上面に取り付けられる。シリコン・インターポーザ組み立てプロセスは、シリコン・インターポーザ１２５のアセンブリを完成するために、アンダーフィルを塗布するステップを含み得る。アンダーフィルは、上部ダイ３８０とシリコン・インターポーザ１２５のアセンブリの上面１２５Ｂとの間そしてシリコン・インターポーザ１２５の下面とセラミック・キャリアの間にあり３Ｄチップ・スタック（チップ積層体）を接続する電気的相互接続体を取り囲む電気的に絶縁性の構造的材料を形成する。
図９は、説明したシリコン・インターポーザ１２５の製造方法の１つの実施例を説明するフロー・チャートを示す。１つの実施例においては、シリコン・インターポーザ１２５の製造方法は、インターポーザの内部に、例えば深いトレンチ（ＤＴ）キャパシタ２５０のような薄膜デバイスを形成することを含む半導体製造ステップを含む。シリコン・インターポーザ１２５の製造方法は、例えばリソグラフィ、付着、エッチング及び他のプロセスのような複数の製造プロセスを含む。各シリコン・インターポーザ１２５の製造プロセスは、例えば、リソグラフィック装置、エッチング装置、付着（デポジション）装置及び他の薄膜半導体製造装置のような製造装置を使用する。シリコン・インターポーザ１２５の製造方法は、ブロック即ちステップ４０５で開始する。
１つの実施例において、シリコン・インターポーザ１２５の製造プロセスは、パッド膜を付着するステップ４１０を含む。パッド膜付着ステップは、図２に示すようなシリコン・インターポーザ・サブアセンブリ２７５のようなベース層を形成するために、Ｐ型シリコン基板または他の基板上にポリシリコン層を付着する。ステップ４１５において、製造プロセスは、シリコン・インターポーザ・サブアセンブリ２７５に対してリソグラフィ及びエッチング処理を行う。例えばシリコン・インターポーザ１２５の製造プロセスは、リソグラフィ及びエッチング技法を使用して、シリコン・インターポーザ・サブアセンブリ２７５の上面に２．３ミクロンの紫外線（ＵＶ）レジスト層を付着する。紫外線レジスト及びエッチング処理は、例えばＦＴＶ２１０，ＦＴＶ２１５，ＦＴＶ２２０及び他のバイアをシリコン・インターポーザ・サブアセンブリ２７５に形成するための開口をシリコン・インターポーザ・サブアセンブリ２７５の上面に形成する。
製造プロセスは、深い反応性イオン・エッチング（ＤＲＩＥ）ステップ４２０を含む。ＤＲＩＥステップは、充填型貫通バイア（ＦＴＶ）又は貫通シリコン・バイア（ＴＳＶ）を形成するためのシリコン・インターポーザ・サブアセンブリ２７５の上面の開口領域に対する、プラズマによるレジストの剥離及び湿式クリーニング処理を含む。製造プロセスはステップ４２５においてＦＴＶを形成する。１つの例において、このステップ４２５は、シリコン・インターポーザ・サブアセンブリ２７５にＦＴＶ２１０，ＦＴＶ２１５，ＦＴＶ２２０または他のＦＴＶのような複数のＦＴＶを形成するために、例えばタングステン（Ｗ）のような導電性材料を付着する。製造プロセスはステップ４３０において、薄膜デバイス（装置）を形成する。１つの例において、この薄膜処理ステップ４３０は、例えば深いトレンチ・キャパシタ（ＤＴ）のような薄膜デバイスを形成する。このような深いトレンチＤＴキャパシタの例は、ＤＴキャパシタ２５０である。
ステップ４３５において、エッチング、リソグラフィ、付着及び他のプロセスを行ってＶＤＤ、ＧＮＤ及び信号プレーンを形成する。このステップ４３５は、シリコン・インターポーザ・サブアセンブリ２７５のＶＤＤプレーン２３０，ＧＮＤプレーン２３５及び他のプレーンのようなＶＤＤ、ＧＮＤ及び信号プレーンを形成する。ステップ４４０において、エッチング、リソグラフィ、付着及び他のプロセスを使用して、ＶＤＤ用上面ボンディング・パッド、ＧＮＤ用上面ボンディング・パッド及び信号用上面ボンディング・パッドを形成する。このステップ４４０は、シリコン・インターポーザ・サブアセンブリ２７５の上面に、ＶＤＤ用上面ボンディング・パッド２６０、ＧＮＤ用上面ボンディング・パッド２６２及び信号用上面ボンディング・パッド２６４のようなＶＤＤ用上面ボンディング・パッド、ＧＮＤ用上面ボンディング・パッド及び信号用上面ボンディング・パッドを形成する。シリコン・インターポーザ・サブアセンブリ２７５は、ＦＴＶ２１０，ＶＤＤプレーン２３０及びＶＤＤ用上面ボンディング・パッド２６０が互いに隣接している構造を含む。これらの互いに隣接する構造は、このシリコン・インターポーザ・サブアセンブリ２７５のテスト側の表面１２５Ａからこのサブアセンブリ２７５の上面に至り且つこのサブアセンブリ２７５を貫通する電気的接続体又は導電路を与える。互いに隣接するＦＴＶ２１５，ＧＮＤプレーン２３５及びＧＮＤ用上面ボンディング・パッド２６２は、シリコン・インターポーザ・サブアセンブリ２７５を貫通する導電路与える他の相互接続体を形成する。互いに隣接するＦＴＶ２２０及び信号用上面ボンディング・パッド２６４は、シリコン・インターポーザ・サブアセンブリ２７５を貫通する他の導電路を与える他の相互接続体を形成する。
この製造プロセスは、ステップ４４５においてレジスト層２６５を形成する。例えば、レジストを剥離しシードＴｉ／Ｃｕ／Ｔｉをウエット・エッチングするプロセスによって、シリコン・インターポーザ・サブアセンブリ２７５の上面即ち導電性ガラス・ハンドラー側表面１２６Ｂ上にレジスト層２６５を形成する。レジスト層２６５は、シリコン・インターポーザ・サブアセンブリ２７５の上面の例えば２．５ミクロンの厚さのネガティブ・フォトレジストのような電気的に絶縁性の誘電体層を形成する。１つの例では、レジスト層を形成するステップ４４５は、図２に示すように、シリコン・インターポーザ・サブアセンブリ２７５の導電性ガラス・ハンドラー側の表面１２５Ｂ上にレジスト層２６５を形成する。この製造プロセスはステップ４５０において、レジスト層のうち選択された領域を除去する。１つの例では、図３に示す残存レジスト領域２８０のような電気的に絶縁性のレジスト領域を形成するために、リソグラフィ、エッチング及び他のプロセスによりレジスト層２６５の部分を除去する。１つの例では、図３に示すように、残存レジスト領域２８０は、ＧＮＤ用上面ボンディング・パッド２６２を上面即ち導電性ガラス・ハンドラー側表面１２５Ｂ上のコンタクトから電気的に絶縁する。
この製造方法は、ステップ４５５において、導電性接着層を形成する。１つの例では図４に示すように、導電性接着層２７０は、厚さが５ミクロンであって、シリコン・インターポーザ・サブアセンブリ２７５の導電性ガラス・ハンドラー側の表面１２５Ｂ’を形成する。導電性接着層２７０は、シリコン・インターポーザ・サブアセンブリ２７５と導電性ガラス・ハンドラー１４０との間の導電性界面を形成する。シリコン・インターポーザ・サブアセンブリ２７５及び導電性接着層２７０は共に、図４乃至図６に示すシリコン・インターポーザ１２５を形成する。ステップ４６０において、導電性ガラス・ハンドラー１４０が導電性接着層２７０に取り付けられる。この製造方法のステップ４６０は、図８のアセンブリ３１０を形成するためのシリコン・インターポーザ１２５を組み立てる処理ステップ１に対応する。１つの例では図５に示すように、導電性ガラス・ハンドラー１４０は、シリコン・インターポーザ１２５に対して堅固な構造的支持を与える厚さ７００ミクロンのウエハ積層体である。
説明中の本発明の方法の１つの実施例では、導電性接着層２７０及び導電性ガラス・ハンドラー１４０は、シリコン・インターポーザ１２５に対し、これらの構造が設けられない場合に比べてより優れたウエハ取り扱い性及びテスト容易性を与える。シリコン・インターポーザ１２５の製造プロセスは、ステップ４６５において、ウエハの厚さを薄くし、荒仕上げ、精密仕上げを行いそして研磨する。ウエハを薄くするプロセスは、シリコン・インターポーザ１２５のテスト側１２５Ａから材料を除去する。図９の製造ステップが終了すると、シリコン・インターポーザ１２５は、例えばウエハ・プローブ・テストまたは他のテストのようなテストを行う準備が整う。シリコン・インターポーザ１２５の製造プロセスはステップ４８０で終了する。
図１０は、シリコン・インターポーザ１２５をテストする方法のステップを示すフロー・チャートである。シリコン・インターポーザ１２５のテストは、導電性ガラス・ハンドラー１４０を使用する。導電性ガラス・ハンドラー１４０の電圧バイアス１４５は、電圧ＤＶＶ若しくは実質的な浮動電圧（即ち電圧バイアスがない状態）に接続される。テスト・プローブ・アセンブリ１５０は、例えばＦＴＶ２１０，ＦＴＶ２１５，ＦＴＶ２２０のようなシリコン・インターポーザのＦＴＶへ接続する。図１０のシリコン・インターポーザ１２５のテスト方法はステップ５０５で開始する。シリコン・インターポーザ１２５は、熱及び電圧バイアス制御を行うために図１及び図４乃至図６に示す電圧バイアス１４５を使用する導電性ガラス・ハンドラー１４０に取り付けられる。例えばシリコン・インターポーザ・テスト装置１００のようなテスト装置は、テスト用の適切な電圧を導電性ガラス・ハンドラー１４０に印加する。ウエハ・テスト・プローブ・アセンブリ１５０は、例えばＤＴキャパシタ２５０及び他の回路のようなシリコン・インターポーザ１２５内の回路をテストする。
前述のような両面からのテストを行うために、シリコン・インターポーザ・テスト装置１００は、導電性ガラス・ハンドラー１４０を介してシリコン・インターポーザ１２５の一方の側に電圧バイアス１４５を印加する。テスト装置１００は、シリコン・インターポーザ１２５のＦＴＶ２１０，ＦＴＶ２１５及び他のＦＴＶのそれぞれに接触する導電性プローブ１５１，１５２，１５３等を備えるテスト・プローブ・アセンブリ１５０を使用する。このようにして、テスト装置１００は、インターポーザの両面側から、即ちテスト側の底面１２５Ａ及び導電性ガラス・ハンドラー側の上面１２５Ｂの両側からインターポーザ内の能動回路をテストする。テスト・プローブ・アセンブリ１５０は、ステップ５１０において、ＦＴＶの導通テストを行う。１つの例では、テスト装置１００は、ＶＤＤ電位を導電性ガラス・ハンドター１４０に印加することによりＦＴＶ２１０の直列抵抗を測定する。テスト・プローブ・アセンブリ１５０は、ＶＤＤ用上面ボンディング・パッド２６０からＦＴＶ２１０を通りシリコン・インターポーザ１２５のテスト側表面１２５Ａに至る電圧降下を測定する。この測定方法の他の例では、テスト装置１００は、同じＦＴＶ２１０または他のＦＴＶの抵抗値測定のために電流源を使用する。この抵抗テスト逆にいえば導電度テストは、導電性ガラス・ハンドラー側の表面１２５Ｂからテスト側の表面１２５Ａに至る伝導度を検証する。伝導度テストは、例えばＶＤＤ用上面ボンディング・パッド２６０のような上面ボンディング・パッドからＦＴＶ２１０への又はシリコン・インターポーザ１２５の構造を通る伝導度を測定する。かくして、この方法は、インターポーザの両面側からのテストである。
インターポーザの単一側からの即ち同じ側からのテストを行う他の実施例では、シリコン・インターポーザ１２５をテストする装置１００は、ステップ５１５において、シリコン・インターポーザ構造の電圧即ちバイアス・ストレス・テストを行う。このストレス・テストは、例えばＶＤＤプレーン２３０または他の構造のようなシリコン・インターポーザ１２５の構造の電圧又は電流耐圧能力に過度のストレスを与えることにより有用な性能データを得る。テスト・プローブ・アセンブリ１５０は、例えばＶＤＤプレーン２３０又は他の構造のようなシリコン・インターポーザ１２５の内部の構造の耐ストレス性能を調べるために電圧レベル及び電流レベルを測定する。
テスト装置１００は、ステップ５２０において、開回路及び短絡テストを行うことにより、シリコン・インターポーザ１２５内の一端から他端への開回路及び短絡をテストする。例えば、シリコン・インターポーザ１２５内のＦＴＶ２１０とＦＴＶ２１５との間に短絡が生じ得る。この開回路及び短絡テストの間、導電性ガラス・ハンドラー１４０は浮動状態にあり電圧バイアスを印加しない。ステップ５２０におけるテストは、機能していないＤＴキャパシタのようなＤＴキャパシタを計数することを含む。開回路及び短絡テストは、シリコン・インターポーザ１２５内の故障しているＤＴキャパシタに基づく漏洩（リーク）抵抗を調べる。テスト装置１００は、ステップ５２５において、上述の開回路及び短絡テストで同定された短絡部を不使用にする。言い換えると、テスト装置１００は、例えば信号からＧＮＤへの，信号からＶＤＤへの、ＧＮＤからＶＤＤへのまたは他の短絡のような短絡の型を分析する。１つの例では、ＶＤＤからＧＮＤへの短絡は、ＦＴＶ２１０からＦＴＶ２１５の間で存在する。この例では、テスト・プローブ・アセンブリ１５０は、導電性プローブ１５１にテスト信号又は電流を流し込む。このテスト信号又は電流は、導電性プローブ１５１からＦＴＶ２１０を通り、ＶＤＤからＧＮＤ間の短絡を通り、ＦＴＶ２１５に流れる。テスト・プローブ・アセンブリ１５０は、ＦＴＶ２１０からＦＴＶ２１５間の短絡又はＤＴキャパシタ２５０を通る短絡のような隣接する導電性構造間の短絡を示すテスト電流を導電性プローブ１５２において検出する。シリコン・インターポーザ２１５のテスト方法はステップ５４０で終了する。
上述の説明は、テスト・システムが３Ｄチップ・スタックの製造を助けるためにシリコン・インターポーザ・ダイ構造を使用する方法を開示するものである。上述のテスト方法及び装置は、シリコン・インターポーザ内の性能が悪い又は故障したコンポーネントを不使用にすることができ、又はこのようなインターポーザを構造のＩＣ製造処理ステップで使用しないようにすることができる。
本発明の説明に基づいて本発明の実施例を修正及び変更し得ることは当業者にとって明らかであろう。従って、以上述べた説明は、当業者に本発明を実施するための方法を知らしめるものであり、説明の目的のみのものである。当業者ならば、各部品の形状、寸法及び配置を多様に変更し得るであろう。例えば、当業者ならば、説明したコンポーネントを同等のコンポーネントに交換しうるであろう。更に、本発明に関する知識を得た当業者ならば、本発明の精神から逸脱することなく、本発明の特定な特徴を他の特徴から切り離して使用し得るであろう。
１００ シリコン・インターポーザ・テスト装置
１２５ シリコン・インターポーザ
１４０ 導電性ガラス・ハンドラー（導電性板状部材）
１４５ 電圧バイアス
１５０ テスト・プローブ・アセンブリ
１５１，１５２，１５３ 導電性プローブ
２１０，２１５，２２０ 充填型貫通バイア
２３０ ＶＤＤプレーン
２３５ ＧＮＤプレーン
２５０ ＤＴキャパシタ
２６０，２６２，２６４ 上面ボンディング・パッド
２７０ 導電性接着層
２７５ シリコン・インターポーザ・サブアセンブリ
２８０ 残存レジスト領域

Claims (17)

  1. 互いに対応する主表面である第１表面及び第２表面、並びに前記第１表面から前記第２表面まで延びる第１相互接続体、第２相互接続体及び第３相互接続体を有する半導体材料のインターポーザ・サブアセンブリを形成するステップと、
    前記インターポーザ・サブアセンブリの前記第１表面上に非導電層を形成するステップと、
    前記第１相互接続体及び前記第２相互接続体の上以外の場所にある非導電層を残存非導電層として残し且つ前記第１相互接続体及び前記第２相互接続体で開口領域を形成するように前記非導電層を選択的に除去するステップと、
    前記開口領域および前記残存非導電層を覆うように前記インターポーザ・サブアセンブリの前記第１表面上に導電性接着層を形成するステップと
    を含む半導体インターポーザの製造方法。
  2. 更に、前記インターポーザ・サブアセンブリの前記第１表面に隣接する前記導電性接着層上に導電性板状部材を配置するステップを含む、請求項１に記載の製造方法。
  3. 更に、前記インターポーザ・サブアセンブリの前記第２表面の前記第１相互接続体に第１テスト・プローブを接触させ、前記インターポーザ・サブアセンブリの前記第２表面の前記第２相互接続体に第２テスト・プローブを接触させるステップを含む、請求項１に記載の製造方法。
  4. 前記半導体インターポーザの前記第２表面の前記第１テスト・プローブ及び前記第２テスト・プローブの間にテスト電圧を印加し、前記第１テスト・プローブから前記第１相互接続体、前記導電性接着層、及び前記第２相互接続体を介して前記第２テスト・プローブに電流が流れるか否かをテストするステップを含み、前記半導体インターポーザの前記第２表面が、前記第１テスト・プローブ及び前記第２テスト・プローブを介して同じ側からのテストを行わせるテスト側表面である、請求項３に記載の製造方法。
  5. 更に、前記インターポーザ・サブアセンブリの前記第２表面の前記第１相互接続体に第１テスト・プローブを接触させるステップと、
    前記半導体インターポーザの前記導電性板状部材にテスト電圧を印加するステップとを含む、請求項２に記載の製造方法。
  6. 更に、前記インターポーザ・サブアセンブリの前記第２表面の前記第１相互接続体に第１テスト・プローブを接触させるステップと、
    前記半導体インターポーザ内の前記第１相互接続体をテストするために前記導電性板状部材及び前記第１テスト・プローブの間にテスト電圧を印加するステップとを含む、請求項２に記載の製造方法。
  7. 更に、前記半導体材料のインターポーザ・サブアセンブリの内部で且つ前記第１相互接続体及び前記第２相互接続体の間に電子回路を形成するステップを含む、請求項１に記載の製造方法。
  8. 前記電子回路が深いトレンチ・キャパシタである、請求項７に記載の製造方法。
  9. 前記第１相互接続体、前記第２相互接続体及び前記第３相互接続体のうち前記インターポーザ・サブアセンブリの前記第２表面に隣接する部分が、充填型の貫通バイアである、請求項１に記載の製造方法。
  10. 前記第１相互接続体、前記第２相互接続体及び前記第３相互接続体のうち前記インターポーザ・サブアセンブリの前記第１表面に隣接する部分が、ボンディング・パッドである、請求項１に記載の製造方法。
  11. 更に、前記インターポーザ・サブアセンブリの前記第２表面にフリップ・チップ・キャリアを取り付けるステップを含む、請求項４に記載の製造方法。
  12. 更に、前記インターポーザ・サブアセンブリから前記導電性板状部材を除去するステップを含む、請求項１１に記載の製造方法。
  13. 前記半導体インターポーザはシリコン・インターポーザであり、更に、前記シリコン・インターポーザに集積回路を取り付けるステップを含む、請求項１２に記載の製造方法。
  14. 互いに対向する主表面である第１表面及び第２表面、並びに前記第１表面から前記第２表面まで延びる第１相互接続体、第２相互接続体及び第３相互接続体を有する半導体材料のインターポーザ・サブアセンブリと、
    前記インターポーザ・サブアセンブリの前記第１表面上に設けられた非導電層であって、前記非導電層は、前記第１相互接続体及び前記第２相互接続体の上以外の場所にある非導電層を残存非導電層として残し且つ前記第１相互接続体及び前記第２相互接続体に開口領域を形成する、前記非導電層と、
    前記開口領域および前記残存非導電層を覆うように前記インターポーザ・サブアセンブリの前記第１表面上に設けられた導電性接着層と、
    を備え、
    更に、前記インターポーザ・サブアセンブリの前記第１表面に隣接して前記導電性接着層上に設けられた導電性板状部材を備える、
    半導体インターポーザ。
  15. 前記インターポーザ・サブアセンブリの前記第２表面の前記第１相互接続体に接触された第１テスト・プローブと、前記インターポーザ・サブアセンブリの前記第２表面の前記第２相互接続体に接触された第２テスト・プローブとを備える、請求項１４に記載の半導体インターポーザ。
  16. 更に、前記半導体材料のインターポーザ・サブアセンブリの内部で且つ前記第１相互接続体及び前記第２相互接続体の間に設けられた電子回路を備える、請求項１４に記載の半導体インターポーザ。
  17. 前記第１相互接続体、前記第２相互接続体及び前記第３相互接続体のうち前記インターポーザ・サブアセンブリの前記第２表面に隣接する部分が、充填型の貫通バイアであり、
    前記第１相互接続体、前記第２相互接続体及び前記第３相互接続体のうち前記インターポーザ・サブアセンブリの前記第１表面に隣接する部分が、ボンディング・パッドである、請求項１４に記載の半導体インターポーザ。
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