JP5567259B2

JP5567259B2 - Silicon wafer and manufacturing method thereof

Info

Publication number: JP5567259B2
Application number: JP2008193336A
Authority: JP
Inventors: 宏道磯貝; 剛士仙田; 久美子村山; 英二豊田; 宏治泉妻; 浩司荒木; 竜彦青木; 繁彦齋田; 憲彦土屋
Original assignee: Toshiba Corp; GlobalWafers Japan Co Ltd
Current assignee: Toshiba Corp; GlobalWafers Japan Co Ltd
Priority date: 2008-07-28
Filing date: 2008-07-28
Publication date: 2014-08-06
Anticipated expiration: 2028-07-28
Also published as: JP2010034195A

Description

本発明は、半導体デバイスの製造に使用され、特にデバイス活性領域となる表層部が高い応力耐性と高品位の結晶性とを有するシリコンウェーハおよびその製造方法に関する。 The present invention relates to a silicon wafer used for manufacturing a semiconductor device, and particularly to a silicon wafer having a high stress resistance and high-quality crystallinity in a surface layer portion serving as a device active region, and a manufacturing method thereof.

シリコンウェーハは、半導体デバイスの高集積化や高機能化に伴い、その結晶のさらなる高品位化が要求されている。そして、最近重要視されているウェーハ製造技術に、シリコンウェーハ表層部での無欠陥層（ＤｅｎｕｄｅｄＺｏｎｅ：以下「ＤＺ層」）の形成に関するものと、シリコンウェーハの機械的強度に影響する固溶酸素濃度の制御に関するものがある。 Silicon wafers are required to have higher quality crystals as semiconductor devices become more highly integrated and more functional. Recently, the wafer manufacturing technology that has been regarded as important is related to the formation of a defect-free layer (Denuded Zone: hereinafter referred to as “DZ layer”) on the surface of the silicon wafer, and solid solution oxygen that affects the mechanical strength of the silicon wafer. Some are related to concentration control.

高品位のＤＺ層を形成するものとしては、シリコンウェーハに非酸化性ガス雰囲気で１１００℃以上１３００℃以下の熱処理を施したアニールウェーハ（例えば特許文献１参照）や、シリコンウェーハ上にシリコンエピタキシャル層を形成してこれをＤＺ層として適用したエピタキシャルウェーハがある（例えば特許文献２参照）。このＤＺ層では、ウェーハ表面のＣＯＰ（ＣｒｙｓｔａｌＯｒｉｇｉｎａｔｅｄＰａｒｔｉｃｌｅ：以下「ＣＯＰ」という）あるいはＬＳＴＤ（ＬａｓｅｒＳｃａｔｔｅｒｉｎｇＴｏｍｏｇｒａｐｈｙＤｅｆｅｃｔ）等といわれるグローンイン欠陥が効果的に消滅されている。また、格子間酸素の析出物であるＢＭＤ（ＢｕｌｋＭｉｃｒｏＤｅｆｅｃｔ：以下「ＢＭＤ」という）発生が抑制されている。 For forming a high-quality DZ layer, an annealed wafer obtained by performing heat treatment at 1100 ° C. or higher and 1300 ° C. or lower in a non-oxidizing gas atmosphere on a silicon wafer (see, for example, Patent Document 1), or a silicon epitaxial layer on a silicon wafer There is an epitaxial wafer in which this is applied as a DZ layer (see, for example, Patent Document 2). In this DZ layer, COP (Crystal Originated Particle: hereinafter referred to as “COP”) or LSTD (Laser Scattering Tomography Defect) or the like on the wafer surface is effectively eliminated. In addition, generation of BMD (Bulk Micro Defect: hereinafter referred to as “BMD”), which is a precipitate of interstitial oxygen, is suppressed.

また、固溶酸素濃度の制御としては、アニールウェーハに対して例えばデバイス製造で酸化等の熱処理を行うと、固溶酸素濃度が表面から厚さ方向に向かって減少し極小値を有するというものがある（例えば特許文献３参照）。この構造により、極小値の領域があることでデバイス活性領域での酸素析出が防止され、デバイス製造歩留まりが改善される効果がみられる。
さらに、前述の非酸化性ガス雰囲気での熱処理は行わずポリッシュ（鏡面研磨）後のウェーハに対して酸化性ガス雰囲気下で急速昇降温熱処理（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ：以下「ＲＴＡ」という）を行うものもある（例えば特許文献４参照）。この方法であると、固溶酸素濃度がウェーハ表層部で極大値をもつようになる。
特許第３２９４７２２号公報特開２００６−１８８４２３号公報特開平６−３６９７９号公報特開２０００−３１１５０号公報 In addition, as a control of the dissolved oxygen concentration, when the annealing wafer is subjected to a heat treatment such as oxidation in device manufacturing, the dissolved oxygen concentration decreases from the surface in the thickness direction and has a minimum value. Yes (see, for example, Patent Document 3). With this structure, there is an effect of preventing oxygen precipitation in the device active region due to the presence of the region of the minimum value and improving the device manufacturing yield.
Further, a rapid thermal annealing (hereinafter referred to as “RTA”) is performed on the wafer after polishing (mirror polishing) in an oxidizing gas atmosphere without performing the above-described heat treatment in a non-oxidizing gas atmosphere. (For example, refer to Patent Document 4). With this method, the concentration of dissolved oxygen has a maximum value at the wafer surface layer.
Japanese Patent No. 3294722 JP 2006-188423 A JP-A-6-36979 JP 2000-31150 A

しかし、特許文献１のアニールウェーハおよび特許文献２のエピタキシャルウェーハでは、その製法上必然的にウェーハ表層部での固溶酸素濃度が減少することから、ウェーハ表面において機械的強度が低下して転位の発生・増殖が生じ伝播し易くなり、半導体デバイスの製造歩留まりが低下する。また、デバイス製造プロセスの低温化・短時間化のために、このデバイス製造プロセス中においてウェーハ表層部の固溶酸素を補償することも期待できなくなってきた。 However, the annealed wafer of Patent Document 1 and the epitaxial wafer of Patent Document 2 inevitably reduce the solid solution oxygen concentration at the wafer surface layer due to the manufacturing method, so that the mechanical strength is reduced on the wafer surface and dislocations are generated. Occurrence / proliferation is easily generated and propagated, and the manufacturing yield of semiconductor devices decreases. In addition, it has become impossible to expect to compensate for dissolved oxygen in the surface layer of the wafer during the device manufacturing process in order to lower the temperature and shorten the time of the device manufacturing process.

一方、特許文献３のアニールウェーハに追加熱処理してウェーハ表面の酸素濃度をアニールウェーハより高める場合では、表面の応力耐性の劣化を防止する効果が生じる。しかしながら、固溶酸素濃度がごく表面で高く厚さ方向に向かって減少するこの例では、デバイス形成領域での応力耐性の確保という点ではまだ不十分といえる。これは、半導体デバイスがウェーハ表面からある程度の深さまでの領域に形成されることから、その深さ領域あるいはデバイス活性領域となる表層部での固溶酸素濃度が高いことが必要となるからである。 On the other hand, when the annealed wafer of Patent Document 3 is subjected to additional heat treatment to increase the oxygen concentration on the wafer surface as compared with the annealed wafer, an effect of preventing the deterioration of the stress resistance on the surface occurs. However, in this example where the concentration of dissolved oxygen is extremely high on the surface and decreases in the thickness direction, it can be said that it is still insufficient in terms of ensuring the stress resistance in the device formation region. This is because the semiconductor device is formed in a region from the wafer surface to a certain depth, so that it is necessary that the concentration of dissolved oxygen in the surface layer portion that becomes the depth region or the device active region is high. .

特許文献４のポリッシュ後のシリコンウェーハにＲＴＡ処理を施す場合は、シリコンウェーハの表面から厚さ方向に向かって一定の範囲に固溶酸素濃度の極大値を有する分布をもつので、高酸素濃度の効果による応力耐性が十分確保される。しかしながら、ＲＴＡ処理前のウェーハ表層部にＣＯＰおよびＢＭＤが存在する場合は、ＲＴＡ処理によってこれらを消滅することができないことから、半導体デバイスのリーク不良による歩留り低下に繋がる。このため、ＲＴＡ処理する前のウェーハとして、ウェーハ表層部にＣＯＰおよびＢＭＤが非常に少ない結晶を用いる必要が生じる。この結晶として例えば引き上げ条件を高精度に制御したいわゆるＮｅｕｔｒａｌ結晶があるが、このような低欠陥の結晶は結晶育成の生産性が低くコスト高になるので、結晶のコストとＲＴＡ処理のコストを総合すると、特許文献４の技術によるデバイス製造時の歩留まり改善分を上回ってしまい、結果として実用性に乏しい。
また、このＲＴＡ処理ウェーハでは、ウェーハ表層部より内部に多量の固溶酸素が存在し、デバイス製造の熱処理工程を繰り返すと、表層部に熱拡散流入してＢＭＤ析出が生じ易くなる。そして、デバイス製造時の歩留まり低下が起こり易くなる。 When the RTA process is performed on the polished silicon wafer of Patent Document 4, since the distribution has a maximum value of the dissolved oxygen concentration in a certain range from the surface of the silicon wafer in the thickness direction, the high oxygen concentration Sufficient stress resistance due to the effect is secured. However, if COP and BMD exist in the wafer surface layer before the RTA process, they cannot be eliminated by the RTA process, which leads to a decrease in yield due to a semiconductor device leakage failure. For this reason, it is necessary to use a crystal with very little COP and BMD in the surface layer portion of the wafer as a wafer before RTA processing. As this crystal, for example, there is a so-called Neutral crystal in which the pulling conditions are controlled with high precision. However, since such a low-defect crystal has low crystal growth productivity and high cost, the cost of the crystal and the cost of the RTA treatment are combined. Then, it exceeds the yield improvement at the time of device manufacture by the technique of Patent Document 4, resulting in poor practicality.
Further, in this RTA-processed wafer, a large amount of dissolved oxygen exists inside the wafer surface layer portion, and when the heat treatment process of device manufacture is repeated, thermal diffusion flows into the surface layer portion and BMD precipitation is likely to occur. And the yield fall at the time of device manufacture becomes easy to occur.

そこで、ウェーハ表面の応力を従来以上に増大させる微細化されたデバイス構造、あるいは低温化・短時間化されたデバイス製造プロセスに対応するため、デバイス製造プロセス投入前の段階で、ウェーハ表層部に適度な固溶酸素濃度分布をもち、転位の発生・増殖の抑制および転位のピンニング能力を十分に有するシリコンウェーハが望まれるようになってきた。 Therefore, in order to cope with a miniaturized device structure that increases the stress on the wafer surface more than before, or a device manufacturing process that is reduced in temperature and time, it is suitable for the surface layer of the wafer before the device manufacturing process is introduced. There has been a demand for a silicon wafer having a stable solid solution oxygen concentration distribution and having sufficient dislocation generation / proliferation suppression and dislocation pinning ability.

しかも、このシリコンウェーハは、ウェーハ表層部において、ＣＯＰ等のグローンイン欠陥が消滅しＢＭＤ量が抑制され、デバイス製造の熱処理工程においてＢＭＤ発生が生じ難いものが好ましい。また、上記シリコンウェーハが簡便に製造できその低コスト化が望まれる。 Moreover, it is preferable that this silicon wafer is such that grow-in defects such as COP disappear in the wafer surface layer portion, the amount of BMD is suppressed, and BMD is hardly generated in the heat treatment process of device manufacturing. Further, it is desired that the silicon wafer can be easily manufactured and its cost is reduced.

本発明は、上述の事情を鑑み、デバイス活性領域となる表層部が高い応力耐性と高品位の結晶性を兼ね備えたシリコンウェーハおよびその製造方法を提供することを目的とする。 In view of the above circumstances, an object of the present invention is to provide a silicon wafer in which a surface layer portion serving as a device active region has high stress resistance and high-quality crystallinity, and a method for manufacturing the same.

本発明のシリコンウェーハは、対面する２つの主表面を有しその厚さ方向で固溶酸素濃度が連続的に変化するシリコンウェーハであって、前記固溶酸素濃度が少なくとも一つの前記主表面での値から増加する第一の領域と、前記第一の領域の最大値から減少する第二の領域を有し、前記第二の領域の最小値から前記厚さ方向へ向かって厚さ中央部の値まで増加するように変化することを特徴とするものである。 The silicon wafer of the present invention is a silicon wafer having two main surfaces facing each other, and the solid solution oxygen concentration continuously changes in the thickness direction, wherein the solid solution oxygen concentration is at least one of the main surfaces. A first region that increases from the value of the first region, and a second region that decreases from the maximum value of the first region, and a thickness central portion from the minimum value of the second region toward the thickness direction. It is characterized by changing so as to increase to the value of.

また、本発明のシリコンウェーハは、前記第一の領域の固溶酸素濃度の最大値が前記厚さ方向で最も大きな値であり前記第二の領域の最小値が前記厚さ方向で最も小さな値であることが好ましい。 In the silicon wafer of the present invention, the maximum value of the dissolved oxygen concentration in the first region is the largest value in the thickness direction, and the minimum value in the second region is the smallest value in the thickness direction. It is preferable that

さらに、本発明のシリコンウェーハは、前記主表面での固溶酸素濃度の値が１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上８．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。 Furthermore, the silicon wafer of the present invention preferably has a solid solution oxygen concentration value on the main surface of 1.0 × 10 ¹⁷ atoms / cm ³ or more and 8.0 × 10 ¹⁷ atoms / cm ³ or less.

本発明のシリコンウェーハは、前記第一の領域は前記主表面から０．２μｍ以上２．０μｍ以下の深さに存在し、前記最大値が７．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上１．８×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。 In the silicon wafer of the present invention, the first region exists at a depth of 0.2 μm or more and 2.0 μm or less from the main surface, and the maximum value is 7.0 × 10 ¹⁷ atoms / cm ³ or more and 1.8. It is preferable to set it as x10 < ¹⁸ > atoms / cm < ³ > or less.

本発明のシリコンウェーハは、前記第二の領域は前記主表面から１２μｍ以下の深さに存在し、前記最小値が１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上、かつ前記最大値の１／５以下とすることが好ましい。 In the silicon wafer of the present invention, the second region exists at a depth of 12 μm or less from the main surface, the minimum value is 1.0 × 10 ¹⁷ atoms / cm ³ or more, and 1/5 of the maximum value. The following is preferable.

本発明のシリコンウェーハの製造方法は、シリコンウェーハに対して、非酸化性ガス雰囲気にて１１００℃以上１３００℃以下の温度で５分以上１２０分以下の熱処理を行う工程と、酸素含有ガス雰囲気で昇温速度１０℃／ｓｅｃ（秒）以上１００℃／ｓｅｃ以下で昇温する工程と、前記昇温後１１５０℃以上１３５０℃以下の温度に達したら５ｓｅｃ以上６０ｓｅｃ以下で保持する工程と、前記保持終了後に降温速度１℃／ｓｅｃ以上１００℃／ｓｅｃ以下で降温する工程と、を順次行うものである。 The method for producing a silicon wafer according to the present invention includes a step of performing heat treatment on a silicon wafer at a temperature of 1100 ° C. to 1300 ° C. for 5 minutes to 120 minutes in a non-oxidizing gas atmosphere, and an oxygen-containing gas atmosphere. The step of raising the temperature at a rate of temperature rise of 10 ° C./sec (seconds) to 100 ° C./sec, the step of holding at a temperature of 1150 ° C. to 1350 ° C. after the temperature rise, and holding for 5 seconds to 60 sec. After the completion, a step of lowering the temperature at a temperature lowering rate of 1 ° C./sec or more and 100 ° C./sec or less is sequentially performed.

本発明の構成により、半導体デバイス製造プロセス投入前の段階において、シリコンウェーハの表層部の固溶酸素が適度な濃度に調節され、デバイス活性領域となる表層部が高い応力耐性を有し更には高品位の結晶性を備えたシリコンウェーハが簡便に低コストで提供される。 According to the configuration of the present invention, the solid solution oxygen in the surface layer portion of the silicon wafer is adjusted to an appropriate concentration before the semiconductor device manufacturing process is introduced, and the surface layer portion serving as the device active region has high stress resistance and further high resistance. A silicon wafer having high-quality crystallinity is easily provided at low cost.

以下、本発明の好適な実施形態について図面を参照して説明する。図１は本実施形態にかかるシリコンウェーハの固溶酸素濃度の分布の説明に供するグラフである。図２はアニールウェーハ作製とその表層部への酸素導入のための温度プロセスの一例を示す図である。図３はシリコンウェーハ表層部への酸素導入における熱処理プロセスの一例を示す説明図である。 Preferred embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a graph for explaining the distribution of the dissolved oxygen concentration of the silicon wafer according to this embodiment. FIG. 2 is a diagram showing an example of a temperature process for producing an annealed wafer and introducing oxygen into the surface layer portion. FIG. 3 is an explanatory view showing an example of a heat treatment process in introducing oxygen into the surface layer of the silicon wafer.

本実施形態のシリコンウェーハは、対面する２つの主表面を有しその厚さ方向で固溶酸素濃度が連続的に変化するシリコンウェーハであって、前記固溶酸素濃度が少なくとも一つの前記主表面での値から増加する第一の領域と、前記第一の領域の最大値から減少する第二の領域を有し、前記第二の領域の最小値から前記厚さ方向へ向かって厚さ中央部の値まで増加するように変化することを特徴とする。 The silicon wafer according to the present embodiment is a silicon wafer having two main surfaces facing each other and having a solid solution oxygen concentration continuously changing in the thickness direction thereof, wherein the solid solution oxygen concentration has at least one main surface. A first region that increases from the value in the first region and a second region that decreases from the maximum value of the first region, and a thickness center from the minimum value of the second region toward the thickness direction. It changes so that it may increase to the value of a part.

ここで、対面する２つの主表面とは半導体デバイスを形成する鏡面加工を施した表面とその反対側の裏側のことで、厚さ方向とは主表面に対して垂直かつ厚さ中央部へ向かう方向を指す。また、厚さ中央部とはシリコンウェーハの厚さ方向に対して２つの主表面から等間隔の位置を指すが、厳密に等間隔である必要はない。実質的には、ＳＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）によってウェーハ表面から深さ方向の酸素濃度を測定し、概ね酸素濃度の変化が無くなる深さ５０μｍ以上の領域を表す。さらに、固溶酸素とはウェーハ母材を構成するシリコン原子で形成された格子間に存在する酸素のことで、固溶酸素濃度は、ＳＩＭＳによりシリコンウェーハの主表面から厚さ中央部方向に対して測定している。 Here, the two main surfaces that face each other are a mirror-finished surface that forms a semiconductor device and a back side opposite to the surface, and the thickness direction is perpendicular to the main surface and toward the center of the thickness. Point in direction. Moreover, although the thickness center part refers to the position of equal intervals from two main surfaces with respect to the thickness direction of a silicon wafer, it does not need to be exactly equal intervals. Substantially, the oxygen concentration in the depth direction from the wafer surface is measured by SIMS (Secondary Ion Mass Spectrometry), and it represents a region having a depth of 50 μm or more in which there is almost no change in the oxygen concentration. Further, the solid solution oxygen is oxygen existing between lattices formed by silicon atoms constituting the wafer base material, and the solid solution oxygen concentration is measured from the main surface of the silicon wafer to the thickness central portion by SIMS. Is measured.

図１の実線（ａ）に示すように、上記シリコンウェーハの固溶酸素濃度は、一主表面から厚さ方向に向かって増加しその最大値を経てから減少に転じ、その最小値を経てからウェーハ内部に向かって増加する分布を有する。ここで、ウェーハ表面から上記最大値となる深さまでが第一の領域、この最大値となる深さから上記最小値となる深さまでが第二の領域となる。また、上記最小値となる深さからウェーハ内部の上記厚さ中央部までを第三の領域とする。
この固溶酸素濃度の分布は、図１の破線（ｂ）に示すような固溶酸素濃度分布を有するアニールウェーハに対し後述する急速昇降温熱処理を施すことで容易に得られる。同様に、エピタキシャルウェーハのデバイス形成領域となるエピタキシャル層に対しても同じような固溶酸素濃度分布を形成することができる。 As shown by the solid line (a) in FIG. 1, the solid solution oxygen concentration of the silicon wafer increases from one main surface in the thickness direction, passes through its maximum value, then decreases, and after passing through its minimum value. The distribution increases toward the inside of the wafer. Here, the first region is from the wafer surface to the depth having the maximum value, and the second region is from the depth having the maximum value to the depth having the minimum value. Further, the third region is defined from the minimum depth to the thickness central portion inside the wafer.
This distribution of the dissolved oxygen concentration can be easily obtained by subjecting the annealed wafer having the dissolved oxygen concentration distribution as shown by the broken line (b) in FIG. Similarly, a similar solute oxygen concentration distribution can be formed for an epitaxial layer which is a device formation region of an epitaxial wafer.

まず、第一の領域の作用と効果について説明する。固溶酸素濃度がウェーハ表面から厚さ方向に向かって増加する形態を有すると、デバイス製造プロセスにおいてウェーハ表層部に生成した転位の応力場に引き寄せられて固着し、転位を容易にピンニングすることができる。この効果は、アニールウェーハあるいはエピタキシャルウェーハのようにウェーハ表面の固溶酸素濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３未満になる場合に顕著に現れる。また、微細構造の半導体素子が作製されるウェーハ表面は固溶酸素が低減しているので、デバイス製造の熱処理工程において、半導体素子の特性を低下させるウェーハ表層部のＢＭＤ発生が効果的に抑制される。
本実施形態における転位のピンニング効果は、図１の一点鎖線（ｃ）に従来技術の一例として示した、特許文献３記載のウェーハのように固溶酸素濃度が表面は高く厚さ方向に向かって次第に下がる形状よりはるかに顕著に現れる。また、図１の一点鎖線（ｃ）の場合よりもウェーハ表面におけるＢＭＤ発生の抑制の制御が容易になる。 First, the operation and effect of the first region will be described. When the solid solution oxygen concentration increases from the wafer surface in the thickness direction, it is attracted to the stress field of dislocations generated on the wafer surface layer in the device manufacturing process, and the dislocations can be easily pinned. it can. This effect is prominent when the concentration of dissolved oxygen on the wafer surface is less than 1 × 10 ¹⁷ atoms / cm ^{3 as} in the case of an annealed wafer or an epitaxial wafer. In addition, since the dissolved oxygen is reduced on the wafer surface on which the finely structured semiconductor element is manufactured, the occurrence of BMD in the surface layer of the wafer, which deteriorates the characteristics of the semiconductor element, is effectively suppressed in the heat treatment process of device manufacturing. The
The pinning effect of dislocations in the present embodiment is that the concentration of solid solution oxygen is high toward the thickness direction as in the wafer described in Patent Document 3, which is shown as an example of the prior art in FIG. It appears much more prominently than the gradually falling shape. In addition, it is easier to control the suppression of BMD generation on the wafer surface than in the case of the one-dot chain line (c) in FIG.

固溶酸素濃度が最大値を有する第一の領域に引き続いて最小値を有する第二の領域が続くという本発明の実施形態では、最大値と最小値の差による固溶酸素の濃度勾配が大きくなり、デバイス製造の熱処理工程によって最大値を有する第一の領域から最小値を有する第二の領域への酸素の熱拡散流入量が増大し、ウェーハ表層部での固溶酸素の析出が低減するように作用する。よって、第一の領域の酸素濃度の最大値が高くデバイス製造の熱処理工程で過飽和になっても、ウェーハ表層部への酸素析出による新たなＢＭＤ発生は効果的に抑制される。 In the embodiment of the present invention in which the second region having the minimum value follows the first region having the maximum dissolved oxygen concentration, the concentration gradient of the dissolved oxygen due to the difference between the maximum value and the minimum value is large. Therefore, the heat diffusion flow amount of oxygen from the first region having the maximum value to the second region having the minimum value is increased by the heat treatment process of the device manufacturing, and precipitation of solid solution oxygen in the wafer surface layer portion is reduced. Acts as follows. Therefore, even if the maximum value of the oxygen concentration in the first region is high and the device is oversaturated in the heat treatment process for manufacturing the device, new BMD generation due to oxygen precipitation on the wafer surface layer portion is effectively suppressed.

また、本発明の実施形態では、アニールウェーハのもつ酸素濃度プロファイルに較べてウェーハ表層近辺で酸素濃度の高い領域を有する点が異なっている。これは、アニールウェーハは表層に低欠陥領域を有するが酸素濃度が低いことでウェーハ強度不足を招き転位の発生が多いが、表層近辺に適度な酸素濃度領域を有する本発明は、この欠点を補いつつ表層に低欠陥領域を有する高品位ウェーハを実現できるという点で優れているといえる。 Further, the embodiment of the present invention is different in that it has a region having a high oxygen concentration in the vicinity of the wafer surface layer as compared with the oxygen concentration profile of the annealed wafer. This is because the annealed wafer has a low-defect region on the surface layer, but the oxygen concentration is low, resulting in insufficient wafer strength and a large number of dislocations. The present invention, which has an appropriate oxygen concentration region near the surface layer, compensates for this defect. However, it can be said that it is excellent in that a high-quality wafer having a low defect area on the surface layer can be realized.

第一、第二の領域がデバイス形成領域に直接作用して強度や析出に対する所望の効果を与えるのに対し、固溶酸素濃度が最小値からシリコンウェーハの厚さ中央部の値に向かって増大するという第三の領域は、表層部近傍以外の固溶酸素濃度分布がアニールウェーハの状態と同様になるように設定されている。このように設定された第三の領域でないと、第一,第二の領域から得られる効果以外の作用が発生するおそれがあり、本発明が確実かつ安定して効果を発するには好ましくない。 While the first and second regions act directly on the device formation region to give the desired effect on strength and precipitation, the dissolved oxygen concentration increases from the minimum value to the value at the center of the thickness of the silicon wafer The third region is set so that the dissolved oxygen concentration distribution other than the vicinity of the surface layer portion is the same as the state of the annealed wafer. If it is not the third region set in this way, there is a possibility that an action other than the effect obtained from the first and second regions may occur, and this is not preferable for the present invention to exert the effect reliably and stably.

本実施形態のシリコンウェーハは、前記第一の領域の固溶酸素濃度の最大値が前記厚さ方向で最も大きな値であり、前記第二の領域の最小値が前記厚さ方向で最も小さな値であることが好ましい。 In the silicon wafer of this embodiment, the maximum value of the dissolved oxygen concentration in the first region is the largest value in the thickness direction, and the minimum value in the second region is the smallest value in the thickness direction. It is preferable that

第一の領域の固溶酸素濃度の最大値よりも固溶酸素濃度の値が高い位置が存在するのは、第三の領域の厚さ方向の中央部の固溶酸素濃度値が最も高くなるケースである。この中央部の固溶酸素濃度よりも第一の領域の上記最大値を大きくすることで、半導体素子の微細化あるいはデバイス製造の熱処理等によりウェーハ表面に局所的に生じる高応力に対する耐性を増大させることができる。 The position where the value of the solid solution oxygen concentration is higher than the maximum value of the solid solution oxygen concentration in the first region is the highest in the solid solution oxygen concentration value in the central portion in the thickness direction of the third region. It is a case. By increasing the maximum value of the first region above the solid solution oxygen concentration in the central portion, the tolerance to high stress locally generated on the wafer surface due to semiconductor element miniaturization or device manufacturing heat treatment is increased. be able to.

第二の領域の固溶酸素濃度の最小値よりも固溶酸素濃度の値が低い位置が存在するのは、ウェーハ表面の固溶酸素濃度値が最も低くなるケースである。この場合は熱処理時に第一の領域から流れ込んでいく酸素の熱拡散量は、第二の領域の最小値のところよりウェーハ表面側への方が大きくなる。そして、デバイス製造の熱処理工程において容易に第一の領域の固溶酸素がウェーハ表面から外方拡散しウェーハ表層部の固溶酸素が低減するようになる。そこで、ウェーハ表面の固溶酸素濃度よりも第二の領域の上記最小値を小さくすることで、上記酸素の熱拡散量は第二の領域の最小値のところへの方が大きくなる。これにより上記ウェーハ表層部の固溶酸素の低減が効果的に抑制され、デバイス製造プロセスにおいて転位を固着する効果が持続する。 The position where the solid solution oxygen concentration value is lower than the minimum value of the solid solution oxygen concentration in the second region is the case where the solid solution oxygen concentration value on the wafer surface is the lowest. In this case, the thermal diffusion amount of oxygen flowing from the first region during the heat treatment is larger on the wafer surface side than the minimum value of the second region. Then, in the heat treatment process for manufacturing the device, the dissolved oxygen in the first region diffuses outward from the wafer surface, and the dissolved oxygen in the wafer surface layer portion is reduced. Therefore, by making the minimum value of the second region smaller than the solid solution oxygen concentration on the wafer surface, the amount of thermal diffusion of oxygen becomes larger toward the minimum value of the second region. Thereby, the reduction of the dissolved oxygen in the wafer surface layer portion is effectively suppressed, and the effect of fixing dislocations in the device manufacturing process is sustained.

本発明のシリコンウェーハは、前記主表面での固溶酸素濃度の値が１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上８．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。シリコンウェーハ表面の固溶酸素濃度の値は、あまり低すぎると最初の熱処理を適用した時点でスリップ等の転位を誘発するため、最低でも１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上を必要とする。ただし固溶酸素濃度が高すぎるとＢＭＤ発生の可能性が高くなるので、８．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。 The silicon wafer of the present invention preferably has a solid solution oxygen concentration value on the main surface of 1.0 × 10 ¹⁷ atoms / cm ³ or more and 8.0 × 10 ¹⁷ atoms / cm ³ or less. If the value of the dissolved oxygen concentration on the surface of the silicon wafer is too low, dislocation such as slip is induced at the time when the first heat treatment is applied. Therefore, at least 1.0 × 10 ¹⁷ atoms / cm ³ or more is required. . However, if the concentration of dissolved oxygen is too high, the possibility of BMD generation increases, so that it is preferably 8.0 × 10 ¹⁷ atoms / cm ³ or less.

本発明のシリコンウェーハは、前記第一の領域は前記主表面から０．２μｍ以上２．０μｍ以下の深さに存在し、前記最大値が７．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上１．８×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることが好ましく、さらには１．０μｍ以上２．０μｍ以下、１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上１．８×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることがより好ましい。 In the silicon wafer of the present invention, the first region exists at a depth of 0.2 μm or more and 2.0 μm or less from the main surface, and the maximum value is 7.0 × 10 ¹⁷ atoms / cm ³ or more and 1.8. X10 ¹⁸ atoms / cm ³ or less, preferably 1.0 μm or more and 2.0 μm or less, 1.0 × 10 ¹⁸ atoms / cm ³ or more and 1.8 × 10 ¹⁸ atoms / cm ³ or less Is more preferable.

ウェーハ表面から少なくとも厚さ方向中央部に向かって２μｍ以内に最大値を有する固溶酸素は、デバイス製造プロセスにおいてウェーハ表面に生成した転位の応力場に引き寄せられて固着し、転位を容易にピンニングすることができる。この固溶酸素の効果は、アニールウェーハあるいはエピタキシャルウェーハのようにウェーハ表面の固溶酸素濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３未満になる場合に特に顕著に現れてくる。また、微細構造の半導体素子が作製されるウェーハ表面では固溶酸素濃度が低減しているので、デバイス製造の熱処理工程において半導体素子の特性劣化を招くウェーハ表面のＢＭＤ発生が効果的に抑制される。 The solid solution oxygen having a maximum value within 2 μm from the wafer surface toward the central portion in the thickness direction is attracted to and fixed by the stress field of the dislocation generated on the wafer surface in the device manufacturing process, and the dislocation is easily pinned. be able to. The effect of this solid solution oxygen becomes particularly prominent when the concentration of solid solution oxygen on the wafer surface is less than 1 × 10 ¹⁷ atoms / cm ^{3 as} in the case of an annealed wafer or an epitaxial wafer. In addition, since the concentration of dissolved oxygen is reduced on the wafer surface on which the semiconductor element having a fine structure is manufactured, the occurrence of BMD on the wafer surface that causes deterioration of the characteristics of the semiconductor element is effectively suppressed in the heat treatment process of device manufacturing. .

第一の領域において、下限が０．２μｍ以上であると、半導体デバイスの深さが最も浅いトレンチ型素子分離でも０．２μｍ近くになることから、デバイス活性領域内のＢＭＤ析出が容易に回避できるようになる。また、上限を２．０μｍ以下としたのは、最大値の位置にある固溶酸素がウェーハ表面に生成した転位の応力場に引き寄せられる際、あまり表面から離れすぎると引き寄せられる割合が減少してピンニング効果が低下するので好ましくないからである。 In the first region, when the lower limit is 0.2 μm or more, even when the trench type element isolation with the shallowest depth of the semiconductor device is close to 0.2 μm, BMD deposition in the device active region can be easily avoided. It becomes like this. In addition, the upper limit is set to 2.0 μm or less because when the solid solution oxygen at the maximum value is attracted to the stress field of dislocations generated on the wafer surface, if the distance is too far from the surface, the rate of attraction is reduced. This is because the pinning effect is lowered, which is not preferable.

第一の領域の固溶酸素濃度最大値は、７．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上１．８×１０^１８ａｔｏｍｓ／ｃｍ^３以下の範囲とするのが好ましく、更には１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上１．８×１０^１８ａｔｏｍｓ／ｃｍ^３以下の範囲がより好ましい。この範囲であると、ウェーハの主表面の固溶酸素濃度と上記最大値濃度との濃度差が容易にしかも安定的に制御できるようになる。そして、デバイス製造プロセスにおいてウェーハ表面に生成した転位の応力場に固溶酸素が引き寄せられて固着し、転位を容易にピンニングすることができる。本実施形態では、実施例の他にデバイス回路設計の知見をもとに、上記濃度差は最低でも６．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上は必要と見積もられ、上記最大値の下限は主表面の最低値である１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上＋６．０×１０^１７ａｔｏｍｓ／ｃｍ^３で７．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上となっている。 The maximum value of the dissolved oxygen concentration in the first region is preferably in the range of 7.0 × 10 ¹⁷ atoms / cm ^{3 to} 1.8 × 10 ¹⁸ atoms / cm ^{3, and} more preferably 1.0 × 10 10. ^{A range of 18} atoms / cm ³ or more and 1.8 × 10 ¹⁸ atoms / cm ³ or less is more preferable. Within this range, the concentration difference between the solute oxygen concentration on the main surface of the wafer and the maximum concentration can be easily and stably controlled. Then, the dissolved oxygen is attracted and fixed to the stress field of the dislocation generated on the wafer surface in the device manufacturing process, and the dislocation can be easily pinned. In the present embodiment, based on the knowledge of device circuit design in addition to the examples, the concentration difference is estimated to be at least 6.0 × 10 ¹⁷ atoms / cm ³ or more, and the lower limit of the maximum value is The minimum value of the main surface is 1.0 × 10 ¹⁷ atoms / cm ³ or more + 6.0 × 10 ¹⁷ atoms / cm ^3, which is 7.0 × 10 ¹⁷ atoms / cm ³ or more.

しかし、固溶酸素の最大値が１．８×１０^１８ａｔｏｍｓ／ｃｍ^３を越えてくると、デバイス製造プロセスにおいてシリコンウェーハ表層部での酸素析出が起こり易くなり、大きさが２０ｎｍ程度の微小なＢＭＤが発生する可能性が高くなり好ましくない。 However, when the maximum value of dissolved oxygen exceeds 1.8 × 10 ¹⁸ atoms / cm ³ , oxygen precipitation is likely to occur on the surface layer of the silicon wafer in the device manufacturing process, and the size is as small as about 20 nm. The possibility of occurrence of BMD increases, which is not preferable.

本発明のシリコンウェーハは、第二の領域の最小値が前記主表面から２．４μｍ以上１２μｍ以下の深さに存在することが好ましく、更には５．０μｍ以上１０μｍ以下の深さに存在することがより好ましい。また固溶酸素濃度の最小値は、７．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上前記最大値の１／５以下であることが好ましい。 In the silicon wafer of the present invention, the minimum value of the second region is preferably present at a depth of 2.4 μm or more and 12 μm or less from the main surface, and further present at a depth of 5.0 μm or more and 10 μm or less. Is more preferable. The minimum value of the dissolved oxygen concentration is preferably 7.0 × 10 ¹⁷ atoms / cm ³ or more and 1/5 or less of the maximum value.

第二の領域で最小値の主表面からの深さが浅いと、酸素濃度勾配が急峻になりすぎてしまい、あまり深いと今度は酸素濃度勾配がなだらかになりすぎて、いずれもデバイス熱処理時の第一の領域からの酸素流れ込み量のバランスを崩してしまう可能性があり好ましくない。 If the depth from the main surface of the minimum value in the second region is shallow, the oxygen concentration gradient becomes too steep, and if it is too deep, the oxygen concentration gradient becomes too gentle this time. The balance of the amount of oxygen flowing from the first region may be lost, which is not preferable.

また、第二の領域では固溶酸素濃度の最小値が７．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上が好ましいのは、酸素濃度の最小値が低すぎると、デバイス製造の熱処理工程で容易に酸素が外方拡散してしまい、転位の固着効果が期待できなくなるためである。下限値７．０×１０^１７ａｔｏｍｓ／ｃｍ^３は、実際に用いるシリコンウェーハの固溶酸素濃度の範囲を考慮して決められる。しかし、上記固溶酸素の最小値が最大値の１／５を超えるようになると、今度は微小なＢＭＤ発生が生じ易くなることが予想される。 Further, in the second region, the minimum value of the solid solution oxygen concentration is preferably 7.0 × 10 ¹⁶ atoms / cm ³ or more. If the minimum value of the oxygen concentration is too low, the oxygen concentration easily occurs in the heat treatment process of device manufacturing. This is because of the outward diffusion and dislocation fixing effect cannot be expected. The lower limit of 7.0 × 10 ¹⁷ atoms / cm ³ is determined in consideration of the range of the dissolved oxygen concentration of the silicon wafer actually used. However, when the minimum value of the dissolved oxygen exceeds 1/5 of the maximum value, it is expected that minute BMD is likely to be generated.

本発明のシリコンウェーハの製造方法は、図２に示すように、シリコンウェーハに対して、非酸化性ガス雰囲気にて１１００℃以上１３００℃以下の温度で５分以上１２０分以下の熱処理を行う工程と、酸素含有ガス雰囲気で昇温速度１０℃／ｓｅｃ以上１００℃／ｓｅｃ以下で昇温する工程と、前記昇温後１１５０℃以上１３５０℃以下の温度に達したら５ｓｅｃ以上６０ｓｅｃ以下で保持する工程と、前記保持終了後に降温速度１℃／ｓｅｃ以上１００℃／ｓｅｃ以下で降温する工程とを順次行うことを特徴とする。 As shown in FIG. 2, the method for producing a silicon wafer of the present invention includes a step of performing a heat treatment on a silicon wafer at a temperature of 1100 ° C. to 1300 ° C. for 5 minutes to 120 minutes in a non-oxidizing gas atmosphere. And a step of raising the temperature at a rate of temperature rise of 10 ° C./sec to 100 ° C./sec in an oxygen-containing gas atmosphere, and a step of holding at a temperature of 1150 ° C. to 1350 ° C. after the temperature rise for 5 sec to 60 sec And a step of lowering the temperature at a temperature lowering rate of 1 ° C./sec or more and 100 ° C./sec or less after the holding is completed.

図２の前半の温度プロセスでは、ＣＺ法により引上げ育成したシリコン単結晶インゴットから製造されたシリコンウェーハに対して、非酸化性ガス雰囲気にて１１００℃以上１３００℃以下の温度で５分以上１２０分以下の熱処理を行うもので、一般的にアニール工程と称され、製造されたウェーハはアニールウェーハと呼ぶことが多い。アニール工程では、バッチ式の横型あるいは縦型炉が使用され、雰囲気ガスとしては、還元性ガス、希ガス、あるいは還元ガスと希ガスの混合ガスが用いられる。 In the temperature process in the first half of FIG. 2, a silicon wafer manufactured from a silicon single crystal ingot pulled and grown by the CZ method is used at a temperature of 1100 ° C. to 1300 ° C. for 5 minutes to 120 minutes in a non-oxidizing gas atmosphere. The following heat treatment is performed, which is generally called an annealing process, and the manufactured wafer is often called an annealed wafer. In the annealing process, a batch type horizontal or vertical furnace is used, and as the atmospheric gas, a reducing gas, a rare gas, or a mixed gas of a reducing gas and a rare gas is used.

ここで保持する温度と時間は、１１００℃以上１３００℃以下の温度で５分以上１２０分以下が好ましく、更には１１５０℃以上１２００℃以下の温度で４０分以上６０分以下がより好ましい。ＤＺ層の形成は保持する温度と時間で決定されるが、低温ではバルク中のＢＭＤ消滅の進行が遅いので、ＢＭＤを消滅させるためには長時間の保持時間を必要とする。しかし高温にすると保持時間は短くできるが、ウェーハ熱処理時にスリップ等の転位発生や金属汚染の増大処理装置の熱耐久性の問題が生じる。上記熱処理温度および時間であるとアニールウェーハ製造が安定しており高い実用性がある。 The temperature and time maintained here are preferably from 1100 ° C. to 1300 ° C. and preferably from 5 minutes to 120 minutes, and more preferably from 1150 ° C. to 1200 ° C. for from 40 minutes to 60 minutes. The formation of the DZ layer is determined by the holding temperature and time. However, since the progress of BMD annihilation in the bulk is slow at low temperatures, a long holding time is required to extinguish the BMD. However, when the temperature is raised, the holding time can be shortened, but dislocations such as slips are generated during the heat treatment of the wafer, and the problem of thermal durability of the apparatus for increasing metal contamination occurs. With the above heat treatment temperature and time, the annealed wafer production is stable and highly practical.

また昇温速度は、昇温開始温度から保持温度まで０．５℃／ｍｉｎ（分）以上１５℃／ｍｉｎ以下とする。降温速度は、保持温度から降温完了温度まで０．５℃／ｍｉｎ以上１０℃／ｍｉｎ以下とする。あまり急激に昇温または降温すると熱衝撃の影響で転位発生が懸念されるが、ゆっくりすぎると生産性が著しく低下するので好ましくないのでこの範囲とした。なお、還元性ガスはＨ_２が一般的だがＮＨ_３ガス、Ｎ_２Ｈ_２ガス等の水素化合物ガスでもよく、希ガスはアルゴン以外にヘリウム、ネオン、クリプトンガスであってもよい。 The rate of temperature rise is from 0.5 ° C./min (min) to 15 ° C./min from the temperature rise start temperature to the holding temperature. The temperature lowering rate is 0.5 ° C./min to 10 ° C./min from the holding temperature to the temperature lowering completion temperature. If the temperature is raised or lowered too rapidly, dislocations may be generated due to the effect of thermal shock. However, if the temperature is too slow, productivity is remarkably lowered, which is not preferable. The reducing gas is generally H ₂ but may be a hydrogen compound gas such as NH ₃ gas or N ₂ H ₂ gas, and the rare gas may be helium, neon, or krypton gas in addition to argon.

次に、図２の後半の温度プロセスでは、上記アニールウェーハに対して酸素含有ガスの雰囲気における急速昇降温熱処理を施す。急速加熱・急速冷却が可能な熱処理炉に投入して、熱処理炉内は例えば酸素ガス、酸素ガスを希ガスあるいは窒素ガスのような不活性ガスで希釈した酸素希釈ガス、Ｈ_２Ｏガス、ＮＯ_２、ＮＯのような酸素含有ガスの雰囲気にして、例えば室温から所定の熱処理温度までの間の急速昇降温熱処理を行う。ここで、熱処理炉内は酸素含有ガスの減圧状態あるいは加圧状態にしても構わない。上記熱処理炉としてはＲＴＡ装置のようなランプ加熱方式あるいはヒータ加熱方式の急速加熱・急速冷却装置が好適に使用される。なお、本実施形態では、この急速昇降温熱処理を施す工程に適用するのは、アニールウェーハ以外の、たとえばエピタキシャルウェーハでもよい。 Next, in the temperature process in the latter half of FIG. 2, the annealing wafer is subjected to a rapid heating / cooling heat treatment in an oxygen-containing gas atmosphere. It is put into a heat treatment furnace capable of rapid heating / cooling, and in the heat treatment furnace, for example, oxygen gas, oxygen diluted gas obtained by diluting oxygen gas with an inert gas such as rare gas or nitrogen gas, H ₂ O gas, NO _2. An oxygen-containing gas atmosphere such as NO is performed, for example, rapid heating / cooling heat treatment between room temperature and a predetermined heat treatment temperature is performed. Here, the inside of the heat treatment furnace may be in a reduced pressure state or a pressurized state of the oxygen-containing gas. As the heat treatment furnace, a rapid heating / cooling apparatus of a lamp heating system or a heater heating system such as an RTA apparatus is preferably used. In the present embodiment, for example, an epitaxial wafer other than the annealed wafer may be applied to the step of performing the rapid heating / cooling heat treatment.

ここで、上記熱処理温度への昇温速度は１０℃／ｓｅｃ以上１００℃／ｓｅｃ以下の範囲が好ましい。熱処理温度は、１１５０℃以上１３５０℃以下が好ましく、１２５０℃以上１３５０℃以下がより好ましい。この理由については後述の実施例で説明される。また、その熱処理温度でのウェーハの保持時間は５ｓｅｃ以上６０ｓｅｃ以下の範囲が好ましい。この熱処理温度から室温〜９００℃間までの降温速度は、１℃／ｓｅｃから１００℃／ｓｅｃ以下の範囲が好ましく、さらには５０℃／ｓｅｃから１００℃／ｓｅｃ以下がより好ましい。 Here, the rate of temperature increase to the heat treatment temperature is preferably in the range of 10 ° C./sec to 100 ° C./sec. The heat treatment temperature is preferably 1150 ° C. or higher and 1350 ° C. or lower, and more preferably 1250 ° C. or higher and 1350 ° C. or lower. The reason for this will be described in the examples described later. Further, the holding time of the wafer at the heat treatment temperature is preferably in the range of 5 sec to 60 sec. The rate of temperature decrease from this heat treatment temperature to between room temperature and 900 ° C. is preferably in the range of 1 ° C./sec to 100 ° C./sec, and more preferably in the range of 50 ° C./sec to 100 ° C./sec.

本実施形態の急速昇降温熱処理では、図３に示す等温の熱処理温度Ｔ_１およびその保持時間ｔが適宜に設定される。また、熱処理温度Ｔ_１から所定の温度Ｔ_０までの間の急速昇温速度と急速降温速度が設定される。この熱処理温度Ｔ_１、保持時間ｔおよび昇降温速度の調整により上記固溶酸素の濃度とその分布が自在に制御される。ここで、熱処理温度Ｔ_１は１１５０℃以上１３５０℃以下の範囲の温度に設定される。そして温度Ｔ_０は、例えばアニールウェーハでは４００℃以上６００℃以下の範囲の温度に、シリコンエピタキシャルウェーハでは７００℃以上９００℃以下の範囲の温度に設定されるとよい。この場合、アニール熱処理炉もしくはシリコンエピタキシャル成長装置と上記急速加熱・急速冷却が可能な熱処理炉とが、いわゆるクラスタツール構造システムを構成していると好適である。室温と熱処理温度Ｔ_１との間の急速昇降温と比べて処理時間が大幅に低減され生産性が向上するからである。 In rapid lifting thermal process of the present embodiment, the heat treatment temperature T ₁ and its holding time t isothermal shown in FIG. 3 is set appropriately. Furthermore, the rapid heating rate and rapid cooling rate of between the heat treatment temperatures T ₁ to a predetermined temperature T ₀ is set. The concentration and distribution of the dissolved oxygen can be freely controlled by adjusting the heat treatment temperature T ₁ , the holding time t, and the temperature raising / lowering rate. Here, the heat treatment temperature T ₁ is set to a temperature in the range of 1150 ° C. or higher and 1350 ° C. or lower. The temperature T ₀ may be set to a temperature in the range of 400 ° C. to 600 ° C. for an annealed wafer, for example, and to a temperature in the range of 700 ° C. to 900 ° C. for a silicon epitaxial wafer. In this case, it is preferable that an annealing heat treatment furnace or silicon epitaxial growth apparatus and the heat treatment furnace capable of rapid heating / cooling constitute a so-called cluster tool structure system. Processing time compared with the rapid heating and cooling between the heat treatment temperatures T ₁ and room temperature is because significantly reduced the productivity is improved.

なお、急速昇降温熱処理においては、ウェーハは酸化性ガスに曝されることから、その表面が僅かながら酸化される。このために、急速降温においてウェーハ表層部への格子空孔の注入およびその凍結が防止される利点が生じる。 In the rapid heating / cooling heat treatment, since the wafer is exposed to the oxidizing gas, its surface is slightly oxidized. For this reason, there is an advantage that the injection of lattice vacancies into the wafer surface layer portion and the freezing thereof are prevented during rapid cooling.

昇温速度は、１０℃／ｓｅｃ以上１００℃／ｓｅｃ以下の範囲で調整される。ここで、昇温速度が１０℃／ｓｅｃ未満になると、急速昇降温熱処理の処理時間が長くなり実用的でない。一方、１００℃／ｓｅｃを超えてくると、ウェーハのスリップ発生が起こり易くなることから、ウェーハ内の温度差を小さくする特別の設備が必要になり、製造コストの増加をきたす。 The temperature rising rate is adjusted in the range of 10 ° C./sec or more and 100 ° C./sec or less. Here, if the rate of temperature increase is less than 10 ° C./sec, the processing time of the rapid heating / cooling heat treatment becomes long, which is not practical. On the other hand, when the temperature exceeds 100 ° C./sec, slipping of the wafer is likely to occur, so that special equipment for reducing the temperature difference in the wafer is required, resulting in an increase in manufacturing cost.

保持時間ｔは、５ｓｅｃ以上６０ｓｅｃの範囲で調整される。ここで、保持時間ｔが５ｓｅｃ未満であると、ウェーハの表層部における固溶酸素の濃度およびその分布の安定した再現性が得られにくく、６０ｓｅｃを超えると急速昇降温熱処理の工程が長くなり、スループットの面で好ましくない。 The holding time t is adjusted in the range of 5 sec to 60 sec. Here, if the holding time t is less than 5 sec, it is difficult to obtain a stable reproducibility of the concentration and distribution of dissolved oxygen in the surface layer portion of the wafer, and if it exceeds 60 sec, the rapid heating / cooling heat treatment process becomes long, It is not preferable in terms of throughput.

降温速度は、１℃／ｓｅｃ以上１００℃／ｓｅｃの範囲で調整する。これは、降温速度が１℃／ｓｅｃ未満になると、上記固溶酸素が所定の温度Ｔ_０までの降温時にウェーハ表面から外方拡散し固溶酸素の最大値が得られ難くなる。また、その降温処理の時間が長くなり実用的でない。一方、降温速度が１００℃／ｓｅｃを超えてくると、ウェーハのスリップ発生が起こり易くなる。よってこの範囲であれば、ウェーハ表面の固溶酸素濃度が適度に低減し、デバイス製造の熱処理におけるウェーハ表面のＢＭＤ発生が効果的に抑制できるようになる。 The temperature lowering rate is adjusted in the range of 1 ° C./sec to 100 ° C./sec. This is because if the rate of temperature decrease is less than 1 ° C./sec, the solid solution oxygen diffuses outward from the wafer surface when the temperature falls to a predetermined temperature T _0, and the maximum value of the solid solution oxygen is difficult to obtain. Moreover, the time of the temperature-falling process becomes long and is not practical. On the other hand, when the temperature lowering rate exceeds 100 ° C./sec, the wafer slip easily occurs. Therefore, if it is this range, the solid solution oxygen concentration on the wafer surface will be reduced moderately, and BMD generation on the wafer surface in the heat treatment for device production can be effectively suppressed.

ここで、熱処理温度Ｔ_１が高くなるに従い、また、保持時間ｔが長くなるほど図１の実線（ａ）に示した固溶酸素濃度の最大値となるウェーハ表面からの深さ位置が増大する。それと共に、その最大値も増加する。そして、昇降温速度が大きくなるとウェーハ表面部の固溶酸素の分布は急峻になり、逆に、昇降温速度が小さくなるほどウェーハ表面部の固溶酸素の分布はなだらかになる。このようにして、ウェーハ表面に導入される固溶酸素の濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３以上８．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下の範囲で自在に制御される。 Here, in accordance with the higher the heat treatment temperature T _1, The depth position from the maximum value to become the wafer surface of the solid solution oxygen concentration indicated by the solid line (a) in FIG. 1 as the holding time t becomes longer increases. At the same time, the maximum value increases. When the temperature raising / lowering speed increases, the distribution of dissolved oxygen on the wafer surface portion becomes steeper. Conversely, as the temperature raising / lowering speed decreases, the distribution of dissolved oxygen on the wafer surface portion becomes gentler. In this way, the concentration of dissolved oxygen introduced to the wafer surface is freely controlled in the range of 1 × 10 ¹⁷ atoms / cm ^{3 to} 8.0 × 10 ¹⁷ atoms / cm ³ .

なお、所定の温度Ｔ_０は室温であっても構わない。また、上記昇温速度と降温速度は同じでも異なるようにしても構わない。そして、その昇温時における雰囲気ガスとしては、酸素含有ガスとしてもよいし不活性ガスにしても構わない。 The predetermined temperature T ₀ may be room temperature. Further, the temperature increase rate and the temperature decrease rate may be the same or different. The atmosphere gas at the time of temperature rise may be an oxygen-containing gas or an inert gas.

本実施形態では、微細構造化により高応力化する半導体デバイス、あるいは熱プロセスが低温化し短時間化するデバイス製造プロセスにあっても、デバイス活性領域となるシリコンウェーハの表面部における転位の発生、増殖およびその伝播を容易にしかも安定して抑制できる。また、デバイス活性領域となるウェーハ表層部は、ＣＯＰ等のグローンイン欠陥およびＢＭＤが少なくなるように制御され高品位の結晶性を有する。このため、デバイス設計基準が３２ｎｍ以下の更に高集積化、高性能化あるいは高機能化した半導体デバイスであっても、その製造歩留まり低下のおそれを解消することが可能となる。 In this embodiment, dislocations are generated and propagated in the surface portion of a silicon wafer, which is a device active region, even in a semiconductor device that is highly stressed by microstructuring or a device manufacturing process in which a thermal process is reduced in temperature and time is shortened. And its propagation can be suppressed easily and stably. In addition, the wafer surface layer portion which becomes the device active region is controlled so as to reduce grow-in defects such as COP and BMD, and has high-quality crystallinity. For this reason, even if the device design standard is a semiconductor device with higher integration, higher performance, or higher functionality with a size of 32 nm or less, it is possible to eliminate the risk of a decrease in manufacturing yield.

また、アニールウェーハあるいはエピタキシャルウェーハに対して、酸素含有ガス雰囲気の急速昇降温熱処理を施すことにより簡便に所望のシリコンウェーハを製造することができる。このため、ウェーハ表層部が高い応力耐性を有し更には高品位の結晶性を備えたシリコンウェーハが低コストに製造できる。 In addition, a desired silicon wafer can be easily manufactured by subjecting an annealed wafer or epitaxial wafer to a rapid heating / cooling heat treatment in an oxygen-containing gas atmosphere. For this reason, a silicon wafer having high stress resistance in the surface layer portion of the wafer and high crystallinity can be manufactured at low cost.

次に、実施例により本発明の効果について具体的に説明する。シリコンウェーハとして、ＣＺ法で＜１００＞方向に引上げ育成したシリコン単結晶インゴットから製造した直径３００ｍｍで主表面を鏡面研磨したウェーハ（本実施例では、ＰｏｌｉｓｈｅｄＷａｆｅｒ：以下「ＰＷ」という）を使用した。ここで、ウェーハ中の初期の固溶酸素濃度［Ｏｉ］は１．２×１０^１８ａｔｏｍｓ／ｃｍ^３でありＯｌｄＡＳＴＭによる換算係数から求めたものである。なお、対象とするシリコンウェーハは、その口径、抵抗率、導電型に限定されるものではなく、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）構造のウェーハであっても構わない。そして、このＰＷに対してアルゴン１００％雰囲気で１２００℃，６０ｍｉｎの熱処理を施したウェーハ（本実施例では、ＡｒＴｒｅａｔｍｅｎｔウェーハ：以下「ＡＴウェーハ」という）を作製した。そして、このＡＴウェーハに対して、枚葉式のＲＴＡ装置を用い、１００％酸素ガス雰囲気において図３で説明した熱処理プロセスの種々の条件で急速昇降温熱処理をし、その表面への固溶酸素の導入を行った。また比較例として種々のウェーハを作製した。 Next, the effects of the present invention will be specifically described with reference to examples. As a silicon wafer, a wafer having a 300 mm diameter mirror-polished main surface manufactured from a silicon single crystal ingot pulled and grown in the <100> direction by the CZ method (in this example, Polished Wafer: hereinafter referred to as “PW”) was used. . Here, the initial solid solution oxygen concentration [Oi] in the wafer is 1.2 × 10 ¹⁸ atoms / cm ^3, which is obtained from the conversion coefficient according to Old ASTM. The target silicon wafer is not limited to the diameter, resistivity, and conductivity type, and may be a wafer having an SOI (Silicon on Insulator) structure. Then, a wafer (in this example, an Ar Treatment wafer: hereinafter referred to as “AT wafer”) was prepared by subjecting this PW to heat treatment at 1200 ° C. for 60 minutes in a 100% argon atmosphere. Then, this AT wafer is subjected to rapid heating / cooling heat treatment under various conditions of the heat treatment process described with reference to FIG. 3 in a 100% oxygen gas atmosphere using a single wafer type RTA apparatus, and solute oxygen on the surface thereof Was introduced. Various wafers were prepared as comparative examples.

これらのシリコンウェーハに対して、ＳＩＭＳによる酸素濃度およびその分布を測定して図４に示した。ＳＩＭＳの測定は、ＣＡＭＥＣＡ社製ＩＭＳ−６ｆを使用し、測定条件は一次イオン種Ｃｓ^＋、加速エネルギー１４．５ｋｅＶで実施した。なおウェーハ表面に形成されたシリコン酸化膜は除去してある。また、ウェーハ表面のＣＯＰ密度の計測、およびナノインデンテーション法を用いた転位伸張の測定を行い、それらの結果を表１にまとめてウェーハ品質を評価した。ここでＣＯＰ密度の計測は、レーザ散乱表面検査装置を用いたウェーハ表面の光散乱体（ＬｉｇｈｔＰｏｉｎｔＤｅｆｅｃｔ：以下「ＬＰＤ」という）検出により行った。 For these silicon wafers, the oxygen concentration by SIMS and its distribution were measured and shown in FIG. The measurement of SIMS was performed using IMS-6f manufactured by CAMECA, and the measurement conditions were a primary ion species Cs ⁺ and an acceleration energy of 14.5 keV. The silicon oxide film formed on the wafer surface has been removed. In addition, the measurement of the COP density on the wafer surface and the measurement of the dislocation extension using the nanoindentation method were performed, and the results were summarized in Table 1 to evaluate the wafer quality. Here, the COP density was measured by detecting a light scatterer (Light Point Defect: hereinafter referred to as “LPD”) on the wafer surface using a laser scattering surface inspection apparatus.

また、転位伸張の測定では、Ｍ．Ａｋａｔｓｕｋａ他、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．４０，ｐｐ．１２４０（２００１年）に示されているのと同様な方法を用いた。ウェーハ表面へのビッカース圧痕の形成では、四角錐型圧子に荷重２５ｇを１０ｓｅｃ加え、その後、窒素ガス雰囲気において９００℃で３０ｍｉｎの熱処理を施してパンチアウト転位を発生させ伸張させた。そして、ｓｅｃｏエッチを施した後、そのＲｏｓｅｔｔｅサイズを光学顕微鏡で測定した。 In the measurement of dislocation extension, M.M. Akatsuka et al. Appl. Phys. Vol. 40, pp. A method similar to that shown in 1240 (2001) was used. In the formation of the Vickers indentation on the wafer surface, a load of 25 g was applied to the quadrangular pyramid indenter for 10 seconds, and then a heat treatment was performed at 900 ° C. for 30 minutes in a nitrogen gas atmosphere to generate punch-out dislocations and extend. And after giving seco etch, the Rosette size was measured with the optical microscope.

図５は、シリコンウェーハの（１００）面におけるパンチアウト転位の伸張を模式的に示す説明図である。ここで、ループ状の各パンチアウト転位は切断され一対のエッチピットとしてウェーハ表面に現れている。このパンチアウト転位１１は、ビッカース圧痕により導入された残留応力を開放するために上記熱処理において四方に拡がるようになる。そこで、ＲｏｓｅｔｔｅサイズＬとして、Ｌ＝（Ｒ_１＋Ｒ_２）／２−Ｓを算出し、シリコンウェーハにおける転位のピンニング能力を評価した。ここで、Ｒ_１は上記熱処理後のパンチアウト転位の＜０１１＞方向およびその逆方向の拡がり、Ｒ_２はその直交方向の拡がりであり、Ｓは上記熱処理後における圧痕１２の径である。 FIG. 5 is an explanatory view schematically showing the extension of punch-out dislocations in the (100) plane of the silicon wafer. Here, each loop-shaped punch-out dislocation is cut and appears on the wafer surface as a pair of etch pits. This punch-out dislocation 11 spreads in all directions in the heat treatment in order to release the residual stress introduced by the Vickers indentation. Therefore, L = (R ₁ + R ₂ ) / 2−S was calculated as Rosette size L, and the pinning ability of dislocations in the silicon wafer was evaluated. Here, R ₁ is the <011> direction of the punch-out dislocation after the heat treatment and the opposite direction, R ₂ is the direction of the orthogonal direction, and S is the diameter of the indentation 12 after the heat treatment.

（実施例１〜実施例３）
実施例１では、図３で説明した熱処理プロセスにおいて、室温から１２５０℃の熱処理温度Ｔ_１までの昇温速度を５０℃／ｓｅｃとし、保持時間ｔ＝６０ｓｅｃとし、その後の降温速度を２５℃／ｓｅｃとして室温まで冷却した。同様に、実施例２では、昇降温条件は実施例１と同じにし、熱処理温度Ｔ_１＝１３００℃、保持時間ｔ＝３０ｓｅｃとした。実施例３では、昇降温条件は実施例１と同じにし、熱処理温度Ｔ_１＝１３５０℃、保持時間ｔ＝１５ｓｅｃとした。 (Example 1 to Example 3)
In Example 1, in the heat treatment process described with reference to FIG. 3, the rate of temperature increase from room temperature to the heat treatment temperature T _{1 of} 1250 ° C. is 50 ° C./sec, the holding time t = 60 sec, and the subsequent temperature decrease rate is 25 ° C./sec. It cooled to room temperature as sec. Similarly, in Example 2, the temperature raising / lowering conditions were the same as in Example 1, the heat treatment temperature T ₁ = 1300 ° C., and the holding time t = 30 sec. In Example 3, the temperature raising / lowering conditions were the same as in Example 1, and the heat treatment temperature T ₁ = 1350 ° C. and the holding time t = 15 sec.

（比較例１〜比較例４）
比較例１はＰＷであり、比較例２はＰＷに実施例１で説明したのと同様な急速昇降温熱処理を施したものである。但し保持時間ｔ＝３０ｓｅｃとした。そして、比較例３はＡＴウェーハであり、比較例４はＡＴウェーハに１００％Ａｒガス雰囲気において１２５０℃下６０ｓｅｃのＲＴＡ処理を施したものであり、表１のウェーハ種類としてＡＴウェーハ＋ＲＴＡｉｎＡｒで示した。ここで、比較例２は特許文献４の記載技術の場合と同様な急速昇降温熱処理になっている。 (Comparative Examples 1 to 4)
Comparative Example 1 is PW, and Comparative Example 2 is obtained by subjecting PW to the rapid heating and cooling heat treatment similar to that described in Example 1. However, the holding time t = 30 sec. Comparative Example 3 is an AT wafer, and Comparative Example 4 is an AT wafer subjected to RTA treatment at 1250 ° C. for 60 seconds in a 100% Ar gas atmosphere. The wafer types shown in Table 1 are AT wafer + RTA in Ar. Indicated. Here, the comparative example 2 is rapid heating / cooling heat treatment similar to the case of the technique described in Patent Document 4.

図４に示すように、実施例１のシリコンウェーハの表層部の固溶酸素濃度の厚さ方向分布では、ウェーハ表面から１μｍ深さのところで１×１０^１８ａｔｏｍｓ／ｃｍ^３の最大値をもつ濃度分布となる。そして、厚さ方向中央部に向かって固溶酸素濃度は減少し、ウェーハ表面から約７μｍの深さ領域において最小値を示す。この最小値は２×１０^１７ａｔｏｍｓ／ｃｍ^３程度であり、更に厚さ方向中央部に向かって酸素濃度は単調に増加し、ウェーハ表面２０μｍの深さで１×１０^１８ａｔｏｍｓ／ｃｍ^３程度になる。 As shown in FIG. 4, in the thickness direction distribution of the dissolved oxygen concentration in the surface layer portion of the silicon wafer of Example 1, the concentration having a maximum value of 1 × 10 ¹⁸ atoms / cm ^{3 at} a depth of 1 μm from the wafer surface. Distribution. Then, the dissolved oxygen concentration decreases toward the central portion in the thickness direction, and shows a minimum value in a depth region of about 7 μm from the wafer surface. The minimum value is about 2 × 10 ¹⁷ atoms / cm ³ , and the oxygen concentration monotonously increases toward the central portion in the thickness direction, and about 1 × 10 ¹⁸ atoms / cm ³ at a depth of 20 μm of the wafer surface. Become.

図４に示すように、実施例２の場合には、ウェーハ表面から１．２μｍ深さのところで１．３×１０^１８ａｔｏｍｓ／ｃｍ^３の最大値をもつ濃度分布となる。そして、厚さ方向中央部に向かって固溶酸素濃度は緩やかに減少し、ウェーハ表面から約８．５μｍの深さにおいて固溶酸素濃度が最小値を示す。この最小値は３×１０^１７ａｔｏｍｓ／ｃｍ^３弱になり、更に厚さ方向中央部に向かって固溶酸素濃度は緩やかに増加し、ウェーハ表面から２０μｍの深さで１×１０^１８ａｔｏｍｓ／ｃｍ^３程度になる。 As shown in FIG. 4, in the case of Example 2, the concentration distribution has a maximum value of 1.3 × 10 ¹⁸ atoms / cm ³ at a depth of 1.2 μm from the wafer surface. The solid solution oxygen concentration gradually decreases toward the central portion in the thickness direction, and the solid solution oxygen concentration exhibits a minimum value at a depth of about 8.5 μm from the wafer surface. This minimum value is slightly less than 3 × 10 ¹⁷ atoms / cm ³ , and the concentration of dissolved oxygen gradually increases toward the center in the thickness direction, and 1 × 10 ¹⁸ atoms / cm at a depth of 20 μm from the wafer surface. It becomes about ³ .

図４に示すように、実施例３の場合には、ウェーハ表面から１．５μｍ深さのところで１．５×１０^１８ａｔｏｍｓ／ｃｍ^３の最大値をもつ固溶酸素濃度分布となる。そして、厚さ方向中央部に向かって固溶酸素濃度は緩やかに減少し、ウェーハ表面から約９μｍの深さ領域において固溶酸素濃度が最小値を示す。この最小値は３×１０^１７ａｔｏｍｓ／ｃｍ^３程度になり、更に厚さ方向中央部に向かって固溶酸素濃度は緩やかに増加し、ウェーハ表面から２０μｍの深さで１×１０^１８ａｔｏｍｓ／ｃｍ^３程度になる。 As shown in FIG. 4, in the case of Example 3, the solid solution oxygen concentration distribution has a maximum value of 1.5 × 10 ¹⁸ atoms / cm ³ at a depth of 1.5 μm from the wafer surface. The solid solution oxygen concentration gradually decreases toward the central portion in the thickness direction, and the solid solution oxygen concentration shows a minimum value in a depth region of about 9 μm from the wafer surface. This minimum value is about 3 × 10 ¹⁷ atoms / cm ³ , and the solid solution oxygen concentration gradually increases toward the center in the thickness direction, and 1 × 10 ¹⁸ atoms / cm at a depth of 20 μm from the wafer surface. It becomes about ³ .

これに対して、比較例１のＰＷの場合には、固溶酸素濃度はウェーハ表面から厚さ方向中央部にわたってほぼ一定の１．２×１０^１８ａｔｏｍｓ／ｃｍ^３である。比較例２の場合では、固溶酸素濃度はウェーハ表面から厚さ方向に向かって一定の範囲に固溶酸素濃度の極大値を有する分布をもつ。そして、比較例３のＡＴウェーハの場合の固溶酸素濃度は、ウェーハの表面近くが１×１０^１６ａｔｏｍｓ／ｃｍ^３になり、ウェーハ表面から約７μｍの深さから実施例１の場合とほぼ同じ濃度で単調に増加し、２０μｍの深さで１×１０^１８ａｔｏｍｓ／ｃｍ^３程度になる。なお、比較例４の場合の固溶酸素濃度分布は図示されていないが、比較例３の場合と同様な濃度プロファイルであり、比較例３よりもウェーハ表層部で固溶酸素濃度が少し低減している。 On the other hand, in the case of the PW of Comparative Example 1, the solid solution oxygen concentration is approximately constant 1.2 × 10 ¹⁸ atoms / cm ³ from the wafer surface to the central portion in the thickness direction. In the case of Comparative Example 2, the dissolved oxygen concentration has a distribution having a maximum value of the dissolved oxygen concentration in a certain range from the wafer surface toward the thickness direction. The solid solution oxygen concentration in the case of the AT wafer of Comparative Example 3 is 1 × 10 ¹⁶ atoms / cm ³ near the wafer surface, and is almost the same as that in Example 1 from a depth of about 7 μm from the wafer surface. It increases monotonously with the concentration and reaches about 1 × 10 ¹⁸ atoms / cm ³ at a depth of 20 μm. Although the solid solution oxygen concentration distribution in the case of Comparative Example 4 is not shown in the drawing, the concentration profile is the same as that in Comparative Example 3, and the solid solution oxygen concentration is slightly reduced at the wafer surface layer than in Comparative Example 3. ing.

図４では、ウェーハ表面から１０μｍより深いところでスパイク状ピークが現れる。これ等のピークは酸素析出物の存在を示すものである。但し、ＡＴウェーハでのＤＺ層の厚さは全て１０μｍ程度であり、ＤＺ層におけるＢＭＤ量は共に赤外散乱トモグラフの検出限界以下（１０^７個／ｃｍ^３）であった。また、バルク部におけるＢＭＤ量は、実施例１〜３および比較例３，４とも約５×１０^８個／ｃｍ^３であった。 In FIG. 4, spike-like peaks appear deeper than 10 μm from the wafer surface. These peaks indicate the presence of oxygen precipitates. However, the thickness of the DZ layer on the AT wafer was all about 10 μm, and the amount of BMD in the DZ layer was both below the detection limit of the infrared scattering tomograph (10 ⁷ pieces / cm ³ ). Moreover, the BMD amount in the bulk part was about 5 × 10 ⁸ pieces / cm ³ in each of Examples 1 to 3 and Comparative Examples 3 and 4.

表１に示すように、ウェーハの品質の評価のためのウェーハ表面のＣＯＰ密度および転位伸張は、比較例１のＰＷの場合を基準にした相対値で示した。ＣＯＰ密度は、検出されたウェーハ面内の０．０６５μｍ以上のＬＰＤ総数をウェーハ面積で除した単位面積あたりのＬＰＤ数である。また、転位伸張は、インデンテーション法を用いた転位伸張を１０回行ったＲｏｓｅｔｔｅサイズＬの平均値となっている。 As shown in Table 1, the COP density and dislocation extension on the wafer surface for the evaluation of the quality of the wafer are shown as relative values based on the PW of Comparative Example 1. The COP density is the number of LPDs per unit area obtained by dividing the total number of detected LPDs of 0.065 μm or more in the wafer surface by the wafer area. The dislocation extension is an average value of Rosette size L obtained by performing dislocation extension using the indentation method 10 times.

表１から判るように、グローンイン欠陥であるＣＯＰは、実施例１〜３の場合と比較例３および比較例４の場合で差異はなく、ＡＴウェーハの急速昇降温熱処理により格子空孔の凝集物の欠陥は変わらないことが確かめられた。これに対して、比較例１および比較例２の場合には、多くのＣＯＰが存在している。また、表１から判るように、実施例１〜３の場合には、比較例３，４との比較からＡＴウェーハの場合に較べて転位伸張が大きく低減し、比較例２の場合よりも僅かであるが転位伸張が小さくなることがわかった。このように、ＡＴウェーハに対して急速昇降温熱処理を施し本発明の固溶酸素濃度の分布を有することで、転位のピンニング能力が向上することが明らかになった。 As can be seen from Table 1, the COP which is a grown-in defect is not different between the case of Examples 1 to 3 and the case of Comparative Example 3 and Comparative Example 4, and the aggregate of lattice vacancies by the rapid heating and cooling heat treatment of the AT wafer. It has been confirmed that the defects of the same will not change. On the other hand, in the case of Comparative Example 1 and Comparative Example 2, many COPs exist. Further, as can be seen from Table 1, in the case of Examples 1 to 3, the dislocation elongation is greatly reduced from the comparison with Comparative Examples 3 and 4 as compared with the case of the AT wafer, and slightly less than in the case of Comparative Example 2. However, it was found that the dislocation extension becomes small. As described above, it has been clarified that the pinning ability of dislocation is improved by subjecting the AT wafer to the rapid heating and cooling heat treatment and having the distribution of the dissolved oxygen concentration of the present invention.

上記実施例１〜３で示されたウェーハ表層部における高い応力耐性と高品位の結晶性は、図示していないが、ＡＴウェーハの急速昇降温熱処理の熱処理温度Ｔ_１＝１１５０℃、１２００℃においても同様に得られることが確かめられている。 Although high stress resistance and high-quality crystallinity in the wafer surface layer portion shown in Examples 1 to 3 are not shown, the heat treatment temperature T ₁ = 1150 ° C. and 1200 ° C. of the rapid heating / cooling heat treatment of the AT wafer is not shown. Has been confirmed to be obtained as well.

以上のことから、本実施形態で説明したシリコンウェーハでは、アニールウェーハの表層部に適度の固溶酸素が簡便にしかも効果的に導入され、その濃度分布が調節され制御されることが確認できた。そして、この固溶酸素を導入したシリコンウェーハを用い、その表層部に形成された転位の固溶酸素によるピンニング能力を測定し、デバイス活性領域となる表面部が高い応力耐性を示すことが確かめられた。また、上記固溶酸素の導入したシリコンウェーハにあっては、そのウェーハ表面部は、ＣＯＰ密度が極めて低く新たなＢＭＤ発生が抑制されて高品位になることが確認された。 From the above, in the silicon wafer described in this embodiment, it was confirmed that moderate solid solution oxygen was simply and effectively introduced into the surface layer portion of the annealed wafer, and the concentration distribution was adjusted and controlled. . And, using this silicon wafer introduced with solid solution oxygen, the pinning ability of dislocations formed on the surface layer part by solid solution oxygen was measured, and it was confirmed that the surface part that becomes the device active region shows high stress resistance. It was. Moreover, in the silicon wafer into which the above-mentioned solid solution oxygen was introduced, it was confirmed that the wafer surface portion has a very low COP density and high quality by suppressing the generation of new BMD.

本発明の実施形態にかかるシリコンウェーハの固溶酸素濃度の説明に供するグラフである。It is a graph with which it uses for description of the solid solution oxygen concentration of the silicon wafer concerning embodiment of this invention. 本発明の実施形態のアニールウェーハ作製とその表面部への酸素導入のための温度プロセスの一例を示す図である。It is a figure which shows an example of the temperature process for annealing wafer manufacture of embodiment of this invention, and oxygen introduction | transduction to the surface part. 本発明の実施形態のシリコンウェーハ表面部への酸素導入における熱処理プロセスの一例を示す説明図である。It is explanatory drawing which shows an example of the heat processing in the oxygen introduction | transduction to the silicon wafer surface part of embodiment of this invention. 本発明の実施例におけるシリコンウェーハの酸素濃度の厚さ方向分布を示すグラフである。It is a graph which shows the thickness direction distribution of the oxygen concentration of the silicon wafer in the Example of this invention. 本発明の実施例の圧痕を付けたシリコンウェーハにおけるパンチアウト転位の伸張を模式的に示す説明図である。It is explanatory drawing which shows typically expansion | extension of the punch-out dislocation in the silicon wafer which gave the impression of the Example of this invention.

符号の説明Explanation of symbols

１１パンチアウト転位
１２圧痕 11 Punch-out dislocation 12 Indentation

Claims

対面する２つの主表面を有しその厚さ方向で固溶酸素濃度が連続的に変化するシリコンウェーハであって、前記固溶酸素濃度が少なくとも一つの前記主表面での値から増加する第一の領域と、前記第一の領域の最大値から減少する第二の領域を有し、前記第二の領域の最小値から前記厚さ方向へ向かって厚さ中央部の値まで増加するように変化し、
前記第一の領域は、前記主表面から１．０μｍ以上２．０μｍ以下の深さに存在し、前記最大値が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上１．８×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることを特徴とするシリコンウェーハ。 A silicon wafer having two main surfaces facing each other and having a solid solution oxygen concentration continuously changing in a thickness direction of the silicon wafer, wherein the solid solution oxygen concentration is increased from a value on at least one of the main surfaces. And a second region that decreases from the maximum value of the first region, and increases from the minimum value of the second region to the value of the thickness center portion in the thickness direction. Change,
The first region exists at a depth of 1.0 μm or more and 2.0 μm or less from the main surface, and the maximum value is 1.0 × 10 ¹⁸ atoms / cm ³ or more and 1.8 × 10 ¹⁸ atoms / cm. A silicon wafer characterized by being ³ or less.

前記第一の領域の固溶酸素濃度の最大値が前記厚さ方向で最も大きな値であり前記第二の領域の最小値が前記厚さ方向で最も小さな値であることを特徴とする請求項１に記載のシリコンウェーハ。 The maximum value of the dissolved oxygen concentration in the first region is the largest value in the thickness direction, and the minimum value in the second region is the smallest value in the thickness direction. 2. The silicon wafer according to 1.

前記主表面での固溶酸素濃度の値が１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上８．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であることを特徴とする請求項１もしくは２に記載のシリコンウェーハ。 ^3. The silicon according to claim 1, wherein a value of a solid solution oxygen concentration on the main surface is 1.0 × 10 ¹⁷ atoms / cm ³ or more and 8.0 × 10 ¹⁷ atoms / cm ³ or less. Wafer.

前記第二の領域は、前記主表面から１２μｍ以下の深さに存在し前記最小値が１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上かつ前記最大値の１／５以下であることを特徴とする請求項１から３のいずれか一項に記載のシリコンウェーハ。
The second region exists at a depth of 12 μm or less from the main surface, and the minimum value is 1.0 × 10 ¹⁷ atoms / cm ³ or more and 1/5 or less of the maximum value. The silicon wafer as described in any one of Claim 1 to 3.