JP5561216B2 - Integrated circuit device - Google Patents
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Description
この出願で言及する実施例は、集積回路装置に関する。 The embodiments referred to in this application relate to integrated circuit devices.
近年、半導体の製造技術の進歩に伴って回路の集積度が向上し、また、同一の半導体チップ（集積回路装置）に対して複数の回路ブロックが搭載されるようになってきている。 In recent years, with the progress of semiconductor manufacturing technology, the degree of circuit integration has been improved, and a plurality of circuit blocks have been mounted on the same semiconductor chip (integrated circuit device).
一方、集積回路装置は、携帯電話等の電池駆動される電子機器に幅広く使用され、また、近年の省エネの推進によって、集積回路装置の消費電力は、より一層の低減が望まれている。 On the other hand, integrated circuit devices are widely used in battery-driven electronic devices such as mobile phones, and further reduction in power consumption of integrated circuit devices is desired due to the recent promotion of energy saving.
ところで、従来、複数の回路ブロックを有する集積回路装置における低消費電力化を図るものとして、電源遮断機能（パワーゲーティング：Power Gating）を搭載した集積回路装置が提案されている。 Conventionally, an integrated circuit device equipped with a power cutoff function (power gating) has been proposed as a means for reducing power consumption in an integrated circuit device having a plurality of circuit blocks.
上述したように、近年、集積回路装置（ＬＳＩ）に対する低消費電力化の要求に伴って、内部に電源遮断機能（電源遮断スイッチ）を搭載するＬＳＩが採用されるケースが増加している。 As described above, in recent years, with the demand for low power consumption for integrated circuit devices (LSIs), there are increasing cases in which LSIs with a built-in power cutoff function (power cutoff switch) are employed.
すなわち、これは、ＬＳＩの回路ブロック毎の使用の有無に応じて、使用していない回路は積極的に電源を遮断することによって、さらなる低消費電力化を達成せんとする技術である。特に、待機時の電力削減の要求が厳しい通信用の携帯機器においては、必須の技術となってきている。 In other words, this is a technology that achieves further reduction in power consumption by actively shutting off the power of circuits that are not used depending on whether or not each LSI circuit block is used. In particular, it has become an indispensable technology for portable communication devices that are demanding to reduce power consumption during standby.
ところで、ＬＳＩに電源遮断スイッチを搭載すると、総回路面積が増大するといった課題が挙げられる。これは、必要な電源遮断スイッチのゲート容量は、被電源遮断回路の動作時の消費電流を供給している状態において、その被電源遮断回路が動作するに当たっての要求動作速度を満足できる値で決まるからである。 By the way, when the power cut-off switch is mounted on the LSI, there is a problem that the total circuit area increases. This is because the necessary gate capacity of the power shutoff switch is determined by a value that can satisfy the required operating speed when the power shutoff circuit operates in the state where the current consumption during operation of the power shutoff circuit is being supplied. Because.
すなわち、電源遮断スイッチのゲート容量は、例えば、回路の内部容量に対して１０分の１程度の大きさになるため、大規模な回路に対してその回路規模に適した電源遮断スイッチを搭載すると、そのサイズが無視できない大きさとなってしまう。 That is, the gate capacity of the power shut-off switch is, for example, about one-tenth of the internal capacity of the circuit. Therefore, if a power shut-off switch suitable for the circuit scale is mounted on a large circuit, , Its size is not negligible.
一実施形態によれば、高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置が提供される。奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第１導電型の第１ＭＯＳトランジスタである。 According to one embodiment, an integrated circuit device is provided that includes a plurality of power-source cutoff circuits provided between a high-potential power supply line and a low-potential power supply line, each connected in series with a power cutoff switch. . The power cut-off switch connected in series with the odd-numbered power cut-off circuit is a first conductivity type first MOS transistor.
また、偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタである。前記偶数段の前記第２ＭＯＳトランジスタのゲートが、当該偶数段の前段の奇数段における前記第１ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続される。 Further, the power cut-off switch connected in series to the even-numbered power cut-off circuit is a second MOS transistor of a second conductivity type different from the first conductivity type. The gate of the second MOS transistor in the even stage is connected to a connection node between the first MOS transistor in the odd stage before the even stage and the first power supply terminal of the power source cutoff circuit.
開示の集積回路装置は、被電源遮断回路の十分な安定化容量を確保しつつ、総回路面積を低減することができるという効果を奏する。 The disclosed integrated circuit device has an effect of reducing the total circuit area while ensuring a sufficient stabilization capacity of the power cutoff circuit.
まず、集積回路装置の実施例を詳述する前に、図１および図２を参照して、電源遮断機能（パワーゲーティング）を搭載した集積回路装置の一例を説明する。図１は、電源遮断機能を搭載した集積回路装置の一例の全体構成を示すブロック図である。 First, before detailed description of an embodiment of an integrated circuit device, an example of an integrated circuit device equipped with a power cutoff function (power gating) will be described with reference to FIGS. FIG. 1 is a block diagram showing an overall configuration of an example of an integrated circuit device equipped with a power shutdown function.
ここで、図１（ａ）は、全ての回路ブロックが動作しているフル稼働状態を示し、また、図１（ｂ）は、電源遮断機能が働いて一部の回路ブロックのみが動作している状態を示す。さらに、図１（ｃ）は、電源遮断機能を搭載した集積回路装置と、搭載しない集積回路装置における消費電流（リーク電流）の変化を比較して示す。 Here, FIG. 1 (a) shows a full operation state in which all circuit blocks are operating, and FIG. 1 (b) shows that only a part of the circuit blocks operates because the power shut-off function works. Indicates the state. Further, FIG. 1C shows a comparison of changes in current consumption (leakage current) between an integrated circuit device equipped with a power cutoff function and an integrated circuit device not equipped with the function.
なお、図１（ａ）および図１（ｂ）において、参照符号１００は集積回路装置（ＬＳＩ）、１０１〜１０６は回路ブロックＡ〜Ｆ、そして、１０７は電源管理部（ＰＭＵ：Power Management Unit：スイッチ制御回路）を示す。
1A and 1B,
図１（ａ）のように、電源遮断機能を停止して全ての回路ブロックがオンするフル稼働状態から、図１（ｂ）のように、例えば、ＬＳＩ１００の使用状況により、必要に応じて各機能ブロック（回路ブロック）の電源を遮断するパワーゲーティング状態に制御する。 As shown in FIG. 1A, from the full operation state where the power shut-off function is stopped and all circuit blocks are turned on, as shown in FIG. Control is made to a power gating state in which the power of the functional block (circuit block) is shut off.
具体的に、図１（ｂ）は、回路ブロック１０４（回路Ｄ）のみがオンしている状態を示す。なお、ＰＭＵ１０７は、電源遮断機能の動作状態に関わらず、常にオンして各回路ブロック１０１〜１０６の電源管理を行う。
Specifically, FIG. 1B shows a state in which only the circuit block 104 (circuit D) is on. Note that the PMU 107 is always turned on and performs power management of the
図１（ｃ）の参照符号ＬＣ１のように、電源遮断機能を搭載しないＬＳＩでは、例えば、全ての回路ブロックがオンするフル稼働状態から、全ての回路ブロックが動作を停止する期間に変化しても、所定のリーク電流Ｉ１が流れる。 In an LSI that is not equipped with a power shutdown function as indicated by reference numeral LC1 in FIG. 1C, for example, the period changes from a full operating state in which all circuit blocks are turned on to a period in which all circuit blocks stop operating. Also, a predetermined leakage current I1 flows.
これに対して、図１（ｃ）の参照符号ＬＣ２のように、電源遮断機能を搭載したＬＳＩでは、例えば、全ての回路ブロックが動作を停止する期間（パワーゲーティング期間）において、リーク電流Ｉ１をＩ２に低減することができる。 On the other hand, in an LSI equipped with a power cutoff function as indicated by reference numeral LC2 in FIG. 1C, for example, during a period in which all circuit blocks stop operating (power gating period), the leakage current I1 is reduced. It can be reduced to I2.
すなわち、パワーゲーティング技術は、例えば、ＬＳＩ上の休止状態の各回路ブロックのリーク電力を遮断し、ＬＳＩ全体としての消費電力の削減を可能とするものである。 In other words, the power gating technique, for example, cuts off leakage power of each circuit block in the dormant state on the LSI, thereby enabling reduction of power consumption as a whole LSI.
具体的に、例えば、電源遮断機能を搭載しないＬＳＩにおける１００ｍＡのリーク電流は、電源遮断機能を搭載したＬＳＩでは約１万分の１の１０μＡ程度に低減することが可能になる。そのため、例えば、待ち受け時間等の仕様が厳しい携帯機器において、パワーゲーティング技術は、必須なものとなりつつある。 Specifically, for example, a leak current of 100 mA in an LSI not equipped with a power shutdown function can be reduced to about 10 μA, which is about 1 / 10,000 in an LSI equipped with a power shutdown function. For this reason, for example, power gating technology is becoming indispensable in portable devices having strict specifications such as standby time.
図２は、電源遮断機能を搭載した集積回路装置の一例を説明するための図であり、図２（ａ）は、電源遮断機能を搭載した集積回路装置の一例を示す回路図であり、また、図２（ｂ）は、図２（ａ）におけるトランジスタＰＳＷのサイズを説明するための図である。 2 is a diagram for explaining an example of an integrated circuit device equipped with a power shut-off function, and FIG. 2A is a circuit diagram showing an example of an integrated circuit device equipped with a power shut-off function, FIG. 2B is a diagram for explaining the size of the transistor PSW in FIG.
図２（ａ）において、参照符号ＣＣは被電源遮断回路、ＰＳＷは電源遮断スイッチ、ＤＦは電源遮断スイッチＰＳＷを駆動するためのバッファ（スイッチ制御回路）、そして、Ｃｐは安定化容量を示す。 In FIG. 2A, reference numeral CC is a power cutoff circuit, PSW is a power cutoff switch, DF is a buffer (switch control circuit) for driving the power cutoff switch PSW, and Cp is a stabilization capacitor.
図２（ａ）に示されるように、電源遮断機能を搭載した集積回路装置（ＬＳＩ）は、例えば、バッファＤＦ、電源遮断スイッチＰＳＷ、被電源遮断回路ＣＣ、および、安定化容量Ｃｐを有する。 As shown in FIG. 2A, an integrated circuit device (LSI) equipped with a power cutoff function includes, for example, a buffer DF, a power cutoff switch PSW, a power cutoff circuit CC, and a stabilization capacitor Cp.
ここで、図２（ａ）において、電源遮断スイッチＰＳＷは、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）として描かれているが、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）であってもよい。 Here, in FIG. 2A, the power cutoff switch PSW is depicted as a p-channel MOS transistor (pMOS transistor), but may be an n-channel MOS transistor (nMOS transistor).
図２（ａ）に示されるように、電源遮断スイッチＰＳＷおよび被電源遮断回路ＣＣは、高電位電源線ＶＤＤと低電位電源線ＶＳＳとの間に、直列に接続されている。 As shown in FIG. 2A, the power cutoff switch PSW and the power source cutoff circuit CC are connected in series between the high potential power line VDD and the low potential power line VSS.
すなわち、電源遮断スイッチＰＳＷはｐＭＯＳトランジスタとされ、そのソースは高電位電源線ＶＤＤに接続され、そのドレインは被電源遮断回路ＣＣの高電位電源端子に接続され、そのゲートにはバッファＤＦの出力信号が供給されている。 That is, the power cutoff switch PSW is a pMOS transistor, its source is connected to the high potential power line VDD, its drain is connected to the high potential power terminal of the power shut off circuit CC, and its gate has an output signal of the buffer DF. Is supplied.
また、被電源遮断回路ＣＣの低電位電源端子は低電位電源線ＶＳＳに接続され、被電源遮断回路ＣＣの高電位電源端子および低電位電源端子間には、安定化容量Ｃｐが接続されている。ここで、安定化容量Ｃｐは、被電源遮断回路ＣＣが動作する際に発生する電源ノイズ量を許容範囲に収めることで動作を安定化するためのものである。 Further, the low potential power supply terminal of the power shutoff circuit CC is connected to the low potential power supply line VSS, and the stabilization capacitor Cp is connected between the high potential power supply terminal and the low potential power supply terminal of the power shutoff circuit CC. . Here, the stabilization capacitor Cp is for stabilizing the operation by keeping the amount of power supply noise generated when the power cut-off circuit CC operates within an allowable range.
バッファＤＦは、スイッチ制御回路からのスイッチ制御信号Ｖinを受け取って増幅し、電源遮断スイッチ（ｐＭＯＳトランジスタ）ＰＳＷを駆動してオン／オフ制御する。なお、スイッチ制御回路は、例えば、図１におけるＰＭＵ１０７に相当する。
The buffer DF receives and amplifies the switch control signal Vin from the switch control circuit, and drives the power cutoff switch (pMOS transistor) PSW to perform on / off control. Note that the switch control circuit corresponds to, for example, the
ここで、電源遮断スイッチＰＳＷと被電源遮断回路ＣＣの高電位電源端子の接続ノードの電圧、すなわち、ｐＭＯＳトランジスタ（ＰＳＷ）のドレイン電圧ＶＤＤＶが被電源遮断回路ＣＣの供給電圧になる。 Here, the voltage at the connection node between the power shutoff switch PSW and the high potential power supply terminal of the power shutoff circuit CC, that is, the drain voltage VDDV of the pMOS transistor (PSW) becomes the supply voltage of the power shutoff circuit CC.
ところで、電源遮断スイッチＰＳＷに必要とされる容量（ゲート容量）は、例えば、被電源遮断回路ＣＣの動作時である消費電流を供給している状態において、その被電源遮断回路ＣＣが動作するにあたって要求される動作速度を満足できる値により決まる。 By the way, the capacity (gate capacity) required for the power shutoff switch PSW is, for example, when the power shutoff circuit CC operates in a state in which the consumed current is supplied during the operation of the power shutoff circuit CC. It is determined by a value that can satisfy the required operation speed.
従って、被電源遮断回路ＣＣの回路規模が大きくなって消費電流（消費電力）が大きくなると、それに伴って、電源遮断スイッチＰＳＷのサイズ（例えば、ｐＭＯＳトランジスタのサイズ、すなわち、ゲート容量）も大きくしなければならない。 Therefore, as the circuit scale of the power cutoff circuit CC increases and the current consumption (power consumption) increases, the size of the power cutoff switch PSW (for example, the size of the pMOS transistor, that is, the gate capacitance) increases accordingly. There must be.
例えば、電源遮断スイッチＰＳＷのゲート容量は、被電源遮断回路ＣＣの内部容量（回路規模）に対して、１０分の１程度の大きさにしなければならない。具体的に、図２（ｂ）に示されるように、供給電圧ＶＤＤＶが高電位電源線ＶＤＤの電圧（高電位電源電圧）のときに必要とされる電源遮断スイッチＰＳＷのサイズ（ゲート幅）Ｗ０は、例えば、５００００μｍ程度になる。 For example, the gate capacitance of the power cutoff switch PSW must be about one tenth of the internal capacitance (circuit scale) of the power cutoff circuit CC. Specifically, as shown in FIG. 2B, the size (gate width) W0 of the power cutoff switch PSW required when the supply voltage VDDV is the voltage of the high potential power line VDD (high potential power voltage). Is about 50000 μm, for example.
そのため、大規模な被電源遮断回路ＣＣに対して電源遮断スイッチＰＳＷを搭載するには、その電源遮断スイッチＰＳＷのサイズが無視できない大きさとなり、ＬＳＩの総回路面積の増大を招き、チップコストが高くなってしまう。 For this reason, in order to mount the power cut-off switch PSW on a large-scale power cut-off circuit CC, the size of the power cut-off switch PSW is not negligible, leading to an increase in the total circuit area of the LSI and chip cost It will be high.
以下、添付図面を参照して、集積回路装置の実施例を詳述する。図３は、第１実施例の集積回路装置（ＬＳＩ）の要部を示す回路図である。 Embodiments of an integrated circuit device will be described below in detail with reference to the accompanying drawings. FIG. 3 is a circuit diagram showing the main part of the integrated circuit device (LSI) of the first embodiment.
図３において、参照符号ＣＣ１，ＣＣ２は被電源遮断回路、ＰＳＷ１，ＰＳＷ２は電源遮断スイッチ、ＤＦは電源遮断スイッチＰＳＷ１を駆動するためのバッファ（スイッチ制御回路）、そして、Ｃｐ１，Ｃｐ２は安定化容量を示す。 In FIG. 3, reference numerals CC1 and CC2 are power cutoff circuits, PSW1 and PSW2 are power cutoff switches, DF is a buffer (switch control circuit) for driving the power cutoff switch PSW1, and Cp1 and Cp2 are stabilization capacitors. Indicates.
図３に示されるように、本第１実施例の電源遮断機能を搭載したＬＳＩは、バッファＤＦ，電源遮断スイッチＰＳＷ１，ＰＳＷ２、被電源遮断回路ＣＣ１，ＣＣ２、および、安定化容量Ｃｐ１，Ｃｐ２を有する。 As shown in FIG. 3, the LSI having the power cutoff function of the first embodiment includes a buffer DF, power cutoff switches PSW1 and PSW2, power source cutoff circuits CC1 and CC2, and stabilization capacitors Cp1 and Cp2. Have.
ここで、図３において、電源遮断スイッチＰＳＷ１はｐＭＯＳトランジスタで、電源遮断スイッチＰＳＷ２はｎＭＯＳトランジスタとして描かれているが、後述するように、それぞれ逆の導電型のトランジスタとしてもよい。 Here, in FIG. 3, the power cut-off switch PSW1 is a pMOS transistor and the power cut-off switch PSW2 is depicted as an nMOS transistor.
図３に示す第１実施例のＬＳＩは、被電源遮断回路を２つに分割して第１（初段の）被電源遮断回路ＣＣ１および第２（２段目の）被電源遮断回路ＣＣ２とし、それぞれ対応する第１および第２電源遮断スイッチＰＳＷ１およびＰＳＷ２でオン／オフ制御している。 The LSI of the first embodiment shown in FIG. 3 divides the power source cutoff circuit into two to be a first (first stage) power source cutoff circuit CC1 and a second (second stage) power source cutoff circuit CC2. On / off control is performed by the corresponding first and second power cut-off switches PSW1 and PSW2.
図３に示されるように、第１電源遮断スイッチＰＳＷ１および第１被電源遮断回路ＣＣ１、並びに、第２被電源遮断回路ＣＣ２および第２電源遮断スイッチＰＳＷ２は、高電位電源線ＶＤＤと低電位電源線ＶＳＳとの間に、直列に接続されている。ここで、第１電源遮断スイッチＰＳＷ１と第２電源遮断スイッチＰＳＷ２は、異なる導電型のＭＯＳトランジスタとされている。 As shown in FIG. 3, the first power shutoff switch PSW1 and the first power shutoff circuit CC1, and the second power shutoff circuit CC2 and the second power shutoff switch PSW2 are connected to the high potential power line VDD and the low potential power supply. The line VSS is connected in series. Here, the first power cutoff switch PSW1 and the second power cutoff switch PSW2 are different conductivity type MOS transistors.
すなわち、第１電源遮断スイッチＰＳＷ１はｐＭＯＳトランジスタとされ、そのソースは高電位電源線ＶＤＤに接続され、そのドレインは第１被電源遮断回路ＣＣ１の高電位電源端子に接続され、そのゲートにはバッファＤＦの出力信号が供給されている。なお、第１被電源遮断回路ＣＣ１の低電位電源端子は、低電位電源線ＶＳＳに接続されている。 That is, the first power shutoff switch PSW1 is a pMOS transistor, its source is connected to the high potential power supply line VDD, its drain is connected to the high potential power supply terminal of the first power shutoff circuit CC1, and its gate has a buffer. DF output signal is supplied. Note that the low-potential power supply terminal of the first power-source cutoff circuit CC1 is connected to the low-potential power supply line VSS.
また、第２電源遮断スイッチＰＳＷ２はｎＭＯＳトランジスタとされ、そのソースは低電位電源線ＶＳＳに接続され、そのドレインは第２被電源遮断回路ＣＣ２の低電位電源端子に接続され、そのゲートはノードＮ１に接続されている。なお、第２被電源遮断回路ＣＣ２の高電位電源端子は、高電位電源線ＶＤＤに接続されている。 The second power shutoff switch PSW2 is an nMOS transistor, its source is connected to the low potential power supply line VSS, its drain is connected to the low potential power supply terminal of the second power shutoff circuit CC2, and its gate is the node N1. It is connected to the. Note that the high-potential power supply terminal of the second power shutoff circuit CC2 is connected to the high-potential power supply line VDD.
ここで、ノードＮ１は、第１電源遮断スイッチＰＳＷ１と第１被電源遮断回路ＣＣ１の接続ノード、すなわち、ｐＭＯＳトランジスタ（ＰＳＷ１）のドレインと第１被電源遮断回路ＣＣ１の高電位電源端子の接続ノードである。そして、ノードＮ１の電圧、すなわち、ｐＭＯＳトランジスタ（ＰＳＷ１）のドレイン電圧VDDV1が第１被電源遮断回路ＣＣ１の供給電圧になる。 Here, the node N1 is a connection node between the first power cutoff switch PSW1 and the first power cutoff circuit CC1, that is, a connection node between the drain of the pMOS transistor (PSW1) and the high potential power supply terminal of the first power cutoff circuit CC1. It is. Then, the voltage of the node N1, that is, the drain voltage VDDV1 of the pMOS transistor (PSW1) becomes the supply voltage of the first power source cutoff circuit CC1.
同様に、ノードＮ２は、第２電源遮断スイッチＰＳＷ２と第２被電源遮断回路ＣＣ２の接続ノード、すなわち、ｎＭＯＳトランジスタ（ＰＳＷ２）のドレインと第２被電源遮断回路ＣＣ１の低電位電源端子の接続ノードである。そして、ノードＮ２の電圧、すなわち、ｎＭＯＳトランジスタ（ＰＳＷ２）のドレイン電圧VSSV2が第２被電源遮断回路ＣＣ２の供給電圧になる。 Similarly, the node N2 is a connection node between the second power shutoff switch PSW2 and the second power shutoff circuit CC2, that is, a connection node between the drain of the nMOS transistor (PSW2) and the low potential power terminal of the second power shutoff circuit CC1. It is. Then, the voltage at the node N2, that is, the drain voltage VSSV2 of the nMOS transistor (PSW2) becomes the supply voltage of the second power source cutoff circuit CC2.
さらに、第１被電源遮断回路ＣＣ１の高電位電源端子および低電位電源端子間には、安定化容量Ｃｐ１が接続され、また、第２被電源遮断回路ＣＣ２の高電位電源端子および低電位電源端子間には、安定化容量Ｃｐ２が接続されている。 Furthermore, a stabilization capacitor Cp1 is connected between the high potential power supply terminal and the low potential power supply terminal of the first power-source cutoff circuit CC1, and the high potential power supply terminal and the low potential power supply terminal of the second power source cutoff circuit CC2. A stabilizing capacitor Cp2 is connected between them.
バッファＤＦは、スイッチ制御回路からのスイッチ制御信号Ｖinを受け取って増幅し、第１電源遮断スイッチ（ｐＭＯＳトランジスタ）ＰＳＷ１を駆動してオン／オフ制御する。なお、スイッチ制御回路は、例えば、図１におけるＰＭＵ１０７に相当する。
The buffer DF receives and amplifies the switch control signal Vin from the switch control circuit, and drives the first power cut-off switch (pMOS transistor) PSW1 to perform on / off control. Note that the switch control circuit corresponds to, for example, the
ところで、上述した本第１実施例において、安定化容量Ｃｐ１およびＣｐ２は、それぞれ第１および第２被電源遮断回路ＣＣ１およびＣＣ２が動作する際に発生する電源ノイズ量を許容範囲に収めるのに必要な容量に設定する必要がある。 By the way, in the first embodiment described above, the stabilization capacitors Cp1 and Cp2 are necessary for keeping the amount of power supply noise generated when the first and second power source cutoff circuits CC1 and CC2 operate, respectively, within an allowable range. It is necessary to set the capacity.
ここで、第２電源遮断スイッチ（ｎＭＯＳトランジスタ）ＰＳＷ２のゲートおよびソースは、第１被電源遮断回路ＣＣ１の電源端子間に設けられた安定化容量Ｃｐ１と並列に接続されることになる。 Here, the gate and the source of the second power cut-off switch (nMOS transistor) PSW2 are connected in parallel with the stabilization capacitor Cp1 provided between the power supply terminals of the first power cut-off circuit CC1.
すなわち、第２電源遮断スイッチＰＳＷ２のゲート容量は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１に加算されることになる。なお、初段の第１電源遮断スイッチＰＳＷ１のゲート容量は、例えば、他の被電源遮断回路の安定化容量として利用することはできない。 That is, the gate capacitance of the second power cutoff switch PSW2 is added to the stabilization capacitance Cp1 of the first power source cutoff circuit CC1. Note that the gate capacitance of the first power cutoff switch PSW1 in the first stage cannot be used as, for example, a stabilization capacitance of another power source cutoff circuit.
従って、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１は、次の式により決めることができる。
Ｃｐ１＝［第１被電源遮断回路ＣＣ１に本来必要とされる安定化容量］−［第２電源遮断スイッチＰＳＷ２のゲート容量］
Therefore, the stabilization capacitor Cp1 of the first power source cutoff circuit CC1 can be determined by the following equation.
Cp1 = [Stabilizing capacity originally required for the first power-off circuit CC1] − [Gate capacity of the second power-off switch PSW2]
なお、電源遮断スイッチに必要とされるゲート容量は、被電源遮断回路の回路規模（内部容量）に従って決まるため、例えば、第２被電源遮断回路ＣＣ２の回路規模を第１被電源遮断回路ＣＣ１の回路規模よりも大きくなるように回路分割を行うのが好ましい。 The gate capacity required for the power shutoff switch is determined according to the circuit scale (internal capacity) of the power shutoff circuit. For example, the circuit scale of the second power shutoff circuit CC2 is changed to that of the first power shutoff circuit CC1. It is preferable to divide the circuit so as to be larger than the circuit scale.
これは、前述したように、第１電源遮断スイッチＰＳＷ１のゲート容量は、他に利用することができないが、第２電源遮断スイッチＰＳＷ２のゲート容量は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することができるからである。 As described above, the gate capacitance of the first power cutoff switch PSW1 cannot be used elsewhere, but the gate capacitance of the second power cutoff switch PSW2 is the stabilization capacitance of the first power cutoff circuit CC1. This is because it can be used as Cp1.
すなわち、大きな回路規模として分割された第２被電源遮断回路ＣＣ２の第２電源遮断スイッチＰＳＷ２は、大きなゲート容量を持つことになり、その第２電源遮断スイッチＰＳＷ２大きなゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１に利用する。 That is, the second power shutoff switch PSW2 of the second power shutoff circuit CC2 divided as a large circuit scale has a large gate capacity, and the second power shutoff switch PSW2 has a large gate capacity. This is used for the stabilization capacitor Cp1 of the cutoff circuit CC1.
このように、第２電源遮断スイッチＰＳＷ２の大きなゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することで、実際に設ける安定化容量Ｃｐ１のサイズを大幅に低減することが可能となる。 As described above, by using the large gate capacitance of the second power cutoff switch PSW2 as the stabilization capacitance Cp1 of the first power cutoff circuit CC1, the size of the stabilization capacitance Cp1 that is actually provided can be significantly reduced. It becomes possible.
図４は、図３に示す集積回路装置の動作を説明するための波形図である。図４に示されるように、まず、スイッチ制御信号Ｖinが高レベル『Ｈ（ＶＤＤの電圧レベル）』から低レベル『Ｌ（ＶＳＳの電圧レベル）』に変化すると、バッファＤＦを介して駆動されるｐＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。 FIG. 4 is a waveform diagram for explaining the operation of the integrated circuit device shown in FIG. As shown in FIG. 4, first, when the switch control signal Vin changes from the high level “H (voltage level of VDD)” to the low level “L (voltage level of VSS)”, it is driven via the buffer DF. The first power cutoff switch PSW1 of the pMOS transistor is turned on.
これにより、ノードＮ１の電圧VDDV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１を経て高電位電源線ＶＤＤの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。 As a result, the voltage VDDV1 of the node N1 changes to the voltage of the high-potential power supply line VDD through a predetermined switching time interval ΔT1 of the first power cut-off switch PSW1, and the power supply voltage is applied to the first power cut-off circuit CC1. It will be in the state.
このように、ノードＮ１の電圧VDDV1が高電位電源線ＶＤＤの電圧に変化すると、ノードＮ１にゲートが接続されたｎＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。 Thus, when the voltage VDDV1 of the node N1 changes to the voltage of the high potential power supply line VDD, the second power cut-off switch PSW2, which is an nMOS transistor whose gate is connected to the node N1, is also turned on.
これにより、ノードＮ２の電圧VSSV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２を経て低電位電源線ＶＳＳの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。 As a result, the voltage VSSV2 of the node N2 changes to the voltage of the low potential power supply line VSS through a predetermined switching time interval ΔT2 of the second power supply cutoff switch PSW2, and the power supply voltage is applied to the second power supply cutoff circuit CC2. Applied state.
ここで、バッファＤＦは、初段の電源遮断スイッチ（第１電源遮断スイッチＰＳＷ１）を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。また、電源遮断スイッチの極性（導電型）は、後述するように、第１電源遮断スイッチＰＳＷ１ｎチャネル型とし、第２電源遮断スイッチＰＳＷ２をｐチャネル型としてもよい。 Here, since the buffer DF only needs to drive the first-stage power cutoff switch (first power cutoff switch PSW1), it is not necessary to provide a large driving capability. Further, the polarity (conductivity type) of the power cutoff switch may be the first power cutoff switch PSW1n channel type and the second power cutoff switch PSW2 may be the p channel type, as will be described later.
なお、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２のスイッチング時間間隔ΔＴ１，ΔＴ２は、例えば、被電源遮断回路ＣＣ１，ＣＣ２と安定化容量Ｃｐ１，Ｃｐ２の電荷充放電時間と、電源遮断スイッチＰＳＷ１，ＰＳＷ２の閾値電圧により決まる。 Note that the switching time intervals ΔT1, ΔT2 of the first and second power cut-off switches PSW1, PSW2 are, for example, the charge / discharge times of the power cut-off circuits CC1, CC2 and the stabilization capacitors Cp1, Cp2, and the power cut-off switches PSW1, It is determined by the threshold voltage of PSW2.
図５および図６は、第１実施例が適用される集積回路装置の例を示す回路図であり、図５に示す第１例は、被電源遮断回路が論理回路の場合を示し、また、図６に示す第２例は、被電源遮断回路がメモリ（ＳＲＡＭ：Static Random Access Memory）の場合を示す。 5 and 6 are circuit diagrams showing examples of the integrated circuit device to which the first embodiment is applied. The first example shown in FIG. 5 shows a case where the power-off circuit is a logic circuit, and The second example shown in FIG. 6 shows a case where the power cutoff circuit is a memory (SRAM: Static Random Access Memory).
すなわち、図５に示されるように、集積回路装置の第１例において、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、例えば、ＡＮＤゲート，ＮＡＮＤゲート，バッファおよびフリップフロップ等を有する論理回路とされている。 That is, as shown in FIG. 5, in the first example of the integrated circuit device, the first power shutoff circuit CC1 and the second power shutoff circuit CC2 include, for example, an AND gate, a NAND gate, a buffer, and a flip-flop. It has a logic circuit.
なお、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２を構成する論理回路は、図５のような回路に限定されず、様々な論理回路とすることができる。 In addition, the logic circuit which comprises the 1st to-be-powered cutoff circuit CC1 and the 2nd to-be-powered circuit cutoff circuit CC2 is not limited to a circuit like FIG. 5, It can be set as various logic circuits.
また、図６に示されるように、集積回路装置の第２例において、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、例えば、ＳＲＡＭとされている。 Further, as shown in FIG. 6, in the second example of the integrated circuit device, the first power shutoff circuit CC1 and the second power shutoff circuit CC2 are, for example, SRAMs.
ここで、図６では、１つのＳＲＡＭセル６つのトランジスタで構成され、それぞれワード線ＷＬ1〜ＷＬn+1により選択されたセルに対して相補のデータ線（ビット線）Ｄ1，Ｄ'1〜Ｄ（n+m），Ｄ'（n+m）を介してデータの読み出し／書き込みが行われる。
Here, in FIG. 6, one SRAM cell is composed of six transistors, which are complementary to the data lines (bit lines) D1, D'1 to D (cells) which are complementary to the cells selected by the word lines WL1 to
また、図６は、必要とされる容量（ｎ＋ｍ個のＳＲＡＭセル）を有するＳＲＡＭを、ｎ個のＳＲＡＭセルを有する第１被電源遮断回路ＣＣ１と、ｍ個のＳＲＡＭセルを有する第２被電源遮断回路ＣＣ２に分割した場合を示す。 FIG. 6 shows an SRAM having a required capacity (n + m SRAM cells), a first power shutoff circuit CC1 having n SRAM cells, and a second power source having m SRAM cells. The case where it divides | segments into interruption | blocking circuit CC2 is shown.
なお、図６において、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、ＳＲＡＭとされているが、ＤＲＡＭやフラッシュメモリ等の他のメモリであってもよい。 In FIG. 6, the first power shutoff circuit CC1 and the second power shutoff circuit CC2 are SRAMs, but other memories such as DRAMs and flash memories may be used.
さらに、第１被電源遮断回路ＣＣ１および第２被電源遮断回路ＣＣ２は、上述した論理回路またはメモリに限定されるものではなく、論理回路およびメモリを両方とも含むもの、或いは、他の様々な回路であってもよいのはもちろんである。 Further, the first power source cutoff circuit CC1 and the second power source cutoff circuit CC2 are not limited to the above-described logic circuit or memory, but include both the logic circuit and the memory, or various other circuits. Of course it may be.
図７および図８は、第１実施例が適用される集積回路装置の第３例および第４例のレイアウトを示す図である。 7 and 8 are diagrams showing the layouts of the third and fourth examples of the integrated circuit device to which the first embodiment is applied.
ここで、図７および図８において、メタル層１〜５（Metal１〜Metal５）は、基板側から順に設けられた金属層を示し、メタル層１，３，５の配線とメタル層２，４の配線は、直交するようになっている。すなわち、Metal１〜Metal５の数値が大きくなるほど、上層の金属配線を示す。さらに、図７では、メタル層３は図示されておらず、また、図８では、メタル層５は図示されていない。
7 and 8,
図７に示す第１実施例が適用される集積回路装置の第３例のレイアウトでは、Metal４およびMetal５はチップ（集積回路装置）全体へ電源電圧（ＶＤＤ，ＶＳＳ）を供給のための電源幹線に使用され、また、Metal１は基本回路セルの給電線に使用されている。
In the layout of the third example of the integrated circuit device to which the first embodiment shown in FIG. 7 is applied,
さらに、第１電源遮断スイッチＰＳＷ１は、例えば、ＶＤＤ，ＶＳＳの電源幹線（Metal４，Metal５）の直下に配置され、そして、第２電源遮断スイッチＰＳＷ２は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１としても使用されるようになっている。
Further, the first power cut-off switch PSW1 is disposed, for example, immediately below the power supply trunk lines (
図８に示す第１実施例が適用される集積回路装置の第４例のレイアウトでは、第１および第２被電源遮断回路ＣＣ１，ＣＣ２、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２、並びに、安定化容量Ｃｐ１，Ｃｐ２が、それぞれ並列に複数設けられている。 In the layout of the fourth example of the integrated circuit device to which the first embodiment shown in FIG. 8 is applied, the first and second power source cutoff circuits CC1 and CC2, the first and second power source cutoff switches PSW1 and PSW2, and A plurality of stabilizing capacitors Cp1, Cp2 are provided in parallel.
なお、図７および図８に示すレイアウトにおいて、レイアウトを確認し易くするために第２被電源遮断回路ＣＣ２が、第１被電源遮断回路ＣＣ１よりも回路規模が小さく描かれている。 In the layouts shown in FIGS. 7 and 8, the second power shutoff circuit CC2 is drawn to be smaller than the first power shutoff circuit CC1 in order to make it easier to confirm the layout.
しかしながら、前述したように、第２被電源遮断回路ＣＣ２の回路規模を第１被電源遮断回路ＣＣ１の回路規模よりも大きくなるように回路分割を行って、第２電源遮断スイッチＰＳＷ２のゲート容量を大きくすることができる。 However, as described above, by dividing the circuit so that the circuit scale of the second power shutoff circuit CC2 is larger than the circuit scale of the first power shutoff circuit CC1, the gate capacitance of the second power shutoff switch PSW2 is increased. Can be bigger.
すなわち、第２被電源遮断回路ＣＣ２の回路規模に対応した第２電源遮断スイッチＰＳＷ２の大きなゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することで、Ｃｐ１の占有面積を低減することが可能になる。 That is, by using the large gate capacity of the second power shutoff switch PSW2 corresponding to the circuit scale of the second power shutoff circuit CC2 as the stabilization capacitor Cp1 of the first power shutoff circuit CC1, the occupied area of Cp1 is reduced. It becomes possible to reduce.
図９は、図８に示す集積回路装置を図２の例と比較して示す図であり、図９（ａ）は、図２の例を適用した集積回路装置を示し、また、図９（ｂ）は、図８に示す集積回路装置を示す。なお、図９（ｂ）において、図８におけるメタル層３（Metal３）は、簡略化のために省略されている。 9 is a diagram showing the integrated circuit device shown in FIG. 8 in comparison with the example of FIG. 2. FIG. 9A shows an integrated circuit device to which the example of FIG. 2 is applied, and FIG. b) shows the integrated circuit device shown in FIG. In FIG. 9B, the metal layer 3 (Metal 3) in FIG. 8 is omitted for simplification.
図９（ｂ）と図９（ａ）の比較から明らかなように、第１実施例が適用される集積回路装置では、第２電源遮断スイッチＰＳＷ２のゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用するようになっている。 As is apparent from a comparison between FIG. 9B and FIG. 9A, in the integrated circuit device to which the first embodiment is applied, the gate capacitance of the second power cutoff switch PSW2 is set to the first power cutoff circuit CC1. Is used as the stabilization capacitor Cp1.
これにより、図９（ａ）における第１被電源遮断回路ＣＣ１’の安定化容量Ｃｐ１’の占有面積を低減し、すなわち、ＭＯＳ容量の数を低減することができる。なお、図９（ｂ）では、図９（ａ）の安定化容量Ｃｐ１’のスペースに対して、第１電源遮断スイッチＰＳＷ１および安定化容量Ｃｐ１を設けるようになっている。 As a result, the area occupied by the stabilization capacitor Cp1 'of the first power source cutoff circuit CC1' in FIG. 9A can be reduced, that is, the number of MOS capacitors can be reduced. In FIG. 9B, the first power cut-off switch PSW1 and the stabilization capacitor Cp1 are provided in the space of the stabilization capacitor Cp1 ′ in FIG. 9A.
なお、図９（ｂ）は、図９（ａ）における電源遮断スイッチＰＳＷ１’のスペースに対して、新たな回路（ＮＡＮＤゲート）の領域ＩＳを設けることができる様子を示す。 FIG. 9B shows a state where a new circuit (NAND gate) region IS can be provided in the space of the power cut-off switch PSW1 ′ in FIG. 9A.
ここで、図９（ａ）の集積回路装置では、第１被電源遮断回路ＣＣ１’および第２被電源遮断回路ＣＣ２’は、分割されずに１つの被電源遮断回路とされている。そして、バッファＤＦ’により駆動される電源遮断スイッチは、ＰＳＷ１’およびＰＳＷ２’の両方であるため、バッファＤＦ’は、図９（ｂ）の集積回路装置のバッファＤＦよりも大きな駆動能力が要求される。 Here, in the integrated circuit device of FIG. 9A, the first power-source cutoff circuit CC1 'and the second power-source cutoff circuit CC2' are not divided into one power source cutoff circuit. Since the power cutoff switches driven by the buffer DF ′ are both PSW1 ′ and PSW2 ′, the buffer DF ′ is required to have a larger driving capability than the buffer DF of the integrated circuit device of FIG. 9B. The
なお、図９（ａ）に示す本実施例の集積回路装置では、第２電源遮断スイッチＰＳＷ２は、第１被電源遮断回路ＣＣ１と第１電源遮断スイッチＰＳＷ１の接続ノード（Ｎ１）の電圧VDDV1により制御される。すなわち、バッファＤＦは、第１電源遮断スイッチＰＳＷ１だけを駆動すればよいため、図９（ａ）のバッファＤＦ’よりも小さいサイズのものでよい。 In the integrated circuit device of this embodiment shown in FIG. 9A, the second power cutoff switch PSW2 is controlled by the voltage VDDV1 of the connection node (N1) between the first power cutoff circuit CC1 and the first power cutoff switch PSW1. Be controlled. That is, the buffer DF only needs to drive only the first power cut-off switch PSW1, and therefore may have a smaller size than the buffer DF ′ of FIG.
このように、本実施例の集積回路装置によれば、第２電源遮断スイッチＰＳＷ２のゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することができるため、Ｃｐ１の占有面積を低減することが可能になる。また、バッファＤＦは、第１電源遮断スイッチＰＳＷ１だけを駆動すればよいため、大きな駆動能力が必要とされず、これも回路の占有面積を低減させることに繋がる。 As described above, according to the integrated circuit device of the present embodiment, the gate capacitance of the second power cutoff circuit PSW2 can be used as the stabilization capacitance Cp1 of the first power cutoff circuit CC1, and therefore the area occupied by Cp1 Can be reduced. Further, since the buffer DF only needs to drive the first power cut-off switch PSW1, a large driving capability is not required, which also leads to a reduction in the area occupied by the circuit.
具体的に、例えば、集積回路装置の内部容量を１０とし、電源遮断スイッチ（ＰＳＷ２）のゲート容量を１程度とすると、本実施例により、そのゲート容量の半分以上を安定化容量Ｃｐ１に代用した場合、総回路内部容量を５％〜１０％程度の削減が可能となる。 Specifically, for example, when the internal capacity of the integrated circuit device is 10 and the gate capacity of the power cutoff switch (PSW2) is about 1, according to this embodiment, more than half of the gate capacity is substituted for the stabilization capacity Cp1. In this case, the total circuit internal capacity can be reduced by about 5% to 10%.
さらに、本実施例によれば、例えば、第１電源遮断スイッチＰＳＷ１をＶＤＤ，ＶＳＳの電源幹線（Metal４）の直下に配置すれば、設計が自由に行えるチップ上のスペースを増加することが可能となる。 Furthermore, according to the present embodiment, for example, if the first power cut-off switch PSW1 is arranged immediately below the power supply main line (Metal 4) of VDD and VSS, it is possible to increase the space on the chip where the design can be freely performed. Become.
図１０は、第２実施例の集積回路装置の要部を示す回路図であり、被電源遮断回路ＣＣおよび電源遮断スイッチＰＳＷをＮ個に分割した場合を示すものである。なお、上述した第１実施例の集積回路装置は、被電源遮断回路ＣＣおよび電源遮断スイッチＰＳＷを２個に分割した場合に対応する。また、図１０は、Ｎが偶数として描かれているが、奇数であってもよい。 FIG. 10 is a circuit diagram showing the main part of the integrated circuit device of the second embodiment, and shows a case where the power cutoff circuit CC and the power cutoff switch PSW are divided into N pieces. The integrated circuit device according to the first embodiment described above corresponds to the case where the power cut-off circuit CC and the power cut-off switch PSW are divided into two. In FIG. 10, N is depicted as an even number, but it may be an odd number.
図１０に示されるように、本第２実施例の集積回路装置は、バッファＤＦ、第１被電源遮断回路ＣＣ１〜第Ｎ被電源遮断回路ＣＣＮ、第１電源遮断スイッチＰＳＷ１〜第Ｎ電源遮断スイッチＰＳＷＮ、並びに、安定化容量Ｃｐ１〜ＣｐＮを有する。 As shown in FIG. 10, the integrated circuit device of the second embodiment includes a buffer DF, a first power shutoff circuit CC1 to an Nth power shutoff circuit CCN, a first power shutoff switch PSW1 to an Nth power shutoff switch. It has PSWN and stabilization capacitors Cp1 to CpN.
ここで、奇数段の電源遮断スイッチＰＳＷ１，ＰＳＷ３，ＰＳＷ５，…は、ｐＭＯＳトランジスタとされ、また、偶数段の電源遮断スイッチＰＳＷ２，ＰＳＷ４，ＰＳＷ６，…は、ｎＭＯＳトランジスタとされている。すなわち、電源遮断スイッチを構成するＭＯＳトランジスタの導電型は、交互に変化するようになっている。 Here, the odd-stage power cut-off switches PSW1, PSW3, PSW5,... Are pMOS transistors, and the even-stage power cut-off switches PSW2, PSW4, PSW6,. That is, the conductivity type of the MOS transistor constituting the power cutoff switch is changed alternately.
各被電源遮断回路ＣＣ１〜ＣＣＮおよび各電源遮断スイッチＰＳＷ１〜ＰＳＷＮは、それぞれ高電位電源線ＶＤＤと低電位電源線ＶＳＳとの間に直列に接続されている。 Each power shutoff circuit CC1 to CCN and each power shutoff switch PSW1 to PSWN are connected in series between the high potential power supply line VDD and the low potential power supply line VSS, respectively.
すなわち、奇数段において、ｐＭＯＳトランジスタＰＳＷ１，ＰＳＷ３，…のソースは高電位電源線にＶＤＤに接続され、ドレインは対応する被電源遮断回路ＣＣ１，ＣＣ３，…の高電位電源端子に接続される。なお、被電源遮断回路ＣＣ１，ＣＣ３，…の低電位電源端子は、低電位電源線にＶＳＳに接続される。 That is, in the odd stage, the sources of the pMOS transistors PSW1, PSW3,... Are connected to the high potential power supply line VDD, and the drains are connected to the high potential power supply terminals of the corresponding power supply cutoff circuits CC1, CC3,. Note that the low-potential power supply terminals of the power-source cutoff circuits CC1, CC3,...
また、偶数段において、ｎＭＯＳトランジスタＰＳＷ２，ＰＳＷ４，…のソースは低電位電源線にＶＳＳに接続され、ドレインは対応する被電源遮断回路ＣＣ２，ＣＣ４，…の低電位電源端子に接続される。なお、被電源遮断回路ＣＣ２，ＣＣ４，…の高電位電源端子は、高電位電源線にＶＤＤに接続される。 In the even-numbered stage, the sources of the nMOS transistors PSW2, PSW4,... Are connected to the low-potential power supply line VSS, and the drains are connected to the corresponding low-potential power supply terminals CC2, CC4,. The high potential power terminals of the power cutoff circuits CC2, CC4,... Are connected to VDD on the high potential power line.
ここで、初段の電源遮断スイッチＰＳＷ１のゲートには、バッファＤＦの出力が与えられ、また、２段目以降の電源遮断スイッチＰＳＷ２，ＰＳＷ３，…，ＰＳＷＮのゲートには、前段の被電源遮断回路の供給電圧が与えられる。 Here, the output of the buffer DF is given to the gate of the power cutoff switch PSW1 at the first stage, and the power cutoff circuit of the previous stage is connected to the gates of the power cutoff switches PSW2, PSW3,. Is provided.
すなわち、２段目の電源遮断スイッチＰＳＷ２のゲートには、第１被電源遮断回路ＣＣ１と第１電源遮断スイッチＰＳＷ１の接続ノードＮ１における第１被電源遮断回路ＣＣ１の供給電圧VDDV1が印加される。 That is, the supply voltage VDDV1 of the first power shutoff circuit CC1 at the connection node N1 between the first power shutoff circuit CC1 and the first power shutoff switch PSW1 is applied to the gate of the power shutoff switch PSW2 at the second stage.
また、３段目の電源遮断スイッチＰＳＷ３のゲートには、第２被電源遮断回路ＣＣ２と第１電源遮断スイッチＰＳＷ２の接続ノードＮ２における第２被電源遮断回路ＣＣ２の供給電圧VSSV2が印加される。 Further, the supply voltage VSSV2 of the second power shutoff circuit CC2 at the connection node N2 between the second power shutoff circuit CC2 and the first power shutoff switch PSW2 is applied to the gate of the third power shutoff switch PSW3.
同様に、例えば、偶数であるＮ段目の電源遮断スイッチＰＳＷＮのゲートには、第N-1被電源遮断回路ＣＣN-1と第N-1電源遮断スイッチＰＳＷN-1の接続ノードＮN-1における第N-1被電源遮断回路ＣＣN-1の供給電圧ＶＤＤＶN-1が印加される。 Similarly, for example, the gate of the even-numbered N-th power shutoff switch PSWN is connected to the connection node NN-1 of the (N-1) th power shutoff circuit CCN-1 and the (N-1) th power shutoff switch PSWN-1. The supply voltage VDDVN-1 of the (N-1) th power source cutoff circuit CCN-1 is applied.
すなわち、被電源遮断回路ｉ（ｉ＝１，２，３，…，Ｎ）の供給電圧ＶＤＤＶｉ（ＶＳＳＶｉ）（ｉ＝１，２，３，…，Ｎ）が、電源遮断スイッチＰＳＷｉ（ｉ＝１，２，３，…，Ｎ）のドレインとＰＳＷｉ＋１のゲートに繋がっている。 That is, the supply voltage VDDVi (VSSVi) (i = 1, 2, 3,..., N) of the power cutoff circuit i (i = 1, 2, 3,..., N) is changed to the power cutoff switch PSWi (i = 1). , 2, 3,..., N) and the PSWi + 1 gate.
ここで、電源遮断スイッチＰＳＷｉのサイズは、対応する被電源遮断回路ＣＣｉへ供給電圧ＶＤＤＶｉをＶＤＤ付近まで上昇、或いは、供給電圧ＶＳＳＶｉをＶＳＳ付近まで下降させるのに必要なサイズである。 Here, the size of the power cut-off switch PSWi is a size necessary for increasing the supply voltage VDDVi to near VDD or lowering the supply voltage VSSVi to near VSS to the corresponding power-off circuit CCi.
なお、後述するように、奇数段の電源遮断スイッチＰＳＷ１，ＰＳＷ３，ＰＳＷ５，…をｎＭＯＳトランジスタとし、また、偶数段の電源遮断スイッチＰＳＷ２，ＰＳＷ４，ＰＳＷ６，…をｐＭＯＳトランジスタとしてもよい。 As will be described later, the odd-numbered power cutoff switches PSW1, PSW3, PSW5,... May be nMOS transistors, and the even-numbered power cutoff switches PSW2, PSW4, PSW6,.
本第２実施例の集積回路装置では、２段目以降の電源遮断スイッチＰＳＷ２〜ＰＳＷＮのゲート容量を、その前段の被電源遮断回路ＣＣ１〜ＣＣN-1の安定化容量Ｃｐ１〜ＣｐN-1として利用するようになっている。 In the integrated circuit device according to the second embodiment, the gate capacitances of the power cutoff switches PSW2 to PSWN at the second and subsequent stages are used as the stabilization capacitors Cp1 to CpN-1 of the power cutoff circuits CC1 to CCN-1 at the preceding stage. It is supposed to be.
従って、例えば、第１（初段の）被電源遮断回路ＣＣ１の回路規模を２段目以降の被電源遮断回路ＣＣ２〜ＣＣＮよりも小さくして、第１電源遮断スイッチＰＳＷ１のゲート容量を小さく設定すると、利用できないゲート容量を小さくすることができる。 Therefore, for example, if the circuit scale of the first (first stage) power shutoff circuit CC1 is made smaller than that of the second and subsequent power shutoff circuits CC2 to CCN, and the gate capacitance of the first power shutoff switch PSW1 is set small. The gate capacity that cannot be used can be reduced.
これは、２段目以降の電源遮断スイッチＰＳＷ２〜ＰＳＷＮのゲート容量は、その前段の被電源遮断回路ＣＣ１〜ＣＣN-1の安定化容量Ｃｐ１〜ＣｐN-1に利用できるが、第１電源遮断スイッチＰＳＷ１のゲート容量は、他に利用できないからである。 This is because the gate capacities of the power shut-off switches PSW2 to PSWN in the second and subsequent stages can be used for the stabilizing capacitors Cp1 to CpN-1 of the power shut-off circuits CC1 to CCN-1 in the preceding stage. This is because the gate capacitance of PSW1 cannot be used elsewhere.
このように、２段目以降の電源遮断スイッチＰＳＷ２〜ＰＳＷＮのゲート容量を、その前段の被電源遮断回路ＣＣ１〜ＣＣN-1の安定化容量Ｃｐ１〜ＣｐN-1に利用することで、実際に設ける安定化容量のサイズを大幅に低減することが可能となる。 As described above, the gate capacitances of the power cutoff switches PSW2 to PSWN in the second and subsequent stages are actually provided by using the stabilization capacitors Cp1 to CpN-1 of the power cutoff circuits CC1 to CCN-1 in the previous stage. It is possible to greatly reduce the size of the stabilization capacitor.
図１１は、図１０に示す集積回路装置の動作を説明するための波形図である。図１１に示されるように、まず、スイッチ制御信号Ｖinが高レベル『Ｈ（ＶＤＤの電圧レベル）』から低レベル『Ｌ（ＶＳＳの電圧レベル）』に変化すると、バッファＤＦを介して駆動されるｐＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。 FIG. 11 is a waveform diagram for explaining the operation of the integrated circuit device shown in FIG. As shown in FIG. 11, first, when the switch control signal Vin changes from the high level “H (voltage level of VDD)” to the low level “L (voltage level of VSS)”, it is driven via the buffer DF. The first power cutoff switch PSW1 of the pMOS transistor is turned on.
これにより、ノードＮ１の電圧VDDV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１を経て高電位電源線ＶＤＤの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。 As a result, the voltage VDDV1 of the node N1 changes to the voltage of the high-potential power supply line VDD through a predetermined switching time interval ΔT1 of the first power cut-off switch PSW1, and the power supply voltage is applied to the first power cut-off circuit CC1. It will be in the state.
このように、ノードＮ１の電圧VDDV1が高電位電源線ＶＤＤの電圧に変化すると、ノードＮ１にゲートが接続されたｎＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。 Thus, when the voltage VDDV1 of the node N1 changes to the voltage of the high potential power supply line VDD, the second power cut-off switch PSW2, which is an nMOS transistor whose gate is connected to the node N1, is also turned on.
これにより、ノードＮ２の電圧VSSV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２を経て低電位電源線ＶＳＳの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。 As a result, the voltage VSSV2 of the node N2 changes to the voltage of the low potential power supply line VSS through a predetermined switching time interval ΔT2 of the second power supply cutoff switch PSW2, and the power supply voltage is applied to the second power supply cutoff circuit CC2. Applied state.
さらに、ノードＮ２の電圧VSSV2が低電位電源線ＶＳＳの電圧に変化すると、ノードＮ２にゲートが接続されたｐＭＯＳトランジスタである第３電源遮断スイッチＰＳＷ３もオンする。 Further, when the voltage VSSV2 of the node N2 changes to the voltage of the low potential power supply line VSS, the third power cut-off switch PSW3 which is a pMOS transistor whose gate is connected to the node N2 is also turned on.
これにより、ノードＮ３の電圧VDDV3は、第３電源遮断スイッチＰＳＷ３の所定のスイッチング時間間隔ΔＴ３を経て高電位電源線ＶＤＤの電圧に変化して、第３被電源遮断回路ＣＣ３に対して電源電圧が印加された状態となる。 As a result, the voltage VDDV3 of the node N3 changes to the voltage of the high-potential power supply line VDD through a predetermined switching time interval ΔT3 of the third power supply cutoff switch PSW3, and the power supply voltage is applied to the third power supply cutoff circuit CC3. Applied state.
さらに、同様の処理を交互に繰り返すことで、最終段の第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が段階的に印加された状態となる。すなわち、ノードＮNの電圧VSSVNは、第Ｎ電源遮断スイッチＰＳＷＮの所定のスイッチング時間間隔（ΔＴＮ）を経て低電位電源線ＶＳＳの電圧に変化して、第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が印加された状態となる。 Furthermore, by repeating the same process alternately, the power supply voltage is applied in a stepwise manner to the final N-th power shutoff circuit CCN. That is, the voltage VSSVN of the node NN changes to the voltage of the low-potential power line VSS through a predetermined switching time interval (ΔTN) of the Nth power shutoff switch PSWN, and the power supply voltage with respect to the Nth power shutoff circuit CCN. Is applied.
ここで、バッファＤＦは、初段の電源遮断スイッチ（第１電源遮断スイッチＰＳＷ１）を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第１〜第Ｎ電源遮断スイッチＰＳＷ１〜ＰＳＷＮのスイッチング時間間隔ΔＴ１〜ΔＴＮは、例えば、被電源遮断回路ＣＣ１〜ＣＣＮと安定化容量Ｃｐ１〜ＣｐＮの電荷充放電時間と、電源遮断スイッチＰＳＷ１〜ＰＳＷＮの閾値電圧により決まる。 Here, since the buffer DF only needs to drive the first-stage power cutoff switch (first power cutoff switch PSW1), it is not necessary to provide a large driving capability. The switching time intervals ΔT1 to ΔTN of the first to Nth power shutoff switches PSW1 to PSWN are, for example, the charge charge / discharge times of the power shutoff circuits CC1 to CCN and the stabilization capacitors Cp1 to CpN, and the power shutoff switches PSW1 to PSW1. It is determined by the threshold voltage of PSWN.
以上、詳述したように、第１および第２実施例によれば、例えば、近年の多機能化に伴って回路（被電源遮断回路）が大規模化される集積回路装置において、その被電源遮断回路を分割してサイズの小さい電源遮断スイッチで制御する。そして、２段目以降の電源遮断スイッチのゲート容量を、その前段の被電源遮断回路の安定化容量に利用することで、集積回路装置の総回路面積を低減して低コスト化を可能とする。 As described above in detail, according to the first and second embodiments, for example, in an integrated circuit device in which a circuit (power cut-off circuit) is scaled up in accordance with recent multifunctionalization, The shut-off circuit is divided and controlled with a small power shut-off switch. By using the gate capacitance of the power cutoff switch in the second and subsequent stages as the stabilization capacitance of the power cutoff circuit in the previous stage, the total circuit area of the integrated circuit device can be reduced and the cost can be reduced. .
これは、将来的に製造テクノロジの微細化が進歩すると、回路の集積度が向上してますます電源を遮断制御する回路規模も大きくなるため、上述した効果の有用性は将来的にも大きくなるものと考えられる。なお、これらは、以下に説明する第３および第４実施例でも同様である。 This is because if the miniaturization of manufacturing technology advances in the future, the degree of circuit integration will increase, and the scale of the circuit for controlling the shutoff of the power supply will also increase, so the usefulness of the above effects will increase in the future. It is considered a thing. These are the same in the third and fourth embodiments described below.
図１２は、第３実施例の集積回路装置の要部を示す回路図であり、また、図１３は、図１２に示す集積回路装置の動作を説明するための波形図である。 FIG. 12 is a circuit diagram showing the main part of the integrated circuit device of the third embodiment, and FIG. 13 is a waveform diagram for explaining the operation of the integrated circuit device shown in FIG.
ここで、図１２および図１３に示す第３実施例は、前述した図３および図４の第１実施例において、初段の第１電源遮断スイッチＰＳＷ１をｎＭＯＳトランジスタとしたものに対応する。この場合、第２電源遮断スイッチＰＳＷ２は、ｐＭＯＳトランジスタとなる。 Here, the third embodiment shown in FIGS. 12 and 13 corresponds to the first embodiment shown in FIGS. 3 and 4 in which the first power cut-off switch PSW1 in the first stage is an nMOS transistor. In this case, the second power cutoff switch PSW2 is a pMOS transistor.
図１２および図１３に示されるように、まず、スイッチ制御信号Ｖinが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、バッファＤＦを介して駆動されるｎＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。 As shown in FIGS. 12 and 13, first, when the switch control signal Vin changes from the low level “L” to the high level “H”, the first power cut-off switch PSW1 of the nMOS transistor driven through the buffer DF. Turns on.
これにより、ノードＮ１の電圧VSSV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１’を経て低電位電源線ＶＳＳの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。 As a result, the voltage VSSV1 of the node N1 changes to the voltage of the low-potential power supply line VSS through a predetermined switching time interval ΔT1 ′ of the first power supply cutoff switch PSW1, and the power supply voltage is applied to the first power supply cutoff circuit CC1. Applied state.
このように、ノードＮ１の電圧VSSV1が低電位電源線ＶＳＳの電圧に変化すると、ノードＮ１にゲートが接続されたｐＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。 Thus, when the voltage VSSV1 of the node N1 changes to the voltage of the low potential power supply line VSS, the second power cut-off switch PSW2, which is a pMOS transistor whose gate is connected to the node N1, is also turned on.
これにより、ノードＮ２の電圧VDDV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２’を経て高電位電源線ＶＤＤの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。 As a result, the voltage VDDV2 at the node N2 changes to the voltage of the high-potential power line VDD through a predetermined switching time interval ΔT2 ′ of the second power cut-off switch PSW2, and the power supply voltage with respect to the second power cut-off circuit CC2 Is applied.
ここで、バッファＤＦは、第１電源遮断スイッチＰＳＷ１を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２のスイッチング時間間隔ΔＴ１’，ΔＴ２’は、例えば、被電源遮断回路ＣＣ１，ＣＣ２と安定化容量Ｃｐ１，Ｃｐ２の電荷充放電時間と、電源遮断スイッチＰＳＷ１，ＰＳＷ２の閾値電圧により決まる。 Here, since the buffer DF only needs to drive the first power cut-off switch PSW1, it is not necessary to have a large driving capability. Note that the switching time intervals ΔT1 ′ and ΔT2 ′ of the first and second power cut-off switches PSW1 and PSW2 are, for example, charge / discharge times of the power cut-off circuits CC1 and CC2 and the stabilization capacitors Cp1 and Cp2, and the power cut-off switch. It is determined by the threshold voltage of PSW1 and PSW2.
このように、本第３実施例の集積回路装置は、前述した第１実施例において、第１および第２電源遮断スイッチＰＳＷ１，ＰＳＷ２の導電型、並びに、各信号レベルを反転したものに対応する。 As described above, the integrated circuit device according to the third embodiment corresponds to the first and second power cut-off switches PSW1 and PSW2 of the first embodiment described above and the inverted signal levels. .
なお、第２電源遮断スイッチＰＳＷ２のゲート容量を、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１に利用するのは、第１実施例と同様なのはいうまでもない。 Needless to say, the gate capacitance of the second power cutoff switch PSW2 is used for the stabilization capacitance Cp1 of the first power source cutoff circuit CC1 as in the first embodiment.
図１４は、第４実施例の集積回路装置の要部を示す回路図であり、また、図１５は、図１４に示す集積回路装置の動作を説明するための波形図である。 FIG. 14 is a circuit diagram showing the main part of the integrated circuit device of the fourth embodiment, and FIG. 15 is a waveform diagram for explaining the operation of the integrated circuit device shown in FIG.
ここで、図１４および図１５に示す第４実施例は、前述した図１０および図１１の第３実施例において、初段の第１電源遮断スイッチＰＳＷ１をｎＭＯＳトランジスタとしたものに対応する。 Here, the fourth embodiment shown in FIGS. 14 and 15 corresponds to the first embodiment in which the first power cut-off switch PSW1 in the first stage is an nMOS transistor in the third embodiment shown in FIGS.
すなわち、奇数段の電源遮断スイッチＰＳＷ１，ＰＳＷ３，…をｎＭＯＳトランジスタとし、偶数段の電源遮断スイッチＰＳＷ２，ＰＳＷ３，…をｐＭＯＳトランジスタとしたものに対応する。 That is, the odd-numbered power cutoff switches PSW1, PSW3,... Are nMOS transistors, and the even-numbered power cutoff switches PSW2, PSW3,.
図１４および図１５に示されるように、まず、スイッチ制御信号Ｖinが低レベル『Ｌ』から高レベル『Ｈ』に変化すると、バッファＤＦを介して駆動されるｎＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１がオンする。 As shown in FIGS. 14 and 15, first, when the switch control signal Vin changes from the low level “L” to the high level “H”, the first power cutoff switch PSW1 of the nMOS transistor driven through the buffer DF. Turns on.
これにより、ノードＮ１の電圧VSSV1は、第１電源遮断スイッチＰＳＷ１の所定のスイッチング時間間隔ΔＴ１’を経て低電位電源線ＶＳＳの電圧に変化し、第１被電源遮断回路ＣＣ１に対して電源電圧が印加された状態となる。 As a result, the voltage VSSV1 of the node N1 changes to the voltage of the low-potential power supply line VSS through a predetermined switching time interval ΔT1 ′ of the first power supply cutoff switch PSW1, and the power supply voltage is applied to the first power supply cutoff circuit CC1. Applied state.
このように、ノードＮ１の電圧VSSV1が低電位電源線ＶＳＳの電圧に変化すると、ノードＮ１にゲートが接続されたｐＭＯＳトランジスタである第２電源遮断スイッチＰＳＷ２もオンする。 Thus, when the voltage VSSV1 of the node N1 changes to the voltage of the low potential power supply line VSS, the second power cut-off switch PSW2, which is a pMOS transistor whose gate is connected to the node N1, is also turned on.
これにより、ノードＮ２の電圧VDDV2は、第２電源遮断スイッチＰＳＷ２の所定のスイッチング時間間隔ΔＴ２’を経て高電位電源線ＶＤＤの電圧に変化して、第２被電源遮断回路ＣＣ２に対して電源電圧が印加された状態となる。 As a result, the voltage VDDV2 at the node N2 changes to the voltage of the high-potential power line VDD through a predetermined switching time interval ΔT2 ′ of the second power cut-off switch PSW2, and the power supply voltage with respect to the second power cut-off circuit CC2 Is applied.
さらに、ノードＮ２の電圧VDDV2が高電位電源線ＶＤＤの電圧に変化すると、ノードＮ２にゲートが接続されたｎＭＯＳトランジスタである第３電源遮断スイッチＰＳＷ３もオンする。 Further, when the voltage VDDV2 of the node N2 changes to the voltage of the high potential power supply line VDD, the third power cut-off switch PSW3, which is an nMOS transistor whose gate is connected to the node N2, is also turned on.
これにより、ノードＮ３の電圧VSSV3は、第３電源遮断スイッチＰＳＷ３の所定のスイッチング時間間隔ΔＴ３’を経て低電位電源線ＶＳＳの電圧に変化して、第３被電源遮断回路ＣＣ３に対して電源電圧が印加された状態となる。 As a result, the voltage VSSV3 of the node N3 changes to the voltage of the low-potential power line VSS through a predetermined switching time interval ΔT3 ′ of the third power shutoff switch PSW3, and the power supply voltage with respect to the third power shutoff circuit CC3. Is applied.
さらに、同様の処理を交互に繰り返すことで、最終段の第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が段階的に印加された状態となる。すなわち、ノードＮNの電圧VSSVNは、第Ｎ電源遮断スイッチＰＳＷＮの所定のスイッチング時間間隔（ΔＴＮ’）を経て低電位電源線ＶＳＳの電圧に変化して、第Ｎ被電源遮断回路ＣＣＮに対して電源電圧が印加された状態となる。 Furthermore, by repeating the same process alternately, the power supply voltage is applied in a stepwise manner to the final N-th power shutoff circuit CCN. That is, the voltage VSSVN of the node NN changes to the voltage of the low-potential power supply line VSS through a predetermined switching time interval (ΔTN ′) of the Nth power shutoff switch PSWN, and supplies power to the Nth power shutoff circuit CCN. A voltage is applied.
なお、前述した第２実施例を示す図１０では、Ｎを偶数と仮定して、ｐＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１に対して、第Ｎ電源遮断スイッチＰＳＷＮをｎＭＯＳトランジスタとして描いたが、図１４では、Ｎを奇数としている。 In FIG. 10 showing the second embodiment, the Nth power cutoff switch PSWN is drawn as an nMOS transistor with respect to the first power cutoff switch PSW1 of the pMOS transistor, assuming that N is an even number. In FIG. 14, N is an odd number.
すなわち、第４実施例を示す図１４では、Ｎを奇数と仮定して、ｎＭＯＳトランジスタの第１電源遮断スイッチＰＳＷ１に対して、第Ｎ電源遮断スイッチＰＳＷＮもｎＭＯＳトランジスタとして描いている。このように、Ｎは、２以上の整数であれば、偶数でも奇数でもよい。 That is, in FIG. 14 showing the fourth embodiment, assuming that N is an odd number, the Nth power cutoff switch PSWN is also drawn as an nMOS transistor with respect to the first power cutoff switch PSW1 of the nMOS transistor. As described above, N may be an even number or an odd number as long as it is an integer of 2 or more.
ここで、バッファＤＦは、第１電源遮断スイッチＰＳＷ１を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第１〜第Ｎ電源遮断スイッチＰＳＷ１〜ＰＳＷＮのスイッチング時間間隔ΔＴ１’〜ΔＴＮ’は、例えば、被電源遮断回路ＣＣ１〜ＣＣＮと安定化容量Ｃｐ１〜ＣｐＮの電荷充放電時間と、電源遮断スイッチＰＳＷ１〜ＰＳＷＮの閾値電圧により決まる。 Here, since the buffer DF only needs to drive the first power cut-off switch PSW1, it is not necessary to have a large driving capability. Note that the switching time intervals ΔT1 ′ to ΔTN ′ of the first to Nth power cut-off switches PSW1 to PSWN are, for example, charge / discharge times of the power cut-off circuits CC1 to CCN and the stabilization capacitors Cp1 to CpN, and the power cut-off switch. It is determined by the threshold voltages of PSW1 to PSWN.
このように、本第４実施例の集積回路装置は、前述した第２実施例において、電源遮断スイッチＰＳＷ１，ＰＳＷ２，ＰＳＷ３，…の導電型、並びに、各信号レベルを反転したものに対応する。 As described above, the integrated circuit device of the fourth embodiment corresponds to the inversion type of the power cutoff switches PSW1, PSW2, PSW3,...
なお、２段目以降の電源遮断スイッチＰＳＷ２，ＰＳＷ３，ＰＳＷ４，…のゲート容量を、その前段の被電源遮断回路ＣＣ１，ＣＣ２，ＣＣ３，…の安定化容量Ｃｐ１，Ｃｐ２，Ｃｐ３，…に利用するのは、第２実施例と同様なのはいうまでもない。 It should be noted that the gate capacitances of the power cutoff switches PSW2, PSW3, PSW4,... In the second and subsequent stages are used for the stabilization capacitors Cp1, Cp2, Cp3,. Needless to say, this is the same as in the second embodiment.
以下、電源遮断スイッチを構成するＭＯＳトランジスタの導電型、並びに、各電源遮断スイッチの要件について考察する。 Hereinafter, the conductivity type of the MOS transistor constituting the power cutoff switch and the requirements of each power cutoff switch will be considered.
まず、電源遮断スイッチＰＳＷ１，ＰＳＷ２，ＰＳＷ３，…のサイズについて考察する。初段の第１電源遮断スイッチＰＳＷ１は、前述したように、被電源遮断回路の安定化容量Ｃｐとして利用することができない。そこで、集積回路装置の回路面積増大によるコストの増加の問題を考えると、第１電源遮断スイッチＰＳＷ１のサイズは、小さい方が好ましい。 First, the size of the power cutoff switches PSW1, PSW2, PSW3,. As described above, the first-stage first power cut-off switch PSW1 cannot be used as the stabilization capacitor Cp of the power cut-off circuit. Therefore, considering the problem of an increase in cost due to an increase in the circuit area of the integrated circuit device, the size of the first power cut-off switch PSW1 is preferably small.
一方、２段目以降、例えば、第２電源遮断スイッチＰＳＷ２は、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用できるため、第２電源遮断スイッチのサイズが大きいのは問題ない。 On the other hand, since the second power cut-off switch PSW2 can be used as the stabilization capacitor Cp1 of the first power cut-off circuit CC1, for example, the second power cut-off switch is large in size from the second stage.
すなわち、２段目以降の電源遮断スイッチは、回路ドメインのＶＤＤ−ＶＳＳＶ間、或いは、ＶＤＤＶ−ＶＳＳ間に接続することで安定化容量として使うことができるが、初段の第１電源遮断スイッチＰＳＷ１のゲートは、バッファＤＦに繋がなければならない。 In other words, the second and subsequent power cut-off switches can be used as a stabilizing capacitor by being connected between VDD-VSSV or VDDV-VSS in the circuit domain, but the first power cut-off switch PSW1 of the first stage can be used. The gate must be connected to the buffer DF.
このように、第１電源遮断スイッチＰＳＷ１は、安定化容量Ｃｐとしては使用することができない。これに対して、例えば、第２電源遮断スイッチＰＳＷ２のサイズを大きくしてゲート容量を増大すると、その分だけ、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１のサイズを低減することができる。 Thus, the first power cutoff switch PSW1 cannot be used as the stabilizing capacitor Cp. On the other hand, for example, when the size of the second power cut-off switch PSW2 is increased to increase the gate capacitance, the size of the stabilization capacitor Cp1 of the first power cut-off circuit CC1 can be reduced accordingly.
次に、電源遮断スイッチＰＳＷの導電型について考察する。電源遮断スイッチＰＳＷ１，ＰＳＷ２，ＰＳＷ３，…のサイズは、例えば、被電源遮断回路ＣＣ１，ＣＣ２，ＣＣ３，…に対して電源電圧（ＶＤＤ，ＶＳＳ）を供給できるようなオン抵抗になるサイズとして決まる。 Next, the conductivity type of the power cutoff switch PSW will be considered. The sizes of the power shut-off switches PSW1, PSW2, PSW3,... Are determined as sizes that can be turned on so that the power supply voltages (VDD, VSS) can be supplied to the power shut-off circuits CC1, CC2, CC3,.
ところで、オン抵抗を一定とした条件で比較すると、ｎＭＯＳトランジスタよりもｐＭＯＳトランジスタの方が２〜３倍サイズが大きい。 By the way, when the comparison is made under the condition that the on-resistance is constant, the size of the pMOS transistor is 2-3 times larger than that of the nMOS transistor.
そのため、第１電源遮断スイッチＰＳＷ１をｎＭＯＳトランジスタとした方が、そのサイズ（ＰＳＷ１）を小さくすることができ、そして、第２電源遮断スイッチＰＳＷ２をｐＭＯＳトランジスタとした方が、そのサイズ（ＰＳＷ２）を大きくすることができる。 Therefore, the size (PSW1) can be reduced when the first power cutoff switch PSW1 is an nMOS transistor, and the size (PSW2) is reduced when the second power cutoff switch PSW2 is a pMOS transistor. Can be bigger.
従って、上述した第１電源遮断スイッチＰＳＷ１は他の安定化容量Ｃｐとして利用することができず、そのサイズは小さい方がよいという点を考慮すると、第１電源遮断スイッチＰＳＷ１は、ｎＭＯＳトランジスタとした方が好ましい。 Therefore, considering that the first power cut-off switch PSW1 described above cannot be used as another stabilizing capacitor Cp and that the size should be small, the first power cut-off switch PSW1 is an nMOS transistor. Is preferred.
すなわち、同じオン抵抗でもサイズの小さいｎＭＯＳトランジスタを、他の安定化容量Ｃｐとして利用することができない第１電源遮断スイッチＰＳＷ１に適用する。そして、第１被電源遮断回路ＣＣ１の安定化容量Ｃｐ１として利用することができる第２電源遮断スイッチＰＳＷ２に対しては、ｎＭＯＳトランジスタよりも同じオン抵抗でサイズが大きい（ゲート容量が大きい）ｐＭＯＳトランジスタを適用する。 That is, a small nMOS transistor with the same on-resistance is applied to the first power cut-off switch PSW1 that cannot be used as another stabilizing capacitor Cp. For the second power cut-off switch PSW2 that can be used as the stabilization capacitor Cp1 of the first power cut-off circuit CC1, a pMOS transistor having the same on-resistance and larger size (large gate capacitance) than the nMOS transistor Apply.
これにより、ｐＭＯＳトランジスタの第２電源遮断スイッチＰＳＷ２による大きなゲート容量を、第１電源遮断スイッチＰＳＷ１の安定化容量Ｃｐ１として利用することで、トランジスタのサイズによる特性を有効に生かすことが可能になる。これにより、集積回路装置の回路面積を有効に利用することが可能になり、コスト的にも有利となる。 As a result, by utilizing the large gate capacitance of the second power cutoff switch PSW2 of the pMOS transistor as the stabilization capacitance Cp1 of the first power cutoff switch PSW1, it becomes possible to make effective use of the characteristics due to the size of the transistor. This makes it possible to effectively use the circuit area of the integrated circuit device, which is advantageous in terms of cost.
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置であって、
奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第１導電型の第１ＭＯＳトランジスタであり、
偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタであり、
前記偶数段の前記第２ＭＯＳトランジスタのゲートが、当該偶数段の前段の奇数段における前記第１ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続されることを特徴とする集積回路装置。
Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
An integrated circuit device including a plurality of power source cutoff circuits provided between a high potential power line and a low potential power line, each connected in series with a power cutoff switch,
The power cut-off switch connected in series with the odd-numbered power cut-off circuit is a first conductivity type first MOS transistor,
The power cut-off switch connected in series with the power cut-off circuit of the even numbered stage is a second MOS transistor of a second conductivity type different from the first conductivity type,
An integrated circuit characterized in that a gate of the second MOS transistor in the even-numbered stage is connected to a connection node between the first MOS transistor in the odd-numbered stage preceding the even-numbered stage and the first power supply terminal of the power-off circuit. Circuit device.
（付記２）
初段を除く前記奇数段の前記第１ＭＯＳトランジスタのゲートが、当該奇数段の前段の偶数段における前記第２ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続されることを特徴とする付記１に記載の集積回路装置。
(Appendix 2)
A gate of the first MOS transistor in the odd-numbered stage except the first stage is connected to a connection node between the second MOS transistor in the even-numbered stage preceding the odd-numbered stage and the first power supply terminal of the power-off circuit. The integrated circuit device according to
（付記３）
各々の前記被電源遮断回路は、第２電源端子を含み、
前記集積回路装置は、各々の前記被電源遮断回路における前記第１および第２電源端子間に設けられた安定化容量を有する、
ことを特徴とする付記１または２に記載の集積回路装置。
(Appendix 3)
Each of the power shutoff circuits includes a second power supply terminal,
The integrated circuit device has a stabilization capacitor provided between the first and second power supply terminals in each of the power cut-off circuits.
The integrated circuit device according to
（付記４）
前記第１ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタのソースは、前記高電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記低電位電源線に接続されることを特徴とする付記１乃至付記３のいずれか１項に記載の集積回路装置。
(Appendix 4)
The first MOS transistor is a p-channel MOS transistor, the second MOS transistor is an n-channel MOS transistor,
The source of the first MOS transistor is connected to the high-potential power supply line, the drain of the first MOS transistor is connected to the first power supply terminal of the corresponding power supply cutoff circuit, and the second power supply of the power
（付記５）
前記第１ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタのソースは、前記低電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記高電位電源線に接続されることを特徴とする付記１乃至付記３のいずれか１項に記載の集積回路装置。
(Appendix 5)
The first MOS transistor is an n-channel MOS transistor, the second MOS transistor is a p-channel MOS transistor,
The source of the first MOS transistor is connected to the low-potential power supply line, the drain of the first MOS transistor is connected to the first power supply terminal of the corresponding power supply cutoff circuit, and the second power supply of the power
（付記６）
前記集積回路装置は、さらに、
初段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチのスイッチングを制御するスイッチ制御回路を含む、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の集積回路装置。
(Appendix 6)
The integrated circuit device further includes:
Including a switch control circuit for controlling switching of the power cutoff switch connected in series with the power source cutoff circuit of the first stage,
6. The integrated circuit device according to any one of
（付記７）
初段を除く各段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチのスイッチングは、当該各段の前記被電源遮断回路の前段における前記電源遮断スイッチのスイッチングに従って制御される、
ことを特徴とする付記６に記載の集積回路装置。
(Appendix 7)
Switching of the power cutoff switch connected in series with the power shutoff circuit at each stage except the first stage is controlled according to the switching of the power shutoff switch at the previous stage of the power shutoff circuit at each stage.
The integrated circuit device according to appendix 6, wherein:
（付記８）
前記スイッチ制御回路により、前記初段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチがオン制御されるとき、前記初段を除く各段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチもオン制御される、
ことを特徴とする付記７に記載の集積回路装置。
(Appendix 8)
When the power cut-off switch connected in series with the power-source cutoff circuit in the first stage is turned on by the switch control circuit, the power source cutoff circuit connected in series with each stage except the first stage The power shut-off switch is also on-controlled,
The integrated circuit device according to appendix 7, wherein
（付記９）
前記被電源遮断回路は、少なくとも１つ以上の論理ゲートまたはメモリを含む、
ことを特徴とする付記１乃至付記８のいずれか１項に記載の集積回路装置。
(Appendix 9)
The power-off circuit includes at least one logic gate or memory;
9. The integrated circuit device according to any one of
（付記１０）
初段の前記電源遮断スイッチのトランジスタサイズは、２段目の前記電源遮断スイッチのトランジスタサイズよりも小さい、
ことを特徴とする付記１乃至付記９のいずれか１項に記載の集積回路装置。
(Appendix 10)
The transistor size of the power cutoff switch in the first stage is smaller than the transistor size of the power cutoff switch in the second stage.
10. The integrated circuit device according to any one of
１００ 集積回路装置（ＬＳＩ）
１０１〜１０６ 回路ブロック
１０７ 電源管理部（ＰＭＵ：スイッチ制御回路）
ＣＣ，ＣＣ１，ＣＣ２，ＣＣ３，… 被電源遮断回路
Ｃｐ，Ｃｐ１，Ｃｐ２，Ｃｐ３，… 安定化容量
ＤＦ バッファ（スイッチ制御回路）
ＰＳＷ，ＰＳＷ１，ＰＳＷ２，ＰＳＷ３，… 電源遮断スイッチ
100 Integrated circuit device (LSI)
101-106
CC, CC1, CC2, CC3, ... Power-source cutoff circuit Cp, Cp1, Cp2, Cp3, ... Stabilizing capacitor DF buffer (switch control circuit)
PSW, PSW1, PSW2, PSW3, ... Power-off switch
Claims (5)
奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第１導電型の第１ＭＯＳトランジスタであり、
偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第１導電型とは異なる第２導電型の第２ＭＯＳトランジスタであり、
前記偶数段の前記第２ＭＯＳトランジスタのゲートが、当該偶数段の前段の奇数段における前記第１ＭＯＳトランジスタと前記被電源遮断回路の第１電源端子との接続ノードに接続されることを特徴とする集積回路装置。 An integrated circuit device including a plurality of power source cutoff circuits provided between a high potential power line and a low potential power line, each connected in series with a power cutoff switch,
The power cut-off switch connected in series with the odd-numbered power cut-off circuit is a first conductivity type first MOS transistor,
The power cut-off switch connected in series with the power cut-off circuit of the even numbered stage is a second MOS transistor of a second conductivity type different from the first conductivity type,
An integrated circuit characterized in that a gate of the second MOS transistor in the even-numbered stage is connected to a connection node between the first MOS transistor in the odd-numbered stage preceding the even-numbered stage and the first power supply terminal of the power-off circuit. Circuit device.
前記集積回路装置は、各々の前記被電源遮断回路における前記第１および第２電源端子間に設けられた安定化容量を有する、
ことを特徴とする請求項１または２に記載の集積回路装置。 Each of the power shutoff circuits includes a second power supply terminal,
The integrated circuit device has a stabilization capacitor provided between the first and second power supply terminals in each of the power cut-off circuits.
The integrated circuit device according to claim 1, wherein:
前記第１ＭＯＳトランジスタのソースは、前記高電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記低電位電源線に接続されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の集積回路装置。 The first MOS transistor is a p-channel MOS transistor, the second MOS transistor is an n-channel MOS transistor,
The source of the first MOS transistor is connected to the high-potential power supply line, the drain of the first MOS transistor is connected to the first power supply terminal of the corresponding power supply cutoff circuit, and the second power supply of the power supply cutoff circuit 4. The integrated circuit device according to claim 1, wherein the terminal is connected to the low-potential power line. 5.
前記第１ＭＯＳトランジスタのソースは、前記低電位電源線に接続され、該第１ＭＯＳトランジスタのドレインは、対応する前記被電源遮断回路の第１電源端子に接続され、当該被電源遮断回路の第２電源端子は、前記高電位電源線に接続されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の集積回路装置。 The first MOS transistor is an n-channel MOS transistor, the second MOS transistor is a p-channel MOS transistor,
The source of the first MOS transistor is connected to the low-potential power supply line, the drain of the first MOS transistor is connected to the first power supply terminal of the corresponding power supply cutoff circuit, and the second power supply of the power supply cutoff circuit 4. The integrated circuit device according to claim 1, wherein a terminal is connected to the high-potential power supply line. 5.
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