JP5962185B2 - Semiconductor memory device and control method thereof - Google Patents
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Description
本明細書で言及する実施例は、半導体記憶装置およびその制御方法に関する。 Embodiments referred to in this specification relate to a semiconductor memory device and a control method thereof.
近年、半導体製造技術の進歩に伴って、半導体記憶装置も微細化および高集積化が進み、また、動作電圧の低電圧化も進んでいる。さらに、電池駆動による携帯機器への適用や省エネを実現するために、半導体記憶装置の低消費電力化も進められている。 In recent years, with the progress of semiconductor manufacturing technology, semiconductor memory devices have also been miniaturized and highly integrated, and the operating voltage has been lowered. Furthermore, in order to realize application to battery-driven portable devices and energy saving, reduction in power consumption of semiconductor memory devices is also being promoted.
このような半導体記憶装置としては、例えば、ＳＲＡＭ(Static Random Access Memory)が挙げられるが、ＳＲＡＭは、演算処理装置(プロセッサ)のキャッシュメモリや高速処理を実行するメモリとして使用されている。 An example of such a semiconductor memory device is an SRAM (Static Random Access Memory). The SRAM is used as a cache memory of an arithmetic processing unit (processor) or a memory that executes high-speed processing.
低電圧動作のＳＲＡＭは、メモリセルのリテンション(電荷保持)が悪くなり、また、ランダムバラツキの影響を大きく受けるため、メモリセルのスタティックノイズマージン(Static Noise Margin：ＳＮＭ)が低下して動作が不安定になる。 Low voltage operation SRAMs suffer from poor memory cell retention (charge retention) and are greatly affected by random variations, so the static noise margin (SNM) of the memory cells is reduced and operation is impaired. Become stable.
ところで、ＳＲＡＭセルは、例えば、６つのトランジスタを有しているが、データ読み出し時において、ゲートがワード線に接続されたトランスファゲート用トランジスタの駆動能力は、ドライブ用トランジスタよりも小さい方が好ましい。 By the way, the SRAM cell has, for example, six transistors. At the time of data reading, the driving capability of the transfer gate transistor whose gate is connected to the word line is preferably smaller than that of the driving transistor.
従来、トランスファゲートトランジスタの駆動能力をドライブトランジスタよりも小さくした半導体記憶装置(ＳＲＡＭ)としては、様々なものが提案されている。 Conventionally, various semiconductor memory devices (SRAM) in which the drive capability of a transfer gate transistor is smaller than that of a drive transistor have been proposed.
上述したように、低電圧動作のＳＲＡＭは、メモリセルのリテンションが悪くなり、また、ランダムバラツキの影響を大きく受けるため、メモリセルのＳＮＭが低下して動作が不安定になる。 As described above, an SRAM operating at a low voltage has poor memory cell retention and is greatly affected by random variations, so that the SNM of the memory cell is lowered and the operation becomes unstable.
しかしながら、ＳＮＭを大きくするために、例えば、ワードドライバの電源電圧を低くすると、データ書き込みに要する時間が長くなり、また、メモリセルの電源電圧を高くすると、消費電力の増大を招くといった問題がある。 However, in order to increase the SNM, for example, if the power supply voltage of the word driver is lowered, the time required for data writing becomes longer, and if the power supply voltage of the memory cell is increased, power consumption is increased. .
一実施形態によれば、それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置であって、昇圧回路と、メモリセル用電源電圧制御回路と、を有する半導体記憶装置が提供される。 According to one embodiment, a semiconductor memory device having a plurality of columns, each including a plurality of memory cells provided between a bit line and a word line, comprising a booster circuit and a power supply voltage control circuit for the memory cell A semiconductor memory device is provided.
前記昇圧回路は、第１電源電圧よりも高い第２電源電圧に昇圧し、前記メモリセル用電源電圧制御回路は、データ書き込みかデータ読み出しかに応じて、前記第１電源電圧または前記第２電源電圧をメモリセル用電源電圧として印加する。前記メモリセル用電源電圧制御回路は、前記ビット線に対応して設けられ、ソースまたはドレインの一方に前記第１電源電圧が印加され、前記ソースまたはドレインの他方に前記メモリセルが接続され、前記ビット線がゲートに接続され、当該ビット線の電位が第１のレベルである場合はオフし、当該ビット線の電位が前記第１のレベルより低い第２のレベルである場合はオンし前記第１の電源電圧を前記メモリセル用電源電圧として前記メモリセルに印加する、複数のＰチャネル型トランジスタを有する。 The booster circuit boosts the power supply voltage to a second power supply voltage higher than the first power supply voltage, and the memory cell power supply voltage control circuit selects the first power supply voltage or the second power supply depending on whether data is written or read. A voltage is applied as a memory cell power supply voltage. The memory cell power supply voltage control circuit is provided corresponding to the bit line, the first power supply voltage is applied to one of a source or a drain, the memory cell is connected to the other of the source or the drain, When the bit line is connected to the gate and the potential of the bit line is at the first level, it is turned off, and when the potential of the bit line is at the second level lower than the first level, it is turned on. A plurality of P-channel transistors that apply one power supply voltage to the memory cell as the power supply voltage for the memory cell.
開示の半導体記憶装置およびその制御方法は、動作速度の低下や消費電力の増大を招くことなく、スタティックノイズマージンの低下を防止してメモリアクセスを安定化させ、さらに、書き込みマージンの劣化も回避することができるという効果を奏する。 The disclosed semiconductor memory device and its control method stabilize the memory access by preventing a decrease in static noise margin without causing a decrease in operation speed or an increase in power consumption, and further avoiding a deterioration in write margin. There is an effect that can be.
まず、半導体記憶装置およびその制御方法の実施例を詳述する前に、図１〜図４を参照して、半導体記憶装置の一例、並びに、その半導体記憶装置における問題点を説明する。 First, before describing embodiments of a semiconductor memory device and its control method in detail, an example of the semiconductor memory device and problems in the semiconductor memory device will be described with reference to FIGS.
図１は、半導体記憶装置(ＳＲＡＭ)の一例を示す回路図であり、図２は、図１に示す半導体記憶装置の動作を説明するためのタイミング図である。図１において、参照符号ＭＣはメモリセル(ＳＲＡＭセル)、ＷＤＲはワードドライバ、ＢＬ，ＢＬＸはビット線、そして、ＷＬはワード線を示す。 FIG. 1 is a circuit diagram showing an example of a semiconductor memory device (SRAM), and FIG. 2 is a timing diagram for explaining the operation of the semiconductor memory device shown in FIG. In FIG. 1, reference numeral MC is a memory cell (SRAM cell), WDR is a word driver, BL and BLX are bit lines, and WL is a word line.
また、参照符号ＰＲＥはプリチャージ信号、ＶＤＤは高電位電源電圧(高電位電源線)、ＶＳＳは低電位電源電圧(低電位電源線)、そして、ＶＤＤＷはワードドライバ用高電位電源電圧(ワードドライバ用高電位電源線)を示す。 Reference sign PRE is a precharge signal, VDD is a high potential power supply voltage (high potential power supply line), VSS is a low potential power supply voltage (low potential power supply line), and VDDW is a high potential power supply voltage for word drivers (word driver). High potential power line).
図１に示されるように、ワードドライバＷＤＲは、ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタＰＤＲおよびｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＮＤＲによるインバータとされ、ワードドライバ用の高電位電源電圧ＶＤＤＷにより駆動される。 As shown in FIG. 1, the word driver WDR is an inverter composed of a p-channel MOS (pMOS) transistor PDR and an n-channel MOS (nMOS) transistor NDR, and is driven by a high potential power supply voltage VDDW for the word driver. .
ここで、ワードドライバ用高電位電源電圧ＶＤＤＷは、図２に示されるように、メモリセルＭＣに印加する高電位電源電圧ＶＤＤよりもα(例えば、ＶＤＤの１０％程度)だけ低い電圧とされ、従って、ワード線ＷＬの選択電圧は、ＶＤＤ−αになる。 Here, the high potential power supply voltage VDDW for the word driver is a voltage lower by α (for example, about 10% of VDD) than the high potential power supply voltage VDD applied to the memory cell MC as shown in FIG. Therefore, the selection voltage of the word line WL is VDD-α.
メモリセルＭＣは、ｐＭＯＳトランジスタＰＬＯ0，ＰＬＯ1、および、ｎＭＯＳトランジスタＮＴＲ0，ＮＴＲ1，ＮＤＶ0，ＮＤＶ1の６つのトランジスタを有する。ここで、トランジスタＰＬＯ0，ＰＬＯ1は負荷として機能し、トランジスタＮＴＲ0，ＮＴＲ1はトランスファゲートとして機能し、そして、トランジスタＮＤＶ0，ＮＤＶ1はドライブトランジスタとして機能する。 The memory cell MC has six transistors: pMOS transistors PLO0 and PLO1, and nMOS transistors NTR0, NTR1, NDV0, and NDV1. Here, the transistors PLO0 and PLO1 function as loads, the transistors NTR0 and NTR1 function as transfer gates, and the transistors NDV0 and NDV1 function as drive transistors.
すなわち、ワード線ＷＬは、トランジスタＮＴＲ0，ＮＴＲ1のゲートに接続され、相補のビット線ＢＬ，ＢＬＸは、ＮＴＲ0，ＮＴＲ1を介して交差接続されたインバータＰＬＯ0，ＮＤＶ0およびＰＬＯ1，ＮＤＶ1のデータ保持ノードＷおよびＷＸが接続される。 That is, the word line WL is connected to the gates of the transistors NTR0 and NTR1, and the complementary bit lines BL and BLX are connected to the data holding nodes W of the inverters PLO0 and NDV0 and PLO1 and NDV1 that are cross-connected through the NTR0 and NTR1, respectively. WX is connected.
ここで、ノードＷは、インバータＰＬＯ0，ＮＤＶ0の出力とインバータＰＬＯ1，ＮＤＶ1の入力に共通接続され、ノードＷＸは、インバータＰＬＯ0，ＮＤＶ0の入力とインバータＰＬＯ1，ＮＤＶ1の出力に共通接続される。 Here, the node W is commonly connected to the outputs of the inverters PLO0 and NDV0 and the inputs of the inverters PLO1 and NDV1, and the node WX is commonly connected to the inputs of the inverters PLO0 and NDV0 and the outputs of the inverters PLO1 and NDV1.
正論理のビット線ＢＬには、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＰＰＲ0が接続され、また、負論理のビット線ＢＬＸには、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＰＰＲ1が接続されている。 A pMOS transistor PPR0 controlled by the precharge signal PRE is connected to the positive logic bit line BL, and a pMOS transistor PPR1 controlled by the precharge signal PRE is connected to the negative logic bit line BLX. Yes.
ここで、前述したように、ワードドライバＷＤＲの電源電圧はＶＤＤＷ(ＶＤＤ−α)とされ、メモリセルＭＣおよびトランジスタＰＰＲ0，ＰＰＲ1の電源電圧は、ＶＤＤとされている。また、１対のビット線ＢＬ，ＢＬＸに接続される１つのカラムは、複数(例えば、ｎ個)のメモリセルＭＣを有する。 Here, as described above, the power supply voltage of the word driver WDR is set to VDDW (VDD−α), and the power supply voltages of the memory cell MC and the transistors PPR0 and PPR1 are set to VDD. One column connected to the pair of bit lines BL and BLX includes a plurality (eg, n) of memory cells MC.
なお、ビット線を、グローバルビット線とローカルビット線に階層化し、各ローカルビット線(各バンク)に対して複数のメモリセルＭＣを設けることもできる。ここで、各バンクにおけるローカルビット線は、例えば、カラムごとに設けられたグローバルビット線に対してバンク選択トランジスタを介して接続されることになる。 The bit lines may be hierarchized into global bit lines and local bit lines, and a plurality of memory cells MC may be provided for each local bit line (each bank). Here, the local bit line in each bank is connected to a global bit line provided for each column through a bank selection transistor, for example.
図２に示されるように、メモリセルＭＣにアクセスするとき、プリチャージ信号ＰＲＥをＶＳＳからＶＤＤへ立ち上げてトランジスタＰＰＲ0，ＰＰＲ1をオフすると共に、ワードドライバＷＤＲによりワード線ＷＬの電位をＶＳＳからＶＤＤＷに立ち上げる。 As shown in FIG. 2, when accessing the memory cell MC, the precharge signal PRE is raised from VSS to VDD to turn off the transistors PPR0 and PPR1, and the word driver WL changes the potential of the word line WL from VSS to VDDW. To launch.
ここで、ワード線ＷＬの電圧(選択電圧)ＶＤＤＷは、通常(メモリセルＭＣ)のＶＤＤよりも若干(α：例えば、ＶＤＤの１０％程度だけ)低い電圧とされているため、メモリセルのＳＮＭ(スタティックノイズマージン)を向上させることができる。 Here, since the voltage (selection voltage) VDDW of the word line WL is slightly lower than the normal (memory cell MC) VDD (α: about 10% of VDD, for example), the SNM of the memory cell (Static noise margin) can be improved.
すなわち、ワード線ＷＬの選択電圧を、ＶＤＤよりも若干低いＶＤＤＷにすることで、トランスファゲートトランジタタＮＴＲ0，ＮＴＲ1の駆動能力を、ドライブトランジスタＮＤＶ0，ＮＤＶ1よりも低下させることで、ＳＮＭを向上させるようになっている。 That is, by setting the selection voltage of the word line WL to VDDW that is slightly lower than VDD, the drive capability of the transfer gate transistors NTR0 and NTR1 is lowered than that of the drive transistors NDV0 and NDV1, thereby improving the SNM. It has become.
しかしながら、図１および図２に示す手法では、ワード線ＷＬの選択電圧ＶＤＤＷが低くなるため動作速度(アクセス速度)が低下し、また、書き込みマージンも劣化してしまうという問題がある。 However, the methods shown in FIGS. 1 and 2 have a problem that the operation speed (access speed) is lowered because the selection voltage VDDW of the word line WL is lowered, and the write margin is also deteriorated.
図３は、半導体記憶装置の他の例を示す回路図であり、図４は、図３に示す半導体記憶装置の動作を説明するためのタイミング図である。図３および図４に示す半導体記憶装置(ＳＲＡＭ)は、上述した図１および図２のＳＲＡＭに対して、動作速度の低下を生じないようにしたものである。 FIG. 3 is a circuit diagram showing another example of the semiconductor memory device, and FIG. 4 is a timing diagram for explaining the operation of the semiconductor memory device shown in FIG. The semiconductor memory device (SRAM) shown in FIGS. 3 and 4 is configured such that the operating speed is not lowered as compared with the SRAM of FIGS. 1 and 2 described above.
ここで、図３に示す回路は、上述した図１に示す回路と同様のものである。ただし、図３に示すＳＲＡＭでは、ワードドライバＷＤＲの電源電圧を、ビット線ＢＬ，ＢＬＸをプリチャージする通常のＶＤＤとし、メモリセルＭＣの電源電圧ＶＤＤＷ’を、ＶＤＤよりも若干(α：例えば、ＶＤＤの１０％程度だけ)高い電圧としている。 Here, the circuit shown in FIG. 3 is similar to the circuit shown in FIG. However, in the SRAM shown in FIG. 3, the power supply voltage of the word driver WDR is set to a normal VDD for precharging the bit lines BL and BLX, and the power supply voltage VDDW ′ of the memory cell MC is set slightly (α: for example, High voltage (only about 10% of VDD).
すなわち、メモリセルＭＣの電源電圧(トランジスタＰＬＯ0，ＰＬＯ1のソース電圧)を、ＶＤＤよりも若干高い電圧ＶＤＤＷ’とすることで、図１および図２と同様に、トランスファゲートトランジタタＮＴＲ0，ＮＴＲ1の駆動能力を下げてＳＮＭを向上させる。 That is, by setting the power supply voltage of the memory cell MC (the source voltage of the transistors PLO0 and PLO1) to a voltage VDDW ′ slightly higher than VDD, the transfer gate transistors NTR0 and NTR1 are driven in the same manner as in FIGS. Decrease ability to improve SNM.
ここで、図３および図４に示す手法は、ワード線ＷＬの選択電圧がＶＤＤのままであるため、動作速度の低下を招くことはないが、メモリセルＭＣの電源電圧を高く(ＶＤＤＷ’＝ＶＤＤ＋α)することにより、リーク電流が増大することになる。さらに、データ書き込み時には、書き込みマージンが劣化することにもなる。 Here, in the methods shown in FIGS. 3 and 4, since the selection voltage of the word line WL remains VDD, the operation speed is not reduced, but the power supply voltage of the memory cell MC is increased (VDDW ′ = (VDD + α) increases the leakage current. In addition, when data is written, the write margin deteriorates.
以下、半導体記憶装置およびその制御方法の実施例を、添付図面を参照して詳述する。図５は、半導体記憶装置の一実施例を示す回路図である。図５に示されるように、半導体記憶装置(ＳＲＡＭ)は、ｍ＋１個のカラムを有し、各カラムは、それぞれｎ個のメモリセルＭＣを有する。 Hereinafter, embodiments of a semiconductor memory device and a control method thereof will be described in detail with reference to the accompanying drawings. FIG. 5 is a circuit diagram showing one embodiment of the semiconductor memory device. As shown in FIG. 5, the semiconductor memory device (SRAM) has m + 1 columns, and each column has n memory cells MC.
なお、図５では、左端のカラム(カラムｍ)が選択カラムを代表して示し、右端のカラム(カラム０)が非選択カラムを代表して示す。また、各カラムは、同様の回路構成とされている。 In FIG. 5, the leftmost column (column m) represents a selected column, and the rightmost column (column 0) represents a non-selected column. Each column has a similar circuit configuration.
すなわち、図５において、参照符号ＭＣはメモリセル、ＷＤＲはワードドライバ、ＢＬ<0>，ＢＬＸ<0>〜ＢＬ<m>，ＢＬＸ<m>はビット線、ＷＬはワード線、ＰＲＥはプリチャージ信号、そして、ＢＳＴはブースト信号を示す。また、参照符号ＶＤＤは高電位電源電圧(高電位電源線)、ＶＳＳは低電位電源電圧(低電位電源線)、そして、ＶＤＤ<0>〜ＶＤＤ<m>は各カラム０〜ｍのメモリセル用電源電圧を示す。
5, reference symbol MC is a memory cell, WDR is a word driver, BL <0>, BLX <0> to BL <m>, BLX <m> are bit lines, WL is a word line, and PRE is precharged. Signal and BST indicate a boost signal. Reference sign VDD is a high potential power supply voltage (high potential power supply line), VSS is a low potential power supply voltage (low potential power supply line), and VDD <0> to VDD <m> are memory cells in each
メモリセルＭＣは、ｐＭＯＳトランジスタＰＬＯ0，ＰＬＯ1、および、ｎＭＯＳトランジスタＮＴＲ0，ＮＴＲ1，ＮＤＶ0，ＮＤＶ1の６つのトランジスタを有する。ここで、トランジスタＰＬＯ0，ＰＬＯ1は負荷として機能し、トランジスタＮＴＲ0，ＮＴＲ1はトランスファゲートとして機能し、そして、トランジスタＮＤＶ0，ＮＤＶ1はドライブトランジスタとして機能する。 The memory cell MC has six transistors: pMOS transistors PLO0 and PLO1, and nMOS transistors NTR0, NTR1, NDV0, and NDV1. Here, the transistors PLO0 and PLO1 function as loads, the transistors NTR0 and NTR1 function as transfer gates, and the transistors NDV0 and NDV1 function as drive transistors.
図５と、図１および図３の比較から明らかなように、本実施例のＳＲＡＭは、図１および図３の回路に対して、ｐＭＯＳトランジスタＰＢＳＴおよびＰＫ0，ＰＫ1、並びに、容量Ｃａｐを追加したものに相当する。 As is clear from comparison between FIG. 5 and FIG. 1 and FIG. 3, the SRAM of this embodiment has pMOS transistors PBST and PK0, PK1 and a capacitor Cap added to the circuit of FIG. 1 and FIG. It corresponds to a thing.
ここで、各カラム０〜ｍは、それぞれ複数(例えば、ｎ個)のメモリセルＭＣを有する。各カラム０〜ｍのメモリセルＭＣは、それぞれ専用のメモリセル用電源電圧ＭＶＤＤ<0>〜ＭＶＤＤ<m>が印加される。
Here, each of the
なお、各カラムのビット線(ＢＬ，ＢＬＸ)は、グローバルビット線とローカルビット線に階層化し、各ローカルビット線(各バンク)に対して複数のメモリセルＭＣを設けることもできる。ここで、各バンクにおけるローカルビット線は、例えば、カラムごとに設けられたグローバルビット線に対してバンク選択トランジスタを介して接続されることになる。 The bit lines (BL, BLX) of each column can be hierarchized into global bit lines and local bit lines, and a plurality of memory cells MC can be provided for each local bit line (each bank). Here, the local bit line in each bank is connected to a global bit line provided for each column through a bank selection transistor, for example.
前述したように、各カラム０〜ｍは、同様の回路構成とされているので、カラムｍ(選択カラム)を例として説明する。ここで、選択カラムｍにおいて、トランジスタＰＫ0，ＰＫ1は、ビット線ＢＬ<m>，ＢＬＸ<m>のレベルによりメモリセル用電源電圧ＭＶＤＤ<m>の電位を制御するキーパ回路として機能する。
As described above, since the
トランジスタＰＫ0のゲートは、正論理のビット線ＢＬ<m>が接続され、また、トランジスタＰＫ1のゲートは、負論理のビット線ＢＬＸ<m>が接続されている。トランジスタＰＫ0，ＰＫ1のソースは、高電位の電源線ＶＤＤに接続され、トランジスタＰＫ0，ＰＫ1のドレインに共通接続されると共に、メモリセルのトランジスタＰＬＯ0，ＰＬＯ1のソースに接続されている。 The gate of the transistor PK0 is connected to the positive logic bit line BL <m>, and the gate of the transistor PK1 is connected to the negative logic bit line BLX <m>. The sources of the transistors PK0 and PK1 are connected to the high-potential power line VDD, are connected in common to the drains of the transistors PK0 and PK1, and are connected to the sources of the transistors PLO0 and PLO1 of the memory cell.
ここで、トランジスタＰＫ0，ＰＫ1のドレインの共通接続ノードには、ブースト信号ＢＳＴにより制御されるトランジスタＰＢＳＴのドレイン、および、容量Ｃａｐの一端が接続されている。なお、トランジスタＰＢＳＴのソースは、高電位の電源線ＶＤＤに接続され、また、容量Ｃａｐの他端は、トランジスタＰＢＳＴのゲートに接続されている。 Here, the drain of the transistor PBST controlled by the boost signal BST and one end of the capacitor Cap are connected to the common connection node of the drains of the transistors PK0 and PK1. Note that the source of the transistor PBST is connected to the high-potential power supply line VDD, and the other end of the capacitor Cap is connected to the gate of the transistor PBST.
すなわち、本実施例のＳＲＡＭは、データの読み出し／書き込み時にアクセスされるカラム(選択カラム)ｍのメモリセル用電源電圧ＭＶＤＤ<m>だけがＶＤＤ＋α(例えば、ＶＤＤの１０％程度)に昇圧される。 That is, in the SRAM of this embodiment, only the memory cell power supply voltage MVDD <m> of the column (selected column) m accessed when reading / writing data is boosted to VDD + α (for example, about 10% of VDD). .
これにより、動作速度(アクセス速度)の低下や消費電力(リーク電流)の増大を招くことなく、ＳＮＭ(スタティックノイズマージン)の低下を防止してメモリアクセスを安定化させることができ、さらに、書き込みマージンの劣化も回避することが可能になる。 As a result, it is possible to stabilize the memory access by preventing the decrease of the SNM (static noise margin) without lowering the operation speed (access speed) and increasing the power consumption (leakage current). Margin deterioration can also be avoided.
以下、本実施例のＳＲＡＭ(半導体記憶装置)を、データ読み出し動作およびデータ書き込み動作に分けて説明する。図６は、図５に示す半導体記憶装置のデータ読み出し動作を説明するためのタイミング図であり、図７は、図５に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。 Hereinafter, the SRAM (semiconductor memory device) of this embodiment will be described separately for the data read operation and the data write operation. FIG. 6 is a timing diagram for explaining a data read operation of the semiconductor memory device shown in FIG. 5, and FIG. 7 is a timing diagram for explaining a data write operation of the semiconductor memory device shown in FIG.
図６に示されるように、まず、データ読み出し時は、ワード線ＷＬの電位をＶＳＳからＶＤＤへ立ち上げる。このとき、ブースト信号ＢＳＴも、ワード線ＷＬと同時、或いは、少し前にＶＳＳからＶＤＤへ立ち上げる。 As shown in FIG. 6, first, when reading data, the potential of the word line WL is raised from VSS to VDD. At this time, the boost signal BST also rises from VSS to VDD at the same time as or a little before the word line WL.
これにより、トランジスタＰＢＳＴがオフし、トランジスタＰＢＳＴのゲートに接続された容量Ｃａｐの他端がＶＤＤのレベルになる。従って、容量Ｃａｐの一端の電位、すなわち、メモリセル用電源電圧ＭＶＤＤ<m>の電位がＶＤＤ＋α(第２電源電圧)に昇圧される。ここで、トランジスタＰＢＳＴおよび容量Ｃａｐは、昇圧回路に相当する。 As a result, the transistor PBST is turned off, and the other end of the capacitor Cap connected to the gate of the transistor PBST becomes the VDD level. Accordingly, the potential of one end of the capacitor Cap, that is, the potential of the memory cell power supply voltage MVDD <m> is boosted to VDD + α (second power supply voltage). Here, the transistor PBST and the capacitor Cap correspond to a booster circuit.
その結果、図３および図４を参照して説明したのと同様に、ドライブトランジスタとして機能するＮＤＶ0，ＮＤＶ1の駆動能力が上がり、ＳＮＭ(スタティックノイズマージン)と動作速度が向上する。そして、メモリセル用電源電圧ＭＶＤＤ<m>は、時間の経過に伴って、リーク電流により、その電位が緩やかに低下する。 As a result, as described with reference to FIGS. 3 and 4, the drive capability of NDV0 and NDV1 functioning as drive transistors is increased, and the SNM (static noise margin) and the operation speed are improved. The potential of the memory cell power supply voltage MVDD <m> gradually decreases with time due to leakage current.
このように、メモリセル用電源電圧ＭＶＤＤ<m>の電位が低下すると、メモリセルＭＣの内部データが破壊される虞があるため、ビット線ＢＬ<m>，ＢＬＸ<m>が一定量下がったところで、トランジスタＰＫ0，ＰＫ1によりＭＶＤＤ<m>の電位をＶＤＤに戻す。 As described above, when the potential of the memory cell power supply voltage MVDD <m> decreases, the internal data of the memory cell MC may be destroyed, so that the bit lines BL <m> and BLX <m> are lowered by a certain amount. By the way, the potential of MVDD <m> is returned to VDD by the transistors PK0 and PK1.
この動作は、選択カラムｍおよび非選択カラム０の全てのカラムで同様に行われる。ここで、トランジスタＰＫ0，ＰＫ1は、各カラム０〜ｍのメモリセル用電源電圧ＭＶＤＤ<0>〜ＭＶＤＤ<m>を制御するメモリセル用電源電圧制御回路に相当する。
This operation is performed in the same manner in all columns of the selected column m and the
次に、データ書き込み時の動作について説明するが、基本動作は、上述したデータ読み出し時時とほぼ同じである。しかしながら、データ書き込み時において、実際にデータを書き込む選択カラムｍのメモリセル用電源電圧ＭＶＤＤ<m>を昇圧してしまうと、書き込みマージンが劣化するため、それを回避するようになっている。 Next, the operation at the time of data writing will be described. The basic operation is almost the same as that at the time of data reading described above. However, when the data is written, if the memory cell power supply voltage MVDD <m> of the selected column m in which data is actually written is boosted, the write margin deteriorates, and this is avoided.
まず、選択カラムｍのビット線(ＢＬ<m>，ＢＬＸ<m>)のデータ(レベル)を確定させる(どちらか一方のビット線を低レベル『Ｌ』(ＶＳＳ)にする)。すなわち、図７に示されるように、例えば、一方のビット線ＢＬ<m>を『Ｌ』にすると、トランジスタ(キーパトランジスタ)ＰＫ0がオンするので、メモリセル用電源電圧ＭＶＤＤ<m>は、昇圧されずにＶＤＤの電位を維持する。 First, the data (level) of the bit line (BL <m>, BLX <m>) of the selected column m is determined (one of the bit lines is set to the low level “L” (VSS)). That is, as shown in FIG. 7, for example, when one bit line BL <m> is set to “L”, the transistor (keeper transistor) PK0 is turned on, so that the memory cell power supply voltage MVDD <m> is boosted. Without being maintained, the potential of VDD is maintained.
ここで、他方のビット線ＢＬＸ<m>を『Ｌ』にした場合、トランジスタ(キーパトランジスタ)ＰＫ1がオンするため、ＢＬ<m>を『Ｌ』にした場合と同様に、メモリセル用電源電圧ＭＶＤＤ<m>は、昇圧されずにＶＤＤの電位を維持することになる。 Here, when the other bit line BLX <m> is set to “L”, the transistor (keeper transistor) PK1 is turned on, so that the power supply voltage for the memory cell is the same as when BL <m> is set to “L”. MVDD <m> maintains the potential of VDD without being boosted.
このように、選択カラムｍにおいて、ワード線ＷＬの電位とブースト信号ＢＳＴをＶＳＳからＶＤＤの電位に立ち上げても、メモリセル用電源電圧ＭＶＤＤ<m>は、ＶＤＤの電位に維持されて昇圧されることはない。 As described above, in the selected column m, even if the potential of the word line WL and the boost signal BST are raised from VSS to VDD, the memory cell power supply voltage MVDD <m> is maintained at the VDD potential and boosted. Never happen.
一方、非選択カラム０において、この時点では、トランジスタＰＫ0，ＰＫ1がオフのままなので、非選択カラムのメモリセル電源ＭＶＤＤ<0>は、ＶＤＤ＋αに昇圧される。
On the other hand, in the
これにより、メモリセルＭＣに対してデータ書き込みを行う選択カラムｍでは、メモリセル用電源電圧ＭＶＤＤ<m>がＶＤＤの電位を維持されるため、書き込みマージンが劣化することはない。 Thus, in the selected column m in which data is written to the memory cell MC, the memory cell power supply voltage MVDD <m> is maintained at the VDD potential, so that the write margin does not deteriorate.
このように、本実施例の半導体記憶装置によれば、動作速度の低下や消費電力の増大を招くことなく、ＳＮＭ(スタティックノイズマージン)の低下を防止してメモリアクセスを安定化させ、さらに、書き込みマージンの劣化も回避することが可能になる。 As described above, according to the semiconductor memory device of the present embodiment, it is possible to stabilize the memory access by preventing the decrease of the SNM (Static Noise Margin) without lowering the operation speed and increasing the power consumption. Deterioration of the write margin can be avoided.
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。 Although the embodiment has been described above, all examples and conditions described herein are described for the purpose of helping understanding of the concept of the invention applied to the invention and the technology. It is not intended to limit the scope of the invention. Nor does such a description of the specification indicate an advantage or disadvantage of the invention. Although embodiments of the invention have been described in detail, it should be understood that various changes, substitutions and modifications can be made without departing from the spirit and scope of the invention.
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置であって、
第１電源電圧よりも高い第２電源電圧に昇圧する昇圧回路と、
データ書き込みかデータ読み出しかに応じて、前記第１電源電圧または前記第２電源電圧をメモリセル用電源電圧として印加するメモリセル用電源電圧制御回路と、
を有することを特徴とする半導体記憶装置。
Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
A semiconductor memory device having a plurality of columns each including a plurality of memory cells provided between a bit line and a word line,
A booster circuit that boosts the second power supply voltage higher than the first power supply voltage;
A memory cell power supply voltage control circuit that applies the first power supply voltage or the second power supply voltage as a memory cell power supply voltage according to whether data is written or read; and
A semiconductor memory device comprising:
（付記２）
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記データ書き込みを行うメモリセルを含む選択カラムに対して前記第１電源電圧を前記メモリセル用電源電圧として印加し、
前記選択カラム以外の非選択カラムに対しては、前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記１に記載の半導体記憶装置。
(Appendix 2)
When the memory cell power supply voltage control circuit performs data writing,
Applying the first power supply voltage as the memory cell power supply voltage to a selected column including a memory cell to which the data is written;
For the non-selected columns other than the selected column, the second power supply voltage is applied as the memory cell power supply voltage.
2. The semiconductor memory device according to
（付記３）
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムのビット線のレベルに従って、前記選択カラムのメモリセルに対して前記第１電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記２に記載の半導体記憶装置。
(Appendix 3)
When the memory cell power supply voltage control circuit performs data writing,
Applying the first power supply voltage as the power supply voltage for the memory cell to the memory cell of the selected column according to the level of the bit line of the selected column;
The semiconductor memory device as set forth in Appendix 2, wherein
（付記４）
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムにおいて、前記ワード線のレベルが変化する前に、前記ビット線のレベルを確定させて当該ビット線のレベルを保持する、
ことを特徴とする付記３に記載の半導体記憶装置。
(Appendix 4)
When the memory cell power supply voltage control circuit performs data writing,
In the selected column, before the level of the word line is changed, the level of the bit line is determined and the level of the bit line is held.
The semiconductor memory device according to
（付記５）
前記メモリセル用電源電圧制御回路は、データ読み出しを行う場合、
全てのカラムのメモリセルに対して前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の半導体記憶装置。
(Appendix 5)
When the memory cell power supply voltage control circuit reads data,
Applying the second power supply voltage as the memory cell power supply voltage to the memory cells of all columns;
The semiconductor memory device according to any one of
（付記６）
前記半導体記憶装置は、スタティックランダムアクセスメモリである、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の半導体記憶装置。
(Appendix 6)
The semiconductor memory device is a static random access memory.
6. The semiconductor memory device according to any one of
（付記７）
前記各カラムは、
相補のビット線対を有する、
ことを特徴とする付記６に記載の半導体記憶装置。
(Appendix 7)
Each column is
Having complementary bit line pairs;
The semiconductor memory device according to appendix 6, wherein:
（付記８）
前記メモリセルは、
前記相補のビット線対と前記ワード線の間に接続され、トランスファゲートとして機能する第１および第２トランジスタと、負荷として機能する第３および第４トランジスタと、ドライブトランジスタとして機能する第５および第６トランジスタの６つのトランジスタを有する、
ことを特徴とする付記７に記載の半導体記憶装置。
(Appendix 8)
The memory cell is
First and second transistors functioning as transfer gates, third and fourth transistors functioning as loads, and fifth and fifth functions functioning as drive transistors, connected between the complementary bit line pair and the word line. Having 6 transistors of 6 transistors,
The semiconductor memory device according to appendix 7, wherein
（付記９）
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置の制御方法であって、
データ読み出し時には、全てのカラムにおけるメモリセルに対して、第１電源電圧を昇圧した第２電源電圧をメモリセル用電源電圧として印加し、
データ書き込み時には、書き込みを行う選択カラムに対して、前記第１電源電圧をメモリセル用電源電圧として印加し、且つ、前記選択カラム以外の非選択カラムに対して、前記第２電源電圧をメモリセル用電源電圧として印加する、
ことを特徴とする半導体記憶装置の制御方法。
(Appendix 9)
A method for controlling a semiconductor memory device having a plurality of columns, each including a plurality of memory cells provided between a bit line and a word line,
At the time of data reading, a second power supply voltage obtained by boosting the first power supply voltage is applied as a memory cell power supply voltage to the memory cells in all columns.
At the time of data writing, the first power supply voltage is applied as a memory cell power supply voltage to a selected column to be written, and the second power supply voltage is applied to a non-selected column other than the selected column. Apply as power supply voltage for
A method for controlling a semiconductor memory device.
ＢＬ，ＢＬＸ ビット線
ＢＳＴ ブースト信号
ＭＣ メモリセル
ＭＶＤＤ<0>〜ＭＶＤＤ<m> メモリセル用電源電圧
ＮＤＲ，ＮＴＲ0，ＮＴＲ1，ＮＤＶ0，ＮＤＶ1 ｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタ
ＰＤＲ，ＰＢＳＴ，ＰＬＯ0，ＰＬＯ1，ＰＫ0，ＰＫ1 ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタ
ＰＲＥ プリチャージ信号
ＶＤＤ 高電位電源線(高電位電源レベル)
ＶＤＤＷ ワードドライバ用の高電位電源電圧
ＶＤＤＷ’ メモリセルの電源電圧
ＶＳＳ 低電位電源線(低電位電源レベル)
ＷＤＲ ワードドライバ
ＷＬ ワード線
BL, BLX Bit line BST Boost signal MC Memory cell MVDD <0> to MVDD <m> Memory cell power supply voltage NDR, NTR0, NTR1, NDV0, NDV1 n-channel MOS (nMOS) transistors PDR, PBST, PLO0, PLO1, PK0, PK1 p-channel MOS (pMOS) transistor PRE precharge signal VDD high potential power line (high potential power level)
VDDW High potential power supply voltage for word driver VDDW 'Memory cell power supply voltage VSS Low potential power supply line (low potential power supply level)
WDR Word driver WL Word line
Claims (5)
第１電源電圧よりも高い第２電源電圧に昇圧する昇圧回路と、
データ書き込みかデータ読み出しかに応じて、前記第１電源電圧または前記第２電源電圧をメモリセル用電源電圧として印加するメモリセル用電源電圧制御回路と、を有し、
前記メモリセル用電源電圧制御回路は、
前記ビット線に対応して設けられ、ソースまたはドレインの一方に前記第１電源電圧が印加され、前記ソースまたはドレインの他方に前記メモリセルが接続され、前記ビット線がゲートに接続され、当該ビット線の電位が第１のレベルである場合はオフし、当該ビット線の電位が前記第１のレベルより低い第２のレベルである場合はオンし前記第１の電源電圧を前記メモリセル用電源電圧として前記メモリセルに印加する、複数のＰチャネル型トランジスタを有する、
ことを特徴とする半導体記憶装置。 A semiconductor memory device having a plurality of columns each including a plurality of memory cells provided between a bit line and a word line,
A booster circuit that boosts the second power supply voltage higher than the first power supply voltage;
Depending on whether data writing or data reading, have a, a power supply voltage control circuit for a memory cell for applying the first power supply voltage or said second power supply voltage as the supply voltage for the memory cell,
The memory cell power supply voltage control circuit comprises:
Provided corresponding to the bit line, the first power supply voltage is applied to one of a source and a drain, the memory cell is connected to the other of the source and the drain, the bit line is connected to a gate, and the bit When the potential of the line is at the first level, it is turned off, and when the potential of the bit line is at the second level lower than the first level, it is turned on and the first power supply voltage is supplied to the memory cell power supply. Having a plurality of P-channel transistors applied to the memory cells as voltages;
A semiconductor memory device.
前記データ書き込みを行うメモリセルを含む選択カラムに対して前記第１電源電圧を前記メモリセル用電源電圧として印加し、
前記選択カラム以外の非選択カラムに対しては、前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項１に記載の半導体記憶装置。 When the memory cell power supply voltage control circuit performs data writing,
Applying the first power supply voltage as the memory cell power supply voltage to a selected column including a memory cell to which the data is written;
For the non-selected columns other than the selected column, the second power supply voltage is applied as the memory cell power supply voltage.
The semiconductor memory device according to claim 1.
前記選択カラムのビット線のレベルに従って、前記選択カラムのメモリセルに対して前記第１電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項２に記載の半導体記憶装置。 When the memory cell power supply voltage control circuit performs data writing,
Applying the first power supply voltage as the power supply voltage for the memory cell to the memory cell of the selected column according to the level of the bit line of the selected column;
The semiconductor memory device according to claim 2.
全てのカラムのメモリセルに対して前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。 When the memory cell power supply voltage control circuit reads data,
Applying the second power supply voltage as the memory cell power supply voltage to the memory cells of all columns;
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a semiconductor memory device.
データ読み出し時には、全てのカラムにおけるメモリセルに対して、第１電源電圧を昇圧した第２電源電圧をメモリセル用電源電圧として印加し、
データ書き込み時には、前記ビット線に対応して設けられ、ソースまたはドレインの一方に前記第１電源電圧が印加され、前記ソースまたはドレインの他方に前記メモリセルが接続され、前記ビット線がゲートに接続され、当該ビット線の電位が第１のレベルである場合はオフし、当該ビット線の電位が前記第１のレベルより低い第２のレベルである場合はオンし前記第１の電源電圧を前記メモリセル用電源電圧として前記メモリセルに印加する、Ｐチャネル型トランジスタにより、書き込みを行う選択カラムに対して、前記第１電源電圧をメモリセル用電源電圧として印加し、且つ、前記選択カラム以外の非選択カラムに対して、前記第２電源電圧をメモリセル用電源電圧として印加する、
ことを特徴とする半導体記憶装置の制御方法。 A method for controlling a semiconductor memory device having a plurality of columns, each including a plurality of memory cells provided between a bit line and a word line,
At the time of data reading, a second power supply voltage obtained by boosting the first power supply voltage is applied as a memory cell power supply voltage to the memory cells in all columns.
At the time of data writing, provided corresponding to the bit line, the first power supply voltage is applied to one of the source and the drain, the memory cell is connected to the other of the source and the drain, and the bit line is connected to the gate The bit line is turned off when the potential of the bit line is at the first level, and turned on when the potential of the bit line is at the second level lower than the first level. Applying the first power supply voltage as a memory cell power supply voltage to a selected column to which writing is performed by a P-channel transistor applied to the memory cell as a memory cell power supply voltage, and other than the selected column Applying the second power supply voltage as a memory cell power supply voltage to a non-selected column;
A method for controlling a semiconductor memory device.
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