JP5550843B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
半導体装置に使われる導電材料の一つにタングステン（Ｗ）がある。タングステン（Ｗ）は、微細配線におけるＶｉａホール/コンタクトホールと呼ばれるホール（貫通口）内部に形成され、上下の配線層を電気的に接続する役割を担っている。
タングステン（Ｗ）の成膜は、化学気相成長法（ＣＶＤ法）、スパッタリング法、ＡＬＥ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：原子層成長）法が知られているが、一般に化学気相成長法（ＣＶＤ法）によりタングステン（Ｗ）は成膜されることが多く、現在も広く利用されている（例えば、特許文献１）。
タングステン（Ｗ）の成膜方法としては、一般に下記のＷＦ６ガスとＨ２ガスを用いた化学反応（下記反応式参照）を利用することが知られている。
反応式：ＷＦ６＋３Ｈ２→Ｗ＋６ＨＦ
上記化学反応を利用してホールにタングステン（Ｗ）を埋め込む場合、成膜速度が供給律速（領域Ａ）となる条件では、ホールが形成された絶縁膜表面にＷＦ６ガスとＨ２ガスが供給された時点で化学反応が発生しタングステン（Ｗ）が成膜されてしまうため、ホールの内部にガスが到達する確率が減少する。その結果、図５ (Ａ)のようにホール上部にタングステン（Ｗ）が先に成膜されてしまい、ホール内部にタングステン（Ｗ）が十分に成膜されず、ボイド（Ｖｏｉｄ）が生じてしまう。なお、図５中、１４が絶縁膜、１６が密着層、１８がホール、２０がボイドを示す。
これに対し、成膜速度が反応律速（領域Ｂ）となる条件では、十分なＷＦ６ガスが供給されるため、ホールが形成された絶縁膜表面及びホール内部で均等な成膜速度（成膜レート）でタングステン（Ｗ）が形成される。したがって、図５(Ｂ)のように、ホール内部にボイド（Ｖｏｉｄ）が発生されることなるタングステン（Ｗ）を埋め込める。
以上より、通常、ＣＶＤ法を利用した成膜プロセスにおいては、領域Ｂを使用することが多い。但し、ＷＦ６ガスには、タングステン（Ｗ）や、ホールが形成された絶縁膜やその下地膜をエッチングしてしまう効果もある。ＷＦ６ガスの供給量が必要以上に多いと、ＷＦ６ガスが、成膜したタングステン（Ｗ）やその下地膜となる密着層（ＴｉＮ膜）をエッチングしてしまい、膜剥がれが発生してしまうことがある。また、ＷＦ６ガスは、成膜したタングステン（Ｗ）やその下地膜となる密着層（ＴｉＮ膜）自体をエッチングするだけでなく、当該膜中を拡散してさらにその下の膜（ホールが形成された絶縁膜やその下地膜）をエッチングしてしまい、空隙箇所を形成してしまう場合もある。そのためＷＦ６ガスは適切な流量を設定する必要がある。
特開平１０−２０９２８０号公報
ところで、近年の配線/ホールの微細化に伴い、ＣＶＤ法によるタングステン（Ｗ）の成膜において、問題点が生じてきている。
上記領域Ｂにおける理想的な場合は、図５（Ｂ）に示すように、タングステン（Ｗ）がホール内部に均一に成膜され、ホール内部にボイド（Ｖｏｉｄ）が発生されることなるタングステン（Ｗ）を埋め込める。しかし、ホール径が小さくなる、又はホール深さが深くなってくると、図５(Ａ)に示すように、ホール内部にボイド（Ｖｏｉｄ）が形成されてしまう。これは、ホールが微細化したことにより、ホール内部（特に底部）へＷＦ６ガスが供給される確率が減少し、ホール内部（特に底部）において領域Ａのような状態が形成され、ホールの上部及び底部で成膜速度（成膜レート）が異なるため、と考えられる。
一方、ホールの上部から底部にかけて領域Ｂのような状態にするには、十分なＷＦ６ガスを供給する必要がある。しかし、ＷＦ６ガスを多く流すと、ＷＦ６ガスによるエッチング作用が発生し、上述した不良を発生させてしまう原因となる。
また、これらの不具合を回避する為の方法として、カバレージに優れたALE（Atomic Layer Deposition：原子層成長）法が提案されているが、成膜速度が非常に遅いため、量産プロセスとしての使用には不適切である。
そこで、本発明の課題は、簡易且つ低コストで、量産性に優れ、絶縁膜に形成された貫通口内部にボイドを発生させることなくタングステン（Ｗ）を埋め込める半導体装置の製造方法を提供することである。
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置の製造方法は、
絶縁膜に設けられた貫通口に、タングステン（Ｗ）を埋め込む工程を有する半導体装置の製造方法であって、
前記タングステン（Ｗ）を埋め込む工程が、
反応ガスを供給する化学気相成長法により、前記貫通口にタングステン（Ｗ）を成膜する第１成膜工程と、
エッチングガスにより、前記貫通口上部に成膜された前記タングステン（Ｗ）の一部をエッチングするエッチング工程と、
反応ガスを供給する化学気相成長法により、前記タングステンが成膜された貫通口に、タングステン（Ｗ）を成膜する第２成膜工程と、
を有し、
前記反応ガス及び前記エッチングガスの双方として機能するガスを利用して、前記第１成膜工程、前記エッチング工程、及び前記第２成膜工程を行う半導体装置の製造方法である。
他の本発明の半導体装置の製造方法は、
絶縁膜に設けられた貫通口に、タングステン（Ｗ）を埋め込む工程を有する半導体装置の製造方法であって、
前記タングステン（Ｗ）を埋め込む工程が、
成膜速度が反応律速となる条件で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により、前記貫通口にタングステン（Ｗ）膜を成膜する第１成膜工程と、
前記水素ガスの供給を停止させた状態で、六フッ化タングステン（ＷＦ６）ガスを供給して、当該六フッ化タングステン（ＷＦ６）ガスにより前記貫通口上部に成膜された前記タングステン（Ｗ）の一部をエッチングするエッチング工程と、
再び、成膜速度が反応律速となる条件で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により、前記タングステンが成膜された貫通口にタングステン（Ｗ）を成膜する第２成膜工程と、
を有する半導体装置の製造方法である。
本発明によれば、簡易且つ低コストで、量産性に優れ、絶縁膜に形成された貫通口内部にボイドを発生させることなくタングステン（Ｗ）を埋め込める半導体装置の製造方法を提供することができる。
第１実施形態に係る半導体装置の製造方法を示す工程図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 第２実施形態に係る半導体装置の製造方法を示す工程図である。 ＷＦ６ガスの流量と成膜速度との関係を示す図である。 成膜条件により、ホールにタングステン（Ｗ）を埋め込む際、ボイドが発生することを説明するための模式図である。
以下、本発明の一例である実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
（第１実施形態）
図１及び図２は、第１実施形態に係る半導体装置の製造方法を示す工程図である。
第１実施形態に係る半導体装置の製造方法では、まず、図１（Ａ）に示すように、例えば、半導体基板１０を準備し、半導体基板１０に半導体素子（不図示）とこれに電気的に接続された配線層１２を形成する。その後、配線層１２を覆うように、絶縁膜１４（例えばシリコン酸化膜、ＢＰＳＧ膜等）を形成し、ホトリソ及び反応性イオンエッチングを利用して、配線層１２と接続を図るためのホール１８（貫通口）を絶縁膜１４に形成する。そして、絶縁膜１４表面、及びホール１８内壁（側壁及び底壁）に、密着層１６（例えばＴｉＮ膜等）を形成する。
ここで、本実施形態では、配線層１２と接続を図るホール１８を形成した形態を説明するが、これに限られず、例えば、半導体基板１０に形成された半導体素子のゲート、ソース、又はドレーンと接続を図るホール１８を形成する形態であってもよい。
次に、図１（Ｂ）に示すように、ホール１８が設けられた絶縁膜１４を有する半導体基板１０を成膜装置に配置し、絶縁膜１４に形成されたホール１８にタングステン（Ｗ）を成膜する第１成膜を行う。
この第１成膜は、成膜速度が反応律速となる条件（領域Ｂ）で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により行う。具体的には、例えば、成膜温度４６０℃、チャンバ圧力１００００Ｐａ、成膜速度が反応律速となる条件として、ＷＦ６ガス／Ｈ２ガス／Ｎ２ガス／Ａｒガス（ガス流量：１２０ｓｃｃｍ／７５０ｓｃｃｍ／１００ｓｃｃｍ／１９００ｓｃｃｍ）で原料ガスを供給して、化学気相成長法を行う。
この第１成膜を行うと、ホール１８径が小さい又はホール１８深さが深い場合、上述のようにホール１８内部（特に底部）へＷＦ６ガスが供給される確率が減少し、ホール１８の上部及び底部で成膜速度（成膜レート）が異なるようになると考えられ、即ちホール１８上部の方が底部よりも成膜速度が速くなる。
すると、図１（Ｃ）に示すように、ホール１８内部（特に底部）が、タングステン（Ｗ）で完全に埋め込まれる前に、ホール１８上部内壁でのタングステン（Ｗ）の成膜が進み、当該ホール１８上部が成膜されたタングステン（Ｗ）で塞がれてしまう。つまり、ボイド２０が生じた状態で、ホール１８内部にタングステン（Ｗ）が埋め込まれる。
また、この第１成膜により、絶縁膜１４表面にもタングステン（Ｗ）が成膜される。
ここで、化学気相成長法によるタングステン（Ｗ）の成膜において、原料ガスとなるＷＦ６ガスの流量を変化させると、図４のように成膜速度は変化することが知られている。この図４の中で、ＷＦ６ガスの流量を増加させるにつれ成膜速度（成膜レート）が上昇する領域Ａが、成膜速度が供給律速となる条件である。一方、ＷＦ６ガスの流量を増加させても成膜速度がほぼ一定となるような領域Ｂが、成膜速度が反応律速となる条件である。
つまり、成膜速度が供給律速となる条件とは、原料ガス（ＷＦ６ガス及びＨ２ガス）の供給量に比例して、成膜速度が上昇する条件である。一方、成膜速度が反応律速（領域Ｂ）となる条件とは、原料ガス（ＷＦ６ガス及びＨ２ガス）の供給量に依存せず、成膜速度が被成膜面での反応速度で決まる条件である。この
具体的には、例えば、ＷＦ６ガスの流量（供給量）が１００ｓｃｃｍ未満の条件を「成膜速度が供給律速となる条件」とし、ＷＦ６ガスの流量（供給量）が１００ｓｃｃｍ以上の条件を「成膜速度が反応律速となる条件」とする。
次に、図２（Ｄ）に示すように、ホール１８上部に成膜されたタングステン（Ｗ）の一部をエッチングする。
このエッチングは、第１成膜を行った成膜装置内で半導体基板１０を出し入れすることなく、その場（Ｉｎ−Ｓｉｔｕ）で、第１成膜で供給した水素ガスの供給を停止し、成膜速度が供給律速となる条件（領域Ａ）となるようにＷＦ６ガスの供給量を低減して、当該ＷＦ６ガスをエッチングガスとして利用して行う。具体的には、例えば、温度４６０℃、チャンバ圧力１００００Ｐａ、ＷＦ６ガス／Ｎ２ガス／Ａｒガス（ガス流量：４０ｓｃｃｍ／１００ｓｃｃｍ／１９００ｓｃｃｍ）でエッチングガスを供給して、エッチングを行う。
ここで、ＷＦ６ガスがエッチング作用を及ぼすのは、ＷＦ６ガスの供給量を成膜速度が供給律速となる条件（領域Ａ）となるような程度の少量のガス流量とすると、ＷＦ６ガスがホール１８内部へ入り込む確率は低く、絶縁膜１４表面やホール１８上部に成膜されたタングステン（Ｗ）に対するエッチング作用が主となるためである。
また、ＷＦ６ガスによりエッチングをする際、成膜されたタングステン（Ｗ）により塞がれたホール１８上部が開口し始めるまでの段階では、成膜速度が反応律速（領域Ｂ）となる条件でＷＦ６ガスを供給し、その後、当該ホール１８上部が開口し始めた段階で、成膜速度が供給律速（領域Ａ）となる条件でＷＦ６ガスを供給して、エッチングを行ってもよい。このようにすることで、ＷＦ６ガスによるエッチング量がＷＦ６ガスの供給量に比例することから、成膜速度が反応律速（領域Ｂ）となる条件でＷＦ６ガスを供給してエッチングを実施すると、成膜速度が供給律速（領域Ａ）となる条件でＷＦ６ガスを供給してエッチングを実施した場合よりも、成膜されたタングステン（Ｗ）のエッチングレートが早くなる。その結果、エッチングの全てを成膜速度が供給律速（領域Ａ）となる条件でＷＦ６ガスを供給してエッチングする場合よりも、ホール１８上部を塞いでいたタングステン（Ｗ）の除去スピードが速くなり、エッチング処理能力が向上できる。
このエッチングを行うと、ホール１８上部を塞いるタングステン（Ｗ）がエッチングされていき、ホール１８外部とホール１８内部に存在するボイド２０とが連通される。つまり、ホール１８上部に成膜されたタングステン（Ｗ）で塞がれたボイド２０が、当該成膜されたタングステン（Ｗ）のエッチングにより開口される。
また、このエッチングにより、絶縁膜１４表面に成膜されたタングステン（Ｗ）もエッチングされる。
次に、図２（Ｅ）に示すように、再び、タングステン（Ｗ）が成膜されたホール１８に成膜する第２成膜を行う。
この第２成膜は、第１成膜及びエッチングを行った成膜装置内で半導体基板１０を出し入れすることなく、その場（Ｉｎ−Ｓｉｔｕ）で、エッチングで供給を停止した水素ガスの供給を開始し、成膜速度が反応律速となる条件（領域Ｂ）となるようにＷＦ６ガスの供給量を増加して行う。つまり、この第２成膜も、第１成膜と同様に、成膜速度が反応律速となる条件（領域Ｂ）で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により行う。具体的には、例えば、成膜温度４６０℃、チャンバ圧力１００００Ｐａ、成膜速度が反応律速となる条件として、ＷＦ６ガス／Ｈ２ガス／Ｎ２ガス／Ａｒガス（ガス流量：１２０ｓｃｃｍ／７５０ｓｃｃｍ／１００ｓｃｃｍ／１９００ｓｃｃｍ）で原料ガスを供給して、化学気相成長法を行う。
この第２成膜を行うと、上記エッチングによりホール１８外部と連通されたホール１８内部のボイド２０内部へ、反応ガス（ＷＦ６ガス／Ｈ２ガス）が成膜されたタングステン（Ｗ）における上記エッチングによって開けられた開口から入り込み、タングステン（Ｗ）の成膜がなされる。これにより、ホール１８内部のボイド２０にもタングステン（Ｗ）が埋め込まれる。結果、ホール１８内部にボイド２０が発生することなくタングステン（Ｗ）が埋め込まれる。
また、この第２成膜により、絶縁膜１４表面にもタングステン（Ｗ）が成膜される。そして、絶縁膜１４表面に成膜されたタングステン（Ｗ）を、例えば、ホトリソ及び反応性イオンエッチング等によりエッチングを施し、パターニングすることで、当該成膜されたタングステン（Ｗ）を配線層２２として利用する。これにより、工程数が低減される。
以上説明した本実施形態に係る半導体装置の製造方法では、絶縁膜１４に設けられたホール１８（貫通口）にタングステン（Ｗ）を成膜する第１成膜を行った後、ホール１８上部に成膜されたタングステン（Ｗ）の一部をエッチングし、再び、タングステン（Ｗ）が成膜されたホール１８に、タングステン（Ｗ）を成膜する第２成膜を行っている。これにより、第１成膜によりホール１８上部の成膜速度が速く、ボイド２０が発生しつつホール１８にタングステンが成膜されても、ホール１８上部に成膜されたタングステン（Ｗ）の一部をエッチングすることで、ホール１８外部とボイド２０を連通させ、第２成膜する際、反応ガス（ＷＦ６ガス／Ｈ２ガス）をボイド２０内へ供給されるようにしてタングステン（Ｗ）の成膜がなされるようにしている。
したがって、本実施形態に係る半導体装置の製造方法では、簡易且つ低コストで、量産性に優れ、絶縁膜１４に形成されたホール１８内部にボイドを発生させることなくタングステン（Ｗ）を埋め込める。
（第２実施形態）
図３は、第２実施形態に係る半導体装置の製造方法を示す工程図である。
第２実施形態に係る半導体装置の製造方法では、まず、第１実施形態（図１（Ａ）〜（Ｃ）及び図２（Ｄ）〜（Ｅ）参照）と同様にして、絶縁膜１４に形成されたホール１８内部にタングステン（Ｗ）を埋め込むと共に、絶縁膜１４表面にタングステン（Ｗ）膜を形成する。
次に、図３（Ｆ）に示すように、絶縁膜１４表面に成膜されたタングステン（Ｗ）をエッチングする。そして、このエッチングにより、絶縁膜１４表面に成膜されたタングステン（Ｗ）を除去する。
このエッチングは、第１成膜を行った成膜装置内で半導体基板１０を出し入れすることなく、その場（Ｉｎ−Ｓｉｔｕ）で、第２成膜で供給した水素ガスの供給を停止し、成膜速度が供給律速となる条件（領域Ａ）となるようにＷＦ６ガスの供給量を低減して、当該ＷＦ６ガスをエッチングガスとして利用して行う。具体的には、例えば、温度４６０℃、チャンバ圧力１００００Ｐａ、ＷＦ６ガス／Ｎ２ガス／Ａｒガス（ガス流量：４０ｓｃｃｍ／１００ｓｃｃｍ／１９００ｓｃｃｍ）でエッチングガスを供給して、エッチングを行う。
次に、図３（Ｇ）に示すように、再び、絶縁膜１４表面にタングステン（Ｗ）を成膜する第３成膜を行う。
この第３成膜は、第１成膜、エッチング及び第２成膜を行った成膜装置内で半導体基板１０を出し入れすることなく、その場（Ｉｎ−Ｓｉｔｕ）で、エッチングで供給を停止した水素ガスの供給を開始し、成膜速度が供給律速となる条件（領域Ａ）となるようにＷＦ６ガスの供給量を調整して行う。つまり、この第３成膜は、第１成膜や第２成膜とは異なり、成膜速度が供給律速となる条件（領域Ａ）で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により行う。具体的には、例えば、成膜温度４６０℃、チャンバ圧力１００００Ｐａ、成膜速度が供給律速となる条件として、ＷＦ６ガス／Ｈ２ガス／Ｎ２ガス／Ａｒガス（ガス流量：４０ｓｃｃｍ／７５０ｓｃｃｍ／１００ｓｃｃｍ／１９００ｓｃｃｍ）で原料ガスを供給して、化学気相成長法を行う。
そして、この第３成膜により絶縁膜１４表面に成膜されたタングステン（Ｗ）を、例えば、ホトリソ及び反応性イオンエッチング等によりエッチングを施し、パターニングすることで、当該成膜されたタングステン（Ｗ）を配線層２２として利用する。
以上説明した第２実施形態に係る半導体装置の製造方法では、成膜速度が供給律速となる条件の化学気相成長法で成膜を行う第３成膜により、絶縁膜１４表面に配線層２２２となるタングステン（Ｗ）を成膜することから、ホール１８内部はタングステン（Ｗ）を埋め込んだ状態を維持しつつ、且つ、絶縁膜１４表面に成膜された配線層２２となるタングステン（Ｗ）の表面反射率を大きくすることができる。
ここで、一般に、成膜速度が供給律速となる条件（領域Ａ）で行う化学気相成長法によって成膜されたタングステン（Ｗ）は、成膜速度が反応律速となる条件（領域Ｂ）で成膜されたタングステン（Ｗ）よりも、グレインサイズが小さいことが知られている。グレインサイズが小さいと膜表面の凹凸が小さくなり、反射率の高い膜となる。成膜速度が供給律速となる条件（領域Ａ）で行う化学気相成長法によって成膜されたタングステン（Ｗ）を配線層２２として利用する場合、膜の表面荒れが小さくなるため、ホトリソでの配線寸法ばらつきが低減させる。また、パターニング時のエッチングにおいても、側壁形状荒れを抑制させる効果がある。このため、絶縁膜１４表面に成膜された配線層２２となるタングステン（Ｗ）の表面反射率を大きくすることができる。
なお、上記いずれの実施形態では、成膜法として化学気相成長法を利用することで、通常の成膜と同等の成膜速度が得られることから、量産性が低下することもない。
また、上記いずれの本実施形態では、第１成膜法及び第２成膜に化学気相成長法を利用した形態を説明したが、これに限られず、第１成膜法及び第２成膜にスパッタリング法を利用する形態でもあってもよい。第１成膜法及び第２成膜にスパッタリング法を利用する形態であっても、１回の成膜によって、ホール１８内部にボイド２０を発生させつつタングステンが埋め込まれてしまう場合、上記如く、第１成膜、エッチング、第２成膜を実施することで、簡易且つ低コストで、量産性に優れ、絶縁膜１４に形成されたホール１８内部にボイドを発生させることなくタングステン（Ｗ）を埋め込める。
また、上記いずれの実施形態では、化学気相成長法を成膜速度が反応律速となる条件で行っていることから、第１成膜及び第２成膜においても、成膜速度が供給律速となる条件で行う場合に比べ、ホール１８内部（特に底部）又はホール１８に形成されたボイド２０内へ、反応ガス（ＷＦ６ガス／Ｈ２ガス）が供給され易く、少ない成膜回数で絶縁膜１４に形成されたホール１８内部にボイドを発生させることなくタングステン（Ｗ）を埋め込める。
加えて、ＷＦ６ガスの供給量を過剰に増加させる必要がないことから、ＷＦ６ガスにより、成膜したタングステン（Ｗ）やその下地膜（例えば絶縁膜１４や密着層１６）のエッチングを防止し、膜剥がれの発生や空隙発生が防止できる。
また、上記いずれの実施形態では、六フッ化タングステン（ＷＦ６）ガスにより、成膜されたタングステン（Ｗ）をエッチングしている。これにより、第１成膜後又は第２成膜後に、水素ガスの供給を停止することで、六フッ化タングステン（ＷＦ６）ガスによるエッチングが実現され、簡易且つ低コストで、量産性に優れたものとなる。
また、上記いずれの実施形態では、エッチングガスとして六フッ化タングステン（ＷＦ６）ガスを適用した形態を説明したが、これに限られず、例えば、タングステン（Ｗ）をエッチングできるエッチングガスであれば、いずれを適用した形態であってもよい。本形態であっても、成膜装置（そのチャンバー内）に、成膜のための反応ガスに代えてエッチングガスを供給するといった操作でエッチングが実現されることから、簡易且つ低コストで、量産性に優れたものとなる。
また、上記いずれの実施形態では、エッチングガスにより、成膜されたタングステン（Ｗ）をエッチングした形態を説明したが、これに限られず、例えば、他のエッチング手法（反応性イオンエッチング等）を採用してもよい。
また、上記いずれの実施形態では、各成膜、及び各エッチングを、同一の成膜装置（そのチャンバ内）で行う、所謂、（Ｉｎ−Ｓｉｔｕ）で実施している。このため、簡易且つ低コストで、量産性に優れたものとなる。
また、本いずれの実施形態では、第１成膜後、一回のエッチング及び第２成膜により、絶縁膜１４に設けられたホール１８（貫通口）にタングステン（Ｗ）を埋め込む形態を説明したが、これに限られず、第１成膜後、複数回のエッチング及び第２成膜により、絶縁膜１４に設けられたホール１８（貫通口）にタングステン（Ｗ）を埋め込む形態であってもよい。本形態は、例えば、一回の第２成膜によっても、ホール１８上部が成膜されたタングステン（Ｗ）により塞がれてボイド２０が生じた状態で、ホール１８内部にタングステン（Ｗ）が埋め込まれた場合でもあっても、複数回のエッチング及び第２成膜を行うことで、最終的にホール１８内部にボイドを発生させることなくタングステン（Ｗ）を埋め込める。
上記いずれの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である
１０ 半導体基板
１２ 配線層
１４ 絶縁膜
１６ 密着層
１８ ホール
２０ ボイド
２２ 配線層

Claims (9)

  1. 絶縁膜に設けられた貫通口に、タングステン（Ｗ）を埋め込む工程を有する半導体装置の製造方法であって、
    前記タングステン（Ｗ）を埋め込む工程が、
    反応ガスを供給する化学気相成長法により、前記貫通口にタングステン（Ｗ）を成膜する第１成膜工程と、
    エッチングガスにより、前記貫通口上部に成膜された前記タングステン（Ｗ）の一部をエッチングするエッチング工程と、
    反応ガスを供給する化学気相成長法により、前記タングステンが成膜された貫通口に、タングステン（Ｗ）を成膜する第２成膜工程と、
    を有し、
    前記反応ガス及び前記エッチングガスの双方として機能するガスを利用して、前記第１成膜工程、前記エッチング工程、及び前記第２成膜工程を行う半導体装置の製造方法。
  2. 前記化学気相成長法が、成膜速度が反応律速となる条件で行われる請求項１に記載の半導体装置の製造方法。
  3. 前記ガスが、六フッ化タングステン（ＷＦ６）ガスである請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２成膜工程が、前記貫通口にタングステン（Ｗ）を成膜すると共に、前記絶縁膜表面に配線層となるタングステン（Ｗ）を成膜する工程である請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１成膜工程、前記エッチング工程、及び前記第２成膜工程が、同一の成膜装置内で行われる請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記タングステン（Ｗ）を埋め込む工程が、第１成膜工程を行った後、前記エッチング工程及び前記第２成膜工程を複数回繰り返し行う工程である請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記タングステン（Ｗ）を埋め込む工程を経た後、成膜速度が供給律速となる条件で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により、前記絶縁膜表面に配線層となるタングステン（Ｗ）を成膜する第３成膜工程をさらに有する請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
  8. 絶縁膜に設けられた貫通口に、タングステン（Ｗ）を埋め込む工程を有する半導体装置の製造方法であって、
    前記タングステン（Ｗ）を埋め込む工程が、
    成膜速度が反応律速となる条件で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により、前記貫通口にタングステン（Ｗ）膜を成膜する第１成膜工程と、
    前記水素ガスの供給を停止させた状態で、六フッ化タングステン（ＷＦ６）ガスを供給して、当該六フッ化タングステン（ＷＦ６）ガスにより前記貫通口上部に成膜された前記タングステン（Ｗ）の一部をエッチングするエッチング工程と、
    再び、成膜速度が反応律速となる条件で六フッ化タングステン（ＷＦ６）ガスと共に水素ガスを供給する化学気相成長法により、前記タングステンが成膜された貫通口にタングステン（Ｗ）を成膜する第２成膜工程と、
    を有する半導体装置の製造方法。
  9. 絶縁膜に設けられた貫通口に、タングステン（Ｗ）を埋め込む工程を有する半導体装置の製造方法であって、
    前記タングステン（Ｗ）を埋め込む工程が、
    前記貫通口にタングステン（Ｗ）を成膜する第１成膜工程と、
    エッチンガスとしての六フッ化タングステン（ＷＦ ６ ）ガスにより、前記貫通口上部に成膜された前記タングステン（Ｗ）の一部をエッチングするエッチング工程と、
    前記タングステンが成膜された貫通口に、タングステン（Ｗ）を成膜する第２成膜工程と、
    を有する半導体装置の製造方法。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129270B1 (en) 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8119527B1 (en) * 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
EP2652791B1 (en) 2010-12-17 2017-03-01 Everspin Technologies, Inc. Magnetic random access memory integration having improved scaling
JP5829926B2 (ja) * 2011-07-06 2015-12-09 東京エレクトロン株式会社 タングステン膜の成膜方法
US10043598B2 (en) 2011-08-01 2018-08-07 National Institute For Materials Science Process for precipitation of conducting polymer/metal composites, and conducting polymer/metal composites
US20130224948A1 (en) * 2012-02-28 2013-08-29 Globalfoundries Inc. Methods for deposition of tungsten in the fabrication of an integrated circuit
KR102131581B1 (ko) 2012-03-27 2020-07-08 노벨러스 시스템즈, 인코포레이티드 텅스텐 피처 충진
US9041210B2 (en) * 2012-06-19 2015-05-26 International Business Machines Corporation Through silicon via wafer and methods of manufacturing
US9622346B2 (en) 2012-10-24 2017-04-11 National Institute For Materials Science Adhesive body comprising conductive polymer-metal complex and substrate and method for forming the same, conductive polymer-metal complex dispersion liquid, method for manufacturing the same and method for applying the same, and method for filling hole using conductive material
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
JP6494940B2 (ja) * 2013-07-25 2019-04-03 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 異なるサイズのフィーチャへのボイドフリータングステン充填
US9748105B2 (en) * 2013-08-16 2017-08-29 Applied Materials, Inc. Tungsten deposition with tungsten hexafluoride (WF6) etchback
JP6297884B2 (ja) * 2014-03-28 2018-03-20 東京エレクトロン株式会社 タングステン膜の成膜方法
US20150348840A1 (en) * 2014-05-31 2015-12-03 Lam Research Corporation Methods of filling high aspect ratio features with fluorine free tungsten
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
KR102365114B1 (ko) 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9758367B2 (en) 2015-12-09 2017-09-12 Analog Devices, Inc. Metallizing MEMS devices
JP6583081B2 (ja) * 2016-03-22 2019-10-02 東京エレクトロン株式会社 半導体装置の製造方法
DE102017114085B4 (de) 2016-06-28 2023-05-04 Analog Devices, Inc. Selektive leitfähige Beschichtung für MEMS-Sensoren
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US10199267B2 (en) * 2017-06-30 2019-02-05 Lam Research Corporation Tungsten nitride barrier layer deposition
DE102017216937A1 (de) * 2017-09-25 2019-03-28 Robert Bosch Gmbh Verfahren zum Herstellen zumindest einer Durchkontaktierung in einem Wafer
JP2022523689A (ja) 2019-01-28 2022-04-26 ラム リサーチ コーポレーション 金属膜の蒸着
CN110911292B (zh) * 2019-12-02 2021-12-24 武汉新芯集成电路制造有限公司 一种半导体的制造方法
JP7496725B2 (ja) 2020-07-20 2024-06-07 東京エレクトロン株式会社 エッチング方法およびエッチング装置
CN114369810A (zh) * 2020-10-15 2022-04-19 尚弘科技股份有限公司 钨制品气相沉积回收方法
KR20240005861A (ko) * 2021-05-06 2024-01-12 어플라이드 머티어리얼스, 인코포레이티드 무공극 및 무시임 텅스텐 갭충전 프로세스의 생산성을 개선하기 위한 프로세싱 시스템 및 방법들
JP7257088B1 (ja) 2022-03-24 2023-04-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04234116A (ja) * 1990-12-28 1992-08-21 Sony Corp ドライエッチング方法
JP3246046B2 (ja) * 1993-03-23 2002-01-15 ソニー株式会社 高融点金属膜の堆積方法
JP2591450B2 (ja) * 1993-11-10 1997-03-19 日本電気株式会社 半導体装置の製造方法
JPH07245300A (ja) * 1994-03-03 1995-09-19 Fujitsu Ltd 半導体装置の製造方法
JP3358328B2 (ja) * 1994-10-27 2002-12-16 ソニー株式会社 高融点金属膜の成膜方法
JPH09326436A (ja) * 1996-06-06 1997-12-16 Sony Corp 配線形成方法
JPH10209280A (ja) 1997-01-20 1998-08-07 Ricoh Co Ltd 半導体装置の製造方法
KR100272523B1 (ko) * 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
JP2003142484A (ja) * 2001-10-31 2003-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP2007046134A (ja) * 2005-08-11 2007-02-22 Tokyo Electron Ltd 金属系膜形成方法及びプログラムを記録した記録媒体
JP4916444B2 (ja) * 2005-08-26 2012-04-11 株式会社日立製作所 半導体装置の製造方法

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