JP5547765B2

JP5547765B2 - D / A converter, jitter frequency control circuit

Info

Publication number: JP5547765B2
Application number: JP2012067153A
Authority: JP
Inventors: 純弥中西; 豊中西
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2012-03-23
Filing date: 2012-03-23
Publication date: 2014-07-16
Anticipated expiration: 2032-03-23
Also published as: JP2013201487A

Description

本発明は、Ｄ／Ａ変換器、このＤ／Ａ変換器に設けられるジッタ周波数制御回路に関する。 The present invention relates to a D / A converter and a jitter frequency control circuit provided in the D / A converter.

現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。 Currently, miniaturization for electronic devices requests have become increasingly stronger, the electronic components to be mounted onto these electronic devices are miniaturized, electronic components to each other is adapted to Ru are more closely spaced. When electronic components are arranged close to each other, noise generated in the electronic components may be transmitted to other electronic components directly or via a mounting substrate or wiring, and may interfere with normal operation of the other electronic components. For this reason, recent electronic devices are required to be reduced in size and to suppress the influence of noise (hereinafter also referred to as noise countermeasures).

電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。
しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。 In order to prevent the noise generated by electronic components from affecting other electronic components, it is generally necessary to place electronic components apart so that the effect of noise is reduced, or when manufacturing electronic components. In the process, it is conceivable to devise arrangement and separation of elements. It is also conceivable to provide input / output terminals separately for each electronic component.
However, it is not preferable to dispose the electronic components apart from each other because it prevents the electronic device from being downsized. Further, in order to prevent noise from affecting the outside due to the process of the electronic component, an advanced process technique is required, which is not preferable because the manufacturing cost increases. Moreover, dividing the input terminal and the output terminal of the electronic component, takes place more pins of the electronic device, it is disadvantageous to a reduction in the electronic components.

ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器がある。Ｄ／Ａ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。
Ｄ／Ａ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。特許文献１に記載された発明では、Ｄ／Ａ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１記載の発明によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。 Incidentally, there is a D / A converter as an electronic component mounted on an electronic device. The D / A converter is an electronic component that is often used for an audio function of an electronic device, and particularly an electronic component that requires countermeasures against noise.
As a conventional technique for countermeasures against noise in a D / A converter, for example, there is an invention described in Patent Document 1. In the invention described in Patent Document 1, jitter is added to the synchronization signal (control clock signal) of the input signal of the D / A converter. According to the invention described in Patent Document 1, it is possible to diffuse beat noise radiation caused by a synchronization signal (conversion clock signal) for outputting an output signal and a control clock signal.

このような従来技術は、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。 Such prior art is based on the idea of reducing radiation noise generated by a D / A converter and reducing the influence of noise on other devices.

特開昭６２−６５３６号公報JP 62-6536 A

しかしながら、従来技術のように、Ｄ／Ａ変換器が発生する輻射ノイズを低減しても、Ｄ／Ａ変換器外から発生したノイズがＤ／Ａ変換器に与える影響を十分に低減することはできない。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。 However, as in the prior art, even if the radiation noise generated by the D / A converter is reduced, the influence of noise generated from outside the D / A converter on the D / A converter is sufficiently reduced. Can not.
Further, since the prior art adds jitter only to the digital part, it is not possible to diffuse periodic noise caused by the inrush current of the analog part. For this reason, the diffusion effect of the prior art is limited.

また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。 In order to reduce the influence of radiation noise generated by individual electronic components directly or indirectly on the D / A converter using the conventional technology, a plurality of other components mounted in the electronic device are used. A circuit for inputting jitter must be provided for these components. In such a configuration, it is necessary to provide a large number of circuits for inputting jitter, and it is considered that miniaturization of electronic devices is hindered.

本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＤ／Ａ変換器、ジッタ周波数制御回路を提供することを目的とする。 The present invention has been made in view of the above-described points, and does not hinder downsizing of electronic components and avoids the advancement of process technology, while reducing the noise received by electronic components mounted on electronic devices. An object of the present invention is to provide a D / A converter and a jitter frequency control circuit capable of reducing the influence.

上記課題を解決するため、本発明の一態様のＤ／Ａ変換器（図１２に示したＤ／Ａ変換器）は、デジタル部（例えば図１３に示したデジタル部１５０ｃ）によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた信号を保持、転送するサンプル・ホールド部（例えば図１３に示したサンプル・ホールド部１５０ｂ）と、このサンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部（例えば図１３に示したコンテニアス部１５０ａ）と、を備えたサンプリング回路（例えば図１２、１３に示したサンプリング回路１６０）と、サンプル・ホールド部に供給される第１クロック信号（例えば図１２、図１３に示したクロック信号φ1’）と、コンテニアス部に供給される第２クロック信号（例えば図１２、図１３に示したクロック信号φ2）と、を生成するクロック信号生成部（例えば図１３に示したクロック信号生成部１４３）と、少なくとも第１クロック信号に付加されるジッタを生成するジッタ生成部（例えば図１３に示したジッタ生成部１４１）と、ジッタ生成部によって生成されたジッタの周波数を制御するジッタ周波数制御部（例えば図１３に示したジッタ周波数制御回路１７１）と、を含むことを特徴とする。 In order to solve the above problems, a D / A converter (D / A converter illustrated in FIG. 12) of one embodiment of the present invention is a digital signal input by a digital unit (for example, the digital unit 150c illustrated in FIG. 13). A sample and hold unit (for example, the sample and hold unit 150b shown in FIG. 13) that samples the input signal based on the signal, holds and transfers the sampled signal, and the signal transferred by the sample and hold unit A sampling circuit (for example, the sampling circuit 160 illustrated in FIGS. 12 and 13) including a continuous unit (for example, the continuous unit 150a illustrated in FIG. 13) that outputs as a signal, and a first clock supplied to the sample and hold unit The signal (for example, the clock signal φ1 ′ shown in FIGS. 12 and 13) and the second signal supplied to the continuous unit A clock signal generation unit (for example, the clock signal generation unit 143 illustrated in FIG. 13) that generates a lock signal (for example, the clock signal φ2 illustrated in FIGS. 12 and 13), and jitter added to at least the first clock signal. A jitter generator (for example, jitter generator 141 shown in FIG. 13) and a jitter frequency controller for controlling the frequency of the jitter generated by the jitter generator (eg, jitter frequency control circuit 171 shown in FIG. 13). It is characterized by including these.

本発明の一態様のＤ／Ａ変換器は、上記態様のＤ／Ａ変換器において、ジッタ周波数制御部が、サンプル・ホールド部に供給される入力信号の周波数特性から、入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器（例えば図１３に示した検出器１７０）と、検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部（例えば図１３に示したジッタ生成部１４１）と、を含むことが望ましい。 In the D / A converter according to one aspect of the present invention, in the D / A converter according to the above aspect, the jitter frequency control unit is mixed in the input signal from the frequency characteristic of the input signal supplied to the sample and hold unit. A detector (for example, the detector 170 shown in FIG. 13) that detects a peak frequency at which the noise has a peak, and a frequency converter (for example, FIG. 13) that converts the peak frequency of the noise detected by the detector into an arbitrary frequency. And the jitter generator 141) shown in FIG.

本発明の一態様のＤ／Ａ変換器は、上記態様のＤ／Ａ変換器において、サンプル・ホールド部が、入力信号によって生じる電荷を蓄積する容量素子（例えば図１２に示したキャパシタ１５２）と、この容量素子に蓄積された電荷を、コンテニアス部に転送するスイッチング素子（例えば図１２に示したスイッチ１５１、１５３）と、を含み、スイッチング素子は、ジッタが加えられたクロック信号にしたがってオン、オフ動作をすることが望ましい。 In the D / A converter of one embodiment of the present invention, in the D / A converter of the above embodiment, the sample and hold unit includes a capacitor element (for example, the capacitor 152 shown in FIG. A switching element (for example, the switches 151 and 153 shown in FIG. 12) that transfers the electric charge accumulated in the capacitive element to the continuous part, and the switching element is turned on according to the clock signal to which jitter is added, It is desirable to perform an off operation.

本発明の一態様のジッタ周波数制御回路（例えば図１３に示した周波数制御回路１７１）は、デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた信号を保持、転送するサンプル・ホールド部と、このサンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備えたサンプリング回路と、サンプル・ホールド部に供給される第１クロック信号と、コンテニアス部に供給される第２クロック信号と、を生成するクロック信号生成部と、少なくとも第１クロック信号に付加されるジッタを生成するジッタ生成部と、を含むＤ／Ａ変換器に用いられるジッタ周波数制御回路であって、サンプル・ホールド部に供給される入力信号の周波数特性から、入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部と、を含むことを特徴とする。 A jitter frequency control circuit according to one embodiment of the present invention (for example, the frequency control circuit 171 illustrated in FIG. 13) samples an input signal based on a digital signal input by a digital unit, and holds and transfers the sampled signal. A sampling circuit including a hold unit and a continuous unit that outputs a signal transferred by the sample and hold unit as an analog signal, a first clock signal supplied to the sample and hold unit, and a continuous unit A jitter frequency control circuit used in a D / A converter including a second clock signal to be supplied, a clock signal generation unit that generates a jitter, and a jitter generation unit that generates at least a jitter added to the first clock signal The input signal is determined from the frequency characteristics of the input signal supplied to the sample and hold unit. A detector for detecting a peak frequency having a peak noise to be mixed in, the peak frequency of the noise detected by the detector, characterized in that it comprises a frequency converter for converting to an arbitrary frequency.

以上の本発明によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、この回路を備えたＤ／Ａ変換器を提供することができる。そして、このような効果を、ジッタが加えられていない第２クロック信号に基づいてコンテニアス部を動作させ、ジッタが加えられた第１クロック信号に基づいてサンプル・ホールド部を動作させることによって得られるので、電子部品の小型化が妨げられることがない。また、プロセス技術を高度化する必要もない。 According to the present invention described above, it is possible to provide a sampling circuit capable of reducing the influence of noise received by an electronic component mounted on an electronic device, and a D / A converter including this circuit. Such an effect is obtained by operating the continuous unit based on the second clock signal to which no jitter is added and operating the sample and hold unit based on the first clock signal to which jitter is added. Therefore, downsizing of electronic parts is not hindered. Moreover, it is not necessary to upgrade process technology.

さらに、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
さらに、検出器によって検出されたノイズ周波数のピークを任意の周波数にＦＭ変調により変化させることにより、所望の周波数帯域（例えばｉｎ−ｂａｎｄ帯域）において最適な特性が得られる。 Furthermore, since the radiation noise caused by the inrush current of the analog part can be diffused, the radiation noise can be effectively suppressed.
Furthermore, by changing the peak of the noise frequency detected by the detector to an arbitrary frequency by FM modulation, optimum characteristics can be obtained in a desired frequency band (for example, in-band band).

本発明の一実施形態のＤ／Ａ変換器におけるサンプリング回路を説明するための図である。It is a figure for demonstrating the sampling circuit in the D / A converter of one Embodiment of this invention. 参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。FIG. 2 is a diagram for explaining the operation of the D / A converter shown in FIG. 1 when there is no periodic noise in the reference signal Vref. 図１に示したキャパシタに関する信号を説明するための図である。It is a figure for demonstrating the signal regarding the capacitor shown in FIG. 図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。FIG. 2 is a diagram for explaining the operation of the D / A converter when the reference signal Vref has periodic noise in the sampling circuit shown in FIG. 1. 図４（ｃ）、（ｄ）に示した周期ノイズを説明するための図である。It is a figure for demonstrating the periodic noise shown in FIG.4 (c), (d). 図１に示したＤ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。FIG. 2 is a diagram for explaining periodic noise when jitter is added to a clock signal for operating a digital unit in the D / A converter shown in FIG. 1. 図６（ａ）をさらに説明するための図である。FIG. 7 is a diagram for further explaining FIG. 図１に示したＤ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。2 is a diagram for explaining periodic noise when jitter is added to the clock signal of the digital unit and the clock signal of the sample and hold unit in the D / A converter shown in FIG. 1. FIG. 図１に示したキャパシタに一定の周波数のジッタを持つクロック信号を供給した場合の、キャパシタから出力される信号を説明するための図である。It is a figure for demonstrating the signal output from a capacitor at the time of supplying the clock signal which has a jitter of a fixed frequency to the capacitor shown in FIG. 図１に示したキャパシタに、２つの異なる周波数を持つジッタが付加されたクロック信号を供給した場合の、キャパシタから出力される信号を説明するための図である。It is a figure for demonstrating the signal output from a capacitor at the time of supplying the clock signal with which the jitter which has two different frequencies was added to the capacitor shown in FIG. 図１に示したキャパシタに、ランダムな周波数を持つジッタが付加されたクロック信号を供給した場合の、キャパシタから出力される信号を説明するための図である。It is a figure for demonstrating the signal output from a capacitor at the time of supplying the clock signal with which the jitter which has a random frequency was added to the capacitor shown in FIG. 本発明の一実施形態のＤ／Ａ変換器を説明するための図である。It is a figure for demonstrating the D / A converter of one Embodiment of this invention. 図１２に示したＤ／Ａ変換器の機能ブロック図である。It is a functional block diagram of the D / A converter shown in FIG. 本発明の一実施形態のジッタ周波数制御回路を説明するための図である。It is a figure for demonstrating the jitter frequency control circuit of one Embodiment of this invention. 図１４に示したＤ／Ａ変換器を制御する、コントロール信号を含む信号を説明するための図である。It is a figure for demonstrating the signal containing the control signal which controls the D / A converter shown in FIG.

（概要）
以下、本発明の実施形態の説明に先立って、本発明のサンプリング回路の考え方について説明する。なお、この説明では、本実施形態のサンプリング回路を適用したＤ／Ａ変換器を例にする。
以下、デジタル部は一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達することを特徴としている。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達することを特徴としている。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達することを特徴としている。 (Overview)
Prior to the description of the embodiments of the present invention, the concept of the sampling circuit of the present invention will be described below. In this description, a D / A converter to which the sampling circuit of this embodiment is applied is taken as an example.
Hereinafter, the digital unit is composed of a general digital circuit, and is characterized by transmitting a quantized and sampled signal. The sample and hold unit is composed of a general switched capacitor circuit (SC circuit), and is characterized by transmitting a sampled signal without being quantized. The continuous part is composed of a general continuous signal circuit (Continuous circuit), and is characterized by transmitting a signal that is not quantized and not sampled.

図１は、本実施形態のＤ／Ａ変換器におけるサンプリング回路を説明するための図である。
図１に示したサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部と有し、キャパシタ１１１、１１２、１１３と、演算増幅器１２１と、を含んでいる。図１において、デジタル信号を扱うデジタル部は図示していない。 FIG. 1 is a diagram for explaining a sampling circuit in the D / A converter of this embodiment.
The sampling circuit shown in FIG. 1 has a sample and hold unit that samples and holds a signal and a continuous unit that processes an analog signal, and includes capacitors 111, 112, and 113, and an operational amplifier 121. In FIG. 1, a digital unit that handles digital signals is not shown.

キャパシタ１１１には、スイッチ１０１、１０２によってサンプリングされた参照信号Ｖref（サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）が加えられ、電荷が蓄積される。キャパシタ１１１に蓄積された電荷は、スイッチ１０１、１０２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖcom1を非反転入力端子から入力し、アナログの出力信号Ｖoutを出力する。 A reference signal Vref (sampled reference signal Vref is referred to as an input signal Vin) sampled by the switches 101 and 102 is added to the capacitor 111, and charges are accumulated. The electric charge accumulated in the capacitor 111 is input to the inverting input terminal of the operational amplifier 121 according to the switching of the switches 101 and 102. The operational amplifier 121 receives the reference signal Vcom1 from the non-inverting input terminal and outputs an analog output signal Vout.

ここで、図１に示す回路構成では、参照信号Ｖref、基準信号Ｖcom1にノイズが重畳した場合、ゲイン０ｄＢで出力波形に現れるためノイズに対する感度が最も高い。本実施形態では参照信号Ｖrefにノイズが重畳した場合について述べるが、参照信号Ｖref以外にノイズが重畳した場合でも同様の考察が適応できる。一例として、基準信号Ｖcom1が挙げられる。 Here, in the circuit configuration shown in FIG. 1, when noise is superimposed on the reference signal Vref and the reference signal Vcom1, it appears in the output waveform with a gain of 0 dB, so the sensitivity to noise is the highest. In the present embodiment, a case where noise is superimposed on the reference signal Vref will be described, but the same consideration can be applied even when noise is superimposed on other than the reference signal Vref. An example is the reference signal Vcom1.

（ｉ）周期ノイズがない場合
図２（ａ）〜（ｄ）は、参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。
図２（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図２（ｂ）はキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを示し、図２（ｃ）は直流電圧である参照信号Ｖrefを示し、図２（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号ＶAoutを示している。なお、図２（ｄ）において、実線で示した信号がキャパシタ１１１から転送されてきた電荷によって生じる入力信号Ｖinであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号ＶAoutが生成される。 (I) When there is no periodic noise FIGS. 2A to 2D are diagrams for explaining the operation of the D / A converter shown in FIG. 1 when there is no periodic noise in the reference signal Vref. .
FIG. 2A shows the sampling timing of the reference signal Vref. 2B shows the timing at which the capacitor 111 holds and releases the charge accumulated by the input signal Vin, FIG. 2C shows the reference signal Vref which is a DC voltage, and FIG. 2D shows the operational amplifier. An output signal VAout, which is an analog signal, is output from 121. In FIG. 2D, the signal indicated by the solid line is the input signal Vin generated by the charge transferred from the capacitor 111, and the output signal VAout indicated by the broken line is generated by feedback via the capacitor 112.

図３（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図３（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するサンプリングクロック（以下、クロック信号と記す）をフーリエ変換により周波数軸に変換したスペクトルを示し、図３（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図３（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図３（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The graph shown in FIG. 3A is a diagram for explaining a signal output from the capacitor 111 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 3B is a spectrum obtained by converting a sampling clock (hereinafter referred to as a clock signal) that regulates the timing at which the capacitor 111 holds and discharges the charge accumulated by the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 3C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 3A, 3B, and 3C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by the arrow line in the graphs of FIGS. 3A, 3B, and 3C indicates the frequency reference (“0”).

図３に示したように、キャパシタ１１１から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖinにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ、ｑがスイッチ１０１、１０２によってサンプリングされ、ホールド、放出されると、畳み込によって図３（ｃ）に示す出力信号ＶAoutが生成される。出力信号ＶAoutにおいて、スペクトルｐ、ｑが対称にミラーされている。 As shown in FIG. 3, the signal output from the capacitor 111 (indicated by spectrum p in the figure) has a constant frequency. The spectrum q shows the noise shaped floor noise in the input signal Vin. When the spectra p and q are sampled, held and emitted by the switches 101 and 102, the output signal VAout shown in FIG. 3C is generated by convolution. In the output signal VAout, the spectra p and q are mirrored symmetrically.

（ｉｉ）周期ノイズがある場合
次に、参照信号Ｖrefに周期ノイズがある場合について説明する。
図４（ａ）〜（ｄ）は、図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
図４（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図４（ｂ）はキャパシタ１１１が参照信号Ｖrefによって蓄積された電荷をホールド、放出するタイミングを示し、図４（ｃ）は直流電圧である参照信号Ｖrefを示し、図４（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号ＶAoutを示している。図４（ｃ）に示す周期ノイズＮ1が参照信号Ｖrefに発生している場合、Ｄ／Ａ変換器では、出力信号ＶAoutにも周期ノイズＮ1に対応する周期ノイズＮ2が発生することになる。 (Ii) When there is periodic noise Next, a case where there is periodic noise in the reference signal Vref will be described.
4A to 4D are diagrams for explaining the operation of the D / A converter in the sampling circuit shown in FIG. 1 when the reference signal Vref has periodic noise.
FIG. 4A shows the sampling timing of the reference signal Vref. 4B shows the timing at which the capacitor 111 holds and releases the charge accumulated by the reference signal Vref, FIG. 4C shows the reference signal Vref which is a DC voltage, and FIG. 4D shows the operational amplifier. An output signal VAout, which is an analog signal, is output from 121. When the periodic noise N1 shown in FIG. 4C is generated in the reference signal Vref, the D / A converter generates the periodic noise N2 corresponding to the periodic noise N1 in the output signal VAout.

図４（ｃ）、（ｄ）に示した周期ノイズを、図５（ａ）、（ｂ）、（ｃ）を使って説明する。
図５（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図５（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図５（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図５（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図５（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The periodic noise shown in FIGS. 4C and 4D will be described with reference to FIGS. 5A, 5B, and 5C.
The graph shown in FIG. 5A is a diagram for explaining a signal output from the capacitor 111 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 5B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitor 111 holds and releases the charge accumulated by the input signal Vin into the frequency axis by Fourier transform, and FIG. 5C shows the spectrum. The graph shown shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 5A, 5 B, and 5 C, the vertical axis indicates the signal spectrum intensity, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by the arrow line in the graphs of FIGS. 5A, 5B, and 5C indicates the frequency reference (“0”).

図５（ａ）で示したスペクトルを図１に示したスイッチ１０１、１０２でサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ2’がＤＣ付近に現れる。そして、図５（ｃ）のグラフのように、畳み込みによって周期ノイズＮ2’が対称にミラーされ出力信号ＶAoutが生成される。周期ノイズＮ2’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。 When the spectrum shown in FIG. 5A is sampled, held, and emitted by the switches 101 and 102 shown in FIG. 1, the periodic noise N2 is turned back and the periodic noise N2 'appears in the vicinity of DC. Then, as shown in the graph of FIG. 5C, the periodic noise N2 'is mirrored symmetrically by convolution to generate the output signal VAout. When the D / A converter is used in an audio device, for example, the periodic noise N2 'appears in a frequency region (hereinafter also referred to as in-band) used for output sound.

本実施形態は、サンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
（ｉｉｉ）デジタル部にジッタを加えた場合
次に、本発明と従来技術との相違を明確にするため、前記した従来技術について説明する。 In the present embodiment, jitter is added to a clock signal for operating a device such as a sampling circuit, so that periodic noise appearing in the in-band is diffused by a signal output from another device, and the signal quality of an output signal such as sound is transmitted. This is based on the technical idea of preventing the damage.
(Iii) In the case where jitter is added to the digital part Next, in order to clarify the difference between the present invention and the prior art, the prior art will be described.

Ｄ／Ａ変換器は、非連続的な信号であるデジタル信号を処理するデジタル部、信号をサンプル、ホールドするサンプル・ホールド部（Ｓ／Ｈ部）、連続的な信号であるアナログ信号を処理するコンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）、を備えるサンプリング回路を含んでいる。
図６（ａ）、（ｂ）、（ｃ）は、図１に示したＤ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。 The D / A converter processes a digital part that processes a digital signal that is a non-continuous signal, a sample-and-hold part (S / H part) that samples and holds a signal, and processes an analog signal that is a continuous signal. A sampling circuit including a continuous unit is included.
6A, 6B, and 6C are diagrams for explaining periodic noise when jitter is added to a clock signal for operating the digital unit in the D / A converter shown in FIG. It is.

図６（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図６（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図６（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図６（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図６（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The graph shown in FIG. 6A is a diagram for explaining a signal output from the capacitor 111 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 6B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitor 111 holds and releases the charge accumulated by the input signal Vin into the frequency axis by Fourier transform, and FIG. 6C shows the spectrum. The graph shown shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 6A, 6 B, and 6 C, the vertical axis indicates the signal spectrum intensity, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by an arrow in the graphs of FIGS. 6A, 6 B, and 6 C indicates the frequency reference (“0”).

従来技術では、Ｄ／Ａ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図６（ａ）に示したように、周期ノイズＮ3のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ3のスペクトルのピークは、図５に示した周期ノイズＮ2のスペクトルのピークよりも低くなっている。また、ｉｎ−ｂａｎｄ内に発生する周期ノイズＮ3’のスペクトルのピークも、周期ノイズＮ3と同様に低くなる。このような構成によれば、Ｄ／Ａ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。 In the prior art, jitter is added to the clock signal of the digital part of the D / A converter. According to such a conventional technique, as shown in FIG. 6A, the energy of the periodic noise N3 is dispersed in a wider frequency region than before adding jitter. For this reason, the peak of the spectrum of the periodic noise N3 is lower than the peak of the spectrum of the periodic noise N2 shown in FIG. Further, the peak of the spectrum of the periodic noise N3 'generated in the in-band is also low as with the periodic noise N3. According to such a configuration, the noise generated by the D / A converter itself can be reduced, and the influence of noise on other devices can be reduced.

図７（ａ）、（ｂ）、（ｃ）に示したグラフは、図６（ａ）を説明するための図である。図７（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図７（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ｂ）の破線で示す周波数はサンプリング動作周波数である。図７（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図７（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The graphs shown in FIGS. 7A, 7 B, and 7 C are diagrams for explaining FIG. 6A. The graph shown in FIG. 7A is a frequency characteristic of the reference signal Vref shown in FIG. 4C, and shows a spectrum obtained by converting the reference signal Vref superimposed with periodic noise into the frequency axis by Fourier transform. The frequency indicated by the broken line in FIG. 7A represents the Nyquist frequency, which is half the sampling operation frequency. The graph shown in FIG. 7B shows a spectrum in which the capacitor 111 stores the input signal Vin, and the clock signal that regulates the sampling timing is converted to the frequency axis by Fourier transform. A frequency indicated by a broken line in FIG. 7B is a sampling operation frequency. The graph shown in FIG. 7C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 7A, 7 B, and 7 C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by an arrow line in the graphs of FIGS. 7A, 7B, and 7C indicates the frequency reference (“0”).

図７で示した通り、図１のキャパシタ１１１へのサンプリング動作において変調が起こらないため、周期ノイズＮ3のスペクトルはそのまま折り返して周期ノイズＮ3’となる。
（ｉｖ）本実施形態の考え方
ただし、本実施形態では、図６に示した周期ノイズＮ3’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、自身で打ち消すことができるサンプリング回路等を提供することを目的としている。 As shown in FIG. 7, since modulation does not occur in the sampling operation to the capacitor 111 in FIG. 1, the spectrum of the periodic noise N3 is folded as it is to become the periodic noise N3 ′.
(Iv) Concept of this Embodiment However, in this embodiment, the spectrum peak of the periodic noise N3 ′ shown in FIG. 6 can be further dispersed, and the influence of noise generated by other devices can be canceled by itself. The object is to provide a sampling circuit and the like.

本実施形態は、上記した目的を実現するため、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
図８（ａ）、（ｂ）、（ｃ）は、図１に示したＤ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。 In this embodiment, jitter is added to the clock signal of the sample and hold unit of the D / A converter in order to realize the above-described object.
FIGS. 8A, 8B, and 8C show periods when jitter is added to the clock signal of the digital unit and the clock signal of the sample and hold unit in the D / A converter shown in FIG. It is a figure for demonstrating noise.

図８（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図８（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図８（ｃ）のグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図８（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図８（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The graph shown in FIG. 8A is a diagram for explaining a signal output from the capacitor 111 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 8B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitor 111 holds and discharges the charge accumulated by the input signal Vin into the frequency axis by Fourier transform. The graph shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In each of the graphs shown in FIGS. 8A, 8B, and 8C, the vertical axis indicates the signal spectrum intensity, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by an arrow in the graphs of FIGS. 8A, 8B, and 8C indicates the frequency reference (“0”).

図８（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を加えると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ4のスペクトルのピークを、図６に示した周期ノイズＮ3のスペクトルのピークより小さくできる。さらに、動作クロックにジッタが加えられているため、折り返し時に変調がかかり、周期ノイズＮ4’のスペクトルのピークが、周期ノイズＮ4のスペクトルのピークよりもさらに小さくなっている。このことから、本実施形態は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。 As shown in FIG. 8A, when a clock signal with jitter is added to the digital and sample and hold portions as well, periodic noise caused by the inrush current of the analog portion can be diffused. The peak can be made smaller than the peak of the spectrum of the periodic noise N3 shown in FIG. Further, since jitter is added to the operation clock, modulation is applied at the time of folding, and the spectrum peak of the periodic noise N4 'is further smaller than the spectrum peak of the periodic noise N4. From this, it is clear that this embodiment can reduce the periodic noise generated in the in-band as compared with the prior art.

図９（ａ）、（ｂ）、（ｃ）に示したグラフは、図１に示したキャパシタ１１１に、一定の周波数ｆjit1を持つジッタが付加されたクロック信号を供給した場合の、キャパシタ１１１から出力される信号における周期ノイズＮ4の折り返しを説明するための図である。
図９（ａ）に示したグラフは、図４（ｃ）の周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図９（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ｂ）の破線で示す周波数はサンプリング動作周波数である。図９（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The graphs shown in FIGS. 9A, 9B, and 9C are obtained from the capacitor 111 when the clock signal added with jitter having a constant frequency fjit1 is supplied to the capacitor 111 shown in FIG. It is a figure for demonstrating the return | turnback of the periodic noise N4 in the signal output.
The graph shown in FIG. 9A is a frequency characteristic of FIG. 4C and shows a spectrum obtained by converting the reference signal Vref superimposed with periodic noise into the frequency axis by Fourier transform. The frequency indicated by the broken line in FIG. 9A represents the Nyquist frequency, which is half the sampling operation frequency. The graph shown in FIG. 9B shows a spectrum in which the capacitor 111 stores the input signal Vin and the clock signal that regulates the sampling timing is converted to the frequency axis by Fourier transform. A frequency indicated by a broken line in FIG. 9B is a sampling operation frequency. The graph shown in FIG. 9C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 9A, 9B, and 9C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by an arrow in the graphs of FIGS. 9A, 9 B, and 9 C indicates the frequency reference (“0”).

図９で示した通り、図１のキャパシタ１１１へのサンプリング動作においてサンプリング動作周波数に対し、ＦＭ（Frequency Modulation）変調がかかるため、周期ノイズＮ4のスペクトルは広範囲に折り返して周期ノイズＮ4”となる。例えば、ｆjit1＝９６ｋＨｚとした場合、ＦＭ変調にて拡散されたノイズは９６ｋＨｚ帯域へと飛ばされるため、ｉｎ−ｂａｎｄから外すことができ、ｉｎ−ｂａｎｄ内のノイズ特性を効果的に上げることができる。 As shown in FIG. 9, since FM (Frequency Modulation) modulation is applied to the sampling operation frequency in the sampling operation to the capacitor 111 in FIG. 1, the spectrum of the periodic noise N4 is folded back into a wide range to become the periodic noise N4 ″. For example, when fjit1 = 96 kHz, noise diffused by FM modulation is skipped to the 96 kHz band, so that it can be removed from the in-band, and the noise characteristics in the in-band can be effectively improved. .

図１０（ａ）、（ｂ）、（ｃ）に示したグラフは、図１に示したキャパシタ１１１に、異なる二つの周波数ｆjit1、ｆjit2を持つジッタが付加されたクロック信号を供給した場合の、キャパシタ１１１から出力される信号における周期ノイズＮ4の折り返しを説明するための図である。なお、「二つの周波数ｆjit1、ｆjit2を持つジッタ」とは、例えば、周波数ｆjit1の信号が自然数ｎ1周期分表れ、続いて周波数ｆjit2の信号が自然数ｎ2周期分表れるようなジッタをいう。また、この場合、自然数ｎ1と自然数ｎ2とは同じであっても、異なっていてもよい。 The graphs shown in FIGS. 10A, 10 B, and 10 C are obtained when a clock signal with jitters having two different frequencies fjit 1 and fjit 2 is supplied to the capacitor 111 shown in FIG. 1. It is a figure for demonstrating the return | turnback of the periodic noise N4 in the signal output from the capacitor 111. FIG. Note that “jitter having two frequencies fjit1 and fjit2” means, for example, jitter such that a signal of frequency fjit1 appears for a natural number n1 periods, and then a signal of frequency fjit2 appears for a natural number n2 periods. In this case, the natural number n1 and the natural number n2 may be the same or different.

図１０（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図１０（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。
図１０（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図１０（ｂ）の破線で示す周波数はサンプリング動作周波数である。図１０（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図１０（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１０（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The graph shown in FIG. 10A is a frequency characteristic of the reference signal Vref shown in FIG. 4C, and shows a spectrum obtained by converting the reference signal Vref superimposed with periodic noise into the frequency axis by Fourier transform. The frequency indicated by the broken line in FIG. 10A represents the Nyquist frequency, which is half the sampling operation frequency.
The graph shown in FIG. 10B shows a spectrum in which the capacitor 111 stores the input signal Vin and the clock signal that regulates the sampling timing is converted to the frequency axis by Fourier transform. A frequency indicated by a broken line in FIG. 10B is a sampling operation frequency. The graph shown in FIG. 10C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 10A, 10 B, and 10 C, the vertical axis indicates the signal spectrum intensity, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by an arrow in the graphs of FIGS. 10A, 10B, and 10C indicates the frequency reference (“0”).

図１０で示した通り、図１のキャパシタ１１１へのサンプリング動作においては、サンプリング動作周波数に対してＦＭ（Frequency Modulation）変調がかかるため、周期ノイズＮ4のスペクトルは広範囲に分散して折り返して周期ノイズＮ4”’となる。例えば、ｆjit1＝９６ｋＨｚ、ｆjit2＝２５０ｋＨｚとした場合、ＦＭ変調にて拡散されたノイズは９６ｋＨｚ帯域と、２５０ｋＨｚ帯域とに分散されて表れる。このため、本実施形態は、周期ノイズＮ4”’をｉｎ−ｂａｎｄから外すことができ、ｉｎ−ｂａｎｄ内のノイズ特性を効果的に上げることができる。 As shown in FIG. 10, in the sampling operation to the capacitor 111 in FIG. 1, FM (Frequency Modulation) modulation is applied to the sampling operation frequency, so that the spectrum of the periodic noise N4 is dispersed and folded over a wide range, and the periodic noise. For example, when fjit1 = 96 kHz and fjit2 = 250 kHz, the noise diffused by FM modulation appears dispersed in the 96 kHz band and the 250 kHz band. The noise N4 ″ ′ can be removed from the in-band, and the noise characteristics in the in-band can be effectively improved.

さらに、本実施形態は、周期ノイズＮ4”’が表れた周波数帯においても、周期ノイズＮ4”’が分散しているため、ノイズピークを抑制することができる。なお、本実施形態は、ジッを、２つの異なる周波数を持つものに限定されるものではなく、異なる２以上の複数の周波数を持ったジッタをクロック信号に付加した場合おいても同様の効果が得られる。 Further, in the present embodiment, since the periodic noise N4 ″ ″ is dispersed even in the frequency band where the periodic noise N4 ″ ″ appears, the noise peak can be suppressed. The present embodiment is not limited to a jig having two different frequencies, and the same effect can be obtained even when jitter having two or more different frequencies is added to a clock signal. can get.

図１１（ａ）、（ｂ）、（ｃ）に示したグラフは、図１に示したＤ／Ａ変換器のキャパシタ１１１に、ランダムな周波数を持つジッタを加えたクロック信号を供給した場合にキャパシタ１１１から出力される信号における周期ノイズＮ4の折り返しを説明するための図である。なお、「ラダムな周波数を持つジッタ」とは、例えば、ある周波数を持つ信号が自然数ｎ1周期分表れ、続いて他の周波数を持った信号が自然数ｎ2周期分表れるようなジッタをいう。また、この場合、自然数ｎ1と自然数ｎ2とは同じであっても、異なっていてもよい。 The graphs shown in FIGS. 11A, 11B, and 11C are obtained when a clock signal added with jitter having a random frequency is supplied to the capacitor 111 of the D / A converter shown in FIG. It is a figure for demonstrating the return | turnback of the periodic noise N4 in the signal output from the capacitor 111. FIG. The “jitter having a random frequency” means, for example, a jitter in which a signal having a certain frequency appears for a natural number n1 periods, and subsequently a signal having another frequency appears for a natural number n2 periods. In this case, the natural number n1 and the natural number n2 may be the same or different.

図１１（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図１１（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図１１（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図１１（ｂ）の破線で示す周波数はサンプリング動作周波数である。図１１（ｃ）に示したグラフは出力信号ＶAoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図１１（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１１（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 The graph shown in FIG. 11A is a frequency characteristic of the reference signal Vref shown in FIG. 4C, and shows a spectrum obtained by converting the reference signal Vref superimposed with periodic noise into the frequency axis by Fourier transform. The frequency indicated by the broken line in FIG. 11A represents the Nyquist frequency, which is half the sampling operation frequency. The graph shown in FIG. 11B shows a spectrum in which the capacitor 111 stores the input signal Vin and the clock signal that regulates the sampling timing is converted to the frequency axis by Fourier transform. A frequency indicated by a broken line in FIG. 11B is a sampling operation frequency. The graph shown in FIG. 11C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 11A, 11B, and 11C, the vertical axis indicates the signal spectrum intensity, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by an arrow in the graphs of FIGS. 11A, 11B, and 11C indicates the frequency reference (“0”).

図１１で示した通り、図１のキャパシタ１１１へのサンプリング動作においてサンプリング動作周波数に対し、ＦＭ（Frequency Modulation）変調がかかるため、周期ノイズＮ4のスペクトルは広範囲に分散して折り返して周期ノイズＮ4””となる。ノイズスペクトルが拡散する周波数幅はジッタ振幅、換言すれば変調度に比例する。ノイズスペクトルはジッタ周波数幅内に均等に配分されるため、ＦＭ変調後のノイズスペクトルのピークを効果的に抑制することができる。 As shown in FIG. 11, since FM (Frequency Modulation) modulation is applied to the sampling operation frequency in the sampling operation to the capacitor 111 of FIG. 1, the spectrum of the periodic noise N4 is dispersed and folded over a wide range, and the periodic noise N4 " " The frequency width at which the noise spectrum spreads is proportional to the jitter amplitude, in other words, the modulation factor. Since the noise spectrum is equally distributed within the jitter frequency width, the peak of the noise spectrum after FM modulation can be effectively suppressed.

このような本実施形態によれば、図８に示した周期ノイズＮ4から周期ノイズＮ4’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＤ／Ａ変換器が発生する周期ノイズのみに限定されるものではなく、一例としては同一基板上に搭載されたＡ／Ｄ変換器からの周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に本実施形態を適用し、この電子部品の周期ノイズを低減することができる。このような本実施形態は、電子機器の小型化、構成の簡易化において有利である。 According to the present embodiment as described above, since the frequency spreading effect is obtained in the modulation from the periodic noise N4 to the periodic noise N4 ′ shown in FIG. 8, the periodic noise generated in the in-band in the D / A converter. Can be reduced. This periodic noise is not limited to only the periodic noise generated by the D / A converter, and an example thereof is periodic noise from an A / D converter mounted on the same substrate. For this reason, the present embodiment can be applied to an electronic component in which periodic noise affects the operation, and the periodic noise of the electronic component can be reduced. Such an embodiment is advantageous in reducing the size and configuration of the electronic device.

次に、以上述べた考え方に基づく、本発明の実施形態について説明する。
（実施形態）
図１２は、本発明の一実施形態のＤ／Ａ変換器を説明するための図である。図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９と、検出器１７０と、を備えている。 Next, an embodiment of the present invention based on the concept described above will be described.
(Embodiment)
FIG. 12 is a diagram for explaining a D / A converter according to an embodiment of the present invention. The illustrated D / A converter includes a sampling circuit 160, a control circuit 159, and a detector 170.

サンプリング回路１６０は、入力されたデジタル信号Ｄｉｎに基づく入力信号（参照信号Ｖref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａと、を含んでいる。 The sampling circuit 160 intermittently samples an input signal (reference signal Vref, the sampled reference signal Vref is referred to as an input signal Vin) based on the input digital signal Din, and holds and transfers the sampled signal. A hold unit 150b and a continuous unit 150a that outputs the signal transferred by the sample and hold unit 150b as an analog signal Aout are included.

制御回路１５９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ１’、φ２’を生成し、出力する。ジッタが加えられていないクロック信号φ２はコンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ１’はサンプル・ホールド部１５０ｂに入力される。
検出器１７０は、ノイズ混入経路である参照信号Ｖrefのノイズピークの周波数特性を検出し、ノイズピークが所望の周波数帯域（例えばｉｎ−ｂａｎｄ帯域）以外へ変調されるよう制御回路１５９にて加えられるジッタ周波数を変化させる。なお、本実施形態では、図１２に示した構成を半導体集積回路として構成しているが、検出器１７０は、半導体集積回路の外部に設けてもよい。検出器１７０を半導体集生起回路の外側に設ける場合、検出器１７０は、例えば、スペクトルアナライザーで実現される。 The control circuit 159 generates and outputs clock signals φ1 and φ2 that do not include jitter, and clock signals φ1 ′ and φ2 ′ to which jitter is added. The clock signal φ2 to which jitter is not added is input to the continuous unit 150a, and the clock signal φ1 ′ to which jitter is added is input to the sample and hold unit 150b.
The detector 170 detects the frequency characteristic of the noise peak of the reference signal Vref that is a noise mixing path, and is added by the control circuit 159 so that the noise peak is modulated to a frequency other than a desired frequency band (for example, in-band band). Change the jitter frequency. In the present embodiment, the configuration shown in FIG. 12 is configured as a semiconductor integrated circuit, but the detector 170 may be provided outside the semiconductor integrated circuit. When the detector 170 is provided outside the semiconductor generation circuit, the detector 170 is realized by, for example, a spectrum analyzer.

サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ１’にしたがってスイッチング動作を行っている。
コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、ジッタがないクロック信号φ２が出力され、コンテニアス部１５０ａはクロック信号φ２によって動作する。

コンテニアス部１５０ａは、さらにキャパシタ１５４を含む。このキャパシタ１５４によってＬＰＦが形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、図１２に示したキャパシタ１５４は、本実施形態の必須の構成ではない。図１３は、図１２に示したサンプリング回路１６０と、制御回路１５９と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）の機能ブロック図である。なお、図１３中、図１５に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。 The sample-and-hold unit 150 b includes a capacitor 152 that accumulates charges generated by the input signal Vin, a switch 151 that accumulates in the capacitor 152, and a switch 153. The switch 151 and the switch 153 perform a switching operation according to the clock signal φ1 ′.
The continuous unit 150a includes an operational amplifier 155, a feedback path 158 that inputs the analog output signal Aout of the operational amplifier 155 to the inverting input terminal, a capacitor 154 that accumulates charges generated by the analog output signal Aout on the feedback path 158, and a capacitor A switch 156 for transferring the charge accumulated in 152 to the analog output signal Aout and a switch 157 are included. A clock signal φ2 having no jitter is output to the switches 156 and 157 of the continuous unit 150a, and the continuous unit 150a is operated by the clock signal φ2.

The continuous part 150 a further includes a capacitor 154. This capacitor 154 forms an LPF, and the cutoff frequency of the LPF is determined by the capacitance ratio of the capacitors 154 and 152 and the switching frequency. Note that the capacitor 154 shown in FIG. 12 is not an essential component of this embodiment. FIG. 13 is a functional block diagram of a D / A converter (denoted as DAC in the drawing) including the sampling circuit 160 and the control circuit 159 shown in FIG. In FIG. 13, the same components as those shown in FIG. 15 are denoted by the same reference numerals, and the description thereof is partially omitted.

制御回路１５９は、コンテニアス部１５０ａに対しては、ジッタを加えないクロック信号φ２を供給し、デジタル部１５０ｃに対しては、ジッタを加えたクロック信号φ１’を供給し、サンプル・ホールド部１５０ｂに対しては、ジッタを加えたクロック信号φ１’を供給する。
すなわち、制御回路１５９は、ジッタを加えないクロック信号φ1、φ２を生成するクロック信号生成部１４３と、ジッタを加えたクロック信号φ１’、φ2’を生成するジッタ生成部（図１３中にｊｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、クロック信号φ1、φ2、φ１’、φ2’を入力し、ジッタ生成部１４１によって生成されたクロック信号φ１’を選択してサンプル・ホールド部１５０ｂに出力し、クロック信号φ１’を選択してデジタル部１５０ｃに出力し、クロック信号φ２を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図１３中にｊｉｔｔｅｒ_Ｓｅｌ．と記す）１６２と、を含んでいる。 The control circuit 159 supplies the clock signal φ2 without adding jitter to the continuous unit 150a, and supplies the clock signal φ1 ′ with added jitter to the digital unit 150c, and supplies it to the sample and hold unit 150b. On the other hand, a clock signal φ1 ′ with jitter added is supplied.
That is, the control circuit 159 includes a clock signal generation unit 143 that generates clock signals φ1 and φ2 without adding jitter, and a jitter generation unit that generates clock signals φ1 ′ and φ2 ′ with addition of jitter (jitter_Gen. 141) and clock signals φ1, φ2, φ1 ′, φ2 ′ are input, the clock signal φ1 ′ generated by the jitter generator 141 is selected and output to the sample and hold unit 150b, and the clock signal φ1 ′ And a jitter selector (denoted as jitter_Sel. In FIG. 13) 162 that operates to select and output the clock signal φ2 to the digital unit 150c and output it to the continuous unit 150a.

なお、本実施形態は、ジッタ選択部１６２を備える構成に限定されるものでなく、ジッタ選択部１６２を設けない構成にすることができる。ジッタ選択部１６２を設けない場合、本実施形態は、ジッタ生成部１４１からクロック信号φ１’をサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに直接出力する。そして、クロック信号生成部１４３は、クロック信号φ２をコンテニアス部１５０ａに直接出力する。 In addition, this embodiment is not limited to the structure provided with the jitter selection part 162, It can be set as the structure which does not provide the jitter selection part 162. FIG. In the case where the jitter selection unit 162 is not provided, in the present embodiment, the clock signal φ1 ′ is directly output from the jitter generation unit 141 to the sample and hold unit 150b and the digital unit 150c. Then, the clock signal generation unit 143 outputs the clock signal φ2 directly to the continuous unit 150a.

検出器１７０は、ノイズ混入経路である参照信号Ｖrefのノイズピークの周波数特性を検出する。ジッタ生成部１４１は、検出器１７０から出力される制御信号に基づいて周波数が変化するジッタが加えられたクロック信号を生成する。周波数の変化は、参照信号Ｖrefのノイズピークが所望の周波数帯域（例えばｉｎ−ｂａｎｄ帯域）以外へ変調されるように行われる。本実施形態では、検出器１７０とジッタ生成部１４１とが、本実施形態のジッタ制御回路１７１として機能する。 The detector 170 detects the frequency characteristic of the noise peak of the reference signal Vref that is a noise mixing path. The jitter generation unit 141 generates a clock signal to which jitter whose frequency changes is added based on the control signal output from the detector 170. The frequency is changed so that the noise peak of the reference signal Vref is modulated to a frequency other than a desired frequency band (for example, in-band band). In the present embodiment, the detector 170 and the jitter generator 141 function as the jitter control circuit 171 of the present embodiment.

図１４は、図１３中に示したジッタ周波数制御回路１７１の回路構成を説明するための図であり、ジッタ生成部１４１の構成を具体的に示している。ジッタ生成部１４１は、遅延素子１４４＿１、１４４＿２、１４４＿３、１４４＿４と、スイッチ群１４５＿１、１４５＿２、１４５＿３、１４５＿４と、制御回路１４６と、ジッタクロック発生器１４８と、から構成される。遅延素子１４４＿１〜１４４＿４は、直列に接続されている。スイッチ群１４５＿１〜１４５＿４は、直列に接続された遅延素子間に接続されていて、スイッチ群１４５＿１〜１４５＿４は制御回路１４６に接続される。 FIG. 14 is a diagram for explaining the circuit configuration of the jitter frequency control circuit 171 shown in FIG. 13, and specifically shows the configuration of the jitter generation unit 141. The jitter generator 141 includes delay elements 144_1, 144_2, 144_3, 144_4, switch groups 145_1, 145_2, 145_3, 145_4, a control circuit 146, and a jitter clock generator 148. The delay elements 144_1 to 144_4 are connected in series. The switch groups 145_1 to 145_4 are connected between delay elements connected in series, and the switch groups 145_1 to 145_4 are connected to the control circuit 146.

図１３に示したクロック信号生成部１４３から出力されたクロック信号は、遅延素子１４４＿１に入力される。遅延素子１４４＿１の出力端子は、遅延素子１４４＿２の入力端子とスイッチ群１４５＿１の入力端子（図中に「Ｉ」と記す）に接続される。遅延素子１４４＿２の出力端子は、遅延素子１４４＿３の入力端子とスイッチ群１４５＿２の入力端子（図中に「Ｉ」と記す）に接続され、遅延素子１４４＿３の出力端子は、遅延素子１４４＿４の入力端子とスイッチ群１４５＿３の入力端子（図中に「Ｉ」と記す）に接続される。また、遅延素子１４４＿４の出力端子は、スイッチ群１４５＿４の入力端子に接続される。スイッチ群１４４＿１、１４４＿２、１４４＿３、１４４＿４の出力端子は短絡され、短絡された出力端子から出力された信号は、ジッタ生成部１４１からクロック信号として出力される。 The clock signal output from the clock signal generation unit 143 illustrated in FIG. 13 is input to the delay element 144_1. The output terminal of the delay element 144_1 is connected to the input terminal of the delay element 144_2 and the input terminal (denoted as “I” in the drawing) of the switch group 145_1. The output terminal of the delay element 144_2 is connected to the input terminal of the delay element 144_3 and the input terminal of the switch group 145_2 (denoted as “I” in the drawing), and the output terminal of the delay element 144_3 is connected to the input terminal of the delay element 144_4. It is connected to an input terminal (denoted as “I” in the drawing) of the switch group 145_3. The output terminal of the delay element 144_4 is connected to the input terminal of the switch group 145_4. The output terminals of the switch groups 144_1, 144_2, 144_3, and 144_4 are short-circuited, and a signal output from the shorted output terminal is output from the jitter generation unit 141 as a clock signal.

検出器１７０には参照信号Ｖrefが入力され、検出器１７０は、参照信号Ｖrefのノイズピークの周波数特性を検出する。検出された周波数特性に基づいて、検出器１７０からはコントロール信号１７３が出力される。コントロール信号１７３は、ジッタクロック発生器１４８に入力される。
ジッタクロック発生器１４８は、一定の周波数で発振する信号を出力する構成であり、発振周波数をコントロール信号１７３に基づいて変更するＶＣＯ（電圧制御発振器）を含んでいる。ジッタクロック発生器１４８における、周波数の変更は、以下のように行われる。 The reference signal Vref is input to the detector 170, and the detector 170 detects the frequency characteristic of the noise peak of the reference signal Vref. A control signal 173 is output from the detector 170 based on the detected frequency characteristic. The control signal 173 is input to the jitter clock generator 148.
The jitter clock generator 148 is configured to output a signal that oscillates at a constant frequency, and includes a VCO (voltage controlled oscillator) that changes the oscillation frequency based on a control signal 173. The frequency change in the jitter clock generator 148 is performed as follows.

ジッタクロック発生器１４８は、周波数４８ｋＨｚに、コントロール信号の値と「８」とを乗算した周波数の信号を出力する。例えば、コントロール信号１７３が１Ｖである場合、ジッタクロック発生器１４８は、発振周波数が３８４ｋＨｚの信号１４９を出力する（４８ｋＨｚ×８＝３８４ｋＨｚ）。また、コントロール信号１７３が２Ｖである場合、ジッタクロック発生器１４８は、発振周波数が７６８ｋＨｚの信号１４９を出力する（４８ｋＨｚ×２×８＝３８４ｋＨｚ）。 The jitter clock generator 148 outputs a signal having a frequency obtained by multiplying the frequency of 48 kHz by the value of the control signal and “8”. For example, when the control signal 173 is 1V, the jitter clock generator 148 outputs a signal 149 having an oscillation frequency of 384 kHz (48 kHz × 8 = 384 kHz). When the control signal 173 is 2V, the jitter clock generator 148 outputs a signal 149 having an oscillation frequency of 768 kHz (48 kHz × 2 × 8 = 384 kHz).

コントロール信号１７３が３Ｖである場合、ジッタクロック発生器１４８は、発振周波数が１１５２ｋＨｚの信号１４９を出力する（４８ｋＨｚ×３×８＝１１５２ｋＨｚ）。さらに、コントロール信号１７３が４Ｖである場合、ジッタクロック発生器１４８は、発振周波数が１５３６ｋＨｚの信号１４９を出力する（４８ｋＨｚ×４×８＝１５３６ｋＨｚ）。 When the control signal 173 is 3V, the jitter clock generator 148 outputs a signal 149 having an oscillation frequency of 1152 kHz (48 kHz × 3 × 8 = 1152 kHz). Further, when the control signal 173 is 4V, the jitter clock generator 148 outputs a signal 149 having an oscillation frequency of 1536 kHz (48 kHz × 4 × 8 = 1536 kHz).

ジッタクロック発生器１４８は、検出されたノイズピークの周波数特性に基づいて、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４を生成する。後述するように、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４では、常に一つの信号のみがＨｉｇｈ（以下、「Ｈ」と記す）であり、残りの３つの信号がＬｏｗ（以下、「Ｌ」と記す）となる。 The jitter clock generator 148 generates control signals 147_1, 147_2, 147_3, and 147_4 based on the detected frequency characteristic of the noise peak. As will be described later, in the control signals 147_1, 147_2, 147_3, and 147_4, only one signal is always High (hereinafter referred to as “H”), and the remaining three signals are referred to as Low (hereinafter referred to as “L”). )

コントロール信号１４７＿１は、スイッチ群１４５＿１のコントロール信号の入力端子（図中に「Ｓ」と記す）に入力される。コントロール信号１４７＿２は、スイッチ群１４５＿２のコントロール信号の入力端子（図中に「Ｓ」と記す）に入力される。コントロール信号１４７＿３は、スイッチ群１４５＿３のコントロール信号の入力端子（（図中に「Ｓ」と記す））に入力される。コントロール信号１４７＿４は、スイッチ群１４５＿４のコントロール信号の入力端子（図中に「Ｓ」と記す）に入力される。 The control signal 147_1 is input to a control signal input terminal (denoted as “S” in the drawing) of the switch group 145_1. The control signal 147_2 is input to a control signal input terminal (denoted as “S” in the drawing) of the switch group 145_2. The control signal 147_3 is input to a control signal input terminal (denoted as “S” in the drawing) of the switch group 145_3. The control signal 147_4 is input to a control signal input terminal (denoted as “S” in the drawing) of the switch group 145_4.

遅延素子１４４＿１、１４４＿２、１４４＿３、１４４＿４は、入力されたクロック信号に対し、任意の遅延量（例えば１ｎｓ）を付加し、出力する。スイッチ群１４５＿１、１４５＿２、１４５＿３、１４５＿４は、入力端子から入力されるコントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４がＨであるときに、入力端子（図中「Ｉ」と記す）と出力端子（図中「Ｏ」と記す）とを短絡し、コントロール信号がＬであるときに入力端子と出力端子とを解放する。 The delay elements 144_1, 144_2, 144_3, and 144_4 add an arbitrary delay amount (for example, 1 ns) to the input clock signal and output the added signal. The switch groups 145_1, 145_2, 145_3, and 145_4 are input terminals (denoted as “I” in the figure) and output terminals (in the figure) when the control signals 147_1, 147_2, 147_3, and 147_4 inputted from the input terminals are H. When the control signal is L, the input terminal and the output terminal are released.

図１５(ａ)〜（ｅ）は、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４と、ジッタクロック発生器１４８から出力される信号１４９とを説明するためのタイミングチャートである。図１５（ａ）は、信号１４９を示している。また、図１５（ｂ）はコントロール信号１４７＿１を示し、（ｃ）はコントロール信号１４７＿２を示し、（ｄ）はコントロール信号１４７＿３を示している。そして、図１５（ｅ）はコントロール信号１４７＿４を示している。図１５（ａ）〜（ｅ）の縦軸は、いずれも信号のＨ、Ｌを示し、横軸は時間を示している。 FIGS. 15A to 15E are timing charts for explaining the control signals 147_1, 147_2, 147_3, 147_4 and the signal 149 output from the jitter clock generator 148. FIG. FIG. 15A shows the signal 149. FIG. 15B shows the control signal 147_1, FIG. 15C shows the control signal 147_2, and FIG. 15D shows the control signal 147_3. FIG. 15E shows the control signal 147_4. In each of FIGS. 15A to 15E, the vertical axis indicates H and L of the signal, and the horizontal axis indicates time.

図１４に示した制御回路１４６は、信号１４９に同期して、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４を、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４の順にＨにする。このとき、コントロール信号１４７＿１、１４７＿２、１４７＿３、１４７＿４は、いずれかが同時にＨになることがないように切り替えられる。 The control circuit 146 shown in FIG. 14 sets the control signals 147_1, 147_2, 147_3, and 147_4 to H in the order of the control signals 147_1, 147_2, 147_3, and 147_4 in synchronization with the signal 149. At this time, the control signals 147_1, 147_2, 147_3, and 147_4 are switched so that none of them becomes H at the same time.

図１５から分かるように、制御回路１４６は、信号１４９を８分周した周期でジッタ周期が一周するようにコントロール信号を切り替える。検出器１７０から出力されたコントロール信号１７３が１Ｖである場合、ジッタ生成部１４１からは、周波数が４８ｋＨｚのジッタが加えられたクロック信号が出力される。また、検出器１７０から出力されたコントロール信号１７３が２Ｖである場合、ジッタ生成部１４１からは、周波数が９６ｋＨｚのジッタが加えられたクロック信号が出力される。さらに、検出器１７０から出力されたコントロール信号１７３が３Ｖである場合、ジッタ生成部１４１からは、周波数が１４４ｋＨｚのジッタが加えられたクロック信号が出力される。また、検出器１７０から出力されたコントロール信号１７３が４Ｖである場合、ジッタ生成部１４１からは、周波数が１９２ｋＨｚのジッタが加えられたクロック信号が出力される。 As can be seen from FIG. 15, the control circuit 146 switches the control signal so that the jitter period makes one round with the period obtained by dividing the signal 149 by eight. When the control signal 173 output from the detector 170 is 1V, the jitter generator 141 outputs a clock signal to which jitter having a frequency of 48 kHz is added. When the control signal 173 output from the detector 170 is 2V, the jitter generator 141 outputs a clock signal to which jitter having a frequency of 96 kHz is added. Further, when the control signal 173 output from the detector 170 is 3V, the jitter generator 141 outputs a clock signal to which jitter having a frequency of 144 kHz is added. When the control signal 173 output from the detector 170 is 4V, the jitter generator 141 outputs a clock signal to which jitter having a frequency of 192 kHz is added.

本実施形態によれば、サンプル・ホールド部１５０ｂが離散化された信号を伝達する構成であり、信号成分はＤＣ成分である。このため、本実施形態では、動作クロック信号に加えられたジッタによって信号成分には変調がかからない。しかし、Ｄ／Ａ変換器自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロック信号に加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。換言すれば、本実施形態は、ＳＴＦ（Signal Transfer Function）には変化せず、ＮＴＦ（Noise Transfer Function）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。このため、本実施形態は、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。 According to the present embodiment, the sample and hold unit 150b transmits the discretized signal, and the signal component is a DC component. For this reason, in this embodiment, the signal component is not modulated by the jitter added to the operation clock signal. However, since periodic noise mixed from the D / A converter itself or other electronic devices is an AC component, the noise component is modulated by jitter applied to the operation clock signal, and a noise diffusion effect is obtained. . In other words, the present embodiment does not change to STF (Signal Transfer Function), but can modulate only NTF (Noise Transfer Function) by jitter, and efficiently separates mixed periodic noise from signal components. can do. For this reason, this embodiment can disperse only the noise in the in-band without adding noise to the signal to be transmitted, and reduce the peak of the spectrum.

また、本実施形態によれば、例えば、Ｄ／Ａ変換器が６．０００ＭＨｚでサンプリング動作を行い、参照信号Ｖrefに６．０１０ＭＨｚにピークを持つノイズが重畳した場合、検出器１７０によりジッタ生成部１４１において加えられるジッタの周波数を例えば９６ｋＨｚと設定する。このような設定によれば、従来ならば折り返しにより６．０１０ＭＨｚ−６．０００ＭＨｚ＝１０ｋＨｚにノイズピークが現れるところを、本実施形態では、ＦＭ変調により９６ｋＨｚ×Ｎ＋１０ｋＨｚ（Ｎは自然数）の周波数帯へピークを移動させることができる。特に、最も高いノイズピークは９６ｋＨｚ＋１０ｋＨｚ＝１０６ｋＨｚへと移動させることができる。そのため、本実施形態は、ｉｎ−ｂａｎｄ内のノイズを効率的に抑制することができる。 Further, according to the present embodiment, for example, when the D / A converter performs a sampling operation at 6.000 MHz and noise having a peak at 6.010 MHz is superimposed on the reference signal Vref, the detector 170 causes the jitter generating unit to The frequency of jitter added at 141 is set to 96 kHz, for example. According to such a setting, in the conventional case, a noise peak appears at 6.010 MHz−6.0000 MHz = 10 kHz by folding, but in this embodiment, the frequency band is 96 kHz × N + 10 kHz (N is a natural number) by FM modulation. The peak can be moved. In particular, the highest noise peak can be moved to 96 kHz + 10 kHz = 106 kHz. Therefore, this embodiment can efficiently suppress noise in the in-band.

このような本実施形態は、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
また、実施形態は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、実施形態によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。 In this embodiment, the noise generated from the devices around the D / A converter is not reduced, but the resistance of the D / A converter itself to noise can be enhanced. For this reason, the influence of noise on the D / A converter can be reduced by changing only the D / A converter without changing the configuration of other devices around the D / A converter.
Further, the embodiment can be realized only by adding a circuit for adding jitter to the clock signal. This eliminates the need for advanced semiconductor process technology and the increase in the number of pins on the chip, thereby preventing an increase in cost of the D / A converter. Furthermore, according to the embodiment, since the D / A converter can be arranged close to other devices without considering the influence of noise, it is effective in reducing the size of the device including the D / A converter. Play.

また、実施形態では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。 Further, in the embodiment, it is possible to reduce the noise suppression requirement for a decoupling capacitor that is generally provided for the purpose of reducing noise generated from devices around the D / A converter. In addition, according to the embodiment, since the noise suppression requirement for the decoupling capacitor can be reduced, it may be considered that the decoupling capacitor itself is unnecessary.

なお、ＦＭ変調によって帯域外へと移動させたノイズ成分は、例えばＬＰＦ（ＬｏｗＰａｔｈＦｉｌｔｅｒ）などで除去することができる。
また、本実施形態は、以上説明した構成に限定されるものではない。すなわち、本実施形態では、ジッタ生成部１４１によって加えられるジッタの分解能が４の場合を説明したが、ジッタ生成部１４１により加えられるジッタの分解能は４に断定されるものではなく、任意の分解能Ｎ（Ｎは２以上の自然数）においても本実施形態は同様の効果を得ることができる。 The noise component moved out of the band by FM modulation can be removed by, for example, an LPF (Low Path Filter).
Further, the present embodiment is not limited to the configuration described above. That is, in the present embodiment, the case where the resolution of the jitter applied by the jitter generator 141 is 4 has been described. However, the resolution of the jitter applied by the jitter generator 141 is not determined to be 4, and an arbitrary resolution N This embodiment can obtain the same effect even in the case where N is a natural number of 2 or more.

また、本実施形態は、デジタル部１５０ｃにジッタが加えられたクロック信号φ１’を入力するものに限定されるものではない。デジタル部１５０ｃにジッタを加えないクロック信号φ１を入力するようにしても、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、実施形態においても、クロック信号生成部１４３はＤ／Ａ変換器の外部に設けられるものであってもよい。また、図１２、１３に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９を機器の外部に設けるものであってもよい。 Further, the present embodiment is not limited to the one that inputs the clock signal φ1 ′ with jitter added to the digital unit 150c. Even if the clock signal φ1 that does not add jitter is input to the digital unit 150c, the effect of enhancing the resistance to noise of the D / A converter itself is not impaired at all.
Furthermore, also in the embodiment, the clock signal generation unit 143 may be provided outside the D / A converter. Further, when the sampling circuit of the D / A converter shown in FIGS. 12 and 13 is configured as another device, the control circuit 159 may be provided outside the device.

また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲によって画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 In addition, the scope of the present invention is not limited to the exemplary embodiments shown and described above, but includes all embodiments that bring about effects equivalent to those intended by the present invention. Further, the scope of the invention is not limited to the combinations of features of the invention defined by the claims, but is defined by any desired combination of particular features among all the disclosed features. sell.

（効果）
次に、本実施形態のＤ／Ａ変換器と、既存のＡ／Ｄ変換器と、を混載したＣＯＤＥＣについて考える。
本実施形態のＤ／Ａ変換器は、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が等しい（横軸の動作周波数差０）場合であっても、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合であっても、出力信号のディストーションが小さい。このような本実施形態では、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるクロック信号で動作する非同期動作時においても、同一のクロック信号で動作する同期動作時においても、出力信号のディストーションを低減することができる。 (effect)
Next, consider a CODEC in which the D / A converter of this embodiment and an existing A / D converter are mounted together.
The D / A converter of the present embodiment has the same configuration as that of the A / D converter and the D / A converter even when the sampling frequencies of the A / D converter and the D / A converter are the same (operating frequency difference 0 on the horizontal axis). Even when the sampling frequency with the / A converter has a difference of about ± 25 Hz, the distortion of the output signal is small. In this embodiment, the output signal is distorted both in an asynchronous operation in which the A / D converter and the D / A converter operate with different clock signals, and in a synchronous operation in which the same clock signal operates. Can be reduced.

また、本実施形態では、動作クロックに加えるジッタの周波数を４８ｋＨｚ〜３８４ｋＨｚとした。４８ｋＨｚ〜３８４ｋＨｚのジッタの周波数のいずれにおいても、本実施形態は、出力信号のディストーションを低減することができる。 In the present embodiment, the frequency of jitter applied to the operation clock is 48 kHz to 384 kHz. In any of jitter frequencies of 48 kHz to 384 kHz, this embodiment can reduce distortion of the output signal.

本発明は、Ｄ／Ａ変換器の他、Ｄ／Ａ変換の機能を持った電子機器全般に利用することができる。 The present invention can be used for all electronic devices having a D / A conversion function in addition to a D / A converter.

１０１、１５１、１５３、１５６、１５７スイッチ
１１１、１１２、１５２、１５４キャパシタ
１２１、１５５演算増幅器
１４１ジッタ生成部
１４３クロック信号生成部
１４４＿１〜１４１＿４遅延素子
１４５＿１〜１４５＿４スイッチ群
１４６、１５９制御回路
１４７＿１〜１４７＿４、１７３コントロール信号
１４８ジッタクロック発生器
１４９信号
１５０ａコンテニアス部
１５０ｂサンプル・ホールド部
１５０ｃデジタル部
１５８フィードバック経路
１６０サンプリング回路
１６２ジッタ選択部
１７０検出器
１７１ジッタ周波数制御回路 101, 151, 153, 156, 157 switches 111, 112, 152, 154 capacitors 121, 155 operational amplifiers 141 jitter generators 143 clock signal generators 144_1 to 141_4 delay elements 145_1 to 145_4 switches 146, 159 control circuits 147_1 to 147_4 , 173 Control signal 148 Jitter clock generator 149 Signal 150a Continuous unit 150b Sample and hold unit 150c Digital unit 158 Feedback path 160 Sampling circuit 162 Jitter selection unit 170 Detector 171 Jitter frequency control circuit

Claims

デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部と、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備えたサンプリング回路と、
前記サンプル・ホールド部に供給される第１クロック信号と、前記コンテニアス部に供給される第２クロック信号と、を生成するクロック信号生成部と、
少なくとも前記第１クロック信号に付加されるジッタを生成するジッタ生成部と、
前記ジッタ生成部によって生成された前記ジッタの周波数を制御するジッタ周波数制御部と、
を含むことを特徴とするＤ／Ａ変換器。 A sample-and-hold unit that samples an input signal based on a digital signal input by the digital unit, holds and transfers the sampled signal, and a continuous signal that outputs the signal transferred by the sample-and-hold unit as an analog signal A sampling circuit comprising:
A clock signal generation unit that generates a first clock signal supplied to the sample and hold unit and a second clock signal supplied to the continuous unit;
A jitter generator for generating jitter added to at least the first clock signal;
A jitter frequency control unit for controlling the frequency of the jitter generated by the jitter generation unit;
D / A converter characterized by including.

前記ジッタ周波数制御部は、
前記サンプル・ホールド部に供給される入力信号の周波数特性から、前記入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、
前記検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部と、
を含むことを特徴とする請求項１に記載のＤ／Ａ変換器。 The jitter frequency controller is
From a frequency characteristic of the input signal supplied to the sample-and-hold unit, a detector that detects a peak frequency at which noise mixed in the input signal has a peak;
A frequency converter that converts a peak frequency of noise detected by the detector into an arbitrary frequency;
The D / A converter according to claim 1, comprising:

前記サンプル・ホールド部は、
前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記コンテニアス部に転送するスイッチング素子と、を含み、
前記スイッチング素子は、ジッタが加えられた前記クロック信号にしたがってオン、オフ動作をすることを特徴とする請求項１または２に記載のＤ／Ａ変換器。 The sample and hold unit is
A capacitive element that accumulates charges generated by the input signal, and a switching element that transfers the charges accumulated in the capacitive element to the continuous unit,
The D / A converter according to claim 1, wherein the switching element performs an on / off operation in accordance with the clock signal to which jitter has been added.

デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部と、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備えたサンプリング回路と、
前記サンプル・ホールド部に供給される第１クロック信号と、前記コンテニアス部に供給される第２クロック信号と、を生成するクロック信号生成部と、
少なくとも前記第１クロック信号に付加されるジッタを生成するジッタ生成部と、を含むＤ／Ａ変換器に用いられるジッタ周波数制御回路であって、
前記サンプル・ホールド部に供給される入力信号の周波数特性から、前記入力信号に混入されるノイズがピークを持つピーク周波数を検出する検出器と、
前記検出器によって検出されたノイズのピーク周波数を、任意の周波数に変換する周波数変換部と、
を含むことを特徴とするジッタ周波数制御回路。 A sample-and-hold unit that samples an input signal based on a digital signal input by the digital unit, holds and transfers the sampled signal, and a continuous signal that outputs the signal transferred by the sample-and-hold unit as an analog signal A sampling circuit comprising:
A clock signal generation unit that generates a first clock signal supplied to the sample and hold unit and a second clock signal supplied to the continuous unit;
A jitter frequency control circuit used in a D / A converter including at least a jitter generation unit that generates jitter added to the first clock signal,
From a frequency characteristic of the input signal supplied to the sample-and-hold unit, a detector that detects a peak frequency at which noise mixed in the input signal has a peak;
A frequency converter that converts a peak frequency of noise detected by the detector into an arbitrary frequency;
A jitter frequency control circuit comprising: