JP5547148B2 - メモリデバイス - Google Patents
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Description
<メモリデバイスの概要>
図1は、第1の実施形態に係るメモリデバイスを概略的に示している。図1は、メモリデバイスのハードウェア上の構成を示している。
図1に示すように、メモリデバイス(半導体記憶装置)1は、ホストデバイス(以下、単にホストと称する場合がある)2と通信できるように構成されている。メモリデバイス1は、ターゲットとして動作し、ホストデバイス2はイニシエータとして動作する。さらに具体的な例として、メモリデバイス1はUFSメモリデバイスであり、ホストデバイス2はUFSメモリデバイスをサポートするホストである。
例えば、メモリ11は1つまたは複数のNAND型フラッシュメモリを含む。メモリ11がNAND型フラッシュメモリである場合、メモリ11は、ページ単位でデータの書き込み、及び読み出しを行う。ページは、図2に示すように、複数のメモリセルトランジスタの集合のメモリ空間からなり、固有の物理アドレスを割り当てられている。各メモリセルトランジスタ(メモリセル、セルトランジスタ等とも称す)MTは、いわゆる積層ゲート構造のMOSFET(metal oxide semiconductor field effect transistor)である。各メモリセルトランジスタMTは、電荷蓄積層CSに蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じた情報を記憶する。メモリセルトランジスタMTが電流経路(ソース/ドレインSD)同士を相互に直列接続されてNANDストリングを構成し、NANDストリングの両端に選択ランジスタS1、S2が接続される。選択トランジスタS2の電流経路の他端はビット線BLに接続され、選択トランジスタS1の電流経路の他端はソース線SLに接続されている。
メモリデバイス1は、例えば、プリント基板上に半田により実装される埋め込み型でも良いし、ホストデバイス2に設けられたカードスロットに対して脱着可能なリムーバブル型でもよい。図4は、封止された形態のメモリデバイス1の例を示している。図4に示されているように、プリント基板201上にチップ状の複数のメモリ11が積層されている。各メモリ11は、プリント基板201上の配線パターン(図示せず)にワイヤ202により接続されている。チップ状のメモリコントローラ12も、プリント基板201上に置かれ、ワイヤ202により配線パターンに接続されている。プリント基板201の裏面には、図示せぬ外部端子(例えば、BGA(ball grid array))が設けられている。外部端子には、図1に示した信号(RESET、REF_CLK、DOUT、DOUT_c、DIN、DIN_c、VCC、VCCQ、VCCQ2、VDDi、VDDi2、VDDi3が含まれる。RESET、REF_CLK、DOUT、DOUT_c、DIN、DIN_c)が割り当てられ、この外部端子を介してメモリデバイス1外部のホストデバイス2との間で信号を通信する。プリント基板201、メモリ11、メモリコントローラ12、ワイヤ202は、例えば樹脂製のパッケージ203により封止されている。
次に、図5に、メモリデバイス1の構成の別の視点を示す。より具体的には、図5は、メモリデバイス1の論理構成、すなわち機能ブロックを示している。各ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現されることが可能である。各機能ブロックが、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、以下の具体例のように区別されていることは、必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示のブロックがさらに細かい機能サブブロックに分割されていてもよい。どのブロックによって特定されるかによって実施形態が限定されるものではない。
パケット101は、LUN102と、実体部103を含んでいる。
LUN102は、例えばパケット101のヘッダに含められることが可能である。各パケットの宛先のLU67は、LUNにより一意に特定される。
実体部103は、パケットの機能に固有の内容、例えばタスク、データ、LUコマンド、クエリー、各種のパラメータ等を含んでいる。より具体的には、パケットの実体部103にコマンド記述部が含まれており、コマンド記述部にSCSI(small computer system interface)コマンドが格納されている。SCSIコマンド中に、所定のコマンド、及びアドレス等が含まれている。
各LU67は、例えばメモリ11、メモリインターフェース34、バッファ35、ECC回路36、CPU42、ROM43、レジスタ46(図1参照)により実現される。各LU67は、相互に独立して、ホストデバイス2からの処理を実行する。したがって、各LU67はメモリ11、インターフェース21、23、バッファ35、ECC回路36、CPU42、ROM43、レジスタ46等の資源の一部を利用して実現される。各LUは、上記のようにホストデバイス2からは1つのLUを特定するLUNによって相互に区別される。ホストデバイス2からのコマンドは指定されたLU67によって実行される。
次に、図8を参照して、デバイスサーバ71をより詳細に説明する。複数のLU67のうち、少なくとも1つ、典型的には全てが、図8に示す構成を有している。
図8に示されているように、デバイスサーバ71は、管理部81と、コマンド解析部82と、メモリ制御部83を含んでいる。
次に、図8及び図9を用いてキュー領域74について説明する。図9は、第1の実施形態に係るキュー領域74の基本的な構成を概略的に示した図である。
ところで、ホストデバイス2から、メモリデバイス1に、キュー領域74内に格納されている全コマンドを中断するコマンドが発行されることがある。
ホストデバイス2から、メモリデバイス1に、少なくともコマンドキュー74aに格納されたコマンドを中断する中断コマンド(例えばタスク)が入力される。この中断コマンド(タスク)はLU67のデバイスサーバ(より具体的には例えばコマンド解析部82)に入力される。また、コマンド解析部82は、タスクキュー74bに中断コマンドをエンキューする。タスクキュー74bはコマンドキュー74aよりも優先されるので、コマンドキュー74a内のコマンドがデキューされる前に、中断コマンドがデキューされる。
中断コマンドのデキューを受けて、管理部81は、コマンドキュー74a内のコマンドが全て中断できるかを確認し、更に実行中のコマンドの有無及び実行中のコマンドが中断できるかを確認する。
管理部81によって、コマンドキュー74a内のコマンド及び実行中のコマンドが全て中断できる場合、管理部81は中断コマンドを実行して、全てのコマンドを中断する。
中断処理が終了すると、対応するLU67の管理部81は、中断の終了の旨のレスポンスをホストデバイス2に送信する。尚、中断の終了の旨のレスポンスとして、例えば、「全てのコマンドの中断処理が成功した」というレスポンスと、「全てのコマンドの中断は成功してないが、コマンドの中断処理は終了した」というレスポンスの2種類が存在する。このため、例えば全てのコマンドの中断が成功した場合は、管理部81はホストデバイス2に、その旨がわかるようなレスポンスを送信しても良い。
ステップS102において、管理部81は、中断できないコマンド(実行中のコマンドも含む)があると判定した場合、管理部81は中断コマンドを実行し、中断可能なコマンドのみを中断する。
管理部81は、中断処理の終了の後、中断できなかった全てのコマンドのレスポンスをホストデバイス2に送信する。その後、ステップS104を実行する。
次に、図11を用いて、第1の実施形態に係るLUコマンド中断時のホストデバイス2とメモリデバイス1との通信の様子について説明する。図11は、ホストデバイス2からメモリデバイス1に入力されたLUコマンドを、ホストデバイス2からメモリデバイス1に入力されたタスクで中断する場合における、ホストデバイス2とメモリデバイス1との通信の様子と、該通信時における、コマンドキュー74a及びタスクキュー74bの様子を示した図である。尚、図11では簡単のため、コマンドキュー74a及びタスクキュー74bの先頭から三つまでのキューを図示している。また、簡単のため、初めはコマンドキュー74a及びタスクキュー74bには何もエンキューされてないものとする。また、各通信はいずれも、この1つのLU67とホスト2との間の通信(パケット)に相当する。
上述した第1の実施形態によれば、メモリデバイス1は、不揮発性のメモリ(メモリ領域)73と、コマンドが格納されるコマンド格納部(キュー領域)74と、コマンドをホストデバイス2から受信し、コマンドをコマンド格納部74に格納すると共にコマンドを実行し、コマンドの実行が終了した後、コマンドの実行の終了を知らせる第1の信号(レスポンス)をホストデバイス2に送信する制御部(デバイスサーバ)71とを備えている。また、制御部71は、第1のコマンドに応答してメモリ73についての書き込み、読み出し、または消去を実行し、第2のコマンドに応答して、コマンド格納部74内の第1のコマンドまたは実行中の第1のコマンドを中断する。また、制御部71は、第2のコマンドを実行した際、中断対象となる第1のコマンド(コマンド格納部74に格納されたコマンド、及び実行中のコマンド)のうち、中断可能な第1コマンドを中断すると共に、中断対象となる第1のコマンドのうちで中断されなかった全ての第1のコマンドに関する第1の通知を送信した後、第2のコマンドに関する第1の通知を、ホストデバイス2に送信する。
次に、図12を用いて、第2の実施形態について説明する。第2の実施形態に係るメモリデバイスは、第1実施形態と同じハードウェア構成および機能ブロックを有する。第2の実施形態の説明で触れられていない点については、第1実施形態の記述が第2の実施形態に全て適用されることに留意されたい。第2の実施形態は、コマンド中断時において、実行中のコマンド及び、キュー内に中断されないコマンドが残っている場合に関する。
図12は、第2の実施形態に係るLUコマンド中断時のホストデバイス2とメモリデバイス1との通信の様子について示した図である。尚、図12では簡単のため、コマンドキュー74a及びタスクキュー74bの先頭から三つまでのキューを図示している。また、簡単のため、初めはコマンドキュー74a及びタスクキュー74bには何もエンキューされてないものとする。
上述した第2の実施形態によれば、制御部71は、中断対象となる第1のコマンドのうち、中断すべきである第1のコマンドと、中断すべきでない第1のコマンドとを判断している。
尚、上述ではタスク(ABORT task)を用いてキュー領域74内のコマンドを中断している。しかし、これに限らず、所定のコマンドによってキュー領域74内を初期化する場合においても、中断できなかったコマンドのレスポンスがホストデバイス2に送信された後に、管理部81が該コマンドが完了した旨を伝えるレスポンスをホストデバイス2に送信することで、上述した第1の実施形態及び第2の実施形態と同様の効果を得ることが可能である。またこの場合、タスクマネージャ72によって、コマンドキュー74aよりも、該コマンドの実行が優先されるように設定されている。このように、メモリデバイス1内のコマンドを中断するコマンドであれば、上述したコマンド(ABORT task)に限定されず、どのようなものでも上述した第1の実施形態及び第2の実施形態を適用可能である。
21…I/O、22…コアロジック部、23…I/O、
31…ホストインターフェース、32…バッファ、33…データバス、
34…メモリインターフェース、35…バッファ、36…ECC回路、
41…制御バス、42…CPU、43…ROM、45…ワークRAM、
46…レジスタ、51…アナログ回路、61…ターゲットポート、
62…タスクルータ、63…デバイスマネージャ、64…デスクリプタ、
65…アトリビュート、66…フラグ、67…LU、71…デバイスサーバ、
72…タスクマネージャ、73…メモリ領域、74…キュー領域、
74a…コマンドキュー、74b…タスクキュー、74c…クエリーキュー、
81…管理部、82…コマンド解析部、83…転送要求生成部、84…メモリ制御部。
Claims (5)
- 不揮発性のメモリと、
コマンドが格納されるコマンド格納部と、
前記コマンドをホストデバイスから受信し、前記コマンドを前記コマンド格納部に格納すると共に前記コマンドを実行し、前記コマンドの実行が終了した後、前記コマンドの実行の終了を知らせる第1の信号を前記ホストデバイスに送信する制御部と
を備え、
前記制御部は、
第1のコマンドに応答して前記メモリについての書き込み、読み出し、または消去を実行し、
第2のコマンドに応答して、前記コマンド格納部内の前記第1のコマンドまたは実行中の第1のコマンドを中断し、
前記第2のコマンドを実行した際、中断対象となる前記第1のコマンドのうち、中断可能な前記第1のコマンドを中断すると共に、
中断対象となる前記第1のコマンドのうちで中断されなかった全ての前記第1のコマンドに関する前記第1の信号を送信した後、前記第2のコマンドに関する前記第1の信号を送信する
ことを特徴とするメモリデバイス。 - 前記制御部は、中断対象となる前記第1のコマンドのうち、中断すべきである前記第1のコマンドと、中断すべきでない前記第1のコマンドとを判断することを特徴とする請求項1に記載のメモリデバイス。
- 中断対象となる前記第1のコマンドは複数存在することを特徴とする請求項1または2に記載のメモリデバイス。
- 前記コマンド格納部は、第1のコマンド格納部と、第2のコマンド格納部とを備え、
前記制御部は、前記第1のコマンドを前記第1のコマンド格納部に格納し、前記第2のコマンドを、前記第2のコマンド格納部に格納し、
前記第1のコマンド格納部、及び前記第2のコマンド格納部に格納された前記第1のコマンド及び前記第2のコマンドが実行される順番を決定する順番制御部を更に備え、
前記順番制御部は、前記第2のコマンドの順番を、前記第1のコマンドの順番よりも前にすることを特徴とする請求項1乃至3のいずれか一項に記載のメモリデバイス。 - 前記コマンド格納部は、行列空間であり、前記コマンドは前記行列空間の前から順番に格納され、前記行列空間に格納された前記コマンドは前から順番に実行されることを特徴とする請求項1乃至4のいずれか一項に記載のメモリデバイス。
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