JP5541792B2 - 半導体メモリ装置及びそれのデータ処理方法 - Google Patents
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Description
11 エラー訂正コードブロック
20 記憶装置
110、410 メモリ
120、420、520 メモリコントローラ
121 ホストインタフェース
122、510 プロセッサ
123 RAM
124 エラー訂正コードブロック
125 メモリインタフェース
200 ホスト
310 第1インバータ
320 パディングデータ挿入器
330 パリティデータ生成器
340 第2インバータ
411 メモリセル
413 エラー訂正コードブロック
500 コンピューティングシステム
530 入力装置
540 出力装置
550 フラッシュメモリ
560 主記憶装置
Claims (9)
- 使用者データをエラー訂正エンコーディングしてパリティデータを生成するエラー訂正コードブロックと、
前記使用者データと前記パリティデータを貯蔵するメモリを含み、
前記エラー訂正コードブロックは、フリーページデータと同一である使用者データのパリティデータを前記フリーページデータと区分するための少なくとも2t(tは自然数)個のビットを生成することを特徴とする半導体メモリ装置。 - 前記エラー訂正コードブロックは、前記使用者データのパディングデータに前記フリーページデータとの区分のためのインジケータを挿入して前記パリティデータを生成することを特徴とする請求項1に記載の半導体メモリ装置。
- 前記インジケータは、前記フリーページデータを構成するビットと異なる少なくとも1つのビットによって構成されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記tは、前記エラー訂正コードブロックにより訂正できる最大のエラー数であることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記エラー訂正コードブロックは、
前記使用者データをインバーティングする第1インバータと、
前記使用者データと前記フリーページデータが同一であると、前記インバーティングされた使用者データに前記インジケータが挿入されたパディングデータをパディングするパディングデータ挿入器と、
前記インバーティングされた使用者データと前記パディングデータを使用してパリティビットを生成するパリティビット生成器と、
前記インバーティングされた使用者データと前記パリティビットをインバーティングして前記メモリに貯蔵する第2インバータを含むことを特徴とする請求項1に記載の半導体メモリ装置。 - 半導体メモリ装置のデータ記録方法において、
使用者データをエラー訂正エンコーディングしてパリティデータを生成する段階と、
前記使用者データと前記パリティデータを貯蔵する段階を含み、
前記パリティデータを生成する段階は、フリーページデータと前記使用者データが同一であると、前記フリーページデータと区分するための少なくとも2t個のビットを生成することを特徴とするデータ記録方法。 - 前記パリティデータを生成する段階は、
前記フリーページデータと前記使用者データが同一である場合、前記使用者データのパディングデータに前記フリーページデータと異なるビットによって構成されたインジケータを挿入する段階と、
前記使用者データと前記インジケータが含まれたパディングデータを使用して前記フリーページデータと区分するための少なくとも2t(tは自然数)個のビットを生成する段階を含むことを特徴とする請求項6に記載のデータ記録方法。 - 前記インジケータは、前記フリーページデータを構成するビットと異なる少なくとも1つのビットによって構成されることを特徴とする請求項7に記載のデータ記録方法。
- 前記tは、前記エラー訂正コードブロックにより訂正できる最大のエラー数であることを特徴とする請求項6に記載のデータ記録方法。
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