JP5540655B2 - Method for manufacturing integrated circuit device - Google Patents
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Description
本発明は、集積回路装置の製造方法に関する。 The present invention relates to a method for manufacturing an integrated circuit device.
集積回路装置の微細構造は、フォトリソグラフィ技術により形成される。フォトリソグラフィ技術では、まず、基板表面に形成したフォトレジスト膜に、フォトマスクのパターンを投影する。その後、このフォトレジスト膜を現像して、フォトマスクのパターンに対応するレジストパターンを形成する。次に、このレジストパターンを、例えばエッチングマスクとして、基板表面上に微細構造を形成する。 The fine structure of the integrated circuit device is formed by a photolithography technique. In the photolithography technique, first, a photomask pattern is projected onto a photoresist film formed on a substrate surface. Thereafter, the photoresist film is developed to form a resist pattern corresponding to the pattern of the photomask. Next, using this resist pattern as an etching mask, for example, a fine structure is formed on the substrate surface.
フォトマスクのパターンをレジスト膜に投影する露光方式は、集積回路装置の微細化と共に変遷してきた。現在、最も広く用いられている露光方式は、フォトマスクパターンの縮小像を、レジスト膜に投影(照射)する縮小投影露光方法である。 An exposure method for projecting a photomask pattern onto a resist film has changed with the miniaturization of integrated circuit devices. Currently, the most widely used exposure method is a reduced projection exposure method in which a reduced image of a photomask pattern is projected (irradiated) onto a resist film.
集積回路装置の性能(動作速度等)は、その微細構造、特に配線幅に依存している。集積回路装置の配線幅は、エッチングマスクとなるレジストパターンの線幅により決まる。従って、レジストパターンの線幅は、チップによらず、一定であることが好ましい。 The performance (operation speed, etc.) of an integrated circuit device depends on its fine structure, particularly the wiring width. The wiring width of the integrated circuit device is determined by the line width of the resist pattern serving as an etching mask. Therefore, it is preferable that the line width of the resist pattern is constant regardless of the chip.
しかし、縮小投影露光方法により形成するレジストパターンの線幅は、必ずしも一定ではなく、大きく変動することがある。そこで、本発明の目的は、縮小投影露光方法で形成するレジストパターンの線幅の変動を小さくする集積回路装置の製造方法を提供することである。 However, the line width of the resist pattern formed by the reduced projection exposure method is not necessarily constant and may vary greatly. SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method for manufacturing an integrated circuit device that reduces the variation in the line width of a resist pattern formed by a reduction projection exposure method.
上記の目的を達成するために、本製造方法の第1の観点によれば、基板表面に形成した第1のフォトレジスト膜の複数の第1のレジスト領域に、フォトマスクの縮小像を順次投影した後、前記第1のフォトレジスト膜を現像して、前記縮小像に対応するレジストパターンを形成する縮小投影露光工程を有し、前記フォトマスクが、帯状パターンが第1の間隔で並置された密集パターンと、前記第1の間隔より広い第2の間隔で前記帯状パターンが並置された孤立パターンを含み、前記レジストパターンに含まれる帯状パターンの現像後の第1のレジスト線幅の露光特性において、前記縮小像の結像面に対する基板表面位置の増加に応じて、前記第1のレジスト線幅が増加し、最大線幅に達した後に減少し、且つ、前記フォトマスクに照射する光の露光量の変化に応じて前記第1のレジスト線幅が変化する集積回路装置の製造方法であって、前記密集パターンに対応する、前記最大線幅と基板表面位置の関係を示す第1の最大線幅位置特性と、前記孤立パターンに対応する、前記最大線幅と基板表面位置の関係を示す第2の最大線幅位置特性を導出し、前記第1の最大線幅位置特性における、所望の最大線幅に対応する第1の基板表面位置と、前記第2の最大線幅位置特性における、前記所望の最大線幅に対応する第2の基板表面位置の中間の基板表面位置を、露光時の基板表面位置として定める第1の工程と、前記基板表面を前記露光時の基板表面位置に配置した後、前記縮小投影露光工程を行う第2の工程とを有する集積回路装置の製造方法が提供される。 In order to achieve the above object, according to a first aspect of the present manufacturing method, a reduced image of a photomask is sequentially projected onto a plurality of first resist regions of a first photoresist film formed on a substrate surface. Thereafter, the first photoresist film is developed to form a reduced projection exposure process for forming a resist pattern corresponding to the reduced image, and the photomask is arranged with the strip-like patterns juxtaposed at the first interval. In the exposure characteristics of the first resist line width after development of the band-shaped pattern included in the resist pattern, including a dense pattern and an isolated pattern in which the band-shaped pattern is juxtaposed at a second interval wider than the first interval The first resist line width increases as the substrate surface position increases with respect to the image plane of the reduced image, decreases after reaching the maximum line width, and irradiates the photomask. A method of manufacturing an integrated circuit device in which the first resist line width is changed in accordance with a change in the exposure amount, wherein the first line width and the substrate surface position corresponding to the dense pattern are shown. A second maximum line width position characteristic indicating a relationship between the maximum line width position characteristic and the maximum line width and the substrate surface position corresponding to the isolated pattern is derived, and a desired maximum line width position characteristic in the first maximum line width position characteristic is obtained. A first substrate surface position corresponding to the maximum line width and an intermediate substrate surface position between the second substrate surface positions corresponding to the desired maximum line width in the second maximum line width position characteristic; And a second step of performing the reduced projection exposure step after the substrate surface is arranged at the substrate surface position at the time of exposure. Provided.
本集積回路装置の製造方法によれば、縮小投影露光方法で形成するレジストパターンの線幅の変動を小さくすることができる。 According to the manufacturing method of the integrated circuit device, the variation in the line width of the resist pattern formed by the reduction projection exposure method can be reduced.
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. In addition, the same code | symbol is attached | subjected to the corresponding part even if drawings differ, and the description is abbreviate | omitted.
(実施の形態1)
(1)縮小投影露光装置
図1は、本実施の形態で使用する縮小露光装置2の概略図である。尚、縮小投影露光装置は、ステッパ又はスキャナーとも呼ばれる装置である。図2は、縮小像が投影されるフォトレジスト膜14の概略平面図である。
(Embodiment 1)
(1) Reduction Projection Exposure Apparatus FIG. 1 is a schematic view of a
縮小投影露光装置2は、図1に示すように、光源4と、光源4が放射した放射光6を整形し、レチクルと呼ばれるフォトマスク8に照射するコンデンサレンズ10を有している。また、縮小投影露光装置2は、フォトマスク8に形成したマスクパターンを縮小して、基板(例えば、Si基板)12の基板表面に形成したフォトレジスト膜14に投影する縮小投影レンズ16を有している。また、縮小投影露光装置2は、基板12を載置するステージ18を有している。ここで、ステージ18は、基板12を担持した状態で、上下方向20及び水平方向22に移動可能である。
As shown in FIG. 1, the reduction
本実施の形態では、この縮小投影露光装置2により、フォトマスク8に放射光6を照射して、基板12の基板表面に形成したフォトレジスト膜14の複数のレジスト領域23に、フォトマスク8の縮小像を投影する(図2参照)。この複数のレジスト領域23への縮小像の投影は、ステージ18の水平方向への移動機能(ステップアンドリピート機能)により実現される。その後、フォトレジスト膜14を現像して、フォトマスク8の縮小像に対応するレジストパターンを形成する。
In the present embodiment, the reduced
尚、以上のように、基板表面に形成したフォトレジスト膜14にフォトマスク8の縮小像(マスクパターンの縮小像)を投影した後、フォトレジスト膜14を現像して、上記縮小像に対応するレジストパターンを形成する工程を、縮小投影露光工程と呼ぶこととする。一方、フォトマスクパターンの縮小像を、レジスト膜に投影することは、縮小投影露光と呼ぶこととする。
As described above, after a reduced image of the photomask 8 (a reduced image of the mask pattern) is projected onto the
(2)フォトマスク
図3は、本実施の形態で使用するフォトマスク8の概略平面図である。図4は、フォトマスク8に含まれる試験用の部分拡大図である。
(2) Photomask FIG. 3 is a schematic plan view of the
集積回路装置を製造する過程では、多数のフォトマスクが用いられる。これら多数のフォトマスクは、夫々、集積回路装置の構成要素(例えば、素子分離溝、ゲート、拡散層、コンタクトホール)に対応している。そして、各構成要素に対応するマスクパターンが、図3に示すように、フォトマスク8のマスクパターン領域26に形成されている。
In the process of manufacturing an integrated circuit device, a large number of photomasks are used. Each of these many photomasks corresponds to a component of the integrated circuit device (for example, an element isolation trench, a gate, a diffusion layer, and a contact hole). A mask pattern corresponding to each component is formed in a
更に、本実施の形態のフォトマスクマスク8は、図3に示すように、マスクパターン領域26の間に、試験用パターン24を有している。この試験用パターン24には、密集パターン24aと孤立パターン24bの2種類がある。密集パターン24aは、図4(a)に示すように、帯状パターン28が一定の間隔D1で並置されたパターンである。ここで、帯状パターン28の線幅Wは、フォトマスク8により製造する集積回路装置の配線の最小線幅に等しいことが好ましい。また、間隔D1は、帯状パターンの幅Wに等しいことが好ましい。本実施の形態における線幅Wおよび間隔D1は、共に360nmである。
Furthermore, the
一方、孤立パターン24bは、図4(b)に示すように、密集パターンの間隔D1より広い一定の間隔D2で、線幅Wの帯状パターン28が並置されたパターンである。ここで、間隔D2は、フォトリソグラフィの解像度より十分広く、近接効果が生じない広さであることが好ましい。本実施の形態における孤立パターン24bの間隔D2は、1〜10μmである。
On the other hand, as shown in FIG. 4B, the
(3)露光特性
図5は、縮小投影露光装置2の露光特性である。図5の縦軸は、帯状パターンのレジスト線幅である。横軸は、フォトマスク膜14の露光時の基板表面位置である。ここで、基板表面位置19とは、縮小投影露光装置2が投影する縮小像の結像面21(縮小像の解像度が最も高くなる面)と基板表面25との高低差(結像面に対する基板表面位置)である。尚、基板表面位置の符号は、フォトマスク側で正になるように定められている。また、よく知られているように、縮小像の結像面は、縮小投影レンズ16の焦点面に一致する。
(3) Exposure Characteristics FIG. 5 shows the exposure characteristics of the reduced
図5に示す帯状パターンのレジスト線幅は、以下の手順により測定する。まず、未加工のSi基板表面に、ポジ型のフォトレジスト膜を形成する。次に、このフォトレジスト膜の複数のレジスト領域に、縮小投影露光装置2により、密集パターン24a及び孤立パターン24bの縮小像を順次投影する。
The resist line width of the strip pattern shown in FIG. 5 is measured by the following procedure. First, a positive photoresist film is formed on the surface of an unprocessed Si substrate. Next, reduced images of the
この際、基板表面位置は、0.2μmずつ変化させる。更に、変化させた各基板表面位置において、放射光6の照射量(以下、露光量と呼ぶ)を5%ずつ変化させながら、複数のレジスト領域に縮小像を順次投影する。ここで、露光量は5通りであり、少ない順に、露光量a,露光量b,露光量c,露光量d,露光量eと呼ぶこととする。尚、放射光6の強度は一定に保ち、露光量は、露光時間により調整する。 At this time, the substrate surface position is changed by 0.2 μm. Further, reduced images are sequentially projected onto a plurality of resist regions while changing the irradiation amount of the radiated light 6 (hereinafter referred to as exposure amount) by 5% at each changed substrate surface position. Here, there are five exposure amounts, which are referred to as exposure amount a, exposure amount b, exposure amount c, exposure amount d, and exposure amount e in ascending order. The intensity of the emitted light 6 is kept constant, and the exposure amount is adjusted by the exposure time.
次に、このフォトレジスト膜を現像して、帯状パターンを形成する。その後、この帯状パターンのレジスト線幅を、電子線測長機(CD-SEM; Critical Dimension-Scanning Electron Microscope)により測定する。尚、フォトレジスト膜の成膜条件(フォトレジスト溶液の組成、塗布条件、加熱処理条件等)及び現像条件は、他の実施の形態も含め、一定とする。 Next, the photoresist film is developed to form a strip pattern. Thereafter, the resist line width of the belt-like pattern is measured by an electron beam length measuring machine (CD-SEM; Critical Dimension-Scanning Electron Microscope). The film forming conditions for the photoresist film (the composition of the photoresist solution, the coating conditions, the heat treatment conditions, etc.) and the developing conditions are constant, including other embodiments.
図5(a)及び(b)は、夫々、密集パターン及び孤立パターンに対応する露光特性である。図5(a)の折れ線30a〜30eは、夫々、露光量a〜eで形成したレジストパターンに含まれる帯状パターンのレジスト線幅と、基板表面位置の関係(以下、基板表面位置特性)を表している。ここで、折れ線に付した符号のアルファベット部分は、露光量を表している。例えば、折れ線30aは、露光量aで形成した帯状パターンの基板表面位置特性である。以下の図面でも、同じである。尚、露光特性とは、以上のように、露光量の異なる複数の基板表面位置特性を有する特性である。
FIGS. 5A and 5B show exposure characteristics corresponding to a dense pattern and an isolated pattern, respectively. The
図5(a)及び(b)に示すように、現像後のレジストパターンに含まれる帯状パターンの現像後のレジスト線幅(折れ線30a〜30e, 32a〜32e)は、基板表面位置の増加に応じて単調に増加し、結像面(基板表面位置=0μm)で最大線幅に達した後、単調に減少する。基板表面位置による上記レジスト線幅の変化は、以下のように説明することができる。
As shown in FIGS. 5A and 5B, the resist line widths (folded
フォトマスク8の縮小像は、結像面21で最も鮮明になる。このため、基板表面位置19が結像面21から離れるほど、フォトマスク8の帯状パターンの下側に放射光6が回り込む。このため、基板表面位置19が結像面21から離れるほど、レジストパターンに含まれる帯状パターンのレジスト線幅は狭くなる。
The reduced image of the
また、レジスト線幅は、図5に示すように、露光量の変化に応じて変化する。本実施の形態のフォトレジスト膜14はポジ型なので、露光量が増加するとレジスト線幅が細くなる。尚、フォトレジスト膜14がネジ型の場合には、露光量が増加するとレジスト線幅が太くなる。
Further, as shown in FIG. 5, the resist line width changes according to the change in the exposure amount. Since the
ところで、図5(a)及び(b)に示すように、密集パターンと孤立パターンの露光特性は一致しない。この不一致は、所謂、近接効果と呼ばれる現象である。 Incidentally, as shown in FIGS. 5A and 5B, the exposure characteristics of the dense pattern and the isolated pattern do not match. This discrepancy is a phenomenon called the so-called, and the proximity effect.
―露光量によるレジスト線幅の調整(関連技術)―
上述したように、フォトマスクの縮小像は、結像面上で最も鮮明になる。従って、縮小投影露光は、基板表面位置を結像面に一致させた状態で行うことが好ましい。しかし、図5に示すように、現像後のレジストパターンに含まれる、密集パターンのレジスト線幅及び孤立パターンのレジスト線幅は一致しない。そこで、露光量を調整して、所望のレジスト線幅に、密集パターンのレジスト線幅と孤立パターンのレジスト線幅の双方を、バランスよく近づけることが考えられる。この時、孤立パターンのレジスト線幅と密集パターンのレジスト線幅の差(以下、バイアス線幅と呼ぶ)を小さくする露光量を選択することで、両レジスト線幅のバランスがよくなる。
-Adjustment of resist line width by exposure amount (Related technology)-
As described above, the reduced image of the photomask becomes the clearest on the image plane. Therefore, it is preferable that the reduction projection exposure is performed in a state where the substrate surface position coincides with the imaging plane. However, as shown in FIG. 5, the resist line width of the dense pattern and the resist line width of the isolated pattern included in the developed resist pattern do not match. Therefore, it is conceivable that the exposure amount is adjusted so that both the resist line width of the dense pattern and the resist line width of the isolated pattern are close to the desired resist line width in a well-balanced manner. At this time, by selecting an exposure amount that reduces the difference between the resist line width of the isolated pattern and the resist line width of the dense pattern (hereinafter referred to as the bias line width), the balance between the two resist line widths is improved.
例えば、基板表面25を結像面21に配置し露光量cでレジスト膜14に縮小投影露光工程を施すと、密集パターン24aに対応するレジスト線幅は360nmになる。一方、孤立パターン24bに対応するレジスト線幅は、370nmになる。従って、バイアス線幅は、10nm(=370nm−360nm)になる。
For example, when the
また、基板表面25を結像面21に配置し露光dでレジスト膜14に縮小投影露光工程を施すと、密集パターンに対応するレジスト線幅は348nmになる。一方、孤立パターンに対応するレジスト線幅は、363nmになる。従って、バイアス線幅は、15nm(=363nm−348nm)になる。
Further, when the
以上のように、露光量c又はdの何れで縮小投影露光工程を行っても、密集パターンのレジスト線幅及び孤立パターンのレジスト線幅は、概ね360nmになる。しかし、露光量cで縮小投影露光工程を行った場合のバイアス線幅(10nm)は、露光量dで縮小投影露光工程を行った場合のバイアス線幅は(15nm)より小さい。従って、露光量cで縮小投影露光工程を行うことにより、密集パターンのレジスト線幅と孤立パターンのレジスト線幅を、バランスよく所望のレジスト線幅に近づけることが可能になる。 As described above, the resist line width of the dense pattern and the resist line width of the isolated pattern are approximately 360 nm regardless of whether the reduced projection exposure process is performed with the exposure amount c or d. However, the bias line width (10 nm) when the reduced projection exposure process is performed with the exposure amount c is smaller than (15 nm) when the reduced projection exposure process is performed with the exposure amount d. Therefore, by performing the reduced projection exposure process with the exposure amount c, it is possible to bring the resist line width of the dense pattern and the resist line width of the isolated pattern close to the desired resist line width in a balanced manner.
ところで、縮小投影露光装置の露光特性は、基板表面に絶縁膜等の微細構造が形成されると、変化する場合がある。すなわち、露光特性は、縮小投影露光を実施する集積回路装置の各製造工程(例えば、拡散形成工程、ゲート形成工程、コンタクトホール形成工程)で異なる場合がある。このため、露光条件は、各製造工程で使用するフォトマスク毎に定めることが好ましい。例えば、拡散層、ゲート層、コンタクトホール層夫々のフォトマスクに、露光条件を定めることが好ましい。 Incidentally, the exposure characteristics of the reduction projection exposure apparatus may change when a fine structure such as an insulating film is formed on the substrate surface. That is, the exposure characteristics may be different in each manufacturing process (for example, diffusion forming process, gate forming process, contact hole forming process) of an integrated circuit device that performs reduced projection exposure. For this reason, it is preferable to determine the exposure conditions for each photomask used in each manufacturing process. For example, it is preferable to define exposure conditions for the photomasks of the diffusion layer, gate layer, and contact hole layer.
但し、図5に示すような詳細な露光特性を、使用するフォトマスク全てについて測定することは容易ではない。従って、基板表面位置を結像面に固定した状態で、露光量だけを変化させる縮小投影露光工程を実施することで、レジスト線幅の露光量依存特性を導出し、この特性に基づいて所望のレジスト線幅に対応する露光量を定めることが考えられる。 However, it is not easy to measure detailed exposure characteristics as shown in FIG. 5 for all the photomasks used. Therefore, by carrying out a reduction projection exposure process in which only the exposure amount is changed while the substrate surface position is fixed to the imaging plane, the exposure amount dependency characteristic of the resist line width is derived, and a desired value is obtained based on this characteristic. It is conceivable to determine an exposure amount corresponding to the resist line width.
しかし、このような露光量によるレジスト線幅の調整方法には、レジストパターンに含まれる帯状パターンのレジスト線幅が、時に大きく変動するという問題がある(このような問題は、レンズ10,16の収差とは関係なく起こり得る。すなわち、レンズ10,16の収差が所定の基準値以内に収束していても、レジスト線幅が大きく変動することがある。)。
However, such a method for adjusting the resist line width based on the exposure amount has a problem that the resist line width of the belt-like pattern included in the resist pattern sometimes fluctuates greatly (this problem is caused by the
図6は、このようなレジスト線幅の変動が発生した場合の露光特性の一例である。図6(a)及び(b)は、夫々、密集パターン24a及び孤立パターン24bに対応する露光特性である。尚、縦軸及び横軸は、図5(a)及び(b)と同じである。
FIG. 6 shows an example of exposure characteristics when such a variation in resist line width occurs. FIGS. 6A and 6B show exposure characteristics corresponding to the
図6(a)に示した密集パターンの露光特性は、図5(a)の密集パターンの露光特性と略同じである。一方、図6(b)に示した孤立パターンの露光特性は、図5(b)の孤立パターンの露光特性とは大きく異なっている。図6(b)では、レジスト線幅が最大になる基板表面位置(以下、最大線幅位置と呼ぶ)が、結像面に一致しない。しかも、露光量が変化するに従って、最大線幅位置も移動する。 The exposure characteristics of the dense pattern shown in FIG. 6A are substantially the same as the exposure characteristics of the dense pattern shown in FIG. On the other hand, the exposure characteristic of the isolated pattern shown in FIG. 6B is greatly different from the exposure characteristic of the isolated pattern shown in FIG. In FIG. 6B, the substrate surface position where the resist line width is maximum (hereinafter referred to as the maximum line width position) does not coincide with the imaging plane. Moreover, the maximum line width position moves as the exposure amount changes.
図6の露光特性において、上記手順に従って露光量を定めると、所望のレジスト線幅360nmに対する露光量は、露光量cになる。図6から明らかなように、露光量cで縮小投影露光工程を実施すると、密集パターン及び孤立パターンのレジスト線幅は、夫々、360nm及び363nmになり、略所望のレジスト線幅360nmが得られる。しかも、バイアス線幅も、3nm(=363nm−360nm)と小さくなる。従って、一見、何ら問題がないように思われる。 In the exposure characteristics of FIG. 6, when the exposure amount is determined according to the above procedure, the exposure amount for a desired resist line width of 360 nm becomes the exposure amount c. As is apparent from FIG. 6, when the reduced projection exposure process is performed with the exposure amount c, the resist line widths of the dense pattern and the isolated pattern become 360 nm and 363 nm, respectively, and a substantially desired resist line width of 360 nm is obtained. Moreover, the bias line width is also reduced to 3 nm (= 363 nm to 360 nm). Therefore, at first glance, there seems to be no problem.
ところで、フォトマスク8の縮小像は、レジスト膜14の複数のレジスト領域23に投影される(図1及び2参照)。この複数のレジスト領域23への縮小像の投影露光は、ステージ18を平行移動させて行う。この時、基板表面位置19が、上下に僅かに変動することがある。
Incidentally, the reduced image of the
レジスト線幅が最大になる最大線幅位置と結像面が一致している場合には、基板表面位置が多少上下に移動しても、レジスト線幅は殆ど変化しない。しかし、図6(b)のように最大線幅位置と結像面と一致していない場合、基板表面位置19が上下に移動すると、レジスト線幅が大きく変動する。
In the case where the maximum line width position where the resist line width is maximized and the image plane coincide with each other, the resist line width hardly changes even if the substrate surface position is slightly moved up and down. However, when the maximum line width position does not coincide with the imaging plane as shown in FIG. 6B, when the
例えば、図6の露光特性を有する製造工程において、結像面(基板表面位置=0μm)に基板表面を配置して露光量cで縮小投影露光工程を行うと、孤立パターンに対応するレジスト線幅は363nmになる(図6(b)参照)。今、複数のレジスト領域23で縮小投影露光を行っている間に基板表面位置が+0.2μmに変わったとする。すると、孤立パターンに対応するレジス線幅は、340nmに大きく減少する(図6(b)参照)。
For example, in the manufacturing process having the exposure characteristics shown in FIG. 6, when the substrate surface is arranged on the imaging surface (substrate surface position = 0 μm) and the reduced projection exposure process is performed with the exposure amount c, the resist line width corresponding to the isolated pattern is obtained. Becomes 363 nm (see FIG. 6B). Now, it is assumed that the substrate surface position changes to +0.2 μm while the reduced projection exposure is performed in the plurality of resist
図6(b)に示すように、露光量cに対応する基板表面位置特性36cの頂点は、結像面に一致していない。このため、結像面における基板表面位置特性36cの傾きは零にならない。このため、基板表面位置が僅かに増加しただけで、レジスト線幅が大きく減少する。 As shown in FIG. 6B, the vertex of the substrate surface position characteristic 36c corresponding to the exposure amount c does not coincide with the imaging plane. For this reason, the inclination of the substrate surface position characteristic 36c in the imaging plane does not become zero. For this reason, the resist line width is greatly reduced only by slightly increasing the substrate surface position.
尚、図6(b)のような露光特性の変化は、基板表面への微細構造の形成以外の要因によっても変化する。例えば、放射光強度の変化、フォトマスクのパターン占有率、結像面位置の経時変化等によっても、露光特性は変化する。 Note that the change in exposure characteristics as shown in FIG. 6B also changes due to factors other than the formation of the fine structure on the substrate surface. For example, the exposure characteristics also change due to a change in the intensity of the emitted light, a pattern occupancy ratio of the photomask, a temporal change in the image plane position, and the like.
ところで、これら変動要因のうち、結像面位置の経時変化は、以下に説明する手順により容易に除去することができる。まず、未加工のSi基板表面にフォトレジスト膜を形成し、このフォトレジスト膜の複数のレジスト領域に、基板表面位置を変化させながら、一定の露光量で、縮小投影露光を施す。次に、このフォトレジスト膜を現像して、レジストパターンに含まれる帯状レジストパターンのレジスト線幅を測定して、基板表面位置とレジスト線幅の関係(基板表面位置特性)を得る。 By the way, among these fluctuation factors, the temporal change of the imaging plane position can be easily removed by the procedure described below. First, a photoresist film is formed on an unprocessed Si substrate surface, and reduced projection exposure is performed with a constant exposure amount while changing the substrate surface position in a plurality of resist regions of the photoresist film. Next, the photoresist film is developed, and the resist line width of the strip-like resist pattern included in the resist pattern is measured to obtain the relationship between the substrate surface position and the resist line width (substrate surface position characteristic).
ここで、縮小像の結像面の位置は、この基板表面位置特性において、レジスト線幅が最大になる基板表面位置(すなわち、最大線幅位置)に他ならない。従って、ステージ18の原点を、この最大線幅位置に移動することにより、結像面位置の経時変化を補正することができる。このような結像面位置の補正は、日常的に行うことが好ましい。
Here, the position of the image plane of the reduced image is nothing but the substrate surface position (that is, the maximum line width position) at which the resist line width is maximum in this substrate surface position characteristic. Therefore, by moving the origin of the
尚、以上の例では、孤立パターンに対応する露光特性が変動しているが、密集パターンに対する露光特性が変動する場合もある。 In the above example, the exposure characteristic corresponding to the isolated pattern varies, but the exposure characteristic for the dense pattern may vary.
(4)製造方法
次に、本実施の形態の集積回路装置の製造方法を説明する。
(4) Manufacturing Method Next, a manufacturing method of the integrated circuit device of the present embodiment will be described.
(i)露光条件の決定工程
―露光特性の導出工程―
最初に、密集パターン24a及び孤立パターン24bに対応する露光特性を導出する。図7は、露光特性の導出に使用する試験用基板38の概略平面図である。
(i) Process for determining exposure conditions-Process for deriving exposure characteristics-
First, the exposure characteristics corresponding to the
まず、集積回路装置の製造過程で縮小投影露光工程(縮小投影露光+現像)が施される基板(例えば、トランジスタと層間絶縁膜が形成されたSi基板)と略同一構造の試験用基板を用意する。すなわち、上記基板に相当する試験用基板を用意する。 First, a test substrate having substantially the same structure as a substrate on which a reduction projection exposure process (reduction projection exposure + development) is performed in the manufacturing process of an integrated circuit device (for example, a Si substrate on which a transistor and an interlayer insulating film are formed) is prepared. To do. That is, a test substrate corresponding to the above substrate is prepared.
次に、この試験用基板38の表面にフォトレジスト膜14を形成し、この試験用基板38を、縮小投影露光装置2のステージ18に載置する(図1参照)。
Next, a
次に、このフォトレジスト膜14の複数のレジスト領域23aの夫々に、試験用基板表面の基板表面位置と露光量とを変更しながら、縮小投影露光工程を順次施す(図7参照)。ここで、基板表面位置は、例えば、試験用基板のオリフラ40に水平な方向42に沿って変化させる。一方、露光量は、オリフラ40に垂直な方向44に沿って変化させる。
Next, a reduced projection exposure process is sequentially performed on each of the plurality of resist
この時に使用するフォトマスク8は、図3に示すように、マスクパターン領域26、密集パターン24a、及び孤立パターン24bを有している。ここで、マスクパターン領域26には、集積回路装置の構成要素に対応するマスクパターンが形成されている。
As shown in FIG. 3, the
次に、上記縮小投影露光工程によりレジスト領域23aに形成された、密集パターン及び孤立パターンに対応する帯状レジストパターンのレジスト線幅を、CD−SEMにより測定して、密集パターン及び孤立パターンの露光特性を導出する。
Next, the resist line width of the strip-shaped resist pattern corresponding to the dense pattern and the isolated pattern formed in the resist
図8は、このようにして導出した露光特性である。ここで、図8(a)及び(b)は、夫々、密集パターン及び孤立パターンの露光特性である。また、図8(a)及び(b)の折れ線48b,50bは、露光量bで形成した帯状パターンのレジスト線幅と基板表面位置の関係(基板表面位置特性)を表している。一方、図8(a)及び(b)の折れ線48d,50dは、露光量dで形成した帯状パターンのレジスト線幅と基板表面位置の基板表面位置特性を表している。
FIG. 8 shows the exposure characteristics derived in this way. Here, FIGS. 8A and 8B show the exposure characteristics of the dense pattern and the isolated pattern, respectively. Also, the
尚、以上の例では、マスクパターン領域26の間に設けた密集パターン24a及び孤立パターン24bを利用して露光特性を測定している。しかし、マスクパターン領域26に含まれる配線パターンを利用して露光特性を測定してもよい。通常、マスクパターン領域26には、密集した配線パターンと孤立した配線パターンの双方が含まれている。従って、これらを密集パターン及び孤立パターンとして、上記手順にしたがって、露光特性を導出してもよい。
In the above example, the exposure characteristics are measured using the
―最大線幅位置特性の導出工程―
次に、密集パターン24a及び孤立パターン24b夫々について、最大線幅と基板表面位置の関係を示す最大線幅位置特性を導出する。その際、基板表面位置とレジスト線幅の関係(基板表面位置特性)を2次関数でフィティングし、レジスト線幅の最大値(最大線幅)に対応する基板表面位置(最大線幅位置)を特定する。
―Derivation process of maximum line width position characteristics―
Next, the
図9は、図8の露光特性における、基板表面位置とレジスト線幅の関係(基板表面位置特性48b,48d,50b,50d)を2次関数でフィティングした平滑化露光特性である。図9(a)及び(b)は、夫々、密集パターンに対応する平滑化露光特性(曲線52b,52d)及び孤立パターン平滑化露光特性(曲線54b,54d)である。このように、低次の多項式でフィティングすることにより、レジスト線幅の最大値(最大線幅)と、この最大線幅に対応する基板表面位置(最大線幅位置)の特定が容易になる。
FIG. 9 shows the smoothed exposure characteristics obtained by fitting the relationship between the substrate surface position and the resist line width (substrate
図9(a)には、特定した最大線幅と最大線幅位置に対応する、座標55a及び座標55bを結んで導出した一点鎖線56aが示されている。また、図9(b)には、同様に、特定した最大線幅と最大線幅位置に対応する座標55c,55dを結んで導出した一点鎖線56bが示されている。これら一点鎖線56a,56bは、最大線幅と最大線幅位置の関係(最大線幅位置特性)を示している。
FIG. 9A shows a one-
以上のように、本工程では、図8(a)に示す密集パターン24aの露光特性における基板表面位置とレジスト線幅の関係(基板表面位置特性48b,48d)を2次関数でフィティングすることにより、最大線幅に対応する基板表面位置を特定して、密集パターン24aに対応する最大線幅位置特性56aを導出する。また、同様に、孤立パターン24bに対応する最大線幅位置特性56bを導出する。
As described above, in this step, the relationship between the substrate surface position and the resist line width (substrate
―基板表面位置の決定工程―
次に、所望のレジスト線幅に対応する、露光時の基板表面位置を定める。図10は、露光時の基板表面位置を定める方法を説明する図である。縦軸は、レジスト線幅である。横軸は、基板表面位置である。図10には、密集パターン24a及び孤立パターン24b夫々の、平滑化露光特性(曲線52b,52d、曲線54b,54d)と最大線幅位置特性56a,56bが示されている。
-Determining process of substrate surface position-
Next, the substrate surface position at the time of exposure corresponding to the desired resist line width is determined. FIG. 10 is a diagram illustrating a method for determining the substrate surface position during exposure. The vertical axis represents the resist line width. The horizontal axis is the substrate surface position. FIG. 10 shows smoothed exposure characteristics (
本工程では、まず、密集パターン24aの最大線幅位置特性56aにおいて、所望の最大線幅(例えば、370nm)に対応する基板表面位置(例えば、0.00μm)を導出する(図10参照)。同様に、孤立パターン24bの最大線幅位置特性56bにおいて、上記所望の最大線幅(例えば、370nm)に対応する基板表面位置(例えば、−0.18μm)を導出する。その後、夫々の中間の基板表面位置(例えば、平均値−0.09μm)を、露光時の基板表面位置Pとして定める。
In this step, first, a substrate surface position (for example, 0.00 μm) corresponding to a desired maximum line width (for example, 370 nm) is derived in the maximum line width position characteristic 56a of the
―露光量の決定工程―
次に、所望のレジスト線幅に対応する、露光時の露光量を定める。図11は、露光時の露光量の決定方法を説明する図である。図11は、図10を簡素化した図であり、最大線幅位置特性56a,56bと平滑化露光特性(曲線52b,52d、曲線54b,54d)が示されている。尚、平滑化露光特性におけるレジスト線幅と基板表面位置の関係を、平滑化-基板表面位置特性と呼ぶこととする。
-Exposure amount determination process-
Next, an exposure amount at the time of exposure corresponding to a desired resist line width is determined. FIG. 11 is a diagram illustrating a method for determining an exposure amount at the time of exposure. FIG. 11 is a simplified diagram of FIG. 10 and shows maximum line
ここで、最大線幅位置特性56a,56bは、レジスト線幅が最大になる基板表面位置と、その最大線幅の関係を示している。しかし、最大線幅位置特性56a,56bは、最大線幅が得られる露光量は表していない。
Here, the maximum line
しかし、この露光量は、最大線幅位置特性56a,56bを導出する元となった、平滑化露光特性の露光量(露光量52b,52d,54b,54d)を、最大線幅に応じて、比例配分することにより容易に導出することができる。
However, this exposure amount is determined based on the exposure amount of the smoothing exposure characteristics (exposure amounts 52b, 52d, 54b, 54d) from which the maximum line
例えば、図11から明らかように、密集パターンの最大線幅を所望の線幅370nmにする露光量は、密集パターンの平滑化-基板表面位置特性52bの露光量bである。一方、孤立パターンの最大線幅位置特性56bにおける所望の線幅370nmに対応する点Aは、孤立パターンの平滑化-基板表面位置特性54bの頂点Bから、孤立パターンの平滑化-基板表面位置特性54dの頂点Cまでの距離Lの47%の位置にある。ここで、露光量dは、露光量bの110%である。従って、孤立パターンの最大線幅を所望の線幅370nmにする露光量(点Aに対応する露光量)は、露光量bの104.7%(=100%+10%×0.47)の露光量fである。 For example, as is apparent from FIG. 11, the exposure amount for setting the maximum line width of the dense pattern to a desired line width of 370 nm is the exposure amount b of the dense pattern smoothing-substrate surface position characteristic 52b. On the other hand, the point A corresponding to the desired line width 370 nm in the maximum line width position characteristic 56b of the isolated pattern is the smoothing of the isolated pattern—the smoothing of the isolated pattern—the substrate surface position characteristic from the vertex B of the substrate surface position characteristic 54b. It is at a position 47% of the distance L to the vertex C of 54d. Here, the exposure dose d is 110% of the exposure dose b. Therefore, the exposure amount (exposure amount corresponding to the point A) for setting the maximum line width of the isolated pattern to the desired line width of 370 nm is 104.7% (= 100% + 10% × 0.47) of the exposure amount b. The quantity f.
以上のようにして導出した、密集パターンの最大線幅を所望の線幅にする露光量bと、孤立パターンの最大線幅を所望の線幅にする露光量fの中間の露光量gを、露光時の露光量に定める。すなわち、第1の最大線幅位置特性(最大線幅位置特性56a)にける所望の線幅(例えば、370nm)に対応する第1の露光量(例えば、露光量b)と、第2の最大線幅位置特性(最大線幅位置特性56b)にける所望の線幅(例えば、370nm)に対応する第2の露光量(例えば、露光量d)の中間の露光量(例えば、露光量f)を露光時の露光量として定める。
Derived as described above, an exposure amount “b” intermediate between the exposure amount “b” that makes the maximum line width of the dense pattern a desired line width and the exposure amount “f” that makes the maximum line width of the isolated pattern a desired line width, Determine the exposure amount at the time of exposure. That is, a first exposure amount (for example, exposure amount b) corresponding to a desired line width (for example, 370 nm) in the first maximum line width position characteristic (maximum line
尚、以上の例では、基板表面位置を決定した後、露光量を決定しているが、先に露光量を決定した後、基板表面位置を決定してもよい。 In the above example, the exposure amount is determined after determining the substrate surface position. However, the substrate surface position may be determined after the exposure amount is determined first.
―レジスト線幅の変動―
次に、上記露光時の基板表面位置Pに基板表面を配置して、上記露光時の露光量gで縮小投影露光工程を行った場合のレジスト線幅の変動を説明する。
-Variation of resist line width-
Next, the variation of the resist line width when the substrate surface is arranged at the substrate surface position P during the exposure and the reduced projection exposure process is performed with the exposure amount g during the exposure will be described.
図12は、露光時の露光量gにおける基板表面位置特性(基板表面位置とレジスト線幅の関係)を表す図である。曲線60gが、密集パターンに対応する基板表面位置特性である。一方、曲線62gが、密集パターンに対応する基板表面位置特性である。
FIG. 12 is a diagram illustrating the substrate surface position characteristics (relationship between the substrate surface position and the resist line width) at the exposure amount g during exposure.
フォトレジスト膜14を形成した基板表面を、上記露光時の基板表面位置(−0.09μm)に配置し、露光量gで縮小投影露光工程を行うと、密集パターン及び孤立パターンのレジスト線幅は、夫々、366nm及び372nmになる(図12参照)。
When the substrate surface on which the
今、ステージ18の水平方向の移動(ステップアンドリピート)により、基板表面位置が0.2μm増加し、0.11μmになったとする。この時、基板表面位置特性60gから明らかように、密集パターンのレジスト線幅は殆ど変化しない。
Now, it is assumed that the substrate surface position is increased by 0.2 μm to 0.11 μm due to the horizontal movement (step and repeat) of the
一方、孤立パターンのレジスト線幅は、図12に示すように、360nmになる。従って、孤立パターンのレジスト線幅は、基板表面位置が0.2μmの増加すると、12nm(=372nm−360nm)減少する。この変動幅は、上記「(3)露光特性」で図6(b)を参照して説明した、基板表面を結像面に配置した場合のレジスト線幅の変動23nm(=363nm−340nm)の略半分である。このように、本実施の形態によれば、レジスト線幅の変動を小さくすることができる。 On the other hand, the resist line width of the isolated pattern is 360 nm as shown in FIG. Therefore, the resist line width of the isolated pattern decreases by 12 nm (= 372 nm-360 nm) when the substrate surface position increases by 0.2 μm. This variation range is the resist line width variation of 23 nm (= 363 nm to 340 nm) when the substrate surface is disposed on the imaging surface, as described above with reference to FIG. 6B in “(3) Exposure characteristics”. About half. Thus, according to the present embodiment, it is possible to reduce the variation of the resist line width.
尚、以上の例では、図12の不明瞭にならないように、所望の線幅を370nmとして説明した。しかし、所望のレジスト線幅を、上記「(3)露光特性」と同様に360nmにすると、レジスト線幅の変動は更に小さくなる。 In the above example, the desired line width has been described as 370 nm so as not to obscure FIG. However, if the desired resist line width is set to 360 nm as in the case of “(3) Exposure characteristics”, the variation of the resist line width is further reduced.
以上のように本実施の形態では、露光時の基板表面位置を、密集パターンの最大線幅を所望の線幅にする第1の基板表面位置と、孤立パターンの最大線幅を所望の線幅にする第2の基板表面位置の中間の値にする。従って、基板表面位置が、密集パターンの最大線幅位置(基板表面位置特性60gの頂点)及び孤立パターンの最大基板表面位置(基板表面位置特性62gの頂点)の何れにも片寄らないので、レジスト線幅の変動が小さくなる。 As described above, in the present embodiment, the substrate surface position at the time of exposure is set such that the first substrate surface position at which the maximum line width of the dense pattern is a desired line width, and the maximum line width of the isolated pattern is the desired line width. The second substrate surface position is set to an intermediate value. Therefore, the substrate surface position is not shifted to either the maximum line width position of the dense pattern (vertex of the substrate surface position characteristic 60g) or the maximum substrate surface position of the isolated pattern (vertex of the substrate surface position characteristic 62g). The fluctuation of the width becomes smaller.
尚、露光時の基板表面位置は、上記第1の基板表面位置及び上記第2の基板表面位置の平均値でなくてもよい。例えば、平均値より、孤立パターンの基板表面位置特性62gに寄った基板表面位置を、露光時の基板表面位置に定めても良い。一例を挙げるならば、上記平均値に、上記平均値と第2の基板表面位置の和の1/2を加えた位置を、露光時の基板表面位置として定めてもよい。この場合、レジスト線幅の変動が更に小さくなる。 The substrate surface position at the time of exposure may not be an average value of the first substrate surface position and the second substrate surface position. For example, the substrate surface position closer to the substrate surface position characteristic 62g of the isolated pattern than the average value may be determined as the substrate surface position at the time of exposure. For example, a position obtained by adding 1/2 of the sum of the average value and the second substrate surface position to the average value may be determined as the substrate surface position at the time of exposure. In this case, the variation of the resist line width is further reduced.
以上の例では、「露光時の基板表面位置」を定めた露光特性に基づいて、「露光時の露光量」を定めている。しかし、「露光時の基板表面位置」さえ定まれば、「露光時の露光量」は、種々の方法により適宜決定することができる。 In the above example, the “exposure amount at the time of exposure” is determined based on the exposure characteristic that determines the “substrate surface position at the time of exposure”. However, as long as “the substrate surface position at the time of exposure” is determined, the “exposure amount at the time of exposure” can be appropriately determined by various methods.
例えば、上記「基板表面位置の決定工程」により、まず露光時の表面基板位置を定める。その後、この露光時の表面基板位置に試験用基板の表面を固定して、異なる露光量で縮小投影露光工程を行う。次に、各露出光量で形成した帯状パターンのレジスト線幅を測定して、レジスト線幅の露光量依存特性を導出する。この露光量依存特性に基づいても、所望の線幅に対応する「露光時の露光量」を定めることができる。 For example, the surface substrate position at the time of exposure is first determined by the “substrate surface position determining step”. Thereafter, the surface of the test substrate is fixed at the position of the surface substrate at the time of exposure, and the reduced projection exposure process is performed with different exposure amounts. Next, the resist line width of the strip-shaped pattern formed with each exposure light quantity is measured, and the exposure amount dependency characteristic of the resist line width is derived. Also based on this exposure amount dependency characteristic, the “exposure amount at the time of exposure” corresponding to a desired line width can be determined.
(ii)縮小投影露光工程
まず、上記試験用基板の元になった製造途中の基板12(例えば、トランジスタと層間絶縁膜が形成されたSi基板)の表面にレジスト膜14を形成し、この基板12を、縮小投影露光装置2のステージ18に載置する(図1参照)。
(Ii) Reduced projection exposure step First, a resist
次に、ステージ18の垂直移動機能により、基板12の表面を、上述した「露光時の基板表面位置P」に配置する。その後、フォトレジスト膜14の複数のレジスト領域23aに、上述した「露光時の露光量g」でフォトマスク8の縮小像を順次投影する。その後、このフォトレジスト膜14を現像して、フォトマスク8の縮小像に対応するレジストパターンを形成する。
Next, the surface of the
ここで、複数のレジスト領域23aへの縮小投影露光は、ステージ18への水平方向移動機能(ステップアンドリピート機能)により実現する。この時、基板表面位置が変動する場合がある。しかし、上述したように、本実施の形態によれば、レジスト線幅の変動は僅かである。従って、本実施の形態によれば、集積回路装置の配線幅等の変動を小さくすることができる。
Here, the reduced projection exposure to the plurality of resist
(実施の形態2)
本実施の形態は、実施の形態1と略同じである。従って、共通する部分については、説明を省略する。
(Embodiment 2)
The present embodiment is substantially the same as the first embodiment. Therefore, description of common parts is omitted.
図13は、本実施の形態に係る製造工程(例えば、コンタクトホール形成工程)における露光特性である。図13(a)及び(b)は、夫々、密集パターン及び孤立パターンの露光特性である。また、縦軸及ぶ横軸は、夫々、レジスト線幅及び基板表面位置である。 FIG. 13 shows exposure characteristics in the manufacturing process (for example, contact hole forming process) according to the present embodiment. FIGS. 13A and 13B show exposure characteristics of a dense pattern and an isolated pattern, respectively. Further, the horizontal axis extending along the vertical axis represents the resist line width and the substrate surface position, respectively.
図13(a)に示すように、密集パターンの最大線幅位置は結像面に一致しない。一方、孤立パターンの最大線幅位置は、図13(b)に示すように、結像面に一致する。 As shown in FIG. 13A, the maximum line width position of the dense pattern does not coincide with the imaging plane. On the other hand, the maximum line width position of the isolated pattern coincides with the image plane as shown in FIG.
実施の形態1では、孤立パターンの最大線幅位置が結像面に一致しない場合の、集積回路装置の製造工程を説明した(図6参照)。しかし、このように露光特性が異なっても、実施の形態1と同様の手順により、集積回路装置を製造することができる。 In the first embodiment, the manufacturing process of the integrated circuit device when the maximum line width position of the isolated pattern does not coincide with the imaging plane has been described (see FIG. 6). However, even if the exposure characteristics are different as described above, an integrated circuit device can be manufactured by the same procedure as in the first embodiment.
図14は、本実施の形態の「露光時の基板表面位置」を定める手順を説明する図である。 FIG. 14 is a diagram for explaining the procedure for determining the “substrate surface position during exposure” according to the present embodiment.
まず、実施の形態1と同様に、試験用基板を用いて、露光量をパラメータとして露光特性を測定する。次に、この露光特性を2次関数でフィティングして、平滑化露光特性(平滑化-基板表面位置特性64b,64d、平滑化-基板表面位置特性66b,66d)を導出する。次に、各平滑化-基板表面位置特性の頂点を結ぶ最大線幅位置特性68a,68bを導出する。
First, in the same manner as in the first embodiment, exposure characteristics are measured using a test substrate with exposure amount as a parameter. Next, the exposure characteristics are fitted with a quadratic function to derive smoothed exposure characteristics (smoothing-substrate
その後、密集パターンの最大線幅位置特性68aにおいて所望の最大線幅に対応する基板表面位置と、孤立パターンの最大線幅位置特性68bにおいて所望の最大線幅に対応する基板表面位置の中間の基板表面位置を、露光時の基板表面位置に定める。更に、実施の形態1と同様の手順で、露光時の露光量を定める。 Thereafter, the substrate surface position corresponding to the desired maximum line width in the maximum line width position characteristic 68a of the dense pattern and the substrate intermediate between the substrate surface positions corresponding to the desired maximum line width in the maximum line width position characteristic 68b of the isolated pattern. The surface position is determined as the substrate surface position during exposure. Further, the exposure amount at the time of exposure is determined in the same procedure as in the first embodiment.
次に、これら「露光時の基板表面位置」及び「露光時の露光量」により、試験用基板の元になった製造途中の基板に縮小投影露光工程を施す。 Next, a reduced projection exposure process is performed on the substrate in the middle of manufacture, which is the basis of the test substrate, based on these “substrate surface position during exposure” and “exposure amount during exposure”.
(実施の形態3)
集積回路装置の製造は、通常、一定数の基板(以下、ロット)を単位として進められる。あるロットに縮小投影露光を施す場合には、まず縮小投影露光装置に露光条件を設定し、ロット内の全ての基板に同一条件で縮小投影露光を施す。
(Embodiment 3)
The manufacture of an integrated circuit device usually proceeds in units of a certain number of substrates (hereinafter referred to as lots). When performing reduction projection exposure on a lot, exposure conditions are first set in the reduction projection exposure apparatus, and reduction projection exposure is performed on all substrates in the lot under the same conditions.
ところで、各製造工程における露光特性は、製造する集積回路装置の構造が同じであれば、ロットが異なっても殆ど変化しない。従って、所定の構造を有する集積回路装置を初めて製造する場合、最初に露光条件を定めれば、後続のロットには、同一の露光条件で縮小投影露光工程を行うことができる。 By the way, the exposure characteristics in each manufacturing process hardly change even if the lots are different as long as the structure of the integrated circuit device to be manufactured is the same. Accordingly, when an integrated circuit device having a predetermined structure is manufactured for the first time, if the exposure conditions are determined first, the reduced projection exposure process can be performed on the subsequent lots under the same exposure conditions.
しかし、種々の原因により、露光特性が突然変化することがある。このため、本発明者は、集積回路装置を製造している間、帯状パターンのレジスト線幅と、所望のレジスト線幅(例えば、360nm)の誤差が、一定範囲内に収まっているか監視している。そして、このレジスト線幅の誤差が一定範囲を超えた場合には、露光条件を見直すようにしている。尚、レジスト線幅の誤差の許容範囲は、デバイス特性(動作速度等)の仕様により決まる。 However, the exposure characteristics may suddenly change due to various causes. For this reason, the present inventor monitors whether the error between the resist line width of the belt-like pattern and the desired resist line width (for example, 360 nm) is within a certain range while manufacturing the integrated circuit device. Yes. When the resist line width error exceeds a certain range, the exposure conditions are reviewed. Note that the allowable range of resist line width error is determined by the specifications of device characteristics (such as operating speed).
しかし、本発明者は、レジスト線幅の誤差が許容される範囲内(例えば、±30nm)であっても、レジスト線幅のバラツキが大きくなる場合が存在することに気が付いた。上述したように露光条件が変化すると、レジスト線幅のバラツキが大きくなる。しかし、レジスト線幅の誤差の許容範囲が比較的広いため、レジスト線幅の誤差だけを監視していても、露光条件の変化に気付かない場合がある。 However, the present inventor has noticed that there may be a case where the variation in the resist line width becomes large even if the error in the resist line width is within an allowable range (for example, ± 30 nm). As described above, when the exposure condition changes, the variation in the resist line width increases. However, since the allowable range of the resist line width error is relatively wide, even if only the resist line width error is monitored, the exposure condition may not be noticed.
そこで、本発明者は、密集パターンに対応するレジスト線幅と、孤立パターンに対応するレジスト線幅の差(以下、バイアス線幅と呼ぶ)を監視して、露光特性の変化を検知することにした。 Therefore, the present inventor monitors the difference between the resist line width corresponding to the dense pattern and the resist line width corresponding to the isolated pattern (hereinafter referred to as a bias line width) to detect a change in exposure characteristics. did.
図15は、バイアス線幅の経時変化を説明する図である。縦軸は、バイアス線幅である。横軸は、ロット番号である。ここで、縦軸に示したバイアス線幅は、各ロットから抽出した基板の所定のレジスト領域におけるバイアス線幅である。一方、横軸のロット番号は、各ロットに施した縮小投影露光工程の順番である。 FIG. 15 is a diagram for explaining a change with time in the bias line width. The vertical axis represents the bias line width. The horizontal axis is the lot number. Here, the bias line width shown on the vertical axis is the bias line width in a predetermined resist region of the substrate extracted from each lot. On the other hand, the lot number on the horizontal axis is the order of the reduced projection exposure process performed on each lot.
図15の折れ線70は、最上部のレジスト領域23aにおけるバイアス線幅の変化である(図2参照)。折れ線72は、中央部のレジスト領域23bにおけるバイアス線幅の変化である。折れ線74は、最下部のレジスト領域23cにおけるバイアス線幅の変化である。折れ線76は、最左部のレジスト領域23dにおけるバイアス線幅の変化である。折れ線78は、最右部のレジスト領域23eにおけるバイアス線幅の変化である。尚、一ロット当たりの基板数は、24枚である。
A
図15に示すように、バイアス線幅は、−2nm〜15nmの範囲内で変動する。この値自体は、露光特性から想定される範囲内である。従って、バイアス線幅の大きさだけを監視していても、露光特性の変化には気づかない。 As shown in FIG. 15, the bias line width varies within a range of −2 nm to 15 nm. This value itself is within the range assumed from the exposure characteristics. Therefore, even if only the magnitude of the bias line width is monitored, a change in exposure characteristics is not noticed.
図16は、各ロットにおけるバイアス線幅の標準偏差を、ヒストグラムに表した図である。縦軸は、出現頻度である。横軸は、バイアス線幅の標準偏差である。ここで、標準偏差は、よく知られているように、バラツキを定量化した値である。 FIG. 16 is a diagram showing the standard deviation of the bias line width in each lot in a histogram. The vertical axis represents the appearance frequency. The horizontal axis is the standard deviation of the bias line width. Here, the standard deviation is a value obtained by quantifying variation, as is well known.
図16に示すように、殆どのロットでバイアス線幅の標準偏差は、5.0nm以下である。しかし、幾つかのロットでは、標準偏差が5.0nmを超えている。標準偏差が5.0nm以下になったロットの製造時の露光特性を調べても、露光特性に変化は見られなかった。一方、標準偏差が5.0nm以上のロットの製造時の露光特性を調べると、露光特性が変化していた。従って、バイアス線幅の標準偏差を監視することにより、露光特性の変化を確実に検出することが可能になる。 As shown in FIG. 16, the standard deviation of the bias line width is 5.0 nm or less in most lots. However, for some lots, the standard deviation exceeds 5.0 nm. Even when the exposure characteristics at the time of production of a lot having a standard deviation of 5.0 nm or less were examined, no change was observed in the exposure characteristics. On the other hand, when the exposure characteristics at the time of manufacturing lots having a standard deviation of 5.0 nm or more were examined, the exposure characteristics changed. Therefore, by monitoring the standard deviation of the bias line width, it becomes possible to reliably detect a change in exposure characteristics.
図17は、本実施の形態の集積回路装置の製造方法に含まれるレジストパターン形成工程のフローチャートである。 FIG. 17 is a flowchart of a resist pattern forming process included in the method of manufacturing an integrated circuit device according to this embodiment.
本実施の形態では、まず、露光時の基板表面位置が既に定められているか判断する(ステップS1)。 In the present embodiment, first, it is determined whether the substrate surface position at the time of exposure has already been determined (step S1).
そして、露光時の基板表面位置が定められてない場合には、実施の形態1で説明した「露光条件の決定工程」(ステップS4)及び「縮小投影露光工程」(ステップS5)を順次行い、次の工程(例えば、エッチング工程)に進む。 If the substrate surface position at the time of exposure is not determined, the “exposure condition determining step” (step S4) and the “reduced projection exposure step” (step S5) described in the first embodiment are sequentially performed. Proceed to the next step (for example, etching step).
一方、露光時の基板表面位置が既に定められている場合には、試験用基板の表面に、フォトレジスト膜を形成し、このフォトレジスト膜の複数のレジスト領域にフォトマスク8の縮小像を順次投影する。
On the other hand, if the substrate surface position at the time of exposure has already been determined, a photoresist film is formed on the surface of the test substrate, and reduced images of the
次に、このフォトレジスト膜を現像して、上記縮小像に対応するレジストパターンを形成する。次に、各レジスト領域に形成された密集パターンに対応するレジスト線幅と、孤立パターンに対応するレジスト線幅を測定して、密集パターンのレジスト線幅と孤立パターンのレジスト線幅の差(バイアス線幅)の標準偏差を導出する(ステップS2)。ここで、バイアス線幅を測定するレジスト領域の数は、例えば、3〜8箇所である。 Next, the photoresist film is developed to form a resist pattern corresponding to the reduced image. Next, the resist line width corresponding to the dense pattern formed in each resist region and the resist line width corresponding to the isolated pattern are measured, and the difference between the resist line width of the dense pattern and the resist line width of the isolated pattern (bias A standard deviation of (line width) is derived (step S2). Here, the number of resist regions for measuring the bias line width is, for example, 3 to 8.
次に、この標準偏差が、基準値(例えば、5nm)を超えるか判断する(ステップS3)。標準偏差が基準値を超える場合には、実施の形態1で説明した「露光条件の決定工程」(ステップS4)を実施して新たな露光条件を定め、この新たな露光条件により「縮小投影露光工程」(ステップS5)を実施する。一方、上記標準偏差が、基準値を超えていない場合には、既存の露光条件で、実施の形態1の「縮小投影露光工程」(ステップS5)を行う。その後、次の工程(例えば、エッチング工程)に進む。 Next, it is determined whether this standard deviation exceeds a reference value (for example, 5 nm) (step S3). When the standard deviation exceeds the reference value, the “exposure condition determination step” (step S4) described in the first embodiment is performed to define a new exposure condition. "Process" (step S5) is implemented. On the other hand, if the standard deviation does not exceed the reference value, the “reduced projection exposure step” (step S5) of the first embodiment is performed under existing exposure conditions. Then, it progresses to the next process (for example, etching process).
本実施の形態によれば、露光特性の変動の検知が容易になるので、配線幅等のバラツキ増大を予防することができる。 According to the present embodiment, it becomes easy to detect variations in exposure characteristics, so that it is possible to prevent an increase in variations in wiring width and the like.
以上の実施の形態に関し、更に以下の付記を開示する。
(付記)
(付記1)
基板表面に形成した第1のフォトレジスト膜の複数の第1のレジスト領域に、フォトマスクの縮小像を順次投影した後、前記第1のフォトレジスト膜を現像して、前記縮小像に対応するレジストパターンを形成する縮小投影露光工程を有し、
前記フォトマスクが、帯状パターンが第1の間隔で並置された密集パターンと、前記第1の間隔より広い第2の間隔で前記帯状パターンが並置された孤立パターンを含み、
前記レジストパターンに含まれる帯状パターンの現像後の第1のレジスト線幅の露光特性において、前記縮小像の結像面に対する基板表面位置の増加に応じて、前記第1のレジスト線幅が増加し、最大線幅に達した後に減少し、且つ、前記フォトマスクに照射する光の露光量の変化に応じて前記第1のレジスト線幅が変化する集積回路装置の製造方法であって、
前記密集パターンに対応する、前記最大線幅と基板表面位置の関係を示す第1の最大線幅位置特性と、前記孤立パターンに対応する、前記最大線幅と基板表面位置の関係を示す第2の最大線幅位置特性を導出し、前記第1の最大線幅位置特性における、所望の最大線幅に対応する第1の基板表面位置と、前記第2の最大線幅位置特性における、前記所望の最大線幅に対応する第2の基板表面位置の中間の基板表面位置を、露光時の基板表面位置として定める第1の工程と、
前記基板表面を前記露光時の基板表面位置に配置した後、前記縮小投影露光工程を行う第2の工程と、
を有する、
集積回路装置の製造方法。
Regarding the above embodiment, the following additional notes are disclosed.
(Appendix)
(Appendix 1)
After sequentially projecting a reduced image of the photomask onto a plurality of first resist regions of the first photoresist film formed on the substrate surface, the first photoresist film is developed to correspond to the reduced image. A reduced projection exposure process for forming a resist pattern;
The photomask includes a dense pattern in which strip-shaped patterns are juxtaposed at a first interval, and an isolated pattern in which the strip-shaped patterns are juxtaposed at a second interval wider than the first interval,
In the exposure characteristics of the first resist line width after development of the belt-like pattern included in the resist pattern, the first resist line width increases as the substrate surface position increases with respect to the image plane of the reduced image. A method of manufacturing an integrated circuit device, wherein the first resist line width is decreased after reaching a maximum line width, and the first resist line width is changed in accordance with a change in an exposure amount of light applied to the photomask,
A first maximum line width position characteristic indicating the relationship between the maximum line width and the substrate surface position corresponding to the dense pattern, and a second relationship indicating the relationship between the maximum line width and the substrate surface position corresponding to the isolated pattern. The maximum line width position characteristic of the first substrate surface position corresponding to the desired maximum line width and the desired maximum line width position characteristic in the first maximum line width position characteristic are derived. A first step of determining a substrate surface position in the middle of the second substrate surface position corresponding to the maximum line width as a substrate surface position at the time of exposure;
A second step of performing the reduced projection exposure step after placing the substrate surface at the substrate surface position at the time of exposure;
Having
A method for manufacturing an integrated circuit device.
(付記2)
付記1に記載の集積回路装置の製造方法において、
更に、前記露光時の基板表面位置が定められている場合には、前記基板表面に相当する第1の試験用基板表面に形成した、第2のフォトレジスト膜の複数の第2のレジスト領域に、前記フォトマスクの縮小像を順次投影した後、前記第2のフォトレジスト膜を現像して、前記縮小像に対応するレジストパターンを形成し、前記複数の第2のレジスト領域における、前記孤立パターンに対応する第2のレジスト線幅と前記密集パターンに対応する第3のレジスト線幅の差の標準偏差を導出する第3の工程を有し、
前記標準偏差が、基準値を超える場合には、前記第1の工程を実施して、前記露光時の基板表面位置を新たに定めた後に、新たに定めた前記露光時の基板表面位置により前記第2の工程を実施し、
前記標準偏差が、所定の基準値を超えない場合には、定められている前記露光時の基板表面位置により前記第2の工程を実施することを、
特徴とする集積回路装置の製造方法。
(Appendix 2)
In the manufacturing method of the integrated circuit device according to
Further, when the substrate surface position at the time of the exposure is determined, a plurality of second resist regions of the second photoresist film formed on the first test substrate surface corresponding to the substrate surface are formed. Then, after sequentially projecting the reduced images of the photomask, the second photoresist film is developed to form a resist pattern corresponding to the reduced image, and the isolated pattern in the plurality of second resist regions A third step of deriving a standard deviation of a difference between the second resist line width corresponding to the third resist line width corresponding to the dense pattern,
When the standard deviation exceeds a reference value, the first step is performed, and the substrate surface position at the time of exposure is newly determined, and then the substrate surface position at the time of exposure is newly determined. Perform the second step,
If the standard deviation does not exceed a predetermined reference value, performing the second step according to the determined substrate surface position at the time of exposure,
A method of manufacturing an integrated circuit device.
(付記3)
付記1又は2に記載の集積回路装置の製造方法において、
前記第1の工程において、前記基板表面に相当する第2の試験用基板表面に形成した第3のフォトレジスト膜の複数の第3のレジスト領域に、前記試験用基板表面の基板表面位置と前記露光量とを変更しながら、前記フォトマスクの縮小像を順次投影した後、前記第3のフォトレジスト膜を現像して、前記縮小像に対応するレジストパターンを形成し、
前記第3のレジスト領域に形成された、前記密集パターンに対応する第4のレジスト線幅と前記孤立パターンに対応する第5のレジスト線幅を測定して、前記密集パターンの第1の露光特性及び前記孤立パターンの第2の露光特性を導出し、
前記第1の露光特性及び前記第2の露光特性に基づいて、前記第1の最大線幅位置特性及び前記第2の最大線幅位置特性を導出することを、
特徴とする集積回路装置の製造方法。
(Appendix 3)
In the method for manufacturing an integrated circuit device according to
In the first step, a plurality of third resist regions of a third photoresist film formed on the second test substrate surface corresponding to the substrate surface are provided with a substrate surface position on the test substrate surface and the substrate surface position. After sequentially projecting the reduced image of the photomask while changing the exposure amount, the third photoresist film is developed to form a resist pattern corresponding to the reduced image,
First exposure characteristics of the dense pattern are measured by measuring a fourth resist line width corresponding to the dense pattern and a fifth resist line width corresponding to the isolated pattern formed in the third resist region. And deriving a second exposure characteristic of the isolated pattern,
Deriving the first maximum line width position characteristic and the second maximum line width position characteristic based on the first exposure characteristic and the second exposure characteristic;
A method of manufacturing an integrated circuit device.
(付記4)
付記3に記載の集積回路装置の製造方法において、
前記第1の露光特性における基板表面位置と前記第1のレジスト線幅の関係を2次関数でフィティングすることにより、前記最大線幅に対応する基板表面位置を特定して、前記第1の最大線幅位置特性を導出し、
前記第2の露光特性における基板表面位置と前記第1のレジスト線幅の関係を2次関数でフィティングすることにより、前記最大線幅に対応する基板表面位置を特定して、前記第2の最大線幅位置特性を導出することを、
特徴とする集積回路装置の製造方法。
(Appendix 4)
In the method of manufacturing an integrated circuit device according to attachment 3,
By fitting the relationship between the substrate surface position in the first exposure characteristic and the first resist line width with a quadratic function, the substrate surface position corresponding to the maximum line width is specified, and the first Deriving maximum line width position characteristics
By fitting the relationship between the substrate surface position in the second exposure characteristic and the first resist line width with a quadratic function, the substrate surface position corresponding to the maximum line width is specified, and the second Deriving the maximum line width position characteristics
A method of manufacturing an integrated circuit device.
(付記5)
付記2項に記載の集積回路装置の製造方法において、
前記露光時の基板表面位置が定められてない場合には、前記第1の工程を行った後に、前記第2の工程を行うことを、
特徴とする集積回路装置の製造方法。
(Appendix 5)
In the method of manufacturing an integrated circuit device according to
When the substrate surface position at the time of exposure is not defined, after performing the first step, performing the second step,
A method of manufacturing an integrated circuit device.
(付記6)
付記1乃至5のいずれか1項に記載の集積回路装置の製造方法において、
前記第1の工程において、前記第1の基板表面位置と前記第2の基板表面位置の平均値を、前記露光時の基板表面位置として定めることを特徴とする、
集積回路装置の製造方法。
(Appendix 6)
In the method for manufacturing an integrated circuit device according to any one of
In the first step, an average value of the first substrate surface position and the second substrate surface position is determined as a substrate surface position at the time of exposure,
A method for manufacturing an integrated circuit device.
(付記7)
付記3に記載の集積回路装置の製造方法において、
前記露光量が少なくても2通り以上あることを、
特徴とする集積回路装置の製造方法。
(Appendix 7)
In the method of manufacturing an integrated circuit device according to attachment 3,
That there are at least two exposure amounts,
A method of manufacturing an integrated circuit device.
(付記8)
付記3に記載の集積回路装置の製造方法において、
2通りの前記露光量について前記第1の露光特性を導出し、夫々の前記第1の露光特性における基板表面位置と前記第1のレジスト線幅の関係を2次関数でフィティングして、フィティングにより得られた2次関数の頂点を直線で結んで、前記第1の最大線幅位置特性を導出し、
2通りの前記露光量について前記第2の露光特性を導出し、夫々の前記第1の露光特性における基板表面位置と前記第1のレジスト線幅の関係を2次関数でフィティングして、フィティングにより得られた2次関数の頂点を直線で結んで、前記第2の最大線幅位置特性を導出することを、
特徴とする集積回路装置の製造方法。
(Appendix 8)
In the method of manufacturing an integrated circuit device according to attachment 3,
The first exposure characteristics are derived for the two exposure amounts, and the relationship between the substrate surface position and the first resist line width in each of the first exposure characteristics is fitted with a quadratic function to obtain a fit. Connecting the vertices of the quadratic function obtained by the Ting with a straight line to derive the first maximum line width position characteristic;
The second exposure characteristics are derived for the two exposure amounts, and the relationship between the substrate surface position and the first resist line width in each of the first exposure characteristics is fitted with a quadratic function, and Connecting the vertices of the quadratic function obtained by the Ting with a straight line to derive the second maximum line width position characteristic;
A method of manufacturing an integrated circuit device.
(付記9)
付記1乃至8に記載の半導体装置の製造方法において、
前記第1の工程において、
前記第1の最大線幅位置特性にける前記所望の線幅に対応する第1の露光量と、前記第2の最大線幅位置特性にける前記所望の線幅に対応する第2の露光量の中間の露光量を露光時の露光量として定め、その後に前記露光時の基板表面位置を定めることを、
特徴とする集積回路装置の製造方法。
(Appendix 9)
In the method for manufacturing a semiconductor device according to
In the first step,
A first exposure amount corresponding to the desired line width in the first maximum line width position characteristic, and a second exposure amount corresponding to the desired line width in the second maximum line width position characteristic. Determining an intermediate exposure amount as an exposure amount at the time of exposure, and then determining a substrate surface position at the time of exposure,
A method of manufacturing an integrated circuit device.
(付記10)
付記1乃至5のいずれか1項に記載の集積回路装置の製造方法において、
前記第1の工程において、前記第1の基板表面位置と前記第2の基板表面位置の平均値に、前記平均値と前記第2の基板表面位置の和の1/2を加えた位置を、前記露光時の基板表面位置として定めることを特徴とする、
集積回路装置の製造方法。
(Appendix 10)
In the method for manufacturing an integrated circuit device according to any one of
In the first step, a position obtained by adding 1/2 of the sum of the average value and the second substrate surface position to the average value of the first substrate surface position and the second substrate surface position; It is defined as a substrate surface position at the time of exposure,
A method for manufacturing an integrated circuit device.
8・・・フォトマスク
12・・・基板
14・・・フォトレジスト膜
19・・・基板表面位置
23・・・レジスト領域
24a・・・密集パターン
24b・・・孤立パターン
8 ...
Claims (4)
前記第1の最大線幅位置特性における、レジスト線幅の所望の最大値に対応する第1の基板表面位置と、前記第2の最大線幅位置特性における前記所望の最大値に対応する第2の基板表面位置との中間の基板表面位置を、前記密集パターンと前記孤立パターンとを含むフォトマスクの縮小像をフォトレジスト膜に投影する第3の基板表面位置として定める第2の工程と、
前記第1の最大線幅位置特性における前記所望の最大値に対応する第1の露光量と、前記第2の最大線幅位置特性における前記所望の最大値に対応する第2の露光量との中間の露光量を、前記フォトマスクの縮小像をフォトレジスト膜に投影する第3の露光量として定める第3の工程と、
前記第3の基板表面位置と前記第3の露光量とに基づいて、前記第1の試験用基板表面に対応する基板表面上のフォトレジスト膜に前記フォトマスクの縮小像を投影する第4の工程とを有する、
集積回路装置の製造方法。 The first resist line width of the resist pattern obtained by projecting the dense pattern in which the belt-like patterns are juxtaposed at the first interval onto the photoresist film on the surface of the first test substrate becomes the first maximum value. A first maximum line representing a relationship between a plurality of the first maximum values and a plurality of the first positions by obtaining a first position on the surface of the first test substrate with respect to a plurality of exposure amounts. A resist pattern obtained by deriving width position characteristics and projecting an isolated pattern in which strip-like patterns are juxtaposed at a second interval wider than the first interval onto a photoresist film on the surface of the first test substrate. By determining the second position on the first test substrate surface at which the second resist line width becomes the second maximum value with respect to a plurality of exposure amounts, a plurality of the second maximum values and a plurality of the plurality of second maximum values are obtained. A second maximum line width position characteristic representing the relationship with the second position. A first step of deriving,
Before SL that put the first maximum line width position characteristics, the first and the substrate surface position, that put the second maximum line width position characteristic the desired maximum value corresponding to the desired maximum value of the resist line width provided for in the middle of the substrate surface position of the second substrate surface position location corresponding, as the third base plate surface positioned to project a reduced image of the photomask to the photoresist film containing said dense pattern the isolated pattern A second step;
A first exposure amount corresponding to the desired maximum value in the first maximum line width position characteristic and a second exposure amount corresponding to the desired maximum value in the second maximum line width position characteristic A third step of determining an intermediate exposure amount as a third exposure amount for projecting a reduced image of the photomask onto a photoresist film;
A reduced image of the photomask is projected onto a photoresist film on a substrate surface corresponding to the first test substrate surface based on the third substrate surface position and the third exposure amount. Having a process,
Method for manufacturing Integrated Circuit device.
更に、前記フォトマスクの縮小像をフォトレジスト膜に投影する基板表面位置が定められている場合には、前記フォトマスクの縮小像を前記基板表面に相当する第2の試験用基板表面に形成したフォトレジスト膜の複数の領域に投影してレジストパターンを形成し、前記孤立パターンに対応するレジスト線幅と前記密集パターンに対応するレジスト線幅との差の標準偏差を導出する第5の工程を有し、
前記標準偏差が基準値を超える場合には、前記第1の工程〜前記第3の工程を実施して、前記第3の基板表面位置および前記第3の露光量を新たに定めた後に、新たに定めた前記第3の基板表面位置および新たに定めた前記第3の露光量により前記第4の工程を実施し、
前記標準偏差が前記基準値を超えない場合には、定められている前記基板表面位置により、前記フォトマスクの縮小像を前記基板表面上のフォトレジスト膜に投影することを、
特徴とする集積回路装置の製造方法。 The method of manufacturing an integrated circuit device according to claim 1,
Further, when the reduced image board surface position to be projected on the photoresist film of the photomask is defined, forms a reduced image of the photomask on the second test substrate surface corresponding to the substrate surface and projected onto the plurality of areas of the photoresist film to form a resist pattern, derive the standard deviation of the difference, Relais resist line width corresponding to the dense pattern, Relais resist line width corresponding to the previous Symbol isolated pattern And has a fifth step of
If the standard deviation exceeds the standard values, the first as to implement a ~ the third step Engineering, after defining a new said third substrate surface position and the third exposure , performed more the fourth step to the third exposure amount the determined third board surface position location and newly the newly defined,
If the standard deviation does not exceed the standard values is Ri by the that have been established before Symbol substrate surface position, projecting a reduced image of the photomask to the photoresist film on the substrate surface,
A method of manufacturing an integrated circuit device.
前記密集パターンを投影する際の前記第1の試験用基板表面の位置と前記第1のレジスト線幅との関係を2次関数でフィティングすることにより、前記第1の最大値と前記第1の位置を特定して、前記第1の最大線幅位置特性を導出し、
前記孤立パターンを投影する際の前記第1の試験用基板表面の位置と前記第2のレジスト線幅との関係を2次関数でフィティングすることにより、前記第2の最大値と前記第2の位置を特定して、前記第2の最大線幅位置特性を導出することを、
特徴とする集積回路装置の製造方法。 In the manufacturing method of the integrated circuit device according to claim 1 or 2 ,
By fitting the relationship between the position of the first test substrate surface and the first resist line width when projecting the dense pattern with a quadratic function, the first maximum value and the first To determine the first maximum line width position characteristic,
By fitting the relationship between the position of the first test substrate surface and the second resist line width when projecting the isolated pattern with a quadratic function, the second maximum value and the second maximum value are obtained. And deriving the second maximum line width position characteristic,
A method of manufacturing an integrated circuit device.
前記標準偏差が基準値を超えない場合には、定められている前記基板表面の位置により前記マスクパターンの縮小像を前記基板表面上のフォトレジスト膜に投影し、When the standard deviation does not exceed a reference value, a reduced image of the mask pattern is projected on a photoresist film on the substrate surface according to a predetermined position on the substrate surface,
前記標準偏差が前記基準値を超える場合には、When the standard deviation exceeds the reference value,
前記密集パターンを前記基板表面に相当する第2の試験用基板表面上のフォトレジスト膜に投影して得られるレジストパターンの第1のレジスト線幅が第1の最大値になる前記第2の試験用基板表面の第1の位置を複数の露光量に対して求めることで、複数の前記第1の最大値と複数の前記第1の位置との関係を表す第1の最大線幅位置特性を導出し、The second test in which a first resist line width of a resist pattern obtained by projecting the dense pattern onto a photoresist film on a second test substrate surface corresponding to the substrate surface is a first maximum value. A first maximum line width position characteristic representing a relationship between the plurality of first maximum values and the plurality of first positions by obtaining a first position of the substrate surface for a plurality of exposure amounts. Derived,
前記孤立パターンを前記第2の試験用基板表面上のフォトレジスト膜に投影して得られるレジストパターンの第2のレジスト線幅が第2の最大値になる前記第2の試験用基板表面の第2の位置を複数の露光量に対して求めることで、複数の前記第2の最大値と複数の前記第2の位置との関係を表す第2の最大線幅位置特性を導出し、The second resist line width of the resist pattern obtained by projecting the isolated pattern onto the photoresist film on the surface of the second test substrate becomes the second maximum value of the second test substrate surface. A second maximum line width position characteristic representing a relationship between a plurality of the second maximum values and a plurality of the second positions by deriving the position of 2 for a plurality of exposure amounts;
前記第1の最大線幅位置特性における、レジスト線幅の所望の最大値に対応する第1の基板表面位置と前記第2の最大線幅位置特性における前記所望の最大値に対応する第2の基板表面位置との中間の基板表面位置を、前記フォトマスクの縮小像をフォトレジスト膜に投影する第3の基板表面位置として定め、A first substrate surface position corresponding to a desired maximum value of the resist line width in the first maximum line width position characteristic and a second corresponding to the desired maximum value in the second maximum line width position characteristic. A substrate surface position intermediate to the substrate surface position is defined as a third substrate surface position for projecting a reduced image of the photomask onto a photoresist film,
前記第3の基板表面位置に基づいて、前記フォトマスクの縮小像を前記基板表面上のフォトレジスト膜に投影するBased on the position of the third substrate surface, a reduced image of the photomask is projected onto a photoresist film on the substrate surface.
集積回路装置の製造方法。A method for manufacturing an integrated circuit device.
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