JP5538465B2 - サンプル・ホールド回路 - Google Patents
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Description
図2は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図2に示したサンプル・ホールド回路は、正転入力信号VIPと反転入力信号VINに基づいて正転出力信号VOPと反転出力信号VONとを出力する差動演算増幅器(AM)11と、スイッチング素子S1乃至S6と、サンプリング用コンデンサC1,C2とを備えて構成されている。
サンプリング用コンデンサC1,C2は、スイッチング素子S1乃至S6がそれぞれ接続され、サンプリング動作によって正転入力信号VIPと反転入力信号VINに対応する電荷を貯蓄・保持することで、正転入力信号VIPと反転入力信号VINをサンプル及びホールドするためのサンプリング用コンデンサである。
図3(a),(b)は、図2に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ1が“H”となり、Φ2が“L”となる。スイッチング素子S1乃至S4が接続状態になると共に、スイッチング素子S5,S6が切断状態となる。このとき、サンプリング用コンデンサC1,C2の両端には、正転入力VIPと反転入力信号VINが接続され、コンデンサC1,C2に蓄えられる電荷量Q1,Q2は、それぞれ次式のようになる。
Q1=C1(VIP−VIN)・・・式(1)
Q2=C2(VIN−VIP)・・・式(2)
Q1=C1(VOP−VX)・・・式(3)
Q2=C2(VON−VY)・・・式(4)
VOP=VIP−VIN+VX・・・式(5)
VON=VIN−VIP+VY・・・式(6)
上述したように、ホールドフェーズではVX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(5)−式(6)より次式のようになる。
VOP−VON=2(VIP−VIN)・・・式(7)
また、式(5)+式(6)から、ホールドフェーズでの差動演算増幅器11の入力コモン電圧(VX+VY)/2を求めることができる。
(VX+VY)/2=(VOP+VON)/2・・・式(8)
また、例えば、特許文献2には、制御信号の印加で電流を流して入力に応じた出力を発生する差動回路と、この差動回路の出力を次の制御信号印加まで維持するホールド回路とを備えたサンプル・ホールド回路において、回路内を伝搬する信号の大小に応じた電流を差動回路に流す可変電流源を設け、この可変電流源は、出力先となるAGC回路のゲイン調整値に応じた電流を差動回路に流すことが開示されている。
図4は、従来のゲイン調整可能なサンプル・ホールド回路の回路構成図である。図4に示したサンプル・ホールド回路は、正転入力信号VIPと反転入力信号VINと参照電圧VREFに基づいて正転出力信号VOPと反転出力信号VONとを出力する差動演算増幅器AMと、スイッチング素子S1乃至S18と、サンプリング用コンデンサC1乃至C4とを備えて構成されている。
そして、サンプリング用コンデンサC2,C3の両端に正転入力VIPと反転入力信号VINを接続するためのスイッチング素子S3及びS4,S5及びS6が追加され、サンプリング用コンデンサC2,C3の一端に差動演算増幅器(AM)11の入力VX,VYを接続するためのスイッチング素子S17,S18が追加され、サンプリング用コンデンサC2,C3の一端に参照電圧VREFを接続するためのスイッチング素子S14,S15が追加されている。
スイッチング素子S1乃至S18は、例えば、図示しない制御部から出力される制御信号Φ1,Φ1A,Φ1B,Φ2によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子S1乃至S18が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
差動演算増幅器(AM)11は、サンプリング用コンデンサC1乃至C4でサンプル及びホールドされた正転入力信号VIPと反転入力信号VINを、ゲインAに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
サンプル動作フェーズのとき、Φ1,Φ1Aが“H”となり、Φ1B,Φ2が“L”となる。スイッチング素子S1乃至S8が接続状態になると共に、スイッチング素子S9乃至S18が切断状態となる。このとき、サンプリング用コンデンサC1乃至C4の両端には正転入力VIPと反転入力信号VINが接続され、コンデンサC1乃至C4に蓄えられる電荷量Q1〜Q4は、それぞれ次式のようになる。
Q1=C1(VIP−VIN)・・・式(9)
Q2=C2(VIP−VIN)・・・式(10)
Q3=C3(VIN−VIP)・・・式(11)
Q4=C4(VIN−VIP)・・・式(12)
Q1=C1(VOP−VX)・・・式(13)
Q2=C2(VREF−VX)・・・式(14)
Q3=C3(VREF−VY)・・・式(15)
Q4=C4(VON−VY)・・・式(16)
VOP=2(VIP−VIN)−VREF+2VX・・・式(17)
VON=2(VIN−VIP)−VREF+2VY・・・式(18)
上述したように、ホールドフェーズでは、VX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(17)−式(18)より次式のようになる。
VOP−VON=4(VIP−VIN)・・・式(19)
サンプル動作フェーズのとき、Φ1,Φ1Bが“H”となり、Φ1A,Φ2が“L”となる。スイッチング素子S1,S2,S7乃至S12が接続状態になると共に、スイッチング素子S3乃至S6,S13乃至S18が切断状態となる。このとき、サンプリング用コンデンサC1,C4の両端には、正転入力VIPと反転入力信号VINが接続され、サンプリング用コンデンサC2,C3の両端には、参照電圧VREFが接続される。コンデンサC1乃至C4に蓄えられる電荷量Q1〜Q4は、それぞれ次式のようになる。
Q1=C1(VIP−VIN)・・・式(20)
Q2=C2(VREF−VREF)・・・式(21)
Q3=C3(VREF−VREF)・・・式(22)
Q4=C4(VIN−VIP)・・・式(23)
Q1=C1(VOP−VX)・・・式(24)
Q2=C2(VREF−VX)・・・式(25)
Q3=C3(VREF−VY)・・・式(26)
Q4=C4(VON−VY)・・・式(27)
VOP=VIP−VIN−VREF+2VX・・・式(28)
VON=VIN−VIP−VREF+2VY・・・式(29)
上述したように、ホールドフェーズではVX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(28)−式(29)より次式のようになる。
VOP−VON=2(VIP−VIN)・・・式(30)
前記差動演算増幅器(11)の反転入力側に設けられた第6のスイッチング素子(S6)と、該第6のスイッチング素子(S6)に接続された第4のサンプリング用コンデンサ(C4)と、該第1のサンプリング用コンデンサ(C1)の出力側と前記第6のスイッチング素子(S6)の入力側に接続された第3のスイッチング素子(S3)と、該第3のスイッチング素子(S3)と並列に接続された第2のサンプリング用コンデンサ(C2)及び該第2のサンプリング用コンデンサ(C2)に接続された第7のスイッチング素子(S7)と、前記第2のサンプリング用コンデンサ(C2)と前記第1のスイッチング素子(S1)の入力側に接続された第2のスイッチング素子(S2)と、前記第4のサンプリング用のコンデンサ(C4)の出力側と前記第1のスイッチング素子(S1)の入力側に接続された第4のスイッチング素子(S4)と、該第4のスイッチング素子(S4)と並列に接続された第3のサンプリング用コンデンサ(C3)及び該第3のサンプリング用コンデンサ(C3)に接続された第8のスイッチング素子(S8)と、前記第3のサンプリング用コンデンサ(C3)と前記第6のスイッチング素子(S6)の入力側に接続された第5のスイッチング素子(S5)とを備えている。
また、請求項4に記載の発明は、請求項1,2又は3に記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。
図1は、本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。図中符号11は差動演算増幅器(AM)を示している。
本発明のサンプル・ホールド回路は、正転入力信号VIPと反転入力信号VINに基づいて正転出力信号VOPと反転出力信号VONとを出力する差動演算増幅器11と、複数のスイッチング素子S1乃至S12と、複数のサンプリング用コンデンサC1乃至C4とを備えている。
また、差動演算増幅器11の正転入力側に設けられた第1のスイッチング素子S1と、この第1のスイッチング素子S1に接続された第1のサンプリング用コンデンサC1とを備えている。また、差動演算増幅器11の反転入力側に設けられた第6のスイッチング素子S6と、この第6のスイッチング素子S6に接続された第4のサンプリング用コンデンサC4とを備えている。
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC1,C2の一端に正転入力VIPを接続するためのスイッチング素子S1,S2と、サンプリング用コンデンサC1,C2の他端に反転入力VINを接続するための共通のスイッチング素子S3を備えている。さらに、サンプリング用コンデンサC3,C4の一端に反転入力VINを接続するためのスイッチング素子S5,S6と、サンプリング用コンデンサC3,C4の他端に正転入力VIPを接続するための共通のスイッチング素子S4を備えている。
ホールド動作フェーズのとき、Φ1,Φ1A,Φ1Bが“L”となり、Φ2が“H”となる。スイッチング素子S1乃至S8が切断状態になると共に、スイッチング素子S9乃至S12が接続状態となる。このとき、コンデンサC1,C4の一端に正転出力信号VOPと反転出力信号VONが接続されネガティブフィードバックがかかり、差動演算増幅器11の入力VX,VYは仮想短絡状態(VX≒VY)になる。それぞれのコンデンサC1乃至C4に蓄えられる電荷量は、それぞれ上述した式(13)〜式(16)と同じである。
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC1の一端に正転入力信号VIPを接続するためのスイッチング素子S1と、サンプリング用コンデンサC1の他端に反転入力信号VINを接続するためのスイッチング素子S3を備えている。さらに、サンプリング用コンデンサC4の一端に反転入力信号VINを接続するためのスイッチング素子S6と、サンプリング用コンデンサC4の他端に正転入力信号VIPを接続するためのスイッチング素子S4を備えている。
Q1=C1(VIP−VIN)・・・式(31)
Q2=C2(VIN−VIN)・・・式(32)
Q3=C3(VIP−VIP)・・・式(33)
Q4=C4(VIN−VIP)・・・式(34)
そして、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC1,C2の一端が、差動演算増幅器11の入力VXに共通接続され、サンプリング用コンデンサC3,C4の一端が、差動演算増幅器11の入力VYに共通接続されている。
VOP=VIP−VIN−VREF+2VX・・・式(35)
VON=VIN−VIP−VREF+2VY・・・式(36)
上述したように、ホールドフェーズではVX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(35)−式(36)より次式のようになる。
VOP−VON=2(VIP−VIN)・・・式(37)
また、サンプリング用コンデンサをホールドフェーズで差動演算増幅器の入力端子に接続するスイッチング素子も不要となり、ホールドフェーズでの差動演算増幅器の応答性の劣化を抑制することが可能となる。
また、図1では、サンプル・ホールド回路のゲインは4と2で調整可能であるが、例えば、サンプルフェーズで両端に差動入力信号あるいは両端に正転入力信号か反転入力信号を接続し、ホールドフェーズで一方を参照電圧に接続して他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを1個、2個、・・・N個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。
S1乃至S18 スイッチング素子
C1乃至C4 サンプリング用コンデンサ
VIP 正転入力信号
VIN 反転入力信号
VOP 正転出力信号
VON 反転出力信号
Claims (4)
- 正転入力信号と反転入力信号に基づいて正転出力信号と反転出力信号とを出力する差動演算増幅器と、複数のスイッチング素子と、複数のサンプリング用コンデンサとを備えたサンプル・ホールド回路において、
サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサと他方のサンプリング用コンデンサのうち、低ゲイン設定時に両端に前記正転入力信号又は前記反転入力信号を接続するための複数のスイッチング素子を備えていることを特徴とするサンプル・ホールド回路。 - 前記差動演算増幅器の正転入力側に設けられた第1のスイッチング素子と、該第1のスイッチング素子に接続された第1のサンプリング用コンデンサと、
前記差動演算増幅器の反転入力側に設けられた第6のスイッチング素子と、該第6のスイッチング素子に接続された第4のサンプリング用コンデンサと、
該第1のサンプリング用コンデンサの出力側と前記第6のスイッチング素子の入力側に接続された第3のスイッチング素子と、該第3のスイッチング素子と並列に接続された第2のサンプリング用コンデンサ及び該第2のサンプリング用コンデンサに接続された第7のスイッチング素子と、前記第2のサンプリング用コンデンサと前記第1のスイッチング素子の入力側に接続された第2のスイッチング素子と、
前記第4のサンプリング用のコンデンサの出力側と前記第1のスイッチング素子の入力側に接続された第4のスイッチング素子と、該第4のスイッチング素子と並列に接続された第3のサンプリング用コンデンサ及び該第3のサンプリング用コンデンサに接続された第8のスイッチング素子と、前記第3のサンプリング用コンデンサと前記第6のスイッチング素子の入力側に接続された第5のスイッチング素子と
を備えていることを特徴とする請求項1に記載のサンプル・ホールド回路。 - 前記第1,第2,第5乃至第8のスイッチング素子の切断されるタイミングと、前記第3及び第4のスイッチング素子の切断されるタイミングとが同時又は前後することを特徴とする請求項1又は2に記載のサンプル・ホールド回路。
- 前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする請求項1,2又は3に記載のサンプル・ホールド回路。
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