JP5538465B2 - サンプル・ホールド回路 - Google Patents

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Description

本発明は、サンプル・ホールド回路に関し、より詳細には、サンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続して出力ゲインを調整可能とするサンプル・ホールド回路において、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続することで、スイッチング素子の数を減らして応答性の早いサンプル・ホールド回路に関する。
従来から入力電圧をサンプリングして保持し、保持した電圧に応じた電圧を出力するサンプル・ホールド回路は良く知られている。各種画像センサや画像処理装置などのアナログ信号をディジタル信号に変換する必要な電子機器は、この種のサンプル・ホールド回路を用いてノイズ特性の良いサンプル・ホールド動作を行うことが求められている。
図2は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図2に示したサンプル・ホールド回路は、正転入力信号VIPと反転入力信号VINに基づいて正転出力信号VOPと反転出力信号VONとを出力する差動演算増幅器(AM)11と、スイッチング素子S1乃至S6と、サンプリング用コンデンサC1,C2とを備えて構成されている。
スイッチング素子S1乃至S6は、例えば、図示しない制御部から出力される制御信号φ1,φ2によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子S1乃至S6が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサC1,C2は、スイッチング素子S1乃至S6がそれぞれ接続され、サンプリング動作によって正転入力信号VIPと反転入力信号VINに対応する電荷を貯蓄・保持することで、正転入力信号VIPと反転入力信号VINをサンプル及びホールドするためのサンプリング用コンデンサである。
差動演算増幅器(AM)11は、サンプリング用コンデンサC1,C2でサンプル及びホールドされた正転入力信号VIPと反転入力信号VINを、ゲインAに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図3(a),(b)は、図2に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ1が“H”となり、Φ2が“L”となる。スイッチング素子S1乃至S4が接続状態になると共に、スイッチング素子S5,S6が切断状態となる。このとき、サンプリング用コンデンサC1,C2の両端には、正転入力VIPと反転入力信号VINが接続され、コンデンサC1,C2に蓄えられる電荷量Q1,Q2は、それぞれ次式のようになる。
Q1=C1(VIP−VIN)・・・式(1)
Q2=C2(VIN−VIP)・・・式(2)
次に、ホールド動作フェーズのとき、Φ1が“L”となり、Φ2が“H”となる。スイッチング素子S1乃至S4が切断状態になると共に、スイッチング素子S5,S6が接続状態となる。このとき、コンデンサC1,C2の一端に正転出力信号VOPと反転出力信号VONが接続されネガティブフィードバックがかかり、差動演算増幅器11の入力VX,VYは仮想短絡状態(VX≒VY)になる。それぞれのコンデンサC1,C2に蓄えられる電荷量はそれぞれ次式のようになる。
Q1=C1(VOP−VX)・・・式(3)
Q2=C2(VON−VY)・・・式(4)
サンプルフェーズとホールドフェーズでC1とC2に蓄えられる電荷量は等しいので、C1=C2のとき正転出力信号VOPと反転出力信号VONは、それぞれ次式のようになる。
VOP=VIP−VIN+VX・・・式(5)
VON=VIN−VIP+VY・・・式(6)
上述したように、ホールドフェーズではVX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(5)−式(6)より次式のようになる。
VOP−VON=2(VIP−VIN)・・・式(7)
また、式(5)+式(6)から、ホールドフェーズでの差動演算増幅器11の入力コモン電圧(VX+VY)/2を求めることができる。
(VX+VY)/2=(VOP+VON)/2・・・式(8)
また、スイッチトキャパシタのノイズ特性については、サンプリング用コンデンサの両端に差動入力信号を接続してサンプリング動作を行うことで、式(7)からわかるようにサンプル・ホールド回路のゲインは2となっているため、同サイズのサンプリング用コンデンサを用いてゲインが1のサンプル・ホールド回路に比べ、入力換算ノイズを1/2倍に下げることができる。
さらに、上述した式(8)によると、ホールドフェーズでの差動演算増幅器11の入力コモン電圧(VX+VY)/2は、サンプル・ホールド回路の入力コモン電圧(VIP+VIN))/2に全く依存しない。従って、サンプル・ホールド回路であって、一方の入力がDCレベルで他方の入力がダイナミックに動作するようなシングル・ツゥ・ディファレンシャル回路でも、入力コモン電圧(VIP+VIN))/2が大きく変動した際にホールドフェーズで(VX+VY))/2が一定に保たれるため、差動演算増幅器11の入力レンジを外れることなく、高い増幅度を保ったままサンプル・ホールド回路を行うことが可能である。
なお、アナログ回路の分野で、一般的な演算増幅器(operational amplifier;OPアンプ)には、単一の入力信号に対して単一の出力信号を出力するシングルエンド型と、正負の入力信号Vi+,Vi−に対して正負の出力信号Vo+,Vo−を出力する全差動型がある。シングルエンド型OPアンプでは、2つの入力端子の一方はグランドラインであり、他方が信号ラインである。したがって、信号ラインとグランドライン間の電圧が入力電圧となる。
全差動型OPアンプでは、2つの入力端子の一方はグランドラインを構成せず、各入力端子にそれぞれ入力される入力信号Vi+,Vi−の差電圧が入力電圧となる。また、全差動型OPアンプには、出力信号Vo+,Vo−の振幅の中点を決めるための電圧(コモンモード電圧)が与えられる。全差動型OPアンプは、入力信号の差をとることでノイズ分が相殺されるので、ノイズの影響を受けにくいという長所がある。
また、例えば、特許文献1には、同一容量値に設計された2種類のコンデンサの製造バラつきによる相対誤差に対して、変換精度の低下を招かないサンプル・ホールド回路が開示されている。
また、例えば、特許文献2には、制御信号の印加で電流を流して入力に応じた出力を発生する差動回路と、この差動回路の出力を次の制御信号印加まで維持するホールド回路とを備えたサンプル・ホールド回路において、回路内を伝搬する信号の大小に応じた電流を差動回路に流す可変電流源を設け、この可変電流源は、出力先となるAGC回路のゲイン調整値に応じた電流を差動回路に流すことが開示されている。
特開2010−283773号公報 特開平11−260092号公報
上述した図2に示すサンプル・ホールド回路をベースに、ゲイン調整可能なサンプル・ホールド回路を考えてみる。
図4は、従来のゲイン調整可能なサンプル・ホールド回路の回路構成図である。図4に示したサンプル・ホールド回路は、正転入力信号VIPと反転入力信号VINと参照電圧VREFに基づいて正転出力信号VOPと反転出力信号VONとを出力する差動演算増幅器AMと、スイッチング素子S1乃至S18と、サンプリング用コンデンサC1乃至C4とを備えて構成されている。
図4に示したサンプル・ホールド回路をベースに、ゲイン調整可能なサンプル・ホールド回路を考えてみると、サンプリング用コンデンサC2,C3が追加されている。
そして、サンプリング用コンデンサC2,C3の両端に正転入力VIPと反転入力信号VINを接続するためのスイッチング素子S3及びS4,S5及びS6が追加され、サンプリング用コンデンサC2,C3の一端に差動演算増幅器(AM)11の入力VX,VYを接続するためのスイッチング素子S17,S18が追加され、サンプリング用コンデンサC2,C3の一端に参照電圧VREFを接続するためのスイッチング素子S14,S15が追加されている。
さらに、サンプリング用コンデンサC2,C3の両端に参照電圧VREFを接続するためのスイッチング素子S9及びS10,S11及びS12が追加されている。
スイッチング素子S1乃至S18は、例えば、図示しない制御部から出力される制御信号Φ1,Φ1A,Φ1B,Φ2によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子S1乃至S18が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサC1乃至C4は、スイッチング素子S1乃至S18がそれぞれ接続され、サンプリング動作によって正転入力信号VIPと反転入力信号VINに対応する電荷を貯蓄・保持することで、正転入力信号VIPと反転入力信号VINをサンプル及びホールドするためのサンプリング用コンデンサである。
差動演算増幅器(AM)11は、サンプリング用コンデンサC1乃至C4でサンプル及びホールドされた正転入力信号VIPと反転入力信号VINを、ゲインAに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図5(a)乃至(f)は、図4に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。まず、サンプル・ホールド回路のゲインを4倍設定のときについて説明する。
サンプル動作フェーズのとき、Φ1,Φ1Aが“H”となり、Φ1B,Φ2が“L”となる。スイッチング素子S1乃至S8が接続状態になると共に、スイッチング素子S9乃至S18が切断状態となる。このとき、サンプリング用コンデンサC1乃至C4の両端には正転入力VIPと反転入力信号VINが接続され、コンデンサC1乃至C4に蓄えられる電荷量Q1〜Q4は、それぞれ次式のようになる。
Q1=C1(VIP−VIN)・・・式(9)
Q2=C2(VIP−VIN)・・・式(10)
Q3=C3(VIN−VIP)・・・式(11)
Q4=C4(VIN−VIP)・・・式(12)
ホールド動作フェーズのとき、Φ1,Φ1A,Φ1Bが“L”となり、Φ2が“H”となる。スイッチング素子S1乃至S12が切断状態になると共に、スイッチング素子S13乃至S18が接続状態となる。このとき、コンデンサC1,C4の一端に正転出力信号VOPと反転出力信号VONが接続されネガティブフィードバックがかかり、差動演算増幅器11の入力VX,VYは仮想短絡状態(VX≒VY)になる。それぞれのコンデンサC1乃至C4に蓄えられる電荷量はそれぞれ次式のようになる。
Q1=C1(VOP−VX)・・・式(13)
Q2=C2(VREF−VX)・・・式(14)
Q3=C3(VREF−VY)・・・式(15)
Q4=C4(VON−VY)・・・式(16)
サンプルフェーズとホールドフェーズでC1とC2,C3とC4に蓄えられる電荷の総量は等しいので、C1=C2=C3=C4のとき正転出力信号VOPと反転出力信号VONは、それぞれ次式のようになる。
VOP=2(VIP−VIN)−VREF+2VX・・・式(17)
VON=2(VIN−VIP)−VREF+2VY・・・式(18)
上述したように、ホールドフェーズでは、VX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(17)−式(18)より次式のようになる。
VOP−VON=4(VIP−VIN)・・・式(19)
次に、サンプル・ホールド回路のゲインを2倍設定のときについて説明する。
サンプル動作フェーズのとき、Φ1,Φ1Bが“H”となり、Φ1A,Φ2が“L”となる。スイッチング素子S1,S2,S7乃至S12が接続状態になると共に、スイッチング素子S3乃至S6,S13乃至S18が切断状態となる。このとき、サンプリング用コンデンサC1,C4の両端には、正転入力VIPと反転入力信号VINが接続され、サンプリング用コンデンサC2,C3の両端には、参照電圧VREFが接続される。コンデンサC1乃至C4に蓄えられる電荷量Q1〜Q4は、それぞれ次式のようになる。
Q1=C1(VIP−VIN)・・・式(20)
Q2=C2(VREF−VREF)・・・式(21)
Q3=C3(VREF−VREF)・・・式(22)
Q4=C4(VIN−VIP)・・・式(23)
ホールド動作フェーズのとき、Φ1,Φ1A,Φ1Bが“L”となり、Φ2が“H”となる。スイッチング素子S1乃至S12が切断状態になると共に、スイッチング素子S13乃至S18が接続状態となる。このとき、コンデンサC1,C4の一端に正転出力信号VOPと反転出力信号VONが接続されネガティブフィードバックがかかり、差動演算増幅器11の入力VX,VYは仮想短絡状態(VX≒VY)になる。それぞれのコンデンサC1乃至C4に蓄えられる電荷量はそれぞれ次式のようになる。
Q1=C1(VOP−VX)・・・式(24)
Q2=C2(VREF−VX)・・・式(25)
Q3=C3(VREF−VY)・・・式(26)
Q4=C4(VON−VY)・・・式(27)
サンプルフェーズとホールドフェーズでC1とC2,C3とC4に蓄えられる電荷の総量は等しいので、C1=C2=C3=C4のとき正転出力信号VOP,反転出力信号VONはそれぞれ次式のようになる。
VOP=VIP−VIN−VREF+2VX・・・式(28)
VON=VIN−VIP−VREF+2VY・・・式(29)
上述したように、ホールドフェーズではVX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(28)−式(29)より次式のようになる。
VOP−VON=2(VIP−VIN)・・・式(30)
しかしながら、上述した回路構成では、高ゲイン設定時にサンプリング用コンデンサC2,C3の両端に差動入力を接続していたのに対し、低ゲイン設定時にはサンプリング用コンデンサC2,C3の両端に参照電圧を接続するため、接続切り替え用のスイッチング素子の数が増加してしまう。また、サンプリング用コンデンサC1,C4をホールドフェーズで差動演算増幅器の入力端子に接続するスイッチング素子も必要であり、このスイッチング素子の抵抗成分及び寄生容量は、ホールドフェーズでの演算増幅器の応答性を劣化させる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、スイッチング素子の数を少なくし小面積で、差動演算増幅器の応答性の劣化を抑制するようにしたゲイン調整可能なサンプル・ホールド回路を提供することにある。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、正転入力信号(VIP)と反転入力信号(VIN)に基づいて正転出力信号(VOP)と反転出力信号(VON)とを出力する差動演算増幅器(11)と、複数のスイッチング素子(S1乃至S12)と、複数のサンプリング用コンデンサ(C1乃至C4)とを備えたサンプル・ホールド回路において、サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサ(C1,C2)と他方のサンプリング用コンデンサ(C3,C4)のうち、低ゲイン設定時に両端に前記正転入力信号(VIP)又は前記反転入力信号(VIN)を接続するための複数のスイッチング素子(S1乃至S8)を備えていることを特徴とする。
また、請求項2に記載の発明は、請求項1に記載の発明において、前記差動演算増幅器(11)の正転入力側に設けられた第1のスイッチング素子(S1)と、該第1のスイッチング素子(S1)に接続された第1のサンプリング用コンデンサ(C1)と、
前記差動演算増幅器(11)の反転入力側に設けられた第6のスイッチング素子(S6)と、該第6のスイッチング素子(S6)に接続された第4のサンプリング用コンデンサ(C4)と、該第1のサンプリング用コンデンサ(C1)の出力側と前記第6のスイッチング素子(S6)の入力側に接続された第3のスイッチング素子(S3)と、該第3のスイッチング素子(S3)と並列に接続された第2のサンプリング用コンデンサ(C2)及び該第2のサンプリング用コンデンサ(C2)に接続された第7のスイッチング素子(S7)と、前記第2のサンプリング用コンデンサ(C2)と前記第1のスイッチング素子(S1)の入力側に接続された第2のスイッチング素子(S2)と、前記第4のサンプリング用のコンデンサ(C4)の出力側と前記第1のスイッチング素子(S1)の入力側に接続された第4のスイッチング素子(S4)と、該第4のスイッチング素子(S4)と並列に接続された第3のサンプリング用コンデンサ(C3)及び該第3のサンプリング用コンデンサ(C3)に接続された第8のスイッチング素子(S8)と、前記第3のサンプリング用コンデンサ(C3)と前記第6のスイッチング素子(S6)の入力側に接続された第5のスイッチング素子(S5)とを備えている。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記第1,第2,第5乃至第8のスイッチング素子(S1,S2,S5乃至S8)の切断されるタイミングと、前記第3及び第4のスイッチング素子(S3,S4)の切断されるタイミングとが同時又は前後することを特徴とする。
また、請求項4に記載の発明は、請求項1,2又は3に記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。
本発明によれば、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続するようにしたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、スイッチング素子の数を少なくし小面積で、差動演算増幅器の応答性の劣化を抑制することが可能となる。
本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。 従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。 (a),(b)は、図3に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。 従来のゲイン調整可能なサンプル・ホールド回路の回路構成図である。 (a)乃至(f)は、図4に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。
以下、図面を参照して本発明の実施例について説明する。
図1は、本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。図中符号11は差動演算増幅器(AM)を示している。
本発明のサンプル・ホールド回路は、正転入力信号VIPと反転入力信号VINに基づいて正転出力信号VOPと反転出力信号VONとを出力する差動演算増幅器11と、複数のスイッチング素子S1乃至S12と、複数のサンプリング用コンデンサC1乃至C4とを備えている。
また、サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサC1,C2と他方のサンプリング用コンデンサC3,C4のうち、低ゲイン設定時に両端に正転入力信号VIP又は反転入力信号VINを接続するための複数のスイッチング素子S1乃至S8を備えている。
また、差動演算増幅器11の正転入力側に設けられた第1のスイッチング素子S1と、この第1のスイッチング素子S1に接続された第1のサンプリング用コンデンサC1とを備えている。また、差動演算増幅器11の反転入力側に設けられた第6のスイッチング素子S6と、この第6のスイッチング素子S6に接続された第4のサンプリング用コンデンサC4とを備えている。
また、第1のサンプリング用コンデンサC1の出力側と前記第6のスイッチング素子S6の入力側に接続された第3のスイッチング素子S3と、この第3のスイッチング素子S3と並列に接続された第2のサンプリング用コンデンサC2及び第2のサンプリング用コンデンサC2に接続された第7のスイッチング素子S7と、第2のサンプリング用コンデンサC2と第1のスイッチング素子S1の入力側に接続された第2のスイッチング素子S2とを備えている。
また、第4のサンプリング用のコンデンサC4の出力側と第1のスイッチング素子S1の入力側に接続された第4のスイッチング素子S4と、この第4のスイッチング素子S4と並列に接続された第3のサンプリング用コンデンサC3及び第3のサンプリング用コンデンサC3に接続された第8のスイッチング素子S8と、第3のサンプリング用コンデンサC3と第6のスイッチング素子S6の入力側に接続された第5のスイッチング素子S5とを備えている。
次に、サンプル・ホールド回路のゲインを4倍設定のときについて説明する。
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC1,C2の一端に正転入力VIPを接続するためのスイッチング素子S1,S2と、サンプリング用コンデンサC1,C2の他端に反転入力VINを接続するための共通のスイッチング素子S3を備えている。さらに、サンプリング用コンデンサC3,C4の一端に反転入力VINを接続するためのスイッチング素子S5,S6と、サンプリング用コンデンサC3,C4の他端に正転入力VIPを接続するための共通のスイッチング素子S4を備えている。
サンプル動作フェーズのとき、図5に示すようなΦ1,Φ1Aが“H”となり、Φ1B,Φ2が“L”となる。スイッチング素子S1乃至S6が接続状態になると共に、スイッチング素子S7乃至S12が切断状態となる。このとき、サンプリング用コンデンサC1乃至C4の両端には、正転入力VIPと反転入力信号VINが接続され、コンデンサC1乃至C4に蓄えられる電荷量Q1〜Q4は、それぞれ上述した式(9)〜式(12)と同じである。
そして、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC1,C2の一端が、差動演算増幅器(AM)11の入力VXに共通接続され、サンプリング用コンデンサC3,C4の一端が、差動演算増幅器11の入力VYに共通接続されている。
ホールド動作フェーズのとき、Φ1,Φ1A,Φ1Bが“L”となり、Φ2が“H”となる。スイッチング素子S1乃至S8が切断状態になると共に、スイッチング素子S9乃至S12が接続状態となる。このとき、コンデンサC1,C4の一端に正転出力信号VOPと反転出力信号VONが接続されネガティブフィードバックがかかり、差動演算増幅器11の入力VX,VYは仮想短絡状態(VX≒VY)になる。それぞれのコンデンサC1乃至C4に蓄えられる電荷量は、それぞれ上述した式(13)〜式(16)と同じである。
サンプルフェーズとホールドフェーズでC1とC2、C3とC4に蓄えられる電荷の総量は等しいので、C1=C2=C3=C4のとき正転出力信号VOP,反転出力信号VONは、それぞれ上述した式(17),式(18)と同じである。したがって、差動出力VOPとVONは、図4と同様に式(19)と同じである。
次に、サンプル・ホールド回路のゲインを2倍設定のときについて説明する。
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC1の一端に正転入力信号VIPを接続するためのスイッチング素子S1と、サンプリング用コンデンサC1の他端に反転入力信号VINを接続するためのスイッチング素子S3を備えている。さらに、サンプリング用コンデンサC4の一端に反転入力信号VINを接続するためのスイッチング素子S6と、サンプリング用コンデンサC4の他端に正転入力信号VIPを接続するためのスイッチング素子S4を備えている。
特に、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC2の他端に反転入力信号VINを接続するためのスイッチング素子S7と、サンプリング用コンデンサC3の他端に正転入力信号VIPを接続するためのスイッチング素子S8を備えている。また、スイッチング素子S3は、サンプリング用コンデンサC2の一端を反転入力信号VINに接続し、スイッチング素子S4は、サンプリング用コンデンサC3の一端を正転入力信号VIPに接続する。
サンプル動作フェーズのとき、Φ1,Φ1Bが“H”となり、Φ1A,Φ2が“L”となる。スイッチング素子S1,S3,S4,S6乃至S8が接続状態になると共に、スイッチング素子S2,S5,S9乃至S12が切断状態となる。このとき、サンプリング用コンデンサC1,C4の両端には、正転入力信号VIPと反転入力信号VINが接続され、サンプリング用コンデンサC2の両端には反転入力信号VINが接続され、サンプリング用コンデンサC3の両端には正転入力信号VIPが接続される。コンデンサC1乃至C4に蓄えられる電荷量Q1〜Q4は、それぞれ次式のようになる。
Q1=C1(VIP−VIN)・・・式(31)
Q2=C2(VIN−VIN)・・・式(32)
Q3=C3(VIP−VIP)・・・式(33)
Q4=C4(VIN−VIP)・・・式(34)
そして、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサC1,C2の一端が、差動演算増幅器11の入力VXに共通接続され、サンプリング用コンデンサC3,C4の一端が、差動演算増幅器11の入力VYに共通接続されている。
ホールド動作フェーズのとき、Φ1,Φ1A,Φ1Bが“L”となり、Φ2が“H”となる。スイッチング素子S1乃至S8が切断状態になると共に、スイッチング素子S9乃至S12が接続状態となる。このとき、コンデンサC1,C4の一端に正転出力信号VOPと反転出力信号VONが接続されネガティブフィードバックがかかり、差動演算増幅器11の入力VX,VYは仮想短絡状態(VX≒VY)になる。それぞれのコンデンサC1乃至C4に蓄えられる電荷量は、それぞれ上述した式(24)〜式(27)と同じである。
サンプルフェーズとホールドフェーズでC1とC2,C3とC4に蓄えられる電荷の総量は等しいので、C1=C2=C3=C4のとき正転出力信号VOPと反転出力信号VONは、それぞれ次式のようになる。
VOP=VIP−VIN−VREF+2VX・・・式(35)
VON=VIN−VIP−VREF+2VY・・・式(36)
上述したように、ホールドフェーズではVX,VYは仮想短絡状態(VX≒VY)になっているので、差動出力VOP−VONは、式(35)−式(36)より次式のようになる。
VOP−VON=2(VIP−VIN)・・・式(37)
以上のことから、図1は図4と同じゲイン調整が可能であるが、図4よりもスイッチング素子の数を減らして小面積のサンプル・ホールド回路を実現することが可能となる。
また、サンプリング用コンデンサをホールドフェーズで差動演算増幅器の入力端子に接続するスイッチング素子も不要となり、ホールドフェーズでの差動演算増幅器の応答性の劣化を抑制することが可能となる。
なお、図1では、一方のサンプリング用コンデンサC1,C2の入力側のスイッチング素子S1,S2,S7及び他方のサンプリング用コンデンサC3,C4の入力側のスイッチング素子S5,S6,S8の切断されるタイミングと、サンプリング用コンデンサC1乃至C4の差動演算増幅器11の入力端子側のスイッチング素子S3,S4の切断されるタイミングとが同時又は前後する。
つまり、第1,第2,第5乃至第8のスイッチング素子S1,S2,S5乃至S8の切断されるタイミングと、第3及び第4のスイッチング素子S3,S4の切断されるタイミングとが同時又は前後する。
また、図1では、サンプル・ホールド回路のゲインは4と2で調整可能であるが、例えば、サンプルフェーズで両端に差動入力信号あるいは両端に正転入力信号か反転入力信号を接続し、ホールドフェーズで一方を参照電圧に接続して他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを1個、2個、・・・N個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。
また、図1では、ホールドフェーズでネガティブフィードバックをかけるサンプリング用コンデンサの数は、VOP側とVON側でそれぞれ1ずつだが、これを複数個に変更しても構わない。つまり、サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかるサンプリング用コンデンサの総数が、任意に制御可能である。
このように、本実施例におけるサンプル・ホールド回路では、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続するようにしたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、さらに、スイッチング素子の数を少なくし小面積で、演算増幅器の応答性の劣化を抑制することが可能となる。
11 差動演算増幅器(AM)
S1乃至S18 スイッチング素子
C1乃至C4 サンプリング用コンデンサ
VIP 正転入力信号
VIN 反転入力信号
VOP 正転出力信号
VON 反転出力信号

Claims (4)

  1. 正転入力信号と反転入力信号に基づいて正転出力信号と反転出力信号とを出力する差動演算増幅器と、複数のスイッチング素子と、複数のサンプリング用コンデンサとを備えたサンプル・ホールド回路において、
    サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサと他方のサンプリング用コンデンサのうち、低ゲイン設定時に両端に前記正転入力信号又は前記反転入力信号を接続するための複数のスイッチング素子を備えていることを特徴とするサンプル・ホールド回路。
  2. 前記差動演算増幅器の正転入力側に設けられた第1のスイッチング素子と、該第1のスイッチング素子に接続された第1のサンプリング用コンデンサと、
    前記差動演算増幅器の反転入力側に設けられた第6のスイッチング素子と、該第6のスイッチング素子に接続された第4のサンプリング用コンデンサと、
    該第1のサンプリング用コンデンサの出力側と前記第6のスイッチング素子の入力側に接続された第3のスイッチング素子と、該第3のスイッチング素子と並列に接続された第2のサンプリング用コンデンサ及び該第2のサンプリング用コンデンサに接続された第7のスイッチング素子と、前記第2のサンプリング用コンデンサと前記第1のスイッチング素子の入力側に接続された第2のスイッチング素子と、
    前記第4のサンプリング用のコンデンサの出力側と前記第1のスイッチング素子の入力側に接続された第4のスイッチング素子と、該第4のスイッチング素子と並列に接続された第3のサンプリング用コンデンサ及び該第3のサンプリング用コンデンサに接続された第8のスイッチング素子と、前記第3のサンプリング用コンデンサと前記第6のスイッチング素子の入力側に接続された第5のスイッチング素子と
    を備えていることを特徴とする請求項1に記載のサンプル・ホールド回路。
  3. 前記第1,第2,第5乃至第8のスイッチング素子の切断されるタイミングと、前記第3及び第4のスイッチング素子の切断されるタイミングとが同時又は前後することを特徴とする請求項1又は2に記載のサンプル・ホールド回路。
  4. 前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする請求項1,2又は3に記載のサンプル・ホールド回路。
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JP4442703B2 (ja) * 2007-12-26 2010-03-31 株式会社デンソー サンプルホールド回路、マルチプライングd/aコンバータおよびa/dコンバータ

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