JP5536349B2 - Image display device - Google Patents

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Description

本発明は、有機ＥＬディスプレイ装置などの画像表示装置に関する。   The present invention relates to an image display device such as an organic EL display device.

従来から、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro Luminescence）素子と、例えば、アモルファスシリコンや多結晶シリコン等で形成される薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」という）を含む画素回路とを備えた画像表示装置が提案されている。   Conventionally, an organic EL (Electro Luminescence) element that emits light by recombination of holes and electrons injected into the light emitting layer, and a thin film transistor (Thin Film Transistor) formed of, for example, amorphous silicon or polycrystalline silicon, for example. An image display device including a pixel circuit including “TFT”) has been proposed.

有機ＥＬ素子を用いた画像表示装置は、光透過性を有する基板上に形成された有機ＥＬ素子から前記基板を通して下方に光を放つボトムエミッション構造と、基板上に形成された有機ＥＬ素子から上方に光を放つトップエミッション構造とに分類できる。なお、ボトムエミッション構造の画像表示装置としては、特許文献１などが存在する。また、有機ＥＬ素子とは別に、液晶素子を用いた画像表示装置として、特許文献２が存在する。   An image display device using an organic EL element has a bottom emission structure that emits light downward through the substrate from the organic EL element formed on the light-transmitting substrate, and an upper side from the organic EL element formed on the substrate. It can be classified as a top emission structure that emits light. As an image display device having a bottom emission structure, there is Patent Document 1 or the like. In addition to the organic EL element, Patent Document 2 exists as an image display apparatus using a liquid crystal element.

特開２００７−０８１０９４号公報JP 2007-081094 A 特開平９−１０１５４３号公報JP-A-9-101543

しかしながら、ボトムエミッション構造は、平面視して画素内において有機ＥＬ素子と画素回路とが併設して形成されるため、開口率（各画素の発光面積の割合）が小さくなるという問題がある。   However, the bottom emission structure has a problem that the aperture ratio (the ratio of the light emission area of each pixel) is small because the organic EL element and the pixel circuit are formed side by side in the pixel in plan view.

本発明は、上記に鑑みてなされたものであって、開口率を上げることのできる画像表示装置を提供することを目的とする。   The present invention has been made in view of the above, and an object thereof is to provide an image display device capable of increasing the aperture ratio.

本発明の一実施形態に係る画像表示装置は、電流が流れることで発光する発光素子と、電圧を印加することで、前記発光素子に流れる電流量を調整するドライバ素子と、前記ドライバ素子に対して印加する前記電圧に応じた電荷が蓄積される容量素子とを備え、前記容量素子は、複数の誘電体層を電極層を介して積層してなることを特徴とする。   An image display device according to an embodiment of the present invention includes: a light emitting element that emits light when current flows; a driver element that adjusts an amount of current flowing through the light emitting element by applying a voltage; and the driver element. And a capacitive element in which charges corresponding to the voltage applied are accumulated, and the capacitive element is formed by laminating a plurality of dielectric layers through electrode layers.

また、本発明の一実施形態に係る画像表示装置は、請求項１に記載の画像表示装置において、前記容量素子は、第１電極層と、前記第１電極層上に形成される第１誘電体層と、前記第１誘電体層上に形成される第２電極層と、前記第２電極層上に形成される第２誘電体層と、前記第２誘電体層上に形成される第３電極層とを含んで形成されており、前記ドライバ素子及び前記容量素子は、平面視して離間するように設けられており、前記第１電極層と前記第２電極層との一方は前記ドライバ素子のゲート層と同一材料からなり、前記第１電極層と前記第２電極層との他方は前記ドライバ素子のソース・ドレイン層と同一材料からなることを特徴とする。   The image display device according to an embodiment of the present invention is the image display device according to claim 1, wherein the capacitor element includes a first electrode layer and a first dielectric formed on the first electrode layer. A body layer, a second electrode layer formed on the first dielectric layer, a second dielectric layer formed on the second electrode layer, and a second layer formed on the second dielectric layer. The driver element and the capacitive element are provided so as to be separated from each other in plan view, and one of the first electrode layer and the second electrode layer is The gate electrode layer of the driver element is made of the same material, and the other of the first electrode layer and the second electrode layer is made of the same material as the source / drain layer of the driver element.

また、本発明の一実施形態に係る画像表示装置は、請求項２に記載の画像表示装置において、前記発光素子は、平面視して前記ドライバ素子及び前記容量素子と離間するように設けられており、前記第３電極層は前記発光素子の光透過性電極と同一材料からなることを特徴とする。   An image display device according to an embodiment of the present invention is the image display device according to claim 2, wherein the light emitting element is provided so as to be separated from the driver element and the capacitor element in a plan view. The third electrode layer is made of the same material as the light transmissive electrode of the light emitting element.

また、本発明の一実施形態に係る画像表示装置は、請求項１に記載の画像表示装置において、前記容量素子は、前記ドライバ素子の閾値電圧に応じた電荷が蓄積される第１容量素子と、前記第１容量素子に接続され、前記発光素子に流れる電流量に応じた電荷が蓄積される第２容量素子が含まれていることを特徴とする。   An image display device according to an embodiment of the present invention is the image display device according to claim 1, wherein the capacitor element includes a first capacitor element that accumulates charges according to a threshold voltage of the driver element. And a second capacitor element connected to the first capacitor element and storing a charge corresponding to the amount of current flowing through the light emitting element.

また、本発明の一実施形態に係る画像表示装置は、請求項４に記載の画像表示装置において、前記第１容量素子と前記第２容量素子が平面視して離間するように設けられていることを特徴とする。   An image display device according to an embodiment of the present invention is the image display device according to claim 4, wherein the first capacitor element and the second capacitor element are separated from each other in plan view. It is characterized by that.

また、本発明の一実施形態に係る画像表示装置は、請求項４に記載の画像表示装置において、前記発光素子の発光期間に前記第１容量素子及び前記第２容量素子に蓄積された電荷に基づいて前記ドライバ素子がオン状態となり前記発光素子が発光することを特徴とする。   An image display apparatus according to an embodiment of the present invention is the image display apparatus according to claim 4, wherein charges accumulated in the first capacitor element and the second capacitor element are emitted during a light emission period of the light emitting element. Accordingly, the driver element is turned on, and the light emitting element emits light.

本発明によれば、開口率を上げることが可能な画像表示装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the image display apparatus which can raise an aperture ratio can be provided.

図１は、本発明の第１実施形態にかかる画像表示装置の１画素を構成する画素回路および発光素子を示す回路図である。FIG. 1 is a circuit diagram showing a pixel circuit and a light emitting element constituting one pixel of the image display apparatus according to the first embodiment of the present invention. 図２は、図１の画素回路の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation of the pixel circuit of FIG. 図３は、容量素子に蓄積されている電荷を初期化する期間Ｔ１での画素回路における電流の流れを示す図である。FIG. 3 is a diagram illustrating a current flow in the pixel circuit in the period T1 in which the charge accumulated in the capacitor element is initialized. 図４は、駆動トランジスタＴｄの閾値電圧を検出する期間Ｔ２での画素回路における電流の流れを示す図である。FIG. 4 is a diagram illustrating a current flow in the pixel circuit in the period T2 in which the threshold voltage of the driving transistor Td is detected. 図５は、第２容量素子Ｃｄａｔａに画像信号線から画像データを書き込む期間Ｔ３での画素回路における電流の流れを示す図である。FIG. 5 is a diagram illustrating a current flow in the pixel circuit in the period T3 in which image data is written from the image signal line to the second capacitor element C data . 図６は、発光素子が発光する期間Ｔ４での画素回路における電流の流れを示す図である。FIG. 6 is a diagram illustrating a current flow in the pixel circuit in the period T4 in which the light emitting element emits light. 図７は、図１の画素回路および発光素子で構成された画像表示装置の１画素を実際に実現した際の上面図である。FIG. 7 is a top view when one pixel of the image display device configured by the pixel circuit and the light emitting element of FIG. 1 is actually realized. 図８は、図７の画像表示装置の１画素の構造を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining the structure of one pixel of the image display device of FIG. 図９−１は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-1 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−２は、本実施の形態にかかる画像表示装置の工程断面図である。FIG. 9B is a process sectional view of the image display apparatus according to the present embodiment. 図９−３は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-3 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−４は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-4 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−５は、本実施の形態にかかる画像表示装置の工程断面図である。FIG. 9-5 is a process sectional view of the image display apparatus according to the present embodiment. 図９−６は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-6 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−７は、本実施の形態にかかる画像表示装置の工程断面図である。FIG. 9-7 is a process sectional view of the image display apparatus according to the present embodiment. 図９−８は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-8 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−９は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-9 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−１０は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-10 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−１１は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-11 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−１２は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-12 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−１３は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-13 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−１４は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-14 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図９−１５は、本実施の形態にかかる画像表示装置の工程断面図である。FIGS. 9-15 is process sectional drawing of the image display apparatus concerning this Embodiment. FIGS. 図１０は、変形例１に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。FIG. 10 is a circuit diagram showing the pixel circuit and the light emitting element 1 constituting one pixel of the image display device according to the first modification. 図１１は、図１の画素回路および発光素子で構成された変形例に係る画像表示装置の１画素を実際に実現した際の上面図である。FIG. 11 is a top view when actually realizing one pixel of an image display device according to a modified example including the pixel circuit and the light emitting element of FIG. 図１２は、図１０の画像表示装置の１画素の構造を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining the structure of one pixel of the image display device of FIG. 図１３は、容量領域Ｒ３’の部分の構造を説明するための断面図である。FIG. 13 is a cross-sectional view for explaining the structure of the portion of the capacitance region R3 '. 図１４は、変形例２に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。FIG. 14 is a circuit diagram showing a pixel circuit and the light emitting element 1 constituting one pixel of the image display device according to the second modification.

以下に添付図面を参照して、本発明にかかる画像表示装置の実施形態を詳細に説明する。なお、本発明は以下の実施形態に限定されないものとする。   Embodiments of an image display apparatus according to the present invention will be described below in detail with reference to the accompanying drawings. In addition, this invention shall not be limited to the following embodiment.

≪第１実施形態≫
図１は、本発明の第１実施形態にかかる画像表示装置の１画素を構成する画素回路および発光素子を示す回路図である。そして、１画素がマトリックス状に複数配列されて、画像を表示する画面を構成する。なお、図１では、発光素子の容量を明示している。 << First Embodiment >>
FIG. 1 is a circuit diagram showing a pixel circuit and a light emitting element constituting one pixel of the image display apparatus according to the first embodiment of the present invention. A plurality of pixels are arranged in a matrix to form a screen for displaying an image. In FIG. 1, the capacity of the light emitting element is clearly shown.

本画素回路は、ｎ型ＴＦＴを用いたコモンカソードのボトムエミッション構造に関する５ＴＦＴ画素回路である。画素は、発光素子１、５つのＴＦＴ、各ＴＦＴを制御するための各種配線、及び２つの容量素子を備えている。ここで、５つのＴＦＴとは、ドライバ素子としての駆動トランジスタＴｄ、駆動トランジスタＴｄのドレイン・ソース間に電流が流れ始める駆動トランジスタＴｄの閾値電圧を検出するときに用いる閾値電圧検出トランジスタＴｔｈ、発光素子１に蓄積された電荷をリセットするときに用いる第１リセットトランジスタＴｒ、２つの容量素子に蓄積された電荷をリセットするときに用いる第２リセットトランジスタＴｆ、画像信号を供給するときに用いるスイッチングトランジスタＴｓである。 This pixel circuit is a 5-TFT pixel circuit relating to a bottom emission structure of a common cathode using n-type TFTs. The pixel includes a light emitting element 1, five TFTs, various wirings for controlling each TFT, and two capacitor elements. Here, five TFT and the threshold voltage detection transistor T used when detecting the driving transistor T d, the threshold voltage of the driving transistor T d which current begins to flow between the drain and source of the driving transistor T d of the driver element th , a first reset transistor T r used when resetting the charge accumulated in the light emitting element 1, a second reset transistor T f used when resetting the charge accumulated in the two capacitance elements, and supplying an image signal a switching transistor T s used when.

図２は、図１の画素回路の動作を示すタイミングチャートである。図２に示されるように、一の画像データを表示するための単位フレーム期間は、発光素子１を初期化するための期間Ｔ１と、駆動トランジスタＴｄの閾値電圧Ｖｔｈを検出するための期間Ｔ２と、画像データを書き込むための期間Ｔ３と、発光素子１が発光するための期間Ｔ４とから構成されている。なお、期間Ｔ３における画像信号線２の電位は、各発光素子１の発光輝度によって決まる任意の値であるため、図２では、当該電位が存在し得る範囲にハッチングが便宜的に付されている。また、発光素子１のカソード電極が基準電位となるグランド線ＧＮＤ３と接続されている。グランド線ＧＮＤ３の電位は、本実施形態では期間Ｔ１〜期間Ｔ４まで常に０Ｖとする。 FIG. 2 is a timing chart showing the operation of the pixel circuit of FIG. As shown in FIG. 2, the unit frame period for displaying one image data includes a period T1 for initializing the light emitting element 1 and a period for detecting the threshold voltage Vth of the driving transistor Td. It consists of T2, a period T3 for writing image data, and a period T4 for the light emitting element 1 to emit light. Note that, since the potential of the image signal line 2 in the period T3 is an arbitrary value determined by the light emission luminance of each light emitting element 1, in FIG. 2, hatching is added for convenience in a range where the potential can exist. . In addition, the cathode electrode of the light emitting element 1 is connected to the ground line GND3 which is a reference potential. In the present embodiment, the potential of the ground line GND3 is always 0 V from the period T1 to the period T4.

以下では、図３〜６を参照して、図２の期間Ｔ１〜Ｔ４について説明する。なお、期間Ｔ１の開始時点では、前フレームの期間Ｔ４において２つの容量素子に電荷が溜められているものとする。   Hereinafter, the periods T1 to T4 in FIG. 2 will be described with reference to FIGS. Note that at the start of the period T1, charges are accumulated in the two capacitor elements in the period T4 of the previous frame.

図３では、容量素子に蓄積されている電荷を初期化する期間Ｔ１での画素回路における電流の流れが示されている。   FIG. 3 shows the flow of current in the pixel circuit in the period T1 for initializing the charge accumulated in the capacitor.

図３に示すように、駆動トランジスタＴｄに対して印加する閾値電圧に応じた電荷が蓄積される第１容量素子Ｃｔｈと、該第１容量素子Ｃｔｈに接続され、発光素子１に流れる電流量に応じた電荷が蓄積される第２容量素子Ｃｄａｔａから電荷が放出される。 As shown in FIG. 3, a first capacitor element C th charge corresponding to the threshold voltage applied to the driving transistor T d is accumulated, it is connected to the first capacitive element C th, flowing through the light emitting element 1 Charges are released from the second capacitor element C data in which charges corresponding to the amount of current are accumulated.

ここで、期間Ｔ１における各ＴＦＴを制御するための各種配線の電位について説明する。まず、駆動トランジスタＴｄの一端、及び第１リセットトランジスタＴｒの一端と接続される電源線ＶＤＤ４の電位を０Ｖとする。第１リセットトランジスタＴｒのゲートと接続され、第１リセットトランジスタＴｒのオン状態又はオフ状態を切り替えるリセット線５の電位を高電位（ＶｇＨ）とする。閾値電圧検出トランジスタＴｔｈのオン状態又はオフ状態を切り替えるＴｔｈ制御線６の電位を高電位（ＶｇＨ）とする。スイッチングトランジスタＴｓのオン状態又はオフ状態を切り替える走査線７の電位を低電位（ＶｇＬ）とする。期間Ｔ１において、各種配線の電位をこのように制御することによって、第１リセットトランジスタＴｒ、第２リセットトランジスタＴｆ及び閾値電圧検出トランジスタＴｔｈがオン状態となって、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａに蓄積されている電荷が、それらのＴＦＴを介して電源線ＶＤＤ４に流れる。 Here, potentials of various wirings for controlling each TFT in the period T1 are described. First, one end of the drive transistor T d, and the potential of the power supply line VDD4 connected to one end of the first reset transistor T r to 0V. Is connected to the gate of the first reset transistor T r, the potential of the reset line 5 for switching the ON or OFF state of the first reset transistor T r, a high potential (VgH). The potential of the Tth control line 6 that switches the threshold voltage detection transistor Tth on or off is set to a high potential (VgH). The potential of the scanning line 7 be switched on or off of the switching transistor T s and a low potential (VgL). In the period T1, by controlling the potentials of the various wirings in this way, the first reset transistor T r , the second reset transistor T f and the threshold voltage detection transistor T th are turned on, and the first capacitor element C th The charge accumulated in the second capacitor element C data flows to the power supply line VDD4 through these TFTs.

図４では、駆動トランジスタＴｄの閾値電圧を検出する期間Ｔ２での画素回路における電流の流れが示されている。 FIG. 4 shows a current flow in the pixel circuit in the period T2 in which the threshold voltage of the driving transistor Td is detected.

図４に示すように、駆動トランジスタＴｄに電流が流れ始める駆動トランジスタＴｄの閾値電圧を検出する。つまり、駆動トランジスタＴｄのゲート・ソース間の電位が駆動トランジスタＴｄの閾値電圧となるように、駆動トランジスタＴｄのゲートに所定電位を与えるための電荷を第１容量素子Ｃｔｈに蓄積する。 As shown in FIG. 4, the threshold voltage of the drive transistor Td where current starts to flow through the drive transistor Td is detected. That is, as the potential between the gate and source of the driving transistor T d is the threshold voltage of the driving transistor T d, accumulate charge for giving a predetermined potential to the gate of the driving transistor T d in the first capacitance element C th .

ここで、期間Ｔ２における各ＴＦＴを制御するための各種配線の電位について説明する。まず、リセット線５の電位を低電位（ＶｇＬ）とする。電源線ＶＤＤ４の電位を低電位（−Ｖｐ）とする。Ｔｔｈ制御線６の電位を高電位（ＶｇＨ）に維持する。走査線７の電位を低電位（ＶｇＬ）に維持する。期間Ｔ２において、各種配線の電位をこのように制御することによって、期間Ｔ２の前期では、駆動トランジスタＴｄ、閾値電圧検出トランジスタＴｔｈ及び第２リセットトランジスタＴｆをオン状態にする。その後、期間Ｔ２の後期では、駆動トランジスタＴｄのゲート・ソース間の電位が、駆動トランジスタＴｄの閾値電圧となったときに、駆動トランジスタＴｄに電流が流れない状態となる。その結果、期間Ｔ２では、駆動トランジスタＴｄの閾値電圧に応じた電荷が第１容量素子Ｃｔｈに蓄積されて、画素ごとに異なる駆動トランジスタＴｄの閾値電圧Ｖｔｈのばらつきが補償される。 Here, potentials of various wirings for controlling each TFT in the period T2 are described. First, the potential of the reset line 5 is set to a low potential (VgL). The potential of the power supply line VDD4 is set to a low potential (−Vp). The potential of the Tth control line 6 is maintained at a high potential (VgH). The potential of the scanning line 7 is maintained at a low potential (VgL). In the period T2, by controlling the potentials of the various wirings in this way, the driving transistor T d , the threshold voltage detection transistor T th and the second reset transistor T f are turned on in the first half of the period T2. Then, in the late period T2, the potential between the gate and source of the driving transistor T d is, when a threshold voltage of the driving transistor T d, a state where no current flows through the driving transistor T d. As a result, in the period T2, the charge corresponding to the threshold voltage of the driving transistor T d is accumulated in the first capacitor element C th, variations in the threshold voltage V th of the driving transistor T d different for each pixel is compensated.

図５では、第２容量素子Ｃｄａｔａに画像信号線２から画像データを書き込む期間Ｔ３での画素回路における電流の流れが示されている。 FIG. 5 shows a current flow in the pixel circuit in a period T3 in which image data is written from the image signal line 2 to the second capacitor element C data .

ここで、Ｔｔｈ制御線６の電位を高電位（ＶｇＨ）から低電位（ＶｇＬ）に切り替えて、第２リセットトランジスタＴｆ及び閾値電圧検出トランジスタＴｔｈをオン状態からオフ状態に切り替える。そして、電源線ＶＤＤ４の電位を、０Ｖに戻す。 Here, the potential of the Tth control line 6 is switched from the high potential (VgH) to the low potential (VgL), and the second reset transistor Tf and the threshold voltage detection transistor Tth are switched from the on state to the off state. Then, the potential of the power supply line VDD4 is returned to 0V.

図５に示すように、第２容量素子Ｃｄａｔａに発光素子１が発光する輝度に応じた電荷が蓄積される。つまり、画像信号線２から第２容量素子Ｃｄａｔａに供給される電位を発光素子１の輝度に応じて設定し、スイッチングトランジスタＴｓを介して第２容量素子Ｃｄａｔａに画像信号線２の電位に応じた電荷が供給される。 As shown in FIG. 5, charges corresponding to the luminance emitted from the light emitting element 1 are accumulated in the second capacitor element C data . That is, set in accordance with the potential supplied from the image signal line 2 to the second capacitive element C data to the luminance of the light emitting element 1, the switching transistor T second capacitor via the s device C data to the image signal line 2 potential The electric charge according to is supplied.

ここで、期間Ｔ３における各ＴＦＴを制御するための各種配線の電位について説明する。まず、リセット線５および走査線７の電位を、高電位（ＶｇＨ）とする。次に画像信号線２の電位を、画像データに応じて、０Ｖから高電位（ＶｇＨ）の間の適切な電位とする。そして、スイッチングトランジスタＴｓを介して、画像信号線２の電位に応じた電荷がＣｄａｔａに供給される。その後、走査線７の電位を低電位（ＶｇＬ）としてから、リセット線５の電位を低電位（ＶｇＬ）とする。 Here, potentials of various wirings for controlling each TFT in the period T3 are described. First, the potentials of the reset line 5 and the scanning line 7 are set to a high potential (VgH). Next, the potential of the image signal line 2 is set to an appropriate potential between 0 V and a high potential (VgH) according to the image data. Then, charges corresponding to the potential of the image signal line 2 are supplied to C data via the switching transistor T s . Thereafter, the potential of the scanning line 7 is set to a low potential (VgL), and then the potential of the reset line 5 is set to a low potential (VgL).

図６では、発光素子１が発光する期間Ｔ４での画素回路における電流の流れが示されている。   FIG. 6 shows a current flow in the pixel circuit in the period T4 during which the light emitting element 1 emits light.

図６に示すように、第１容量素子Ｃｔｈ及び第２容量素子Ｃｄａｔａに蓄積された電荷に応じた電位が、駆動トランジスタＴｄのゲート電位に与えられて、駆動トランジスタＴｄをオン状態とする。そして、電源線ＶＤＤ４からグランド線ＧＮＤ３に向かって電流が流れ、発光素子１が発光する。 As shown in FIG. 6, a potential corresponding to the charge accumulated in the first capacitor element C th and the second capacitive element C data is given to the gate potential of the driving transistor T d, turn on the driving transistor T d And Then, a current flows from the power supply line VDD4 toward the ground line GND3, and the light emitting element 1 emits light.

ここで、期間Ｔ４における各ＴＦＴを制御するための各種配線の電位について説明する。リセット線５、走査線７、Ｔｔｈ制御線６の電位を低電位（ＶｇＬ）に維持する。期間Ｔ４において、各種配線の電位をこのように制御することによって、期間Ｔ４では、スイッチングトランジスタＴｓ、閾値電圧検出トランジスタＴｔｈ、第１リセットトランジスタＴｒ及び第２リセットトランジスタＴｆをオフ状態とする。そして、電源線ＶＤＤ４の電位を０Ｖから高電位（Ｖｄｄ）に切り替える。ここで、第１容量素子Ｃｔｈに蓄積された電荷は、駆動トランジスタＴｄの閾値電圧に応じた電荷が蓄積されており、かかる電荷に応じた電位が駆動トランジスタＴｄのゲート電位に与えられる。さらに、第２容量素子Ｃｄａｔａに蓄積された電荷は、発光素子１の発光輝度に応じた電荷が蓄積されており、かかる電荷に応じた電位がさらに駆動トランジスタＴｄのゲート電位に与えられる。その結果、駆動トランジスタＴｄは、発光素子１の発光輝度に応じた電流が流れる状態となり、高電位となった電源線ＶＤＤ４からグランド線ＧＮＤ３に電流が流れる。そして、発光素子１が駆動トランジスタＴｄのソース・ドレイン間に流れる電流量に応じた発光輝度で発光する。 Here, potentials of various wirings for controlling each TFT in the period T4 are described. The potentials of the reset line 5, the scanning line 7, and the Tth control line 6 are maintained at a low potential (VgL). By controlling the potentials of the various wirings in this manner in the period T4, the switching transistor T s , the threshold voltage detection transistor T th , the first reset transistor T r, and the second reset transistor T f are turned off in the period T4. To do. Then, the potential of the power supply line VDD4 is switched from 0 V to a high potential (Vdd). Here, the charge accumulated in the first capacitor element Cth is accumulated according to the threshold voltage of the drive transistor Td , and the potential according to the charge is given to the gate potential of the drive transistor Td. . Further, the charge accumulated in the second capacitor element C data is accumulated according to the light emission luminance of the light emitting element 1, and the potential corresponding to the charge is further given to the gate potential of the drive transistor Td . As a result, the drive transistor Td enters a state in which a current according to the light emission luminance of the light emitting element 1 flows, and a current flows from the power supply line VDD4 having a high potential to the ground line GND3. The light emitting element 1 emits light with a light emission luminance corresponding to the amount of current flowing between the source and drain of the drive transistor Td .

次に、画素に含まれる発光素子１について説明する。   Next, the light emitting element 1 included in the pixel will be described.

発光素子１は、第１導電層１８と、第２導電層２０と、第１導電層１８および第２導電層２０の間に介在され、有機発光材料からなる有機発光層１９とを少なくとも備えた構造を有している。本画素回路では、第１導電層が駆動トランジスタＴｄの一端と接続され、第２導電層２０が基準電位となるグランド層ＧＮＤ３に接続されている。 The light emitting element 1 includes at least a first conductive layer 18, a second conductive layer 20, and an organic light emitting layer 19 that is interposed between the first conductive layer 18 and the second conductive layer 20 and made of an organic light emitting material. It has a structure. In this pixel circuit, the first conductive layer is connected to one end of the drive transistor Td , and the second conductive layer 20 is connected to the ground layer GND3 that serves as a reference potential.

第１導電層１８は、有機発光層１９から放出される光が透過することができる材料から構成され、例えばインジウム錫酸化膜（ＩＴＯ）又は錫酸化膜等の光透過性を有する導電材料を用いて形成される。また、第２導電層２０は、例えばマグネシウム、銀、アルミニウム又はカルシウム等の材料、あるいはこれらの合金等を用いることができ、その厚みを３０ｎｍ以下にすることによって、光透過性の電極とすることができる。その結果、有機発光層１９から放出された光が、第１導電層１８を透過して、外部に出射される。   The first conductive layer 18 is made of a material that can transmit light emitted from the organic light emitting layer 19. For example, the first conductive layer 18 uses a light-transmitting conductive material such as an indium tin oxide film (ITO) or a tin oxide film. Formed. The second conductive layer 20 can be made of, for example, a material such as magnesium, silver, aluminum, or calcium, or an alloy thereof. The thickness of the second conductive layer 20 is set to 30 nm or less to form a light transmissive electrode. Can do. As a result, the light emitted from the organic light emitting layer 19 passes through the first conductive layer 18 and is emitted to the outside.

かかる第２導電層２０は、例えばアルミニウム又は銀等の金属、又はこれらの合金等の光反射率の大きい材料から成る。このように、第２導電層２０を光反射率の大きい材料から構成することにより、ボトムエミッション構造においては光取り出し効率を向上させることができる。   The second conductive layer 20 is made of a material having a high light reflectivity such as a metal such as aluminum or silver, or an alloy thereof. In this way, by configuring the second conductive layer 20 from a material having a high light reflectance, the light extraction efficiency can be improved in the bottom emission structure.

有機発光層１９の材料としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして有機発光層１９を構成してもよい。有機発光層１９を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、有機発光層１９の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。有機発光層１９は、１層構造に限られることはなく、複数層構造であってもよい。このような有機ＥＬ素子は、有機発光層１９に注入された正孔と電子とが再結合することによって光を生じる機能を有する。   As a material of the organic light emitting layer 19, for example, a light emitting material such as Alq3 (tris (8-quinolinolato) aluminum complex) is used. In order to increase luminous efficiency, an organic metal compound such as tris [pyridinyl-kN-phenyl-kC] iridium or a dye such as coumarin is used as a dopant material and doped into a host material having a hole transport property or an electron transport property. The light emitting layer 19 may be configured. The density | concentration of the dopant material which comprises the organic light emitting layer 19 shall be 0.5 mass% or more and 20 mass% or less, for example. Examples of the host material having a hole transporting property include α-NPD and TPD. Examples of a host material having an electron transporting property include bis (2-methyl-8-quinolinolato) -4- (phenylphenolato) aluminum, 1,4-phenylenebis (triphenylsilane), 1,3-bis ( Triphenylsilyl) benzene, 1,3,5-tri (9H-carbazol-9-yl) benzene, CBP, Alq3, or SDPVBi. In addition, the material which comprises each layer of the organic light emitting layer 19 is selected according to the color of the emitted light. Examples of a dopant material that emits red light include tris (1-phenylisoquinolinato-C2, N) iridium or DCJTB. Examples of dopant materials that emit green light include tris [pyridinyl-kN-phenyl-kC] iridium or bis [2- (2-benzoxazolyl) phenolato] zinc (II). Examples of the dopant material that emits blue light include a distyrylarylene derivative, a perylene derivative, or an azomethine zinc complex. The organic light emitting layer 19 is not limited to a single layer structure, and may have a multiple layer structure. Such an organic EL element has a function of generating light by recombination of holes and electrons injected into the organic light emitting layer 19.

図７は、図１の画素回路および発光素子１で構成された画像表示装置の１画素を実際に実現した際の上面図であり、図８は、図７の画像表示装置の１画素の構造を説明するための断面図である。なお、図８では、説明を容易にするため、図１の各部において、発光素子１の構造を表す部分を開口領域Ｒ１とし、ＴＦＴの構造が含まれる部分をＴＦＴ領域Ｒ２とし、第１容量素子Ｃｔｈ及び第２容量素子Ｃｄａｔａの構造を表す部分を容量領域Ｒ３として描いている。 FIG. 7 is a top view when one pixel of the image display device configured by the pixel circuit and the light emitting element 1 of FIG. 1 is actually realized, and FIG. 8 is a structure of one pixel of the image display device of FIG. It is sectional drawing for demonstrating. In FIG. 8, for ease of explanation, in each part of FIG. 1, a portion representing the structure of the light emitting element 1 is an opening region R <b> 1, and a portion including the TFT structure is a TFT region R <b> 2. It depicts a portion representing a C th and structure of the second capacitive element C data as a capacitor region R3.

画像表示装置の画素はその構造上、基板１１上に複数形成される。各画素には、第１電極層１２、第１誘電体層１３、第２電極層１４、第２誘電体層１５、第３電極層１６、平坦化膜１７及び発光素子１が含まれている。   A plurality of pixels of the image display device are formed on the substrate 11 due to its structure. Each pixel includes a first electrode layer 12, a first dielectric layer 13, a second electrode layer 14, a second dielectric layer 15, a third electrode layer 16, a planarizing film 17, and the light emitting element 1. .

まず、開口領域Ｒ１について説明する。基板１１は、例えばガラス又はプラスチックから成り、複数の画素同士で共通に用いられる。基板１１上には、平面視してマトリックス状に配列された複数の画素が形成されている。かかる基板１１は、光を透過する材料から構成されており、発光素子１の発する光を外部に取り出すことができる。なお、基板１１の端部上には、各ＴＦＴのオン状態又はオフ状態を制御するため各種配線の電位を設定することができる駆動ＩＣを実装することができる。   First, the opening region R1 will be described. The substrate 11 is made of, for example, glass or plastic, and is used in common by a plurality of pixels. On the substrate 11, a plurality of pixels arranged in a matrix in a plan view are formed. The substrate 11 is made of a material that transmits light, and the light emitted from the light emitting element 1 can be taken out to the outside. Note that a driver IC capable of setting potentials of various wirings can be mounted on the end portion of the substrate 11 in order to control the on state or the off state of each TFT.

図８に示すように、基板１１の平坦な表面上に発光素子１が形成される。つまり、基板１１上に第１導電層１８が形成されている。そして、第１導電層１８上に、有機発光層１９を介して第２導電層２０が形成されている。このように、平坦な表面上に発光素子１を形成しないと、第１導電層１８と第２導電層２０が短絡して、有機発光層１９が発光しないことがある。また、仮に、第１導電層１８と第２導電層２０が短絡しなくても、凹凸のある表面上に第１導電層１８を形成すると、第１導電層１８上に形成される有機発光層１９の厚みが略均一にならず、有機発光層１９の厚みが薄い特定箇所に電流が集中し、有機発光層１９が劣化することがある。そのため、平坦な表面上に第１導電層１８を形成し、有機発光層１９及び第２導電層２０の厚みについても略均一となるようにする。   As shown in FIG. 8, the light emitting element 1 is formed on the flat surface of the substrate 11. That is, the first conductive layer 18 is formed on the substrate 11. A second conductive layer 20 is formed on the first conductive layer 18 via an organic light emitting layer 19. Thus, if the light emitting element 1 is not formed on a flat surface, the first conductive layer 18 and the second conductive layer 20 may be short-circuited, and the organic light emitting layer 19 may not emit light. In addition, even if the first conductive layer 18 and the second conductive layer 20 are not short-circuited, if the first conductive layer 18 is formed on an uneven surface, the organic light emitting layer formed on the first conductive layer 18 The thickness of 19 is not substantially uniform, the current is concentrated at a specific portion where the thickness of the organic light emitting layer 19 is thin, and the organic light emitting layer 19 may be deteriorated. Therefore, the first conductive layer 18 is formed on a flat surface so that the thickness of the organic light emitting layer 19 and the second conductive layer 20 is substantially uniform.

また、第２導電層２０は、ＴＦＴ領域Ｒ２及び容量領域Ｒ３上の平坦化膜１７上にかけて形成される。ＴＦＴ領域Ｒ２及び容量領域Ｒ３上には、各種層に起因する表面の凹凸を低減するために、平坦化膜１７が形成されている。その結果、第２導電層２０は、隣接する画素同士において連続して形成される。かかる平坦化膜１７は、例えばノボラック樹脂、アクリル樹脂、エポキシ樹脂又はシリコン樹脂等の絶縁性を有する有機材料を用いることができる。   The second conductive layer 20 is formed over the planarizing film 17 on the TFT region R2 and the capacitor region R3. A planarizing film 17 is formed on the TFT region R2 and the capacitor region R3 in order to reduce surface irregularities caused by various layers. As a result, the second conductive layer 20 is continuously formed in adjacent pixels. For the planarizing film 17, an organic material having an insulating property such as a novolac resin, an acrylic resin, an epoxy resin, or a silicon resin can be used.

さらに、平坦化膜１７には、平坦化膜１７を貫通するコンタクトホール２１が形成されている。かかるコンタクトホール２１は、上部よりも下部が幅狭に形成されている。コンタクトホール２１は、各画素に形成されており、コンタクトホール２１の底部には、有機発光層１９が露出している。かかる第２導電層２０と有機発光層１９とが接続される。   Further, a contact hole 21 penetrating the planarizing film 17 is formed in the planarizing film 17. The contact hole 21 is formed so that the lower part is narrower than the upper part. The contact hole 21 is formed in each pixel, and the organic light emitting layer 19 is exposed at the bottom of the contact hole 21. The second conductive layer 20 and the organic light emitting layer 19 are connected.

次に、ＴＦＴ領域Ｒ２について説明する。図８に示すように、各画素には、基板１１上にゲート層２２、ゲート絶縁膜２３、チャネル層２４及びソース・ドレイン層２５からなる各種ＴＦＴが設けられている。ここでは、図８に示すＴＦＴを閾値電圧検出トランジスタＴｔｈとする。そして、閾値電圧検出トランジスタＴｔｈ上には、閾値電圧検出トランジスタＴｔｈのソース・ドレイン層２５の一部を除いて第２誘電体層１５が形成されている。閾値電圧検出トランジスタＴｔｈの直上に形成される第２誘電体層１５は、閾値電圧検出トランジスタＴｔｈのソース・ドレイン層２５が、例えば、第３電極層１６等の導電部材と短絡するのを防止している。 Next, the TFT region R2 will be described. As shown in FIG. 8, each pixel is provided with various TFTs including a gate layer 22, a gate insulating film 23, a channel layer 24, and a source / drain layer 25 on the substrate 11. Here, the TFT shown in FIG. 8 is a threshold voltage detection transistor Tth . Then, the threshold voltage detection transistor T th on the second dielectric layer 15 except for a part of the source-drain layer 25 of the threshold voltage detection transistor T th is formed. The second dielectric layer 15 formed directly above the threshold voltage detection transistor T th, the source-drain layer 25 of the threshold voltage detection transistor T th is, for example, a short circuit between the conductive members, such as the third electrode layer 16 It is preventing.

ＴＦＴ領域Ｒ２における基板１１上には、ゲート層２２が形成されている。ゲート層２２は、例えば、アルミニウム又はモリブデン等の導体材料、これらの合金等からなる。   A gate layer 22 is formed on the substrate 11 in the TFT region R2. The gate layer 22 is made of, for example, a conductor material such as aluminum or molybdenum, or an alloy thereof.

また、ゲート層２２上には、例えばソース・ドレイン層２５とゲート層２２が短絡するのを防止するために、ゲート絶縁膜２３が形成されている。かかるゲート絶縁膜２３は、チャネル層２４とゲート層２２との間を絶縁する材料から成り、例えば、窒化珪素又は酸化珪素等の絶縁材料からなる。   On the gate layer 22, for example, a gate insulating film 23 is formed to prevent the source / drain layer 25 and the gate layer 22 from being short-circuited. The gate insulating film 23 is made of a material that insulates between the channel layer 24 and the gate layer 22, and is made of an insulating material such as silicon nitride or silicon oxide.

また、ゲート絶縁膜２３上であって、平面視してゲート層２２と重なる領域には、チャネル層２４が形成されている。かかるチャネル層２４は、アモルファスシリコン（非晶質ケイ素）からなる。   A channel layer 24 is formed on the gate insulating film 23 in a region overlapping the gate layer 22 in plan view. The channel layer 24 is made of amorphous silicon (amorphous silicon).

また、チャネル層２４の端部上からゲート絶縁膜２３上にかけて、ソース・ドレイン層２５が形成されている。チャネル層２４の中央上には、ソース・ドレイン層２５が形成されず、チャネル層１４の中央上を露出するようにソース・ドレイン層２５が二つに分断されている。かかるソース・ドレイン層２５は、例えば、アルミニウム又はモリブデン等の導体材料からなる。なお、ソース・ドレイン層２５の分断された一方の一端は、基板１１上に形成される第１電極層１２と電気的に接続されている。   A source / drain layer 25 is formed from the end of the channel layer 24 to the gate insulating film 23. The source / drain layer 25 is not formed on the center of the channel layer 24, and the source / drain layer 25 is divided into two so as to expose the center of the channel layer 14. The source / drain layer 25 is made of a conductive material such as aluminum or molybdenum. One end of the divided source / drain layer 25 is electrically connected to the first electrode layer 12 formed on the substrate 11.

また、露出するチャネル層２４の中央上からソース・ドレイン層２５上にかけて、第２誘電体層１５が形成されている。なお、ソース・ドレイン層２５の一部上は、第２誘電体層１５が形成されず、露出している。かかる露出するソース・ドレイン層２５上には、基板１１上から第１導電層１８の一部が延在されている。そして、ソース・ドレイン層２５の一部と第１導電層１８が電気的に接続されている。   A second dielectric layer 15 is formed from the center of the exposed channel layer 24 to the source / drain layer 25. The second dielectric layer 15 is not formed on the source / drain layer 25 but is exposed. A part of the first conductive layer 18 extends from the substrate 11 on the exposed source / drain layer 25. A part of the source / drain layer 25 and the first conductive layer 18 are electrically connected.

次に、容量領域Ｒ３について説明する。図８に示すように、基板１１上に形成される第１電極層１２と、第１誘電体層１３及び第２電極層１４から第２容量素子Ｃｄａｔａが構成される。また、第２電極層１４と、第２誘電体層１５及び第３電極層１６から第１容量素子Ｃｔｈが構成される。かかる第２電極層１４が、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの電極層として機能する。そして、第１電極層１２上に第１誘電体層１３を介して第２電極層１４が形成され、第２電極層１４上に第２誘電体層１５を介して第３電極層１６が形成されることで、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａを上下に積層することができる。その結果、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとからなる積層容量構造を設けることができる。 Next, the capacity region R3 will be described. As shown in FIG. 8, the first capacitor layer C data is constituted by the first electrode layer 12 formed on the substrate 11, the first dielectric layer 13, and the second electrode layer 14. The second capacitor layer Cth is composed of the second electrode layer 14, the second dielectric layer 15, and the third electrode layer 16. The second electrode layer 14 functions as an electrode layer of the first capacitor element Cth and the second capacitor element Cdata . Then, the second electrode layer 14 is formed on the first electrode layer 12 via the first dielectric layer 13, and the third electrode layer 16 is formed on the second electrode layer 14 via the second dielectric layer 15. As a result, the first capacitor element Cth and the second capacitor element Cdata can be stacked one above the other. As a result, it is possible to provide a multilayer capacitor structure including the first capacitor element Cth and the second capacitor element Cdata .

ここで、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａを構成する各層について説明する。 Here, each layer constituting the first capacitor element C th and the second capacitor element C data will be described.

第１電極層１２は、基板１１上にゲート層２２と離間して形成され、ゲート層２２と電気的に絶縁されている。また、第１電極層１２は、ゲート層２２と同じ材料から構成され、例えば、アルミニウム又はモリブデン等の導体材料、これらの合金等からなる。   The first electrode layer 12 is formed on the substrate 11 so as to be separated from the gate layer 22 and is electrically insulated from the gate layer 22. The first electrode layer 12 is made of the same material as the gate layer 22 and is made of, for example, a conductor material such as aluminum or molybdenum, an alloy thereof, or the like.

第１誘電体層１３は、第１電極層１２の一部を露出して、第１電極層１２上から基板１１上にかけて形成されている。そして、第１電極層１２の露出する一部とソース・ドレイン層２５の一部が電気的に接続されている。第１誘電体層１３は、ゲート絶縁膜２３と同じ材料から構成され、例えば、窒化珪素又は酸化珪素等の絶縁材料からなる。   The first dielectric layer 13 is formed from the first electrode layer 12 to the substrate 11 with a part of the first electrode layer 12 exposed. The exposed part of the first electrode layer 12 and the part of the source / drain layer 25 are electrically connected. The first dielectric layer 13 is made of the same material as the gate insulating film 23 and is made of an insulating material such as silicon nitride or silicon oxide.

第２電極層１４は、第１誘電体層１３上であって、平面視して第１電極層１２と重なる領域に形成される。そして、第２電極層１４は、ソース・ドレイン層２５と離間して形成され、ソース・ドレイン層２５から絶縁されている。かかる第２電極層１４は、ソース・ドレイン層２５と同じ材料から構成され、例えば、アルミニウム又はモリブデン等の導体材料からなる。   The second electrode layer 14 is formed on the first dielectric layer 13 in a region overlapping the first electrode layer 12 in plan view. The second electrode layer 14 is formed to be separated from the source / drain layer 25 and insulated from the source / drain layer 25. The second electrode layer 14 is made of the same material as the source / drain layer 25 and is made of a conductive material such as aluminum or molybdenum.

第２誘電体層１５は、第２電極層１４上から第１誘電体層１３上にかけて形成されている。そして、第２誘電体層１５の一部は、容量領域Ｒ３と隣接するＴＦＴ領域Ｒ２まで延在して形成されている。第２誘電体層１５は、例えば、窒化ケイ素又は酸化ケイ素等の絶縁材料からなる。   The second dielectric layer 15 is formed from the second electrode layer 14 to the first dielectric layer 13. A part of the second dielectric layer 15 is formed to extend to the TFT region R2 adjacent to the capacitor region R3. The second dielectric layer 15 is made of an insulating material such as silicon nitride or silicon oxide, for example.

第３電極層１６は、第２誘電体層１５上であって、平面視して第２電極層１４と重なる領域に形成される。第３電極層１６は、第１導電層と同じ材料から構成され、例えば、例えばインジウム錫酸化膜（ＩＴＯ）、錫酸化膜、マグネシウム、銀、アルミニウム又はカルシウム等の材料、あるいはこれらの合金等を用いることができる。   The third electrode layer 16 is formed on the second dielectric layer 15 in a region overlapping the second electrode layer 14 in plan view. The third electrode layer 16 is made of the same material as that of the first conductive layer. For example, a material such as an indium tin oxide film (ITO), a tin oxide film, magnesium, silver, aluminum, or calcium, or an alloy thereof is used. Can be used.

このように、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの各層を構成することにより、第１電極層１２と第２電極層１４との間、第２電極層１４と第３電極層１６との間に電荷を蓄積することができる。 In this way, by forming each layer of the first capacitor element C th and the second capacitor element C data , the second electrode layer 14 and the third electrode layer are provided between the first electrode layer 12 and the second electrode layer 14. The charge can be accumulated between the two.

この結果、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａを上下方向に積層することにより、容量領域Ｒ３を小さくすることができる。そして、容量領域Ｒ３を小さくした分、開口領域Ｒ１を大きくすることができる。その結果、各画素において、開口領域Ｒ１における発光素子１が形成される領域を大きくすることによって、開口率を上げることができ、各画素の発光輝度を向上させることができる。また、開口率を上げることによって、各画素に流す電流量を小さくしても、所望する発光輝度が得られる。したがって、各画素に流す電流量を小さくすることで、有機発光材料の劣化を抑制し、発光素子１の製品寿命を長くすることもできる。 As a result, the capacitor region R3 can be reduced by stacking the first capacitor element Cth and the second capacitor element Cdata in the vertical direction. Then, the opening region R1 can be increased by the amount that the capacitance region R3 is reduced. As a result, in each pixel, by increasing the region where the light emitting element 1 is formed in the opening region R1, the aperture ratio can be increased, and the light emission luminance of each pixel can be improved. Further, by increasing the aperture ratio, a desired light emission luminance can be obtained even if the amount of current flowing through each pixel is reduced. Therefore, by reducing the amount of current flowing through each pixel, deterioration of the organic light emitting material can be suppressed and the product life of the light emitting element 1 can be extended.

例えば、画像表示装置の仕様が、画素寸法１２３μｍ×３６９μｍ、デューティー（フレーム内における発光期間の割合）８０％の場合、平面視して第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとが重なり合う領域がなく、両者を併設して設けた場合、開口率が３４．９％であるのに対し、本実施の形態にかかる画像表示装置では、開口率を３９．９％に向上させることができる。 For example, when the specification of the image display device is a pixel size of 123 μm × 369 μm and a duty (ratio of the light emission period in the frame) of 80%, the first capacitor element C th and the second capacitor element C data overlap in plan view. When there is no area and both are provided side by side, the aperture ratio is 34.9%, whereas in the image display device according to the present embodiment, the aperture ratio can be improved to 39.9%. .

そして、発光素子１の製品寿命の観点から、本実施形態に係る画像表示装置は、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを併設した場合に比べて、１５％の開口率向上となるので、電流密度は１２．６％削減することができる。ここで、発光素子１の寿命は、電流密度の約１．７乗に反比例すると考えると、本実施の形態にかかる画像表示装置の発光素子１の寿命は、電流密度低減により１．２６倍長くすることができる。すなわち、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを併設した画像表示装置の半減寿命が１５０００時間の場合、本実施の形態にかかる画像表示装置の半減寿命は、約１９０００時間まで向上することになる。 Then, from the viewpoint of the product life of the light emitting element 1, the image display device according to the present embodiment improves the aperture ratio by 15% compared to the case where the first capacitor element Cth and the second capacitor element Cdata are provided together. Therefore, the current density can be reduced by 12.6%. Here, assuming that the lifetime of the light-emitting element 1 is inversely proportional to the current density of about 1.7, the lifetime of the light-emitting element 1 of the image display device according to the present embodiment is 1.26 times longer due to the reduction of the current density. can do. That is, when the half life of the image display device provided with the first capacitor element C th and the second capacitor element C data is 15000 hours, the half life of the image display device according to the present embodiment is improved to about 19000 hours. Will do.

（画像表示装置の製造方法）
次に、図１，図７，図８に示される構成を有する画像表示装置の製造方法について説明する。図９−１〜図９−１５は、本実施の形態にかかる画像表示装置の工程断面図である。 (Method for manufacturing image display device)
Next, a method for manufacturing an image display device having the configuration shown in FIGS. 1, 7, and 8 will be described. 9-1 to 9-15 are process cross-sectional views of the image display apparatus according to the present embodiment.

最初に、図９−１に示すように、基板１１上に、例えばスパッタリング法を用いて、第１金属層３１を成膜する。ここで、基板１１の材料としては、例えば、ガラスが用いられ、その厚さは、０．７ｍｍである。また、第１金属層３１の材料としては、例えば、アルミニウムが用いられ、その厚さは、０．３μｍである。その後、第１金属層３１を所定の形状にパターニングするために、第１金属層３１上にレジストを塗布し、該レジストを露光及び現像し、レジストから第１金属層３１の一部を露出させる。さらに、レジストから露出する第１金属層３１のエッチング、残存するレジスト剥離を順番に行うことにより、第１金属層３１を所定の形状にパターニングする。そして、図９−２に示すように、第１金属層３１は、所定の形状にパターニングされ、容量領域Ｒ３に第１電極層１２が形成される。また、ＴＦＴ領域Ｒ２にゲート層２２が形成される。このように、第１電極層１２とゲート層２２を同時に形成することができ、それぞれ別々に形成するよりも製造工程を簡略化することができる。   First, as shown in FIG. 9A, the first metal layer 31 is formed on the substrate 11 by using, for example, a sputtering method. Here, as the material of the substrate 11, for example, glass is used, and the thickness thereof is 0.7 mm. Moreover, as a material of the 1st metal layer 31, aluminum is used, for example, The thickness is 0.3 micrometer. Thereafter, in order to pattern the first metal layer 31 into a predetermined shape, a resist is applied on the first metal layer 31, and the resist is exposed and developed to expose a part of the first metal layer 31 from the resist. . Furthermore, the first metal layer 31 is patterned into a predetermined shape by sequentially etching the first metal layer 31 exposed from the resist and removing the remaining resist. 9B, the first metal layer 31 is patterned into a predetermined shape, and the first electrode layer 12 is formed in the capacitor region R3. Further, the gate layer 22 is formed in the TFT region R2. As described above, the first electrode layer 12 and the gate layer 22 can be formed at the same time, and the manufacturing process can be simplified as compared with the case where they are formed separately.

次に、第１電極層１２、ゲート層２２及び露出する基板１１上に、例えば、ＣＶＤ法を用いて第１絶縁層３２を連続して成膜する。さらに、図９−３に示すように、第１絶縁層３２上に半導体層３３を成膜する。ここで、第１絶縁層３２の材料としては、例えば、窒化珪素が用いられ、その厚さは、０．３μｍである。また、半導体層３３の材料としては、例えば、アモルファスシリコン（非晶質ケイ素）が用いられ、その厚さは、０．１μｍである。次に、半導体層３３上にレジストを塗布し、該レジストを露光及び現像し、レジストから半導体層３３の一部を露出させる。さらに、レジストから露出する半導体層３３のエッチング、残存するレジスト剥離を順番に行なう。そして、レジストから露出する半導体層３３のエッチング、残存するレジストの剥離を順番に行うことにより、半導体層３３を所定の形状にパターニングする。その結果、図９−４に示すように、ゲート層２２の直上にチャネル層２４を形成することができる。   Next, the first insulating layer 32 is continuously formed on the first electrode layer 12, the gate layer 22, and the exposed substrate 11 by using, for example, a CVD method. Further, as shown in FIG. 9C, the semiconductor layer 33 is formed on the first insulating layer 32. Here, as the material of the first insulating layer 32, for example, silicon nitride is used, and the thickness thereof is 0.3 μm. Moreover, as a material of the semiconductor layer 33, for example, amorphous silicon (amorphous silicon) is used, and the thickness thereof is 0.1 μm. Next, a resist is applied onto the semiconductor layer 33, and the resist is exposed and developed to expose a part of the semiconductor layer 33 from the resist. Further, etching of the semiconductor layer 33 exposed from the resist and peeling of the remaining resist are sequentially performed. Then, the semiconductor layer 33 exposed from the resist is etched and the remaining resist is peeled in order to pattern the semiconductor layer 33 into a predetermined shape. As a result, the channel layer 24 can be formed directly on the gate layer 22 as shown in FIG. 9-4.

次に、チャネル層２４及び露出するゲート層２２上にレジストを塗布し、該レジストを露光及び現像し、レジストから第１絶縁層３２の一部を露出させる。さらに、レジストから露出する第１絶縁層３２のエッチング、残存するレジストの剥離を順番に行うことにより、第１絶縁層３２を所定の形状にパターニングする。その結果、図９−５に示すように、容量領域Ｒ３の直上に、第１電極層１２の一部が露出するように、第１絶縁層３２を貫通するスルーホール３４を形成することができる。さらに、開口領域Ｒ１の直上の第１絶縁層３２をエッチングすることにより、基板１１の表面を露出させることができる。そして、第１絶縁層３２をエッチングしたことから、ＴＦＴ領域Ｒ２に、ゲート層２２を被覆するようにゲート絶縁膜２３を形成することができる。さらに、容量領域Ｒ３に、第１誘電体層１３を形成することができる。このように、第１誘電体層１３とゲート絶縁膜２３を同時に形成することができ、それぞれ別々に形成するよりも製造工程を簡略化することができる。   Next, a resist is applied onto the channel layer 24 and the exposed gate layer 22, and the resist is exposed and developed to expose a part of the first insulating layer 32 from the resist. Further, the first insulating layer 32 is patterned into a predetermined shape by sequentially etching the first insulating layer 32 exposed from the resist and peeling off the remaining resist. As a result, as shown in FIG. 9-5, a through hole 34 penetrating the first insulating layer 32 can be formed immediately above the capacitor region R3 so that a part of the first electrode layer 12 is exposed. . Furthermore, the surface of the substrate 11 can be exposed by etching the first insulating layer 32 immediately above the opening region R1. Since the first insulating layer 32 is etched, the gate insulating film 23 can be formed so as to cover the gate layer 22 in the TFT region R2. Furthermore, the first dielectric layer 13 can be formed in the capacitive region R3. In this way, the first dielectric layer 13 and the gate insulating film 23 can be formed at the same time, and the manufacturing process can be simplified as compared with the case where they are formed separately.

次に、図９−６に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばスパッタリング法を用いて、第２金属層３５を成膜する。第２金属層３５の一部は、スルーホールを介して、第１電極層１２と接続される。ここで、第２金属層３５の材料としては、例えば、アルミニウムが用いられ、その厚さは、０．３μｍである。その後、第２金属層３５上にレジストを塗布し、該レジストを露光及び現像し、レジストから第２金属層３５の一部を露出させる。さらに、レジストから露出する第２金属層３５のエッチング、残存するレジストの剥離を順番に行うことにより、第２金属層３５を所定の形状にパターニングする。その結果、図９−７に示すように、第１誘電体層１３の直上に、第２電極層１４を形成することができる。さらに、第１電極層１２上からスルーホールを介してゲート絶縁膜２３上にかけて、ソース・ドレイン層２５を形成することができる。なお、ソース・ドレイン層２５は、チャネル層２４の一部を露出するように、二つに分断されている。   Next, as shown in FIG. 9-6, the second metal layer 35 is formed using, for example, a sputtering method so as to cover the opening region R1, the TFT region R2, and the capacitor region R3. A part of the second metal layer 35 is connected to the first electrode layer 12 through a through hole. Here, as the material of the second metal layer 35, for example, aluminum is used, and the thickness thereof is 0.3 μm. Thereafter, a resist is applied onto the second metal layer 35, and the resist is exposed and developed to expose a part of the second metal layer 35 from the resist. Further, the second metal layer 35 is patterned into a predetermined shape by sequentially etching the second metal layer 35 exposed from the resist and peeling off the remaining resist. As a result, as shown in FIG. 9-7, the second electrode layer 14 can be formed immediately above the first dielectric layer 13. Furthermore, the source / drain layer 25 can be formed from the first electrode layer 12 to the gate insulating film 23 through a through hole. The source / drain layer 25 is divided into two parts so that a part of the channel layer 24 is exposed.

次に、図９−８に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばＣＶＤ法を用いて、第２絶縁層３６を成膜する。ここで、第２絶縁層３６の材料としては、例えば、窒化珪素が用いられ、その厚さは、０．２μｍである。その後、第２絶縁層３６上にレジストを塗布し、該レジストを露光及び現像し、レジストから第２絶縁層３６の一部を露出させる。さらに、レジストから露出する第２絶縁層３６のエッチング、残存するレジストの剥離を順番に行なうことにより、第２絶縁層３６を所定の形状にパターニングする。その結果、図９−９に示すように、開口領域Ｒ１においては、基板１１の表面を露出することができる。さらに、ＴＦＴ領域Ｒ２及び容量領域Ｒ３上に、第２誘電体層１５を形成することができる。なお、第２誘電体層１５は、ＴＦＴ領域Ｒ２のソース・ドレイン層の一部を露出させるように、スルーホール３７が形成されている。   Next, as illustrated in FIG. 9-8, the second insulating layer 36 is formed by using, for example, a CVD method so as to cover the opening region R1, the TFT region R2, and the capacitor region R3. Here, as a material of the second insulating layer 36, for example, silicon nitride is used, and the thickness thereof is 0.2 μm. Thereafter, a resist is applied onto the second insulating layer 36, and the resist is exposed and developed to expose a part of the second insulating layer 36 from the resist. Further, the second insulating layer 36 is patterned into a predetermined shape by sequentially etching the second insulating layer 36 exposed from the resist and peeling off the remaining resist. As a result, as shown in FIG. 9-9, the surface of the substrate 11 can be exposed in the opening region R1. Furthermore, the second dielectric layer 15 can be formed on the TFT region R2 and the capacitor region R3. The second dielectric layer 15 has a through hole 37 so as to expose a part of the source / drain layer of the TFT region R2.

次に、図９−１０に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばスパッタリング法を用いて、第３金属層３８を成膜する。ここで、第３金属層３８の材料としては、例えば、インジウム錫酸化膜（ＩＴＯ）が用いられ、その厚さは、０．０４μｍより薄い。その後、第３金属層３８上にレジストを塗布し、該レジストを露光及び現像し、レジストから、第３金属層３８の一部を露出させる。さらに、第３金属層３８のエッチング、残存するレジスト剥離を順番に行うことにより、第３金属層３８を所定の形状にパターニングする。そして、図９−１１に示すように、容量領域Ｒ３においては、平面視して第２電極層１４と重なるように第３電極層１６を形成することができる。さらに、開口領域Ｒ１からＴＦＴ領域Ｒ２の露出するソース・ドレイン層２５上にかけて第１導電層１８を形成することができる。このように、第３電極層１６と第１導電層１８を同時に形成することができ、それぞれ別々に形成するよりも製造工程を簡略化することができる。   Next, as shown in FIG. 9-10, the third metal layer 38 is formed by using, for example, a sputtering method so as to cover the opening region R1, the TFT region R2, and the capacitor region R3. Here, as a material of the third metal layer 38, for example, an indium tin oxide film (ITO) is used, and the thickness thereof is smaller than 0.04 μm. Thereafter, a resist is applied onto the third metal layer 38, and the resist is exposed and developed to expose a part of the third metal layer 38 from the resist. Further, the third metal layer 38 is patterned into a predetermined shape by sequentially etching the third metal layer 38 and removing the remaining resist. 9-11, the third electrode layer 16 can be formed so as to overlap the second electrode layer 14 in plan view in the capacitance region R3. Furthermore, the first conductive layer 18 can be formed from the opening region R1 to the exposed source / drain layer 25 in the TFT region R2. As described above, the third electrode layer 16 and the first conductive layer 18 can be formed at the same time, and the manufacturing process can be simplified as compared with the case where they are formed separately.

次に、図９−１２に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばスピンコート法を用いて、樹脂層３９を成膜する。ここで、樹脂層３９の材料としては、例えば、アクリル樹脂が用いられ、その厚さは、２．０μｍである。その後、図９−１３に示すように、従来周知の薄膜加工技術、例えば、フォトエッチング技術を用いて、樹脂層３９を所定の形状にパターニングすることにより、平坦化膜１７を形成する。ここで、平坦化膜１７には、開口領域Ｒ１に上部よりも下部が幅狭なスルーホール（コンタクトホール）２１が形成され、スルーホール２１の底部には第１導電層１８が露出される。   Next, as illustrated in FIG. 9-12, the resin layer 39 is formed by using, for example, a spin coat method so as to cover the opening region R1, the TFT region R2, and the capacitor region R3. Here, as a material of the resin layer 39, for example, an acrylic resin is used, and the thickness thereof is 2.0 μm. Thereafter, as shown in FIGS. 9 to 13, the planarization film 17 is formed by patterning the resin layer 39 into a predetermined shape using a conventionally known thin film processing technique, for example, a photoetching technique. Here, in the planarizing film 17, a through hole (contact hole) 21 having a lower width than the upper portion is formed in the opening region R 1, and the first conductive layer 18 is exposed at the bottom of the through hole 21.

次に、図９−１４に示すように、開口領域Ｒ１の露出する第１導電層１８を被覆するように、従来周知の蒸着法を用いて、有機発光層１９を蒸着する。そして、図９−１５に示すように、有機発光層１９上に第２導電層２０を蒸着する。ここで、第２導電層２０の材料としては、例えば、アルミ二ウムが用いられ、その厚さは、３００ｎｍである。以上の工程を経て、図１，図７，図８に示すように、電気的に直列に接続される第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを上下方向に積層した本実施形態に係る画像表示装置を作製することができる。 Next, as shown in FIGS. 9-14, the organic light emitting layer 19 is vapor-deposited using a conventionally known vapor deposition method so as to cover the exposed first conductive layer 18 in the opening region R1. Then, as shown in FIG. 9-15, the second conductive layer 20 is deposited on the organic light emitting layer 19. Here, as the material of the second conductive layer 20, for example, aluminum is used, and the thickness thereof is 300 nm. Through this process, as shown in FIGS. 1, 7, and 8, the first capacitor element Cth and the second capacitor element C data that are electrically connected in series are stacked in the vertical direction. An image display device according to the above can be manufactured.

＜変形例１＞
上記第１実施形態に係る画像表示装置では、電気的に直列に接続される第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを上下方向に積層されていた。これに対して、本発明の変形例１に係る画像表示装置は、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａが平面視して離間するように設けられており、該第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａがそれぞれ上下に積層された積層容量構造である。 <Modification 1>
In the image display device according to the first embodiment, the first capacitor element C th and the second capacitor element C data that are electrically connected in series are stacked in the vertical direction. In contrast, the image display apparatus according to the first modification of the present invention is provided such that the first capacitor element C th and the second capacitor element C data are separated from each other in plan view, and the first capacitor element This is a stacked capacitor structure in which C th and second capacitor element C data are stacked one above the other.

変形例１に係る画像表示装置は、第１実施形態に係る画像表示装置と比較して、全体構成はほぼ同様であるが、第１容量素子Ｃｔｈが、第３容量素子Ｃｔｈ１と第４容量素子Ｃｔｈ２の二つに分割され、第２容量素子Ｃｄａｔａが、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２の二つに分割されている点が変更箇所である。以下、変形例１に係る画像表示装置について、第１実施形態に係る画像表示装置と同様な部分については同様な符号を付して説明を省略しつつ、異なる部分について説明する。 The image display device according to the first modification has substantially the same overall configuration as the image display device according to the first embodiment, but the first capacitor element C th includes the third capacitor element C th1 and the fourth capacitor element C th1 . The change is that the second capacitive element C data is divided into two capacitive elements C th2 and the second capacitive element C data is divided into five capacitive elements C data1 and sixth capacitive element C data2 . Hereinafter, regarding the image display device according to the first modification, the same parts as those of the image display device according to the first embodiment will be denoted by the same reference numerals, and description thereof will be omitted.

図１０は、変形例１に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。   FIG. 10 is a circuit diagram showing the pixel circuit and the light emitting element 1 constituting one pixel of the image display device according to the first modification.

本画素回路は、第３容量素子Ｃｔｈ１と第４容量素子Ｃｔｈ２とが電気的に並列に接続されている。また、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２とが電気的に並列に接続されている。 In the present pixel circuit, the third capacitor element C th1 and the fourth capacitor element C th2 are electrically connected in parallel. Further, the fifth capacitive element C data1 and the sixth capacitive element C data2 are electrically connected in parallel.

図１１は、図１の画素回路および発光素子１で構成された変形例に係る画像表示装置の１画素を実際に実現した際の上面図であり、図１２は、図１０の画像表示装置の１画素の構造を説明するための断面図である。なお、図１２では、説明を容易にするため、図１の各部において、発光素子１の構造を表す部分を開口領域Ｒ１とし、ＴＦＴの構造が含まれる部分をＴＦＴ領域Ｒ２とし、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２の構造を表す部分を容量領域Ｒ３’として描いている。 FIG. 11 is a top view when one pixel of an image display device according to a modified example configured by the pixel circuit and the light emitting element 1 of FIG. 1 is actually realized, and FIG. 12 is a diagram of the image display device of FIG. It is sectional drawing for demonstrating the structure of 1 pixel. In FIG. 12, for ease of explanation, in each part of FIG. 1, a portion representing the structure of the light emitting element 1 is an opening region R <b> 1, and a portion including the TFT structure is a TFT region R <b> 2. A portion representing the structures of C data1 and the sixth capacitive element C data2 is depicted as a capacitive region R3 ′.

ここで、容量領域Ｒ３’について説明する。図１２に示すように、基板１１上には、第１電極層４１と、第１電極層４１上に形成される第１誘電体層４２と、第１誘電体層４２上に形成される第２電極層４３と、第２電極層４３上に形成される第２誘電体層４４と、第２誘電体層４４上に形成される第３電極層４５とからなる積層容量構造が形成されている。そして、基板１１上に形成される第１電極層４１と、第１誘電体層４２及び第２電極層４３から第５容量素子Ｃｄａｔａ１が構成される。また、第２電極層４３と、第２誘電体層４４及び第３電極層４５から第６容量素子Ｃｄａｔａ２が構成される。かかる第２電極層４３が、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２の電極層として機能する。 Here, the capacity region R3 ′ will be described. As shown in FIG. 12, on the substrate 11, a first electrode layer 41, a first dielectric layer 42 formed on the first electrode layer 41, and a first dielectric layer 42 formed on the first dielectric layer 42. A stacked capacitor structure is formed which includes a two-electrode layer 43, a second dielectric layer 44 formed on the second electrode layer 43, and a third electrode layer 45 formed on the second dielectric layer 44. Yes. Then, the first capacitor layer 41 formed on the substrate 11, the first dielectric layer 42, and the second electrode layer 43 constitute the fifth capacitor element C data1 . The sixth capacitor element C data2 is configured by the second electrode layer 43, the second dielectric layer 44, and the third electrode layer 45. The second electrode layer 43 functions as an electrode layer for the fifth capacitor element C data1 and the sixth capacitor element C data2 .

また、図１３に示すように、第１電極層４１と第３電極層４５とが電気的に接続されている。具体的には、第１誘電体層４２を貫通するスルーホールを介して、第１電極層４１とソース・ドレイン層２５とが接続される。そして、第２誘電体層４４を貫通するスルーホールを介して、ソース・ドレイン層２５と第３電極層４５とが接続される。そして、第１電極層４１と第３電極層４５とが電気的に接続されて、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２とが電気的に並列に接続される。 Further, as shown in FIG. 13, the first electrode layer 41 and the third electrode layer 45 are electrically connected. Specifically, the first electrode layer 41 and the source / drain layer 25 are connected through a through hole penetrating the first dielectric layer 42. The source / drain layer 25 and the third electrode layer 45 are connected through a through hole penetrating the second dielectric layer 44. The first electrode layer 41 and the third electrode layer 45 are electrically connected, and the fifth capacitor element C data1 and the sixth capacitor element C data2 are electrically connected in parallel.

そして、同様に、第３容量素子Ｃｔｈ１と第４容量素子Ｃｔｈ２とが電気的に並列に接続され、そして、第３容量素子Ｃｔｈ１又は第４容量素子Ｃｔｈ２の一部と、第５容量素子Ｃｄａｔａ１又は第６容量素子Ｃｄａｔａ２の一部とが平面視して接続される。このようにして、図１０に示す画素回路および発光素子１で構成される変形例に係る画像表示装置を実現することができる。 Similarly, the third capacitor element C th1 and the fourth capacitor element C th2 are electrically connected in parallel, and the third capacitor element C th1 or a part of the fourth capacitor element C th2 and the fifth capacitor element C th2 The capacitive element C data1 or the sixth capacitive element C data2 is connected in a plan view. In this manner, an image display apparatus according to a modification example including the pixel circuit and the light emitting element 1 illustrated in FIG. 10 can be realized.

＜変形例２＞
上記変形例１に係る画像表示装置では、電気的に直列に接続される第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを上下方向に積層されていた。これに対して、本発明の変形例２に係る画像表示装置は、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの両方の機能を備えた容量素子を積層容量構造としたものである。 <Modification 2>
In the image display apparatus according to the modified example 1, it was laminated a first capacitive element C th and the second capacitor element C data which is electrically connected in series in the vertical direction. On the other hand, the image display device according to the second modification of the present invention has a multilayer capacitive structure in which a capacitive element having the functions of both the first capacitive element Cth and the second capacitive element Cdata is formed.

変形例２に係る画像表示装置は、第１実施形態に係る画像表示装置及び変形例１に係る画像表示装置と比較して、５ＴＦＴ画素回路が２ＴＦＴ画素回路に変更されている。以下、変形例２に係る画像表示装置について、第１実施形態に係る画像表示装置及び変形例１に係る画像表示装置と同様な部分については同様な符号を付して説明を省略しつつ、異なる部分について説明する。   Compared with the image display device according to the first embodiment and the image display device according to modification example 1, the 5 TFT pixel circuit in the image display device according to modification example 2 is changed to a 2 TFT pixel circuit. Hereinafter, with respect to the image display device according to Modification Example 2, the same parts as those of the image display device according to the first embodiment and the image display device according to Modification Example 1 are denoted by the same reference numerals, and description thereof is omitted while being different. The part will be described.

図１４は、変形例２に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。   FIG. 14 is a circuit diagram showing a pixel circuit and the light emitting element 1 constituting one pixel of the image display device according to the second modification.

本画素回路は、第７容量素子Ｃｓ１と第８容量素子Ｃｓ２の両方が、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの両方の機能を備えている。つまり、第７容量素子Ｃｓ１と第８容量素子Ｃｓ２が、駆動トランジスタＴｄに対して印加する駆動トランジスタＴｄの閾値電圧以上の電圧に応じた電荷が蓄積される。 In the present pixel circuit, both the seventh capacitor element C s1 and the eighth capacitor element C s2 have the functions of both the first capacitor element C th and the second capacitor element C data . In other words, the seventh capacitor element C s1 is the eighth capacitor element C s2, charge corresponding to the threshold voltage or more of the driving transistor T d to be applied to the driving transistor T d is accumulated.

発光素子１は、駆動トランジスタＴｄがオン状態のとき、電源線ＶＤＤ４を高電位とし、電源線ＶＳＳ４０を電源線ＶＤＤ４よりも低電位とする。そして、電源線ＶＤＤ４と電源線ＶＳＳ４０との間に電位差を発生させる。そして、発光素子１及び駆動トランジスタＴｄに電流を流して、発光素子１を発光させる。このとき、第７容量素子Ｃｓ１と第８容量素子Ｃｓ２との両方に駆動トランジスタＴｄの閾値電圧の電位に応じた電荷と、画像信号線２から供給される発光素子１の発光輝度に応じた電荷が蓄積されている。 In the light emitting element 1, when the driving transistor Td is in an on state, the power supply line VDD4 is set to a high potential and the power supply line VSS40 is set to a lower potential than the power supply line VDD4. Then, a potential difference is generated between the power supply line VDD4 and the power supply line VSS40. Then, a current is passed through the light emitting element 1 and the driving transistor Td to cause the light emitting element 1 to emit light. At this time, both the seventh capacitor element C s1 and the eighth capacitor element C s2 have a charge corresponding to the threshold voltage potential of the drive transistor T d and the light emission luminance of the light emitting element 1 supplied from the image signal line 2. A corresponding charge is accumulated.

そして、２ＴＦＴの画素回路の第７容量素子Ｃｓ１と第８容量素子Ｃｓ２を上下に積層して両者を電気的に並列に接続することにより、開口率を向上させることができる。 The aperture ratio can be improved by stacking the seventh capacitor element C s1 and the eighth capacitor element C s2 of the 2-TFT pixel circuit vertically and connecting them in parallel electrically.

１ 発光素子
２ 画像信号線
３ グランド線ＧＮＤ
４ 電源線ＶＤＤ
５ リセット線
６ Ｔｔｈ制御線
７ 走査線
１１ 基板
１２、４１ 第１電極層
１３、４２ 第１誘電体層
１４、４３ 第２電極層
１５、４４ 第２誘電体層
１６、４５ 第３電極層
１７ 平坦化膜
１８ 第１導電層
１９ 有機発光層
２０ 第２導電層
２１ コンタクトホール
２２ ゲート層
２３ ゲート絶縁膜
２４ チャネル層
２５ ソース・ドレイン層
３１ 第１金属層
３２ 第１絶縁層
３３ 半導体層
３４、３７ スルーホール
３５ 第２金属層
３６ 第２絶縁層
３８ 第３金属層
３９ 樹脂層
４０ 電源線ＶＳＳ 1 Light Emitting Element 2 Image Signal Line 3 Ground Line GND
4 Power line VDD
5 Reset line 6 T th control line 7 Scan line 11 Substrate 12, 41 First electrode layer 13, 42 First dielectric layer 14, 43 Second electrode layer 15, 44 Second dielectric layer 16, 45 Third electrode layer 17 planarization film 18 first conductive layer 19 organic light emitting layer 20 second conductive layer 21 contact hole 22 gate layer 23 gate insulating film 24 channel layer 25 source / drain layer 31 first metal layer 32 first insulating layer 33 semiconductor layer 34 37 through hole 35 second metal layer 36 second insulating layer 38 third metal layer 39 resin layer 40 power line VSS

Claims (4)

電流が流れることで発光する発光素子と、
電圧を印加することで、前記発光素子に流れる電流量を調整するドライバ素子と、
前記ドライバ素子に対して印加する前記電圧に応じた電荷が蓄積される容量素子とを備え、
前記容量素子は、複数の誘電体層を電極層を介して積層してなり、第１電極層と、前記第１電極層上に形成される第１誘電体層と、前記第１誘電体層上に形成される第２電極層と、前記第２電極層上に形成される第２誘電体層と、前記第２誘電体層上に形成される第３電極層とを含んで形成されており、
前記ドライバ素子及び前記容量素子は、平面視して離間するように設けられており、
前記第１電極層と前記第２電極層との一方は前記ドライバ素子のゲート層と同一材料からなり、前記第１電極層と前記第２電極層との他方は前記ドライバ素子のソース・ドレイン層と同一材料からなり、
前記発光素子は、平面視して前記ドライバ素子及び前記容量素子と離間するように設けられており、
前記第３電極層は前記発光素子の光透過性電極と同一材料からなることを特徴とする画像表示装置。 A light emitting element that emits light when a current flows;
A driver element that adjusts an amount of current flowing through the light emitting element by applying a voltage; and
A capacitor element that accumulates charges according to the voltage applied to the driver element,
The capacitive element, Ri greens are laminated via the electrode layers a plurality of dielectric layers, a first electrode layer, a first dielectric layer formed on the first electrode layer, the first dielectric A second electrode layer formed on the layer; a second dielectric layer formed on the second electrode layer; and a third electrode layer formed on the second dielectric layer. And
The driver element and the capacitive element are provided so as to be separated in a plan view,
One of the first electrode layer and the second electrode layer is made of the same material as the gate layer of the driver element, and the other of the first electrode layer and the second electrode layer is a source / drain layer of the driver element. Made of the same material as
The light emitting element is provided so as to be separated from the driver element and the capacitive element in plan view.
The third electrode layer is made of the same material as the light transmissive electrode of the light emitting element . 請求項１に記載の画像表示装置において、
前記容量素子は、前記ドライバ素子の閾値電圧に応じた電荷が蓄積される第１容量素子と、前記第１容量素子に接続され、前記発光素子に流れる電流量に応じた電荷が蓄積される第２容量素子が含まれていることを特徴とする画像表示装置。 The image display device according to claim 1,
The capacitor element is connected to the first capacitor element for storing charges according to the threshold voltage of the driver element, and is stored in the capacitor element according to the amount of current flowing through the light emitting element. An image display device comprising a two-capacitance element. 請求項２に記載の画像表示装置において、
前記第１容量素子と前記第２容量素子が平面視して離間するように設けられていることを特徴とする画像表示装置。 The image display device according to claim 2 ,
The image display device, wherein the first capacitor element and the second capacitor element are provided so as to be separated from each other in plan view. 請求項３に記載の画像表示装置において、
前記発光素子の発光期間に前記第１容量素子及び前記第２容量素子に蓄積された電荷に基づいて前記ドライバ素子がオン状態となり前記発光素子が発光することを特徴とする画像表示装置。 The image display device according to claim 3 ,
An image display device, wherein the driver element is turned on based on charges accumulated in the first capacitor element and the second capacitor element during a light emission period of the light emitting element, and the light emitting element emits light.
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