JP5534170B2 - 半導体装置及びその製造方法 - Google Patents
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Description
従来、高周波デバイス用のキャパシタや、デカップリング用のキャパシタには、上部・下部電極の双方にポリシリコンを用い、容量絶縁膜としてONO(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)を用いたPIP(ポリシリコン−絶縁膜−ポリシリコン)構造や、MOS(ポリシリコン電極−ゲートシリコン酸化膜−シリコン基板)キャパシタが採用されている。しかし、ポリシリコンを用いた電極では、抵抗が大きい、空乏化が起こるといった問題がある。このため、電極に金属や金属酸化膜、例えばチタン窒化や酸化ルテニウム、を用いたMIM(金属/容量絶縁膜/金属)構造が採用されつつある。
また、薄膜キャパシタの大容量化や、小面積化の要求により、従来のONO構造やゲート酸化膜を用いた絶縁膜構造に変わり、高誘電体材料(High−k材)を絶縁膜としたMIM構造が検討されている。代表的なHigh−k材として、タンタルオキサイドやニオブオキサイドといった材料が挙げられる。近年、MIM構造の容量密度を10fF/mm2以上と高くするため、High−k絶縁膜を用いた場合でも、その膜厚を20nm以下にまで薄膜化する必要がでてきている。
これらメタルオキサイドの成膜は酸素雰囲気下において行なわれる。一般的に、ALD(Atomic Layer Deposition)、スパッタリング法、化学蒸着法といった成膜方法で成膜され、成膜時には高温の酸素雰回気を必要とする。このように、High−k材を成膜するために、酸素雰囲気下で基板温度を上げると、下部電極の金属膜表面も酸化される。高容量化のために誘電膜の薄膜化が促進され20nm以下の領域で使用される場合、数nmの金属表面酸化膜が誘電絶縁膜の数十%を占めることとなる。現在までMIM構造の電極にはチタン窒化膜が広く検討されている。電気抵抗が低く、エッチングが容易であるためである。しかしチタン窒化膜の表面にもやはり自然酸化膜が存在し、メタルオキサイド成膜中に酸化が起こる。
以上のように、容量絶縁膜を薄膜化して単位面積当たりの容量を大きくする場合、相対的に下部電極表面の酸化膜の影響が大きくなる。酸化反応を抑止するため、バリア膜の開発が多く行なわれている。
(第1の従来例)
特開2004−266010号公報(特許文献1)では、High−k材の酸素の拡散を防ぐためにSiO2膜をバリア膜とし、電極の酸化を防ぐためにSiN膜をバリア膜として使用する方法が開示されている。上部電極との界面、下部電極との界面それぞれにSiN/SiO2、SiO2/SiNを成膜することによって、High−k材からの酸素の拡散を防止することができる。バリア膜を用いることで、膜中から電極との界面まで容量絶縁膜の特性を劣化させること無く一様な膜として成膜することが可能となる。
(第2の従来例)
特開2001−168301号公報(特許文献2)では、成膜中に形成されるチタン窒化膜表面のチタン酸化膜を利用する方法が開示されている。High−k材の成膜条件を変化させ、電極表面に0.2〜1nmのチタン酸化層を形成する。薄膜状に形成することで、図2に示すような不安定なチタン酸化膜の誘電率の影響を最小限にすることが可能となる。また、薄膜チタン酸化膜を電極表面に形成する事でリーク電流も低減する事が出来る。
(第3の従来例)
特開2003−174092号公報(特許文献3)では、電極の酸化を防ぐために容量絶縁膜をTaN電極で挾み、さらにTaN/TaO/TaNをTaで挟んだTa/TaN/TaO/TaN/Taという積層電極構造が提案されている。酸化耐性のあるTaNを電極に用いる事で、TaO成膜時における電極表面の酸化を防止し、容量の低下を防止する事が可能である。また、TaN/Taと積層構造にすることで電極の電気抵抗を低減する事ができる。
第1の従来例では、バリア膜としてSiO2膜、SiN膜が容量膜を挟む形で成膜されている。バリア膜としては非常に有効であるが、SiO2、SiNどちらの膜も比誘電率がHigh−k材料の1/2以下である。そのためバリア膜使用により容量が大幅に低下する。
第2の従来例では成膜中での下部電極表面の酸化を利用している。薄い表面酸化膜をバリア膜として用いる事で第1の従来例に対し、低容量化を防ぐ事ができている。しかし第1の従来例で防止していた、High−k材の酸素拡散のバリアとならない。金属膜表面の酸化反応によってHigh−k材料界面の酸素が電極側に拡散し、電極界面でリーク電流が律速される。第2の従来例では、下部電極表面が酸化しており、酸素拡散の問題を解決できていない。
第3の従来例では、電極に酸化耐性のあるTaN膜を用い、TaOからの酸素の拡散防止を試みている。図4にスパッタリング法におけるTaN上へTaOの成膜実験の結果を示す。図4より成膜レートを計算すると、初期酸化膜が4nm存在する。初期酸化膜はHigh−k材のTaOであるため誘電率の大幅な低下は起こらないが、酸素の拡散は防止できていない。TaO MIMにおいて電極界面で酸素が拡散すると、界面でのバリアハイトが低下しリーク電流が増大する。
本発明は、上記の問題を解決するために提案されたもので、高容量で、電極間リーク電流も低いキャパシタを含む半導体装置と、その製造方法を提供するものである。
配線上、あるいはコンタクトプラグ上に形成された薄膜キャパシタ構造であって、上記キャパシタは下部電極、金属薄膜、容量絶縁膜、上部電極の順に順次積層された構造であって、下部電極と容量絶縁膜に挟まれた金属薄膜の表面にはプラズマ酸化により形成された高誘電絶縁膜を有することを特徴とする半導体装置を提供する。以上の工程を図3に示す。
(発明の作用)
本願発明により、薄膜キャパシタ構造において、誘電率の低下や上下電極間リークが少ないキャパシタを持つ半導体装置とその製造方法が実現される。
High−k材であるメタルオキサイドを容量絶縁膜に用いる場合には、まず下部電極上に金属薄膜を積層する。金属薄膜にはタンタル窒化膜あるいは窒素含有タンタル膜を使用する。タンタル窒化膜をタンタル膜上に積層しても良い。あるいはプラズマ酸化が容易な金属膜、金属窒化膜であれば他の材料を用いてもかまわない。下部電極上に前記の金属薄膜を積層し、その後プラズマ酸化により金属薄膜最上層のタンタル窒化膜あるいは窒素含有タンタル膜の表面のみを酸化してタンタル酸窒化膜を形成する。このときタンタル窒化膜あるいは窒素含有タンタル膜の酸化処理は膜全体または表面のみのどちらでもよい。下部電極表面に十分に飽和させた酸化層を形成することで、電極界面から膜中まで均質な誘電膜を実現できる。また、下部電極表面に直接酸化層を形成することで、容量絶縁膜成膜中に意図しない下部電極の酸化を防ぎ、容量絶縁膜からの酸素の拡散を防止することが可能である。従来例の酸素バリア膜と比較してもタンタル酸窒化膜は高誘電材料である(k〜25)ため、低誘電率バリア膜による容量値の低下を抑止できる。
本発明によれば、上下電極間リークが少ない薄膜キャパシタを持つ半導体装置の製造が可能となる。
図2は、酸化チタン膜の熱処理温度(横軸)と誘電率(縦軸)との関係を示す図である。
図3は、本発明の実施形態に係わるMIMキャパシタの作製フローを示す図である。
図4は、酸化タンタル膜のスパッタリング成膜時に形成される酸化層の膜厚を示す図である。
図5は、タンタル膜およびタンタル窒化膜のプラズマ酸化の選択性を示す図である。
図6は、本発明の第1の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図7は、本発明の第2の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図8は、本発明の第3の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図9は、本発明の第4の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図10は、本発明の第5の実施例に記載の薄膜キャパシタを組み込んだ配線構造を示す図である。
図11は、本発明の第6の実施例に記載の薄膜キャパシタを組み込んだ配線構造を示す図である。
図12は、本発明の第7の実施例に記載の薄膜キャパシタを組み込んだ配線構造を示す図である。
図1に本願実施の形態を実現するための容量素子部分の断面図を示す。下部電極膜1にチタン窒化膜を用い、下部電極上に積層する金属薄膜にタンタル膜2、タンタル窒化膜3を用いる。そしてタンタル窒化膜からプラズマ酸化によりタンタル酸窒化膜4を形成する。容量膜厚が不十分であれば容量絶縁膜5に酸化タンタル膜を成膜し、その後上部電極膜6としてチタン窒化膜を順次積層する。
タンタル膜とタンタル窒化膜とのプラズマ酸化結果を比較すると、図5に示すようにタンタル窒化膜の方がプラズマ酸化され易い。図5ではタンタル窒化膜では500W条件で既に酸化が飽和しており、酸化の選択比が非常に大きい。熱酸化ではタンタル膜の方がタンタル窒化膜より酸化され易いが、プラズマ酸化と比べ選択比が小さい。タンタル窒化膜/タンタル膜の積層構造をとることで、プラズマ酸化の選択比を利用し、タンタル膜の導電性を維持したまま、タンタル窒化膜の酸化だけを飽和させることが可能となる。そのためタンタル窒化膜全体を酸化したタンタル酸窒化膜/タンタル膜界面でバリアハイトが確立され、低リークMIMが実現できる。または、極めて強い酸化条件にて、短時間でタンタル窒化膜の表面部分のみを十分に飽和するまで酸化する手法も有効である。この手法では、積層膜構造の酸化選択比を意識することなく、良好な界面を形成することが可能となり、形成されたタンタル酸窒化膜/タンタル窒化膜界面では、より高いエネルギーバリアが確立し、リーク電流をさらに低減することが可能となる。このときのプラズマ条件としては、主なガスに酸素または亜酸化窒素を使用し、プラズマ中での解離を促すため低ガス圧・高ガス流量とすることが望ましい。
(第1の実施例)
<ULSI配線に組み込まれたMIM構造1>
第1の実施例は、図6に示すように実際のULSI配線構造へ組み込まれたMIM構造を示すものである。
まず下層配線101に200nm厚のシリコン酸化膜102をプラズマCVDにより形成し、下部電極として140nm厚の多結晶チタン窒化膜103を、金属薄膜として5〜10nm厚のタンタル膜104、5nmのタンタル窒化膜105を成膜した後、タンタル窒化膜のプラズマ酸化を行ない、タンタル酸窒化膜106を作製する。ここで、タンタル膜104単層を亜酸化窒素(N2O)プラズマにより酸化し、タンタル酸窒化膜としてもよい。上部電極膜として100nm厚のチタン窒化膜107を形成する(図6(a))。チタン窒化膜103とタンタル膜104、タンタル窒化膜105、チタン窒化膜107は例えばスパッタリング法もしくはCVD法で堆積させることで形成できる。
次に図6(b)に示すように所望する上部電極の大きさに加工するためにフォトレジスト108をパターニングする。さらに図6(c)に示すようにフォトレジスト108を用いてチタン窒化膜107をエッチングする。引き続き、図6(d)に示すようにエッチング後のフォトレジスト108を剥離する。次に図6(e)に示すように所望するサイズの下部電極を形成するためにフォトレジスト109をパターニングする。このとき、フォトレジスト109は上部電極6を覆うようにパターニングする。次に図6(f)に示すようにフォトレジスト109を用いてタンタル酸化膜106、タンタル膜104、窒化チタン膜103をエッチングする。
引き続き、図6(g)に示すようにエッチング後のフォトレジスト109を剥離する。次にMIM構造を覆うように前面にビア層間膜となる1400nm厚のシリコン酸化膜110をプラズマCVDで成膜し、段差解消のためのCMPを行う(図6(h))。トレンチストッパーとして120nm厚のシリコン炭窒化膜111をプラズマCVDで成膜した後、トレンチ層間膜として1200nm厚のシリコン酸化膜112をプラズマCVDで成膜する(図6(i))。引き続き図6(j)に示すようにフォトレジスト113を塗布して所望する上層配線の幅でフォトレジスト113をパターニングする。フロロカーボンガスを用いたプラズマでシリコン酸化膜112をエッチングし、フォトレジスト113を剥離する(図6(k))。上層配線のパターンを覆うようにフォトレジスト114を塗布して、所望する上層ビアでフォトレジスト114をパターニングする。(図6(l))フロロカーボンガスを用いたプラズマでシリコン炭窒化膜111、シリコン酸化膜110をエッチングした後、フォトレジスト114を剥離する(図6(m))。
この後、バリア膜と銅膜115をトレンチおよびビアに埋め込み、CMPで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線でコンタクトが取れるMIM構造が形成できる(図6(n))。さらには、上記実施例において、図6(o)に示すように、チタン窒化膜107をエッチングする際と同時にタンタル酸窒化膜106をエッチングしたMIM構造に製造しても差し支えない。
(第2の実施例)
<ULSI配線に組み込まれたMIM構造2>
本発明のMIM構造を実現する製造方法として、ハードマスク膜を用いる方法がある。その方法を図7を使って説明する。
まず図6(a)同様、下層配線201に200nm厚のシリコン酸化膜202をプラズマCVDにより形成し、多結晶膜として140nm厚のチタン窒化膜203を、金属薄膜として10nm厚のタンタル膜204、5nm厚のタンタル窒化膜205を形成した後、タンタル窒化膜205のプラズマ酸化を行ない、タンタル酸窒化膜206を形成する。上部電極膜として100nm厚のチタン窒化膜207を形成する。さらにハードマスク膜として100nm厚のシリコン窒化膜208をプラズマCVDで成膜する(図7(a))。ハードマスク膜208と上部電極膜207の関係はハードマスク膜208がエッチングされているときには上部電極膜207がエッチングされにくい材料で、逆に上部電極膜207がエッチングされているときにはハードマスク膜208がエッチングされにくい材料の組み合わせであればよい。
次に図7(b)に示すように所望する上部電極の大きさにするためにフォトレジスト209をパターニングする。次に図7(c)に示すようにフォトレジスト209を用いてシリコン窒化膜208をエッチングする。引き続き、図7(d)に示すようにエッチング後のフォトレジスト209を剥離する。次に図7(e)に示すようにシリコン窒化膜208をマスクとしてチタン窒化膜207をエッチングする。ハードマスク膜で加工することにより、チタン窒化膜207エッチング中にタンタル酸窒化膜206のみならずタンタル膜205までエッチングが進行してしまい、エッチング生成物が側壁に付着してもいわゆるフェンスと呼ばれる異常形状が発生し得ない。また、ハードマスク膜のシリコン窒化膜208は、後工程のビアエッチング時のストッパーにもなりうる。
次に図7(f)で示すように全面にハードマスク膜としてシリコン窒化膜210を形成する。ハードマスク膜210と下部電極膜203および204の関係はハードマスク膜210がエッチングされているときには下部電極膜203および204がエッチングされにくい材料で、逆に下部電極膜203および204がエッチングされているときにはハードマスク膜210がエッチングされにくい材料の組み合わせであればよい。次に図7(g)に示すように所望する下部電極の形状にするためにフォトレジスト211をパターニングする。このとき、フォトレジスト211は上部電極構造を覆うようにしてパターニングする。次に図7(h)に示すようにフォトレジスト211を用いてシリコン窒化膜210をエッチングする。
引き続き、図7(i)に示すようにエッチング後のフォトレジスト211を剥離する。次に図7(j)に示すようにシリコン窒化膜210をマスクとして、タンタル酸化膜206、タンタル膜204、チタン窒化膜203を順次エッチングする。ハードマスク膜で加工することにより、タンタル膜204エッチング中に仮にエッチング生成物が側壁に付着してもいわゆるフェンスと呼ばれる異常形状が発生し得ない。また、ハードマスク膜のシリコン窒化膜210は、後工程のビアエッチング時のストッパーにもなりうる。次にMIM構造を覆うように全面にビア層間膜となる1400nm厚のシリコン酸化膜212をプラズマCVDで成膜し、段差解消のためのCMPを行う。さらにトレンチストッパーとして120nm厚のシリコン炭窒化膜213をプラズマCVDで成膜した後、トレンチ層間膜として1200nm厚のシリコン酸化膜214をプラズマCVDで成膜する(図7(k))。
引き続き図7(l)に示すようにフォトレジスト215を塗布して所望する上層配線の幅でフォトレジスト215をパターニングする。フロロカーボンガスを用いたプラズマでシリコン酸化膜214をエッチングし、フォトレジスト215を剥離する(図7(m)。上層配線のパターンを覆うようにフォトレジスト216を塗布して、所望する上層ビアでフォトレジスト216をパターニングする(図7(n))。フロロカーボンガスを用いたプラズマでシリコン炭窒化膜213、シリコン酸化膜212をエッチングした後、フォトレジスト216を剥離する(図7(o))。
この後、バリア膜と銅膜217をトレンチおよびビアに埋め込み、CMPで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線でコンタクトが取れるMIM構造が形成できる(図7(p))。
上記実施例において、図7(q)に示すように、上部電極膜207をエッチングすると同時にタンタル酸化膜206をエッチングしたMIM構造に製造しても差し支えない。また図7(r)に示すように、ハードマスク膜210をエッチングする際と同時にタンタル酸化膜206をエッチングしたMIM構造に製造しても差し支えない。また、タンタル膜104単層を亜酸化窒素(N2O)プラズマにより酸化し、タンタル酸窒化膜としても差し支えない。
(第3の実施例)
<下部電極裏打ち構造>
本実施例の半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、該容量素子の下部電極が、その下層に位置する配線上と直接接触していることを特徴とする。図8に、本発明の実施形態を実現するための工程断面図を示す。まず、図8(a)に示すように、埋設Cu配線301を形成し、Cuの酸化防止およびCuの拡散防止を目的とした配線キャップ絶縁膜302としてシリコン窒化膜もしくはシリコン炭窒化膜を100nm、およびハードマスク303としてSiO2もしくはSiOCHを150nm成膜する。次に、フォトレジスト304を塗布し、フォトリソグラフィにより下部電極コンタクト形成パターン304aを形成する。(図8(b))
続いて、下部電極コンタクト用パターン304aを形成したフォトレジストをマスクとしてシリコン酸化膜303をフロロカーボンプラズマなどでエッチングする。エッチングの際、ドライエッチングの選択特性を利用して、配線キャップ膜302上でエッチングを停止することが重要である。ハードマスクに下部電極コンタクトパターンを形成した後に、アッシングによってフォトレジストを除去し、図8(c)の形状を得る。アッシングの際、下層のCu表面が露出していないため、酸素プラズマによるCuの酸化を抑制することができる。次に、ハードマスク303の開口パターンをマスクとし、配線キャップ膜302をエッチングし、図8(d)に示すように、下層のCu表面に達する開口パターンを形成する。
続いて、図8(e)に示すように、スパッタリング法により30nm厚のチタン窒化膜305、5〜10nm厚のタンタル膜306を成膜し下部電極とする。下部電極は10〜30nmのタンタル膜306の単層でもよい。下部電極上に5nmのタンタル窒化膜をプラズマ酸化したタンタル酸窒化膜307を形成する。その後上部電極となるチタン窒化膜308を成膜する。チタン窒化膜308上にフォトレジスト309を塗布し、下部電極コンタクト領域を内包するように上部電極パターン309aをフォトリソグラフィにより形成する(図8(f))。上部電極パターン309aをマスクとして、チタン窒化膜308、タンタル酸窒化膜307、タンタル膜306、チタン窒化膜305をこの順でドライエッチングする(図8(g))。チタン窒化膜305と308のエッチングには塩素/BCl3ガス系を、タンタル酸窒化膜307とタンタル膜306のエッチングにはフロロカーボンガスプラズマを用いてエッチングするのが好ましい。さらには、タンタル系膜307、306エッチングでの側壁堆積物の付着を抑制するために、基板温度を好ましくは50度以上にする。ドライエッチング後、レジスト309を剥離し、絶縁膜310を堆積後、上層ビア311a、上層配線311bを形成して薄膜キャパシタとのコンタクトを取る(図8(h))。
本実施例によれば、下部電極上のタンタル窒化膜6を直接タンタル酸窒化膜7として形成するため、トレンチ構造の影響を受けることなく低リークの薄膜キャパシタが形成できる。
本実施例では上部・下部電極をチタン窒化膜としたが、同様の効果があれば材料の種類を問わない。例えばタンタル窒化膜やタンタル膜、タングステンでも良いし、アルミニウムやこれらの合金などでもよい。さらに下部電極上に積層する最上層の金属膜をタンタル窒化膜としたが、同様の効果があれば材料の種類を問わない。例えば、ニオビウム膜や、ジルコニア膜、ハフニウム膜でも良い。
(第4の実施例)
本実施例の半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、該容量素子の下部電極が、その下層に位置する配線上に形成されている絶縁膜を該下層配線に達するまで開口した溝に埋設
され、該下部電極と該下層配線が直接接触していることを特徴とする。
図9に、本実施例を実現するための工程断面図を示す。
まず、図9(a)に示すように、Cuを主成分とする下層配線401上に配線の酸化防止および配線を構成する材料の拡散防止を目的とした配線キャップ絶縁膜402としてSiNもしくはSiCN膜を120nm、およびハードマスク403としてSiO2もしくはSiOCHを200nm成膜する。フォトリソグラフィおよびエッチング工程を経て、図9(b)に示すように、ハードマスクに開口パターンを形成する。このとき、ドライエッチングの選択特性を利用して、配線キャップ膜402上でエッチングを停止することが重要である。ハードマスクの開口パターンを形成した後に、アッシングによってフォトレジストを除去するが、このときには下層の配線表面が露出していないため、酸素プラズマによる配線の酸化を抑制することができる。ハードマスクの開口パターンをマスクとし、配線キャップ膜をエッチングし、図9(c)に示すように、下層の配線表面に達する開口パターンを形成する。
続いて、図9(d)に示すように、埋設プラグ下部電極404aとしてスパッタリング法にてTaNを600nm成膜し、上記開口部が完全に埋設されるようにした後、CMP法によって開口部以外のTaNを除去することで図9(e)に示すような埋設下部電極404bを形成する。ここで、埋設電極を形成する材料はTaNに限定されるものではなく、Ta、Ti、W、Al、Cu、Siあるいはこれらの合金や窒化物など、金属性あるいは半導体性の導電性を示すものであればよい。このとき、ハードマスク残膜が完全になくなり、配線キャップ膜が露出してもかまわない。ここで、ハードマスクの残膜と配線キャップをあわせた厚さが下部電極の厚さとなる。図9(e)は、配線キャップ膜が露出するまで削り込んだ例を示している。
以上のようにして、埋設下部電極が下層の下層配線と直接接触する形で形成できる。配線材料としてCuを用いる場合、材質がやわらかいために、CMP時にディッシングがおこりやすく、大面積パターンでは中央部で陥没したような形状になる。このため、大面積パターンのCu配線は形成が困難であるが、TaNは材質が硬く、このようなディッシングが起こりにくいため、比較的大面積のパターンでも平坦な表面形状が得られることが特徴である。
次に、図9(f)に示すように、本願発明の主旨である多結晶からなり金属性の導電性を示す主たる下部電極層405としてTiNを100nm、該下部電極上に金属薄膜406、407としてTaN膜/Ta膜の積層膜を5nm/〜10nmの膜厚でそれぞれ反応性スパッタリング法にて成膜する。ここで、主たる下部電極405としては、多結晶構造でかつ金属性もしくは半導体性の導電性を有する材料であればよい。また、金属薄膜406、407としてはタンタル膜406単層であってもよいし、酸化物が高誘電率を示し金属性あるいは半導体性の導電性を示しかつプラズマ酸化において選択性を示すものであればよい。続いて、金属薄膜ををプラズマ酸化しタンタル酸窒化膜408を形成する。その上に上部電極409としてTiNを反応性スパッタリング法により成膜し、上部電極上に容量キャップ絶縁膜410として、配線上に形成した絶縁膜と同様のSiNもしくはSiCNを成膜し、図9(g)に示すような容量積層膜の成膜を完了する。
続いて、図9(h)に示すように、下部電極を内包する形状に容量キャップ膜410、上部電極409、タンタル酸窒化膜408、下部電極膜405、406のパターニングを行う。容量のパターニングは、フォトレジストをマスクとして容量キャップ膜410をエッチングし、アッシング後に容量キャップ膜410をマスクとして残りの多層膜をエッチングしてよい。ドライエッチング後、絶縁膜を堆積後、上部電極コンタクト412a、上層ビア412b、上層配線412cを形成して薄膜キャパシタとのコンタクトを取る(図9(i))。
(第5の実施例)
図10に高性能・高速処理用半導体装置にデカップリングを目的として容量素子を搭載する場合の構造例を示す。高性能かつ高速処理を行う半導体装置では、多層配線の積層数が10層以上に及ぶ場合がある。このような多層の配線構造は、狭ピッチでかつ一本辺りの平均的配線距離が短く、トランジスタ層601の直上の―層目あるいはこれを含んで複数の層から構成される最下層の配線層領域602、前記最下層の配線層領域602の配線よりもピッチが広くかつ一本辺りの平均的な配線距離が長い、前記最下層の配線層領域602よりも上層に形成される一層あるいは複数の層から構成される中層の配線層領域603、前記中層の配線層領域603の配線よりもピッチが広くかつ一本辺りの平均的な配線距離が長い、前記中層の配線層領域603よりも上層に形成される一層あるいは複数の層から構成される上層の配線層領域604より構成される。
さらに、最上層の配線層上には、外部回路と接続するために用いられるパッドが設けられる。一般に、最下層の一層あるいは複数の配線層領域は、局所的なトランジスタ間を接続することが多く、ローカル配線と呼ばれ、中層の配線層領域は一定の機能を有する回路ブロック間を接続することが多く、セミグローバル配線と呼ばれ、最上層の配線層領域は電源供給やクロック分配に用いられることが多く、グローバル配線と呼ばれる。ローカル配線層領域602は、上述のように配線間ピッチが小さいことから配線間容量が大きくなり、これが信号伝播を遅らせる要因になることから、配線層間を絶縁する絶縁膜として多孔質膜や有機膜などの低誘電率を示す材料を用いる。ここで言う低誘電率を示す材料とは比誘電率が3.0以下の材料のことを示す。最近の半導体装置では微細化が進んでいるため、セミグローバル配線でも低誘電率材料を用いた配線構造を採用する。グローバル配線は、大容量の電流が供給できるように配線ピッチが広く設計されるため、配線間の容量が信号伝播に与える影響は小さくなる。むしろ、配線構造の強度を支えたり、高い信頼性を得たりすることを目的としてシリコン酸化膜などの硬い材料を用いる。また、多層構造を構成する配線材料としては、信号伝播の遅延を抑制するため抵抗の低い銅を主成分とする金属が用いられる。また、外部回路と接続するためのパッドには、アルミニウムを主成分とする金属が用いられるが、これを付加的な配線層として用いることも可能である。
したがって、この場合には、銅を主成分とする多層構造の配線領域上に一層分のアルミニウムを主成分とする配線層が存在することになる。デカップリングを目的とした容量素子は、電源供給配線の電源電圧ラインとグランドラインの間に挿入されるため、図10に示す容量素子605のようにグローバル配線層領域に挿入される。ここで、容量素子605は、例えば下部電極パターン形成用のハードマスク605a、上部電極パターン形成用のハードマスク605b、上部電極605c、プラズマ酸化膜605d、金属薄膜605e、下部電極605fから構成される。容量素子構造は、本構造に限定されるものではなく、下部電極上に、酸化物が高誘電率を示すものであれば任意の構造で適用可能である。
図10における604aが電源電圧を供給する配線である場合は、604bはグランド配線となり、604aがグランド配線の場合には604bが電源電圧供給配線となる。本例では、ローカル、セミグローバル、グローバルの各配線領域をそれぞれ二層ずつで示したが、各領域は二層に限定されるものではなく、一層であってもよいし、三層以上あってもよい。また、セミグローバル配線自体が複数の階層構造になっており、全体として四階層以上の配線層構造を有していてもよい。
(第6の実施例)
図11に、低コストかつ低消費電力を目的とした半導体装置にデカップリング容量を組み込む例を示す。低コストを実現するためには、配線層数を低減すること重要である。したがって、実施例5で示したような三段階からなる配線層構造の代わりに、トランジスタ形成領域701の直上に配される単層もしくは複数の配線層を有するローカル配線層領域702と、ローカル配線層領域の上層に形成されるグローバル配線層領域703の二段階の配線層構造を採用する。また、低消費電力で動作するため、グローバル配線層の配線ピッチは比較的狭くてもよく、単層でも構成可能である。したがって、デカップリング容量705は、複数層からなるローカル配線層領域702の最上層に配される配線層と単層のグローバル配線層703の間に挿入される。ここで、デカップリング容量705は、上部電極705a、プラズマ酸窒化膜705b、金属薄膜705c、多結晶からなる下部電極705dから構成され、下部電極705dはローカル配線702bと開ロ部を介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、非晶質もしくは微結晶の薄膜を有するものであれば任意の構造で適用可能である。
図11では三層のローカル配線を示しているが、ローカル配線層は単層や二層でも良いし四層以上あってもかまわない。また、グローバル配線も単層で示してあるが、二層以上で構成しても良い。本構造例では、低コスト化を達成するためにローカル配線とグローバル配線の二階層構造の例を示したが、必要であればこれらの配線層領域の間にセミグローバル配線層領域を設けても問題なく、容量素子は、グローバル配線層の最下層とセミグローバル配線層の最上層の間に挿入することも可能である。
(第7の実施例)
アナログ/RF等の信号処理を行う半導体装置を構成する場合には、容量素子の配置が極めて重要である。これらの信号処理を行う場合は、容量素子の容量性の機能のみならず、電極、配線やビア等による寄生抵抗や寄生インダクタンスが回路機能に大きな影響を及ぼす。したがって、これらの寄生成分を抑制するため、素子間を接続する配線の距離やビアの数を極力小さく抑える必要がある。このため、容量素子の配置はトランジスタに近い、下層領域に配置することが望まれる。
実施例3に示した構造の容量素子は、低抵抗の配線材料を実効的な下部電極として活用できるため、電極の寄生抵抗を小さく抑えることが可能である。
図12に、本実施例を示す断面構造図を示す。本実施例では、容量素子としての回路機能を十分に発揮するため、トランジスタ形成層801の直上領域に形成される複数の層から構成されるローカル配線層802の内部に容量素子805を形成している。ここで、デカップリング容量805は、上部電極805a、プラズマ酸窒化膜805b、金属薄膜805c、下部電極805d、および下層配線上に形成された絶縁膜中に形成される導電性プラグ805eから構成され、下部電極805dはローカル配線802bと導電性プラグを介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、酸化物が高誘電率を示すのであれば任意の構造で適用可能である。
上述のように、下部電極805dは下層の低抵抗配線上に形成される絶縁膜中に埋設された導電性プラグ805eを解して下層の低抵抗配線に物理的に接触していることから、電極の実効抵抗を極めて小さくでき、またこのため電極膜厚を極力薄くすることが可能である。下部電極805d上に挿入する電極表面平坦化目的の膜805eと合わせた膜厚を10〜50nm程度まで薄膜化することが可能となる。このように容量素子を薄膜化することは、異なる配線層間距離が100〜200nmと小さくなるローカル配線層内に容量素子を挿入する際に極めて有利な構造となる。
本構造例では、三層からなるローカル配線層領域802と単層のグローバル配線層領域803から構成される例を示しているが、配線層構造はこれらに限定されるものではなく、ローカル配線層が単層や二層構造であってもよいし、四層以上あってもよい。
グローバル配線層についても、二層以上有していても良いし、さらには単層もしくは複数の層から構成されるセミグローバル配線層領域をローカル配線層領域とグローバル配線層領域の間に有していても良い。また、容量素子の配置も、ローカル配線層内部に限定されるものではなく、ローカル配線層領域とセミグローバル配線層領域の間や、セミグローバル配線層領域内に形成されても良い。
(第8の実施例)
上述した実施例1〜7のMIMにおいて以下の構造を適用しても良い。下部電極として10〜100nmのタンタル膜を、金属薄膜として3〜30nmのタンタル窒化膜を積層した後、タンタル窒化膜のプラズマ酸化を行ない、タンタル酸窒化膜を形成する。ここでタンタル窒化膜の酸化は膜全体であっても膜表面のみであってもよい。プラズマ酸化後、上部電極膜として100nm厚のチタン窒化膜、タンタル膜、タンタル窒化膜のいずれか、もしくはこれらのうちの任意の組み合わせを有する積層膜を形成しMIM構造とする。
なお、本出願は、2007年3月19日に出願された、日本国特許出願第2007−071273号からの優先権を基礎として、その利益を主張するものであり、その開示はここに全体として参考文献として取り込む。
Claims (15)
- 配線上、あるいはコンタクトプラグ上に、下部電極、容量絶縁膜、上部電極と順次積層して構成された容量構造において、下部電極、容量絶縁膜界面に絶縁性を有し、高誘電率を示す酸化処理された金属薄膜を有する薄膜キャパシタ構造を有し、
前記金属薄膜は、下部電極上に設けられ、導電性を有するタンタル膜と、前記タンタル膜上に設けられ、前記タンタル膜よりもプラズマ酸化の選択比が大きいタンタル窒化膜とを有し、前記タンタル窒化膜は、プラズマ酸化により酸化が飽和していることを特徴とする半導体装置。 - 前記薄膜キャパシタの下部電極において、下部電極の厚さが金属薄膜よりも厚いことを特徴とする請求項1に記載の半導体装置。
- 前記薄膜キャパシタの下部電極が上部電極よりも大きい構造であって、上部電極を覆うハードマスク膜を備えた構造を特徴とする請求項1または2に記載の半導体装置。
- 前記薄膜キャパシタの下部電極がチタン窒化膜であることを特徴とする請求項1から3に記載の半導体装置。
- 前記薄膜キャパシタの上部電極がチタン窒化膜、タンタル膜、タンタル窒化膜のいずれか、もしくはこれらのうちの任意の組み合わせを有する積層膜であることを特徴とする請求項1から4に記載の半導体装置。
- 容量絶縁膜がタンタルの酸化物または酸化物を主成分とする請求項1から5に記載した薄膜キャパシタを有する半導体装置。
- 容量絶縁膜がタンタルの金属薄膜をプラズマ酸化して生成された酸化物である請求項1から6に記載した薄膜キャパシタを有する半導体装置。
- 多層配線の形成された半導体装置であって、該多層配線のうち電源線とグランド線との間に請求項1乃至7に記載した薄膜キャパシタが形成されていることを特徴とする半導体装置。
- 多層配線を有する半導体装置において、上下に隣接する任意の配線層間に請求項1乃至6に記載の薄膜キャパシタを配していることを特徴とする半導体装置。
- 最上層にアルミニウムを主成分とする配線が形成され、その下層には多層からなる銅配線が形成されていることを特徴とする請求項9記載の半導体装置。
- 多層配線を有しており、少なくとも一層を構成している層間絶縁膜が誘電率3.0以下の絶縁材料を含んでいることを特徴とする請求項8乃至10に記載の半導体装置。
- 配線上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、下部電極、金属薄膜を成膜した後、金属薄膜のみを酸化し、酸化膜上に容量膜と上部電極を形成する工程と、上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングし、本構造上に上層ビアと上層配線を形成する工程を含み、
前記金属薄膜は、下部電極上に設けられ、導電性を有するタンタル膜と、前記タンタル膜上に設けられ、前記タンタル膜よりもプラズマ酸化の選択比が大きいタンタル窒化膜とを有し、前記タンタル窒化膜は、プラズマ酸化により酸化が飽和していることを特徴とする半導体装置の製造方法。 - 配線上に絶縁膜を形成する工程と、前記絶縁膜上に下部電極、金属薄膜を成膜した後、金属薄膜のみを酸化し、酸化膜上に容量膜と上部電極を形成する工程と、上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極を加工した後、下部電極に相当するフォトレジストのパターンをマスクとして下部電極を加工した後、本構造上に上層ビアと上層配線を形成する工程を含み、
前記金属薄膜は、下部電極上に設けられ、導電性を有するタンタル膜と、前記タンタル膜上に設けられ、前記タンタル膜よりもプラズマ酸化の選択比が大きいタンタル窒化膜とを有し、前記タンタル窒化膜は、プラズマ酸化により酸化が飽和していることを特徴とする半導体装置の製造方法。 - 配線上に絶縁膜を形成する工程と、前記絶縁膜上に下部電極、金属薄膜を成膜した後、金属薄膜のみを酸化し、酸化膜上に容量膜と上部電極を形成する工程と、上部電極を形成したあとに無機物の第一のハードマスク膜を形成する工程と、上部電極に相当するフォトレジストのパターンを前記第一のハードマスク膜に転写する工程と、第一のハードマスク膜をマスクとして上部電極を加工した後、ウエハ前面に無機物の第二のハードマスク膜を形成する工程と、下部電極に相当するフォトレジストのパターンを前記第二のハードマスク膜に転写したあと、第二のハードマスク膜をマスクとして下部電極を加工した後、本構造上に上層ビアと上層配線を形成する工程を含み、
前記金属薄膜は、下部電極上に設けられ、導電性を有するタンタル膜と、前記タンタル膜上に設けられ、前記タンタル膜よりもプラズマ酸化の選択比が大きいタンタル窒化膜とを有し、前記タンタル窒化膜は、プラズマ酸化により酸化が飽和していることを特徴とする半導体装置の製造方法。 - 配線上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、導電性材料の成膜と研磨により該開口部に埋設された導電性プラグを形成する工程と、該導電性プラグ上に多結晶膜を成膜する工程と、該多結晶膜または徴結晶膜上に金属薄膜を成膜した後、金属薄膜を酸化するエ程と、金属酸化膜上に容量絶縁膜、上部電極を形成する工程と、上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングし、本構造上に上層ビアと上層配線を形成する工程を含み、
前記金属薄膜は、下部電極上に設けられ、導電性を有するタンタル膜と、前記タンタル膜上に設けられ、前記タンタル膜よりもプラズマ酸化の選択比が大きいタンタル窒化膜とを有し、前記タンタル窒化膜は、プラズマ酸化により酸化が飽和していることを特徴とする半導体装置の製造方法。
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