JP5532826B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、ビアホールに埋め込んだ樹脂の一部をドライエッチングにより除去する工程を含む半導体素子の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor element including a step of removing a part of a resin buried in a via hole by dry etching.
デュアルダマシン法による配線の形成に、多層レジストプロセスが用いられる。多層レジストプロセスの一手法では、先に形成したビアホール内に下層レジストを充填し、その上に上層レジストを形成する。この上層レジストに配線溝に整合する開口を形成し、その開口を下層レジストに転写する。下層レジストをエッチングマスクとして配線溝を形成する際に、ビアホール内には下層レジストが充填されている。配線溝の形成後、ビアホール内に充填されている下層レジストをアッシングにより除去する。 A multilayer resist process is used to form wiring by the dual damascene method. In one method of the multilayer resist process, a lower layer resist is filled in the previously formed via hole, and an upper layer resist is formed thereon. An opening matching the wiring groove is formed in the upper layer resist, and the opening is transferred to the lower layer resist. When forming the wiring groove using the lower layer resist as an etching mask, the via hole is filled with the lower layer resist. After the formation of the wiring trench, the lower layer resist filled in the via hole is removed by ashing.
上層レジストの開口を下層レジストに転写する際に、下層レジストをN2とO2との混合ガスを用いたドライエッチングが適用される。 When the opening of the upper resist is transferred to the lower resist, dry etching using a mixed gas of N 2 and O 2 is applied to the lower resist.
層間絶縁膜にポーラスシリカ等の低誘電率材料を用いる場合には、レジストのアッシング雰囲気によって層間絶縁膜がダメージを受けやすい。このダメージを回避するための一手法として、ビアホールと配線溝とを同時に形成する方法が知られている。また、ビアホールを形成した後、配線溝を形成する前に、ビアホールに充填されているレジストをアッシング除去する方法が知られている。 When a low dielectric constant material such as porous silica is used for the interlayer insulating film, the interlayer insulating film is easily damaged by the ashing atmosphere of the resist. As a technique for avoiding this damage, a method of simultaneously forming a via hole and a wiring groove is known. In addition, a method is known in which the resist filled in the via hole is removed by ashing after forming the via hole and before forming the wiring groove.
多層レジストプロセスにおいて、上層レジストに開口を形成した後、ビアホール及び配線溝を形成するまでのデュアルダマシンプロセスを、同一のチャンバ内で連続して行うことにより、製造コストの低減を図ることが可能になる。このデュアルダマシンプロセスを同一チャンバ内で連続して行うと、ビアホールの貫通不良の発生頻度が高くなることがわかった。また、配線幅が細くなり、配線抵抗が高くなる不具合の発生頻度が高くなることがわかった。 In a multi-layer resist process, it is possible to reduce the manufacturing cost by continuously performing a dual damascene process in the same chamber after forming an opening in the upper layer resist until forming a via hole and a wiring groove. Become. It was found that when this dual damascene process was continuously performed in the same chamber, the frequency of occurrence of via hole penetration defects increased. Further, it has been found that the frequency of occurrence of defects in which the wiring width is narrowed and the wiring resistance is increased is increased.
デュアルダマシンプロセスを同一チャンバ内で行っても、再現性よくビアホールを貫通させる、または配線幅を安定して形成する技術が望まれる。 Even when the dual damascene process is performed in the same chamber, a technique of penetrating a via hole with high reproducibility or forming a wiring width stably is desired.
上記課題を解決する方法として、
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第1のハードマスク膜を形成する工程と、
前記第1のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第1のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第2のハードマスク膜を形成する工程と、
前記第2のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、O2とCOとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第2のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第1のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第1のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法が提供される。
As a method of solving the above problems,
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to the wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using a plasma of a mixed gas containing O 2 and CO in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
There is provided a method for manufacturing a semiconductor element, including a step of filling the wiring trench and the via hole with a conductive member.
O2とCOとを含む混合ガスのプラズマを用いて下層レジスト膜をエッチングすると、ビアホールの貫通不良の発生を抑制することができる。 When the lower resist film is etched using plasma of a mixed gas containing O 2 and CO, occurrence of poor penetration of via holes can be suppressed.
図1A〜図1Mを参照して、実施例による半導体装置の製造方法について説明する。 With reference to FIG. 1A to FIG. 1M, a method for manufacturing a semiconductor device according to an embodiment will be described.
図1Aに示すように、シリコン等の半導体基板10の表面に素子分離絶縁膜11を形成することにより、活性領域を画定する。素子分離絶縁膜11は、例えばシャロートレンチアイソレーション(STI)法により形成される。この活性領域内に、MOSトランジスタ12を形成する。MOSトランジスタ12は、周知の方法により形成される。
As shown in FIG. 1A, an active region is defined by forming an element
MOSトランジスタ12を覆うように、半導体基板10の上に層間絶縁膜13を形成する。層間絶縁膜13は、例えば酸素(O2)とテトラエトキシシラン(TEOS)とを用いた化学気相成長(CVD)により形成される。層間絶縁膜13に複数のビアホールを形成し、このビアホール内にタングステン(W)等の導電プラグ14を充填する。導電プラグ14は、MOSトランジスタ12のソース及びドレインに接続される。
An
層間絶縁膜13の上に、2層目の層間絶縁膜15を形成する。2層目の層間絶縁膜15には、例えばポーラスシリカ等の低誘電率材料が用いられる。層間絶縁膜15に複数の配線溝を形成する。この配線溝内に、銅等の下層配線16を充填する。なお、配線溝の内面は、公知のバリアメタル膜で被覆される。
A second
図1Bに示すように、層間絶縁膜15の上に、エッチングストッパ膜20を形成する。図1B〜図1Mにおいては、層間絶縁膜15よりも下層の構造は、記載を省略している。エッチングストッパ膜20には例えばSiCが用いられ、その厚さは例えば30nmであり、その成膜には例えばCVDが適用される。
As shown in FIG. 1B, an
エッチングストッパ膜20の上に、下側層間絶縁膜21を形成する下側層間絶縁膜21には例えばSiOCが用いられ、その厚さは例えば200nmであり、その成膜にはCVDが適用される。下側層間絶縁膜21の上に、上側層間絶縁膜22を形成する。上側層間絶縁膜22には、例えばポーラスシリカ等の低誘電率材料が用いられ、その厚さは例えば150nmであり、その成膜には回転塗布法が適用される。
For example, SiOC is used for the lower
なお、下側層間絶縁膜21と上側層間絶縁膜22とに代えて、ポーラスシリカ等の低誘電率材料からなる単一の層間絶縁膜を用いてもよい。
Instead of the lower
上側層間絶縁膜22の上に、ハードマスク膜23を形成する。ハードマスク膜23には例えばSiCが用いられ、その厚さは例えば50nmであり、その成膜にはCVDが適用される。ハードマスク膜23の上に、犠牲膜24を形成する。犠牲膜24には例えば酸化シリコンが用いられ、その厚さは例えば150nmであり、その成膜にはCVDが適用される。
A
犠牲膜24の上に、ハードマスク膜25を形成する。ハードマスク膜25には例えばSiNが用いられ、その厚さは例えば70nmであり、その成膜にはCVDが適用される。
A
図1Cに示すように、下側層間絶縁膜21から第2のハードマスク膜25までの積層構造に、複数のビアホール27を形成する。ビアホール27は、下側層間絶縁膜21と上側層間絶縁膜22との界面よりも深い位置まで達するが、エッチングストッパ膜20と下側層間絶縁膜21との界面までは達しない。下側層間絶縁膜21と上側層間絶縁膜22とに代えて、単一の層間絶縁膜を用いる場合には、ビアホール27が、単一の層間絶縁膜の厚さ方向の途中まで達するようにすればい。ビアホール27は、平面視において、下層配線16と部分的に重なる。
As shown in FIG. 1C, a plurality of via
図1Dに示すように、ハードマスク膜25の上に、下層レジスト膜30を、回転塗布法により形成する。ビアホール27が、下層レジスト膜30で埋め込まれる。下層レジスト膜30には、例えば非感光性樹脂が用いられ、その厚さは例えば280nmである。下層レジスト膜30の上に、ハードマスク膜31を形成する。ハードマスク膜31は、例えば酸素とTEOSとを用いたCVDにより形成される。
As shown in FIG. 1D, a lower resist
ハードマスク膜31の上に、反射防止膜32を形成する。反射防止膜32には例えば非感光性樹脂が用いられ、その厚さは例えば82nmであり、その成膜には、回転塗布法が適用される。
An antireflection film 32 is formed on the
反射防止膜32の上に、上層レジスト膜33を、回転塗布法により形成する。上層レジスト膜33には、例えばArF用の感光性レジスト材料が用いられる。上層レジスト膜33の厚さは、例えば220nmである。上層レジスト膜33の露光及び現像を行うことにより、開口34を形成する。開口34は、形成すべき配線に整合する平面形状を有する。平面視において、開口34は、ビアホール27と部分的に重なる。
An upper resist film 33 is formed on the antireflection film 32 by a spin coating method. For the upper resist film 33, for example, a photosensitive resist material for ArF is used. The thickness of the upper resist film 33 is, for example, 220 nm. The
図1Eに示すように、半導体基板10をプラズマエッチング装置のチャンバ内に装填し、上層レジスト膜33をエッチングマスクとして、反射防止膜32及びハードマスク膜31をエッチングする。
As shown in FIG. 1E, the
図2に、プラズマエッチング装置の概略図を示す。チャンバ100の底面に電極101が取り付けられている。電極101の上に、静電チャック102が搭載されている。静電チャック102の上面に、エッチング処理を行う対象物であるウエハ115が固定される。
FIG. 2 shows a schematic view of a plasma etching apparatus. An
高周波電源103が、マッチング回路104を介して電極101に高周波電力を供給する。チャンバ100は接地されている。高周波電力の周波数は、60MHz、27MHz、及び2MHzであり、単一の周波数の高周波電力を供給することもできるし、複数の周波数が重畳された高周波電力を供給することもできる。
A high
ガス導入口105からチャンバ100内に、所望のエッチングガスが、所望の流量で導入される。ガス排出口106からチャンバ内のガスが排出される。圧力計107が、チャンバ100内の圧力を測定する。電極101に高周波電力を供給すると、チャンバ100内に、エッチングガスのプラズマ110が発生する。このプラズマにより、ウエハ115の表面のエッチング対象の膜がエッチングされる。ガス導入口105から導入するガスを変えることにより、種々の材料の膜をエッチングすることができる。
A desired etching gas is introduced into the
図1Eに示したように、反射防止膜32及びハードマスク膜31をエッチングすることにより、上層レジスト膜33に形成されていた開口34の平面形状が、反射防止膜32及びハードマスク膜31に転写される。これにより、反射防止膜32及びハードマスク膜31にも開口34が形成される。エッチング条件は、例えば下記の通りである。
・圧力 6.7Pa(50mTorr)
・CF4流量 150sccm
・高周波電力 1000W(27MHz)
図1Fに示すように、ハードマスク31をエッチングマスクとして、下層レジスト膜30をエッチングする。このエッチングは、ビアホール27内に下層レジスト膜30の一部が残っている状態で停止させる。このとき、ハードマスク膜31の上に堆積していた上層レジスト膜33及び反射防止膜32も除去される。第3のハードマスク膜31に形成されている開口34の平面形状が、下層レジスト膜30に転写される。下層レジスト膜30に転写された開口34の底面に、第2のハードマスク膜25が露出する。ビアホール27内の下方部分には、下層レジスト膜30の一部が残っており、下側層間絶縁膜21及び上側層間絶縁膜22の側面が、下層レジスト膜30で覆われている。下層レジスト膜30のエッチング条件は、例えば下記の通りである。
・圧力 1.3Pa(10mTorr)
・O2流量 100sccm
・CO流量 50sccm
・高周波電力 800W(60MHz)
図1Gに示すように、ハードマスク膜31、開口34の底面に露出しているハードマスク膜25をエッチングする。下層レジスト膜30に転写されている開口34の平面形状が、ハードマスク膜25に転写されることにより、ハードマスク膜25にも開口34が形成される。このエッチングにより、下層レジスト膜30の表層部分もエッチングされる。エッチング条件は、例えば下記の通りである。
・圧力 20Pa(150mTorr)
・Ar流量 500sccm
・CF4流量 50sccm
・CHF3流量 50sccm
・O2流量 5sccm
・高周波電力 1000W(27MHz)+500W(2MHz)
図1Hに示すように、下層レジスト膜30(図1G)を、アッシングすることにより除去する。ハードマスク膜25が露出するとともに、ビアホール27の内面に、下側層間絶縁膜21及び上側層間絶縁膜22が露出する。アッシング条件は、例えば下記の通りである。
・圧力 2.0Pa(15mTorr)
・CO流量 50sccm
・O2流量 100sccm
・高周波電力 500W(27MHz)
図1Iに示すように、ハードマスク膜25をエッチングマスクとして、犠牲膜24をエッチングする。これにより、ハードマスク膜25に転写されている開口34の平面形状が犠牲膜24に転写される。犠牲膜24に転写された開口34の底面にハードマスク膜23が露出する。ハードマスク膜23が、エッチングストッパとして機能する。このエッチング時に、ビアホール27がより深く掘り下げられ、その底面にエッチングストッパ膜20が露出する。このエッチング条件は、例えば下記の通りである。
・圧力 13.3Pa (100mTorr)
・Ar流量 500sccm
・CO流量 100sccm
・C4F8流量 15sccm
・O2流量 5sccm
・高周波電力 500W(27MHz)+1500W(2MHz)
図1Jに示すように、ビアホール27の底面に露出しているエッチングストッパ膜20をエッチングする。これにより、ビアホール27の底面に下層配線16が露出する。このエッチング時に、開口34の底面に露出していたハードマスク膜23もエッチングされ、開口34の平面形状がハードマスク膜23に転写される。これにより、ハードマスク膜23にも開口34が形成される。このエッチング条件は、例えば下記の通りである。
・圧力 20Pa(150mTorr)
・Ar流量 500sccm
・CF4流量 50sccm
・CHF3流量 10sccm
・O2流量 10sccm
・高周波電力 500W(27MHz)
図1Kに示すように、開口34の底面に露出している上側層間絶縁膜22をエッチングすることにより、開口34に整合する平面形状を持つ配線溝37を形成する。このエッチング時に、犠牲膜24もエッチングされて薄くなると同時に、開口34の側面が、上方に向かって広がるように傾斜する。
As shown in FIG. 1E, by etching the antireflection film 32 and the
・ Pressure 6.7 Pa (50 mTorr)
· CF 4 flow rate 150sccm
・ High frequency power 1000W (27MHz)
As shown in FIG. 1F, the lower resist
・ Pressure 1.3Pa (10mTorr)
・ O 2 flow rate 100sccm
・ CO flow rate 50sccm
・ High frequency power 800W (60MHz)
As shown in FIG. 1G, the
・ Pressure 20Pa (150mTorr)
・ Ar flow rate 500sccm
· CF 4 flow rate 50sccm
・ CHF 3 flow rate 50sccm
・ O 2 flow rate 5sccm
・ High frequency power 1000W (27MHz) + 500W (2MHz)
As shown in FIG. 1H, the lower resist film 30 (FIG. 1G) is removed by ashing. The
・ Pressure 2.0Pa (15mTorr)
・ CO flow rate 50sccm
・ O 2 flow rate 100sccm
・ High frequency power 500W (27MHz)
As shown in FIG. 1I, the
・ Pressure 13.3Pa (100mTorr)
・ Ar flow rate 500sccm
・ CO flow rate 100sccm
· C 4 F 8 flow rate 15sccm
・ O 2 flow rate 5sccm
・ High frequency power 500W (27MHz) + 1500W (2MHz)
As shown in FIG. 1J, the
・ Pressure 20Pa (150mTorr)
・ Ar flow rate 500sccm
· CF 4 flow rate 50sccm
・ CHF 3 flow rate 10sccm
・ O 2 flow rate 10sccm
・ High frequency power 500W (27MHz)
As shown in FIG. 1K, the upper
このエッチング時に、ビアホール27の底面に露出している下層配線16の表層部分がスパッタリングされることにより、銅がチャンバ100(図2)内に飛散する。飛散した銅の一部は、ガス排出口106から排出されるが、残りの銅は、チャンバ100の内壁に付着する。
During this etching, the surface layer portion of the
上側層間絶縁膜37のエッチング後、下層配線16の表面の還元処理を行う。還元処理の後、図2に示したチャンバ100から半導体基板を取り出す。還元処理の条件は、例えば下記の通りである。
・圧力 13Pa(100mTorr)
・N2流量 500sccm
・H2流量 50sccm
・高周波電力 500W(27MHz)
図1Lに示すように、ビアホール27の内面、配線溝37の内面、及び犠牲膜24の上面をバリアメタル膜40で被覆する。さらに、銅のシード層をスパッタリングにより形成した後、銅の電解めっきを行うことにより、ビアホール27及び配線溝37内に導電膜41を充填する。
After the upper
・ Pressure 13Pa (100mTorr)
・ N 2 flow rate 500sccm
・ H 2 flow rate 50sccm
・ High frequency power 500W (27MHz)
As shown in FIG. 1L, the inner surface of the via
図1Mに示すように、導電膜41、バリアメタル膜40、及び犠牲膜24(図1L)に化学機械研磨(CMP)を施す。ハードマスク膜23が、研磨停止膜として機能する。ビアホール27及び配線溝37内には、導電膜41が残る。図1Bから図1Mまでの工程を繰り返すことにより、多層配線を形成することができる。
As shown in FIG. 1M, chemical mechanical polishing (CMP) is performed on the
上記実施例では、図1Hに示した工程で下層レジスト膜30(図1G)をアッシングにより除去した後に、図1Kに示した工程で上側層間絶縁膜22をエッチングして配線溝37が形成される。このため、配線溝37の側面に露出した上側層間絶縁膜22が、アッシングの雰囲気に晒されない。ポーラスシリカで形成される上側層間絶縁膜22は、アッシング雰囲気によってダメージを受けやすいが、実施例による方法を採用することにより、上側層間絶縁膜22のダメージを軽減することができる。
In the above embodiment, after the lower resist film 30 (FIG. 1G) is removed by ashing in the step shown in FIG. 1H, the upper
次に、図3A〜図3Dを参照して、第1の比較例による半導体装置の製造方法について説明する。 Next, with reference to FIGS. 3A to 3D, a method for manufacturing a semiconductor device according to a first comparative example will be described.
図3Aは、実施例による製造方法の図1Fに対応する。実施例では、下層レジスト膜30のエッチングガスとして、流量100sccmのO2と流量50sccmのCOとの混合ガスを用いた。比較例においては、N2とO2とCOとの混合ガスを用いる。エッチング条件は下記の通りである。
・圧力 1.3Pa(10mTorr)
・N2流量 60sccm
・O2流量 40sccm
・CO流量 50sccm
・高周波電力 800W(60MHz)
上述の条件で下層レジスト膜30のエッチングを行うと、図3Aに示すように、ビアホール27内に残っている下層レジスト膜30の量が、図1Fの場合に比べて多くなる場合があることがわかった。
FIG. 3A corresponds to FIG. 1F of the manufacturing method according to the embodiment. In the example, a mixed gas of O 2 with a flow rate of 100 sccm and CO with a flow rate of 50 sccm was used as an etching gas for the lower resist
・ Pressure 1.3Pa (10mTorr)
・ N 2 flow rate 60sccm
・ O 2 flow rate 40sccm
・ CO flow rate 50sccm
・ High frequency power 800W (60MHz)
When the lower resist
図3Bは、実施例による製造方法の図1Gに対応する。第3のハードマスク膜31を除去した後も、ビアホール27内に残っている下層レジスト膜30の量が多い。
FIG. 3B corresponds to FIG. 1G of the manufacturing method according to the embodiment. Even after the third
図3Cは、実施例による製造方法の図1Hに対応する。ビアホール27内に残っている下層レジスト膜30の量が多いため、アッシング後に、ビアホール27の底に下層レジスト膜30の一部が残ってしまう。
FIG. 3C corresponds to FIG. 1H of the manufacturing method according to the embodiment. Since the amount of the lower resist
図3Dは、実施例による製造方法の図1Iに対応する。ビアホール27の底に下層レジスト膜30が残っているため、ビアホール27の貫通不良が発生してしまう。同一チャンバで複数枚のウエハを処理すると、ビアホール27の貫通不良の発生頻度が高くなることがわかった。本願の発明者らは、図3Aの工程で下層レジスト膜30のエッチング不足が発生した原因は、図1Kに示した工程で、下層配線16がスパッタリングされることによって飛散した銅が、チャンバの表面に付着したためであると考えた。
FIG. 3D corresponds to FIG. 1I of the manufacturing method according to the embodiment. Since the lower resist
図4に、チャンバの銅による汚染量と、下層レジスト膜30に用いられる有機レジスト膜のエッチングレートとの関係を評価した結果を示す。図4の横軸は、チャンバ洗浄直後の銅による汚染量を1としたときの、銅による相対汚染量を表し、縦軸はチャンバ洗浄直後における有機レジスト膜のエッチングレートを1としたときの、相対エッチングレートを表す。ここで、「銅による汚染量」は、下層レジスト膜30のエッチング後に、ウエハに形成された酸化シリコン膜上に再付着している銅をICP−MS法によって測定した結果である。
FIG. 4 shows the result of evaluating the relationship between the amount of contamination by copper in the chamber and the etching rate of the organic resist film used for the lower resist
銅による汚染量が多くなるに従って、エッチングレートが低下することが確認された。エッチングレートをy(nm/min)とし、銅による汚染量をx(×1010cm−2)とすると、xとyとの関係は、y=−7×10−5x+0.9888となり、ほぼ線型であることがわかった。このように、銅による汚染量によってエッチングレートが変動するため、図3Aに示したビアホール27内の下層レジスト膜30の残量も、銅による汚染量に依存してしまう。このため、図3Cに示した工程において、ビアホール27内の下層レジスト膜30を再現性よく除去することが困難である。
It was confirmed that the etching rate decreased as the amount of copper contamination increased. When the etching rate is y (nm / min) and the amount of contamination by copper is x (× 10 10 cm −2 ), the relationship between x and y is y = −7 × 10 −5 x + 0.9888, It turned out to be linear. Thus, since the etching rate varies depending on the amount of copper contamination, the remaining amount of the lower resist
エッチング装置のチャンバを洗浄し、銅を除去した状態でのエッチングレートと、チャンバ内に銅が付着している状態でのエッチングレートとの関係を評価する実験を行った。 An experiment was conducted to evaluate the relationship between the etching rate when the chamber of the etching apparatus was cleaned and the copper was removed, and the etching rate when copper was deposited in the chamber.
図5に、この評価実験の結果を示す。エッチング条件をS1〜S5の5種類とした。図5の縦軸は、チャンバ洗浄後における下層レジスト膜のエッチングレートを1としたときの、洗浄前(銅付着時)における下層レジスト膜のエッチングレート(以下、「相対エッチングレート」という。)を表す。条件S1〜S5は、下記の通りである。なお、いずれの条件においても、高周波電力は、800W(60MHz)である。
条件S1:
・圧力 1.3Pa(10mTorr)
・N2流量 60sccm
・O2流量 40sccm
・CO流量 50sccm
条件S2:
・圧力 1.3Pa(10mTorr)
・O2流量 100sccm
・CO流量 50sccm
条件S3:
・圧力 1.3Pa(10mTorr)
・N2流量 60sccm
・O2流量 90sccm
条件S4:
・圧力 2.7Pa(20mTorr)
・N2流量 120sccm
・O2流量 80sccm
・CO流量 100sccm
条件S5:
・圧力 1.3Pa(10mTorr)
・CO2流量 150sccm
図5の白丸記号は、チャンバ洗浄後、すなわち銅で汚染されていない状態における相対エッチングレートを示す。チャンバ洗浄後の相対エッチングレートは1である。黒丸、三角、四角、及び菱形記号は、チャンバ洗浄前、すなわちチャンバ内が銅で汚染されている状態における相対エッチングレートを示す。三角、四角、及び菱形記号は、それぞれウエハの中心、中心と縁との中間点、及び縁における相対エッチングレートを示す。黒丸記号は、相対エッチングレートの、ウエハ面内に関する平均値を示す。
FIG. 5 shows the results of this evaluation experiment. The etching conditions were five types S1 to S5. The vertical axis in FIG. 5 represents the etching rate of the lower resist film before cleaning (at the time of copper adhesion) (hereinafter referred to as “relative etching rate”) when the etching rate of the lower resist film after chamber cleaning is 1. Represent. Conditions S1 to S5 are as follows. In any condition, the high frequency power is 800 W (60 MHz).
Condition S1:
・ Pressure 1.3Pa (10mTorr)
・ N 2 flow rate 60sccm
・ O 2 flow rate 40sccm
・ CO flow rate 50sccm
Condition S2:
・ Pressure 1.3Pa (10mTorr)
・ O 2 flow rate 100sccm
・ CO flow rate 50sccm
Condition S3:
・ Pressure 1.3Pa (10mTorr)
・ N 2 flow rate 60sccm
・ O 2 flow rate 90sccm
Condition S4:
・ Pressure 2.7 Pa (20 mTorr)
・ N 2 flow rate 120sccm
・ O 2 flow rate 80sccm
・ CO flow rate 100sccm
Condition S5:
・ Pressure 1.3Pa (10mTorr)
・ CO 2 flow rate 150sccm
The white circle symbol in FIG. 5 indicates the relative etching rate after cleaning the chamber, that is, without being contaminated with copper. The relative etching rate after chamber cleaning is 1. Black circles, triangles, squares, and rhombus symbols indicate relative etching rates before cleaning the chamber, that is, in a state where the chamber is contaminated with copper. The triangle, square, and rhombus symbols indicate the center of the wafer, the midpoint between the center and the edge, and the relative etching rate at the edge, respectively. The black circle symbol indicates the average value of the relative etching rate in the wafer plane.
条件S1を採用した場合には、他の条件S2〜S5を採用した場合に比べて、銅汚染によるエッチングレートの低下が顕著である。 When the condition S1 is employed, the etching rate is significantly reduced due to copper contamination as compared with the case where the other conditions S2 to S5 are employed.
図6に、エッチングガスの総流量に対するO2ガス流量の比(以下、「O2分圧比」という。)と、相対エッチングレートとの関係を示す。図6の横軸は、エッチングガスのO2分圧比を単位「%」で表し、縦軸は、相対エッチングレートを表す。 FIG. 6 shows the relationship between the ratio of the O 2 gas flow rate to the total etching gas flow rate (hereinafter referred to as “O 2 partial pressure ratio”) and the relative etching rate. The horizontal axis in FIG. 6 represents the O 2 partial pressure ratio of the etching gas in the unit “%”, and the vertical axis represents the relative etching rate.
白丸記号は、チャンバ洗浄後、すなわち銅で汚染されていない状態における相対エッチングレートを示す。四角記号は、全面に銅膜が形成されたウエハをチャンバ内に配置し、図1Kに示した配線溝37を形成する条件と同一の条件で銅膜をエッチングすることによってチャンバ内を銅で汚染させた状態での相対エッチングレートを示す。菱形記号は、銅膜付きウエハを6枚処理してチャンバ内を銅で汚染させた状態での相対エッチングレートを示す。
Open circle symbols indicate relative etch rates after chamber clean, i.e., uncontaminated with copper. The square symbol indicates that a wafer with a copper film formed on the entire surface is placed in the chamber, and the copper film is etched under the same conditions as those for forming the
O2分圧比が低い条件S1でエッチングしたときの銅汚染によるエッチングレートの低下率が、O2分圧比が高い条件S2、S3、及びO2分圧比が100%の条件でエッチングしたときの低下率よりも大きい。この評価結果から、銅汚染によるエッチングレートの低下率は、O2分圧比に依存すると考えられる。 Reduction of O 2 voltage dividing ratio is low condition S1 is decreasing rate of the etching rate of copper contamination when the etching, O 2 voltage dividing ratio is high condition S2, S3, and when the O ratio 2 minutes was etched with 100% for Greater than rate. From this evaluation result, it is considered that the decreasing rate of the etching rate due to copper contamination depends on the O 2 partial pressure ratio.
図7に、相対エッチングレート及びボーイング比率が、O2分圧比にどのように依存するかを評価した結果を示す。横軸は、O2分圧比を単位「%」で表す。左縦軸は、相対エッチングレートを表し、右縦軸はボーイング比率を表す。 FIG. 7 shows the results of evaluating how the relative etching rate and bowing ratio depend on the O 2 partial pressure ratio. The horizontal axis represents the O 2 partial pressure ratio in the unit “%”. The left vertical axis represents the relative etching rate, and the right vertical axis represents the bowing ratio.
図8を参照して、ボーイング比率の定義を説明する。図8は、実施例における製造方法の図1Fに相当する。ハードマスク膜31をエッチングマスクとして下層レジスト膜30をエッチングすると、下層レジスト膜30が横方向にもエッチングされる。形成すべき配線溝の幅、すなわちハードマスク膜31に形成されている開口34の幅をW0とし、下層レジスト膜30が横方向にエッチングされた量をWBとすると、ボーイング比率は、WB/W0で定義される。図7の評価実験で作製した試料においては、配線溝の幅W0が約80nmである。
With reference to FIG. 8, the definition of the bowing ratio will be described. FIG. 8 corresponds to FIG. 1F of the manufacturing method in the embodiment. When the lower resist
図7の太い実線L1は、1枚の銅膜付きウエハを処理した後の相対エッチングレートを示し、太い破線L6は、6枚の銅膜付きウエハを処理した後の相対エッチングレートを示す。細い実線Bは、ボーイング比率を示す。なお、エッチングガスとして、O2ガスとN2ガスとの混合ガスを用いた場合、O2ガスとCOガスとの混合ガスを用いた場合、及びO2ガスとN2ガスとCOガスとの混合ガスを用いた場合について測定を行い、測定結果を1つのグラフにプロットした。なお、チャンバの容積1Lあたりのエッチングガスの総流量は、2.3sccm/Lとした。 A thick solid line L1 in FIG. 7 indicates a relative etching rate after processing one wafer with a copper film, and a thick broken line L6 indicates a relative etching rate after processing six wafers with a copper film. A thin solid line B indicates the bowing ratio. Incidentally, as the etching gas, when using a mixed gas of O 2 gas and N 2 gas, when using a mixed gas of O 2 gas and CO gas and O 2 gas and N between 2 gas and CO gas The measurement was performed for the case where a mixed gas was used, and the measurement results were plotted in one graph. The total flow rate of the etching gas per 1 L of the chamber volume was set to 2.3 sccm / L.
O2分圧比が低下するに従って、相対エッチングレートが低下する。相対エッチングレートの低下は、エッチングガス中の酸素が、チャンバに付着している銅を酸化するために消費されてしまうためと考えられる。銅汚染によるエッチングレートの低下を抑制するためには、O2分圧比を高くすることが好ましい。ところが、O2分圧比を高くすると、ボーイング比率が大きくなってしまう。ボーイング比率が大きくなると、微細な配線溝を形成することが困難になる。銅汚染によるエッチングレートの低下を抑制し、かつボーイング比率の上昇を抑制するために、O2分圧比を50%〜70%とすることが好ましい。 As the O 2 partial pressure ratio decreases, the relative etching rate decreases. The decrease in the relative etching rate is considered to be because oxygen in the etching gas is consumed to oxidize copper adhering to the chamber. In order to suppress a decrease in the etching rate due to copper contamination, it is preferable to increase the O 2 partial pressure ratio. However, when the O 2 partial pressure ratio is increased, the bowing ratio increases. As the bowing ratio increases, it becomes difficult to form fine wiring grooves. In order to suppress a decrease in the etching rate due to copper contamination and to suppress an increase in the bowing ratio, it is preferable to set the O 2 partial pressure ratio to 50% to 70%.
図5の条件S4のO2分圧比は、条件S1のO2分圧比と同一であり、エッチングガスの総流量が、条件S1の総流量の2倍になっている。O2分圧比が同一であるにもかかわらず、条件S1では、銅汚染による相対エッチングレートの低下が顕著であるのに対し、条件S4では、相対エッチングレートの低下は、条件S1の場合よりも少ない。従って、O2分圧比の好適な範囲は、エッチングガスの総流量に依存すると考えられる。 O 2 partial pressure ratio condition S4 in FIG. 5 are identical to the O 2 partial pressure ratio conditions S1, the total flow rate of the etching gas, which is twice the total flow rate conditions S1. In spite of the same O 2 partial pressure ratio, the decrease in the relative etching rate due to copper contamination is noticeable in the condition S1, whereas the decrease in the relative etching rate is higher in the condition S4 than in the condition S1. Few. Therefore, it is considered that the preferable range of the O 2 partial pressure ratio depends on the total flow rate of the etching gas.
また、条件S1から、総流量一定の条件で、圧力のみを上昇させると、銅の汚染に起因するエッチングレートの低下が抑制されることが確認された。従って、O2分圧比の好適な範囲は、チャンバ内の圧力にも依存すると考えられる。 Further, it was confirmed from the condition S1 that when only the pressure was increased under the condition of a constant total flow rate, the decrease in the etching rate due to copper contamination was suppressed. Therefore, it is considered that the preferable range of the O 2 partial pressure ratio also depends on the pressure in the chamber.
チャンバの容積1Lあたりのエッチングガスの総流量が1sccm/L〜3.5sccm/Lの範囲内、チャンバ内の圧力が0.66Pa〜2.0Paの範囲内で、上記O2分圧比の好適な範囲50%〜70%が適用可能であることが確認された。 When the total flow rate of the etching gas per liter of the chamber volume is in the range of 1 sccm / L to 3.5 sccm / L and the pressure in the chamber is in the range of 0.66 Pa to 2.0 Pa, the O 2 partial pressure ratio is preferable. A range of 50% to 70% was confirmed to be applicable.
また、チャンバの容積1Lあたりのエッチングガスの総流量が2sccm/L〜7sccm/Lの範囲内、チャンバ内の圧力が2.0Pa〜3.4Paの範囲内、O2分圧比が20%〜50%の範囲内であれば、銅汚染によるエッチングレートの低下を抑制し、かつボーイング比率の上昇を抑制することができることが、評価実験により確認された。 Further, the total flow rate of the etching gas per liter of the chamber volume is in the range of 2 sccm / L to 7 sccm / L, the pressure in the chamber is in the range of 2.0 Pa to 3.4 Pa, and the O 2 partial pressure ratio is 20% to 50 %, It was confirmed by an evaluation experiment that a decrease in etching rate due to copper contamination can be suppressed and an increase in bowing ratio can be suppressed.
図7に示した評価実験では、下層レジスト膜30のエッチングガスとして、O2にN2またはCOを添加した混合ガスを用いたが、N2とCO以外に、例えばCF4、CHF3、CH2F2、C2F6、C3F8、C4F8、C5F8、C4F6、H2、He、Ar、H2O、N2O等をエッチングガスに混ぜてもよい。
In the evaluation experiment shown in FIG. 7, a mixed gas in which N 2 or CO is added to O 2 is used as an etching gas for the lower resist
図5に示した条件S5のように、エッチングガスとしてCO2のみを用いた場合のエッチングレートの低下量は、条件S2〜S4の場合のエッチングレートの低下量と同程度である。したがって、エッチングガスとして、CO2ガスを用いてもよい。チャンバの銅汚染によるエッチングレートの低下が許容範囲内であれば、CO2ガスに、N2ガス等を混ぜてもよい。この場合、CO2ガスの分圧比を80%以上にすることが好ましい。 Like the condition S5 shown in FIG. 5, the amount of decrease in the etching rate when only CO 2 is used as the etching gas is approximately the same as the amount of decrease in the etching rate in the case of the conditions S2 to S4. Therefore, CO 2 gas may be used as the etching gas. If the etching rate decrease due to copper contamination in the chamber is within an allowable range, N 2 gas or the like may be mixed with CO 2 gas. In this case, the partial pressure ratio of the CO 2 gas is preferably 80% or more.
上記実施例では、図1Fに示した下層レジスト膜30に形成された開口34の平面形状が、ハードマスク膜25、及び犠牲膜24を介して、ハードマスク膜23に転写された。この実施例の変形例として、例えば、図1Bに示した犠牲膜24及びハードマスク膜25を配置することなく、図1Gに示した工程で、下層レジスト膜30に形成されている開口34の平面形状を、ハードマスク膜23に直接転写してもよい。
In the above embodiment, the planar shape of the
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。 The following additional notes are further disclosed with respect to the embodiment including the above examples.
(付記1)
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第1のハードマスク膜を形成する工程と、
前記第1のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第1のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第2のハードマスク膜を形成する工程と、
前記第2のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、O2とCOとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第2のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第1のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第1のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。
(Appendix 1)
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to the wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using a plasma of a mixed gas containing O 2 and CO in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
A method of manufacturing a semiconductor element, comprising: filling the wiring trench and the via hole with a conductive member.
(付記2)
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積1Lあたりのエッチングガス流量を1sccm/L〜3.5sccm/Lの範囲内にし、圧力を0.66Pa〜2.0Paの範囲内にし、エッチングガス内のO2ガスの分圧比を50%〜70%の範囲内とした条件、またはエッチングガス流量を2sccm/L〜7sccm/Lの範囲内にし、圧力を2.0Pa〜3.4Paの範囲内にし、エッチングガス内のO2ガスの分圧比を20%〜50%の範囲内とした条件で、前記下層レジスト膜をエッチングする付記1に記載の半導体素子の製造方法。
(Appendix 2)
In the step of forming the opening in the lower resist film, the etching gas flow rate per 1 L of the chamber is set in the range of 1 sccm / L to 3.5 sccm / L, and the pressure is set in the range of 0.66 Pa to 2.0 Pa. And a condition in which the partial pressure ratio of the O 2 gas in the etching gas is in the range of 50% to 70%, or the etching gas flow rate is in the range of 2 sccm / L to 7 sccm / L, and the pressure is 2.0 Pa to 3. The method of manufacturing a semiconductor element according to appendix 1, wherein the lower resist film is etched under a condition of 4 Pa and a partial pressure ratio of O 2 gas in the etching gas in a range of 20% to 50%.
(付記3)
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記1または2に記載の半導体素子の製造方法。
(Appendix 3)
The method for manufacturing a semiconductor element according to
(付記4)
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第1のハードマスク膜を形成する工程と、
前記第1のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第1のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第2のハードマスク膜を形成する工程と、
前記第2のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、O2とN2とを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第2のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第1のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第1のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有し、
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積1Lあたりのエッチングガス流量を1sccm/L〜2sccm/Lの範囲内にし、エッチングガス内のO2ガスの分圧比を50%〜70%の範囲内とした条件、エッチングガス流量を2sccm/L〜3.5sccm/Lの範囲内にし、エッチングガス内のO2ガスの分圧比を20%〜70%の範囲内とした条件、またはエッチングガス流量を3.5sccm/L〜7sccm/Lの範囲内にし、エッチングガス内のO2ガスの分圧比を20%〜50%の範囲内とした条件で、前記下層レジスト膜をエッチングする半導体素子の製造方法。
(Appendix 4)
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using plasma of a mixed gas containing O 2 and N 2 in a dry etching apparatus chamber. Forming an opening to which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
Filling the wiring trench and the via hole with a conductive member,
In the step of forming the opening in the lower resist film, the flow rate of the etching gas per liter of the chamber is set in the range of 1 sccm / L to 2 sccm / L, and the partial pressure ratio of O 2 gas in the etching gas is 50% to A condition of 70% in range, an etching gas flow rate in a range of 2 sccm / L to 3.5 sccm / L, and a partial pressure ratio of O 2 gas in the etching gas in a range of 20% to 70%, Alternatively, the lower resist film is etched under the condition that the etching gas flow rate is in the range of 3.5 sccm / L to 7 sccm / L and the partial pressure ratio of O 2 gas in the etching gas is in the range of 20% to 50%. A method for manufacturing a semiconductor device.
(付記5)
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記4に記載の半導体素子の製造方法。
(Appendix 5)
The method for manufacturing a semiconductor element according to
(付記6)
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第1のハードマスク膜を形成する工程と、
前記第1のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第1のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第2のハードマスク膜を形成する工程と、
前記第2のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、CO2を含むガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第2のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第1のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第1のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。
(Appendix 6)
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched into the lower resist film by etching the lower resist film using plasma of gas containing CO 2 in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
A method of manufacturing a semiconductor element, comprising: filling the wiring trench and the via hole with a conductive member.
(付記7)
前記CO2を含むガスのCO2の分圧比が、80%〜100%の範囲内である付記6に記載の半導体素子の製造方法。
(Appendix 7)
The method for manufacturing a semiconductor element according to appendix 6, wherein a partial pressure ratio of CO 2 in the gas containing CO 2 is in a range of 80% to 100%.
(付記8)
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記7に記載の半導体素子の製造方法。
(Appendix 8)
The method for manufacturing a semiconductor element according to appendix 7, wherein the step of forming the opening in the lower resist film is performed in a state where copper is attached to the inner surface of the chamber.
10 半導体基板
11 素子分離絶縁膜
12 MOSトランジスタ
13 層間絶縁膜
14 導電プラグ
15 層間絶縁膜
16 下層配線
20 エッチングストッパ膜
21 下側層間絶縁膜
22 上側層間絶縁膜
23 ハードマスク膜
24 犠牲膜
25 ハードマスク膜
27 ビアホール
30 下層レジスト膜
31 ハードマスク膜
32 反射防止膜
33 上層レジスト膜
34 配線溝に対応する開口
40 バリアメタル膜
41 導電膜
100 チャンバ
101 電極
102 静電チャック
103 高周波電源
104 マッチング回路
105 ガス導入口
106 ガス排出口
107 圧力計
110 プラズマ
115 ウエハ
10
Claims (5)
前記層間絶縁膜の上に、第1のハードマスク膜を形成する工程と、
前記第1のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第1のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第2のハードマスク膜を形成する工程と、
前記第2のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、O2とCOとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第2のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第1のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第1のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。 Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to the wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using a plasma of a mixed gas containing O 2 and CO in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
A method of manufacturing a semiconductor element, comprising: filling the wiring trench and the via hole with a conductive member.
前記層間絶縁膜の上に、第1のハードマスク膜を形成する工程と、
前記第1のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第1のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第2のハードマスク膜を形成する工程と、
前記第2のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、O2とN2とを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第2のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第1のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第1のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有し、
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積1Lあたりのエッチングガス流量を1sccm/L〜2sccm/Lの範囲内にし、エッチングガス内のO2ガスの分圧比を50%〜70%の範囲内とした条件、エッチングガス流量を2sccm/L〜3.5sccm/Lの範囲内にし、エッチングガス内のO2ガスの分圧比を20%〜70%の範囲内とした条件、またはエッチングガス流量を3.5sccm/L〜7sccm/Lの範囲内にし、エッチングガス内のO2ガスの分圧比を20%〜50%の範囲内とした条件で、前記下層レジスト膜をエッチングする半導体素子の製造方法。 Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using plasma of a mixed gas containing O 2 and N 2 in a dry etching apparatus chamber. Forming an opening to which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
Filling the wiring trench and the via hole with a conductive member,
In the step of forming the opening in the lower resist film, the flow rate of the etching gas per liter of the chamber is set in the range of 1 sccm / L to 2 sccm / L, and the partial pressure ratio of O 2 gas in the etching gas is 50% to A condition of 70% in range, an etching gas flow rate in a range of 2 sccm / L to 3.5 sccm / L, and a partial pressure ratio of O 2 gas in the etching gas in a range of 20% to 70%, Alternatively, the lower resist film is etched under the condition that the etching gas flow rate is in the range of 3.5 sccm / L to 7 sccm / L and the partial pressure ratio of O 2 gas in the etching gas is in the range of 20% to 50%. A method for manufacturing a semiconductor device.
前記層間絶縁膜の上に、第1のハードマスク膜を形成する工程と、
前記第1のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第1のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第2のハードマスク膜を形成する工程と、
前記第2のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、CO2を含むガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第2のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第1のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第1のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。 Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched into the lower resist film by etching the lower resist film using plasma of gas containing CO 2 in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
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