JP5532826B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、ビアホールに埋め込んだ樹脂の一部をドライエッチングにより除去する工程を含む半導体素子の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor element including a step of removing a part of a resin buried in a via hole by dry etching.

デュアルダマシン法による配線の形成に、多層レジストプロセスが用いられる。多層レジストプロセスの一手法では、先に形成したビアホール内に下層レジストを充填し、その上に上層レジストを形成する。この上層レジストに配線溝に整合する開口を形成し、その開口を下層レジストに転写する。下層レジストをエッチングマスクとして配線溝を形成する際に、ビアホール内には下層レジストが充填されている。配線溝の形成後、ビアホール内に充填されている下層レジストをアッシングにより除去する。   A multilayer resist process is used to form wiring by the dual damascene method. In one method of the multilayer resist process, a lower layer resist is filled in the previously formed via hole, and an upper layer resist is formed thereon. An opening matching the wiring groove is formed in the upper layer resist, and the opening is transferred to the lower layer resist. When forming the wiring groove using the lower layer resist as an etching mask, the via hole is filled with the lower layer resist. After the formation of the wiring trench, the lower layer resist filled in the via hole is removed by ashing.

上層レジストの開口を下層レジストに転写する際に、下層レジストをＮ２とＯ２との混合ガスを用いたドライエッチングが適用される。 When the opening of the upper resist is transferred to the lower resist, dry etching using a mixed gas of N 2 and O 2 is applied to the lower resist.

層間絶縁膜にポーラスシリカ等の低誘電率材料を用いる場合には、レジストのアッシング雰囲気によって層間絶縁膜がダメージを受けやすい。このダメージを回避するための一手法として、ビアホールと配線溝とを同時に形成する方法が知られている。また、ビアホールを形成した後、配線溝を形成する前に、ビアホールに充填されているレジストをアッシング除去する方法が知られている。   When a low dielectric constant material such as porous silica is used for the interlayer insulating film, the interlayer insulating film is easily damaged by the ashing atmosphere of the resist. As a technique for avoiding this damage, a method of simultaneously forming a via hole and a wiring groove is known. In addition, a method is known in which the resist filled in the via hole is removed by ashing after forming the via hole and before forming the wiring groove.

特開２００５−１９１２５４号公報JP 2005-191254 A 特開２００４−２８１９３６号公報JP 2004-281936 A 特開２００６−４１１８６号公報JP 2006-41186 A

多層レジストプロセスにおいて、上層レジストに開口を形成した後、ビアホール及び配線溝を形成するまでのデュアルダマシンプロセスを、同一のチャンバ内で連続して行うことにより、製造コストの低減を図ることが可能になる。このデュアルダマシンプロセスを同一チャンバ内で連続して行うと、ビアホールの貫通不良の発生頻度が高くなることがわかった。また、配線幅が細くなり、配線抵抗が高くなる不具合の発生頻度が高くなることがわかった。   In a multi-layer resist process, it is possible to reduce the manufacturing cost by continuously performing a dual damascene process in the same chamber after forming an opening in the upper layer resist until forming a via hole and a wiring groove. Become. It was found that when this dual damascene process was continuously performed in the same chamber, the frequency of occurrence of via hole penetration defects increased. Further, it has been found that the frequency of occurrence of defects in which the wiring width is narrowed and the wiring resistance is increased is increased.

デュアルダマシンプロセスを同一チャンバ内で行っても、再現性よくビアホールを貫通させる、または配線幅を安定して形成する技術が望まれる。   Even when the dual damascene process is performed in the same chamber, a technique of penetrating a via hole with high reproducibility or forming a wiring width stably is desired.

上記課題を解決する方法として、
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ２とＣＯとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法が提供される。 As a method of solving the above problems,
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to the wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using a plasma of a mixed gas containing O 2 and CO in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
There is provided a method for manufacturing a semiconductor element, including a step of filling the wiring trench and the via hole with a conductive member.

Ｏ２とＣＯとを含む混合ガスのプラズマを用いて下層レジスト膜をエッチングすると、ビアホールの貫通不良の発生を抑制することができる。 When the lower resist film is etched using plasma of a mixed gas containing O 2 and CO, occurrence of poor penetration of via holes can be suppressed.

実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その１）である。It is sectional drawing (the 1) of the element in the middle of manufacture of the manufacturing method of the semiconductor element by an Example. 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その２）である。It is sectional drawing (the 2) of the element in the middle of manufacture of the manufacturing method of the semiconductor element by an Example. 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その３）である。It is sectional drawing (the 3) of the element in the middle of manufacture of the manufacturing method of the semiconductor element by an Example. 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その４）である。It is sectional drawing (the 4) of the element in the middle of manufacture of the manufacturing method of the semiconductor element by an Example. 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その５）である。It is sectional drawing (the 5) of the element in the middle of manufacture of the manufacturing method of the semiconductor element by an Example. 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その６）である。It is sectional drawing (the 6) of the element in the middle of manufacture of the manufacturing method of the semiconductor element by an Example. 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その７）である。It is sectional drawing (the 7) of the element in the middle of manufacture of the manufacturing method of the semiconductor element by an Example. 実施例で使用されるプラズマエッチング装置の概略図である。It is the schematic of the plasma etching apparatus used in an Example. 比較例による半導体素子の製造方法の、製造途中段階における素子の断面図（その１）である。It is sectional drawing (the 1) of the element in the manufacture middle stage of the manufacturing method of the semiconductor element by a comparative example. 比較例による半導体素子の製造方法の、製造途中段階における素子の断面図（その２）である。It is sectional drawing (the 2) of the element in the manufacture middle stage of the manufacturing method of the semiconductor element by a comparative example. 銅によるチャンバの汚染量と、有機レジスト膜のエッチングレートとの関係を評価実験により求めた結果を示すグラフである。It is a graph which shows the result of having calculated | required the relationship between the contamination amount of the chamber by copper, and the etching rate of an organic resist film by evaluation experiment. 有機レジスト膜を種々のエッチング条件でエッチングしたときの相対エッチングレートを示すグラフである。It is a graph which shows a relative etching rate when an organic resist film is etched on various etching conditions. 有機レジスト膜を種々のエッチング条件でエッチングしたときの相対エッチングレートとエッチングガスのＯ２分圧比との関係を示すグラフである。Is a graph showing the relationship between the O 2 partial pressure ratio of the relative etch rate and etching gas when etching the organic resist film under various etching conditions. 相対エッチングレートとエッチングガスのＯ２分圧比との関係を示すグラフである。Is a graph showing the relationship between the O 2 partial pressure ratio of the relative etch rate and etching gas. ボーイング比率の定義を説明するための素子の断面図である。It is sectional drawing of the element for demonstrating the definition of a bowing ratio.

図１Ａ〜図１Ｍを参照して、実施例による半導体装置の製造方法について説明する。   With reference to FIG. 1A to FIG. 1M, a method for manufacturing a semiconductor device according to an embodiment will be described.

図１Ａに示すように、シリコン等の半導体基板１０の表面に素子分離絶縁膜１１を形成することにより、活性領域を画定する。素子分離絶縁膜１１は、例えばシャロートレンチアイソレーション（ＳＴＩ）法により形成される。この活性領域内に、ＭＯＳトランジスタ１２を形成する。ＭＯＳトランジスタ１２は、周知の方法により形成される。   As shown in FIG. 1A, an active region is defined by forming an element isolation insulating film 11 on the surface of a semiconductor substrate 10 such as silicon. The element isolation insulating film 11 is formed by, for example, a shallow trench isolation (STI) method. A MOS transistor 12 is formed in this active region. The MOS transistor 12 is formed by a known method.

ＭＯＳトランジスタ１２を覆うように、半導体基板１０の上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば酸素（Ｏ２）とテトラエトキシシラン（ＴＥＯＳ）とを用いた化学気相成長（ＣＶＤ）により形成される。層間絶縁膜１３に複数のビアホールを形成し、このビアホール内にタングステン（Ｗ）等の導電プラグ１４を充填する。導電プラグ１４は、ＭＯＳトランジスタ１２のソース及びドレインに接続される。 An interlayer insulating film 13 is formed on the semiconductor substrate 10 so as to cover the MOS transistor 12. The interlayer insulating film 13 is formed by chemical vapor deposition (CVD) using, for example, oxygen (O 2 ) and tetraethoxysilane (TEOS). A plurality of via holes are formed in the interlayer insulating film 13, and conductive plugs 14 such as tungsten (W) are filled in the via holes. The conductive plug 14 is connected to the source and drain of the MOS transistor 12.

層間絶縁膜１３の上に、２層目の層間絶縁膜１５を形成する。２層目の層間絶縁膜１５には、例えばポーラスシリカ等の低誘電率材料が用いられる。層間絶縁膜１５に複数の配線溝を形成する。この配線溝内に、銅等の下層配線１６を充填する。なお、配線溝の内面は、公知のバリアメタル膜で被覆される。   A second interlayer insulating film 15 is formed on the interlayer insulating film 13. The second interlayer insulating film 15 is made of a low dielectric constant material such as porous silica. A plurality of wiring trenches are formed in the interlayer insulating film 15. The wiring trench is filled with a lower layer wiring 16 such as copper. The inner surface of the wiring groove is covered with a known barrier metal film.

図１Ｂに示すように、層間絶縁膜１５の上に、エッチングストッパ膜２０を形成する。図１Ｂ〜図１Ｍにおいては、層間絶縁膜１５よりも下層の構造は、記載を省略している。エッチングストッパ膜２０には例えばＳｉＣが用いられ、その厚さは例えば３０ｎｍであり、その成膜には例えばＣＶＤが適用される。   As shown in FIG. 1B, an etching stopper film 20 is formed on the interlayer insulating film 15. 1B to 1M, the description of the structure below the interlayer insulating film 15 is omitted. For example, SiC is used for the etching stopper film 20 and the thickness thereof is, for example, 30 nm. For the film formation, for example, CVD is applied.

エッチングストッパ膜２０の上に、下側層間絶縁膜２１を形成する下側層間絶縁膜２１には例えばＳｉＯＣが用いられ、その厚さは例えば２００ｎｍであり、その成膜にはＣＶＤが適用される。下側層間絶縁膜２１の上に、上側層間絶縁膜２２を形成する。上側層間絶縁膜２２には、例えばポーラスシリカ等の低誘電率材料が用いられ、その厚さは例えば１５０ｎｍであり、その成膜には回転塗布法が適用される。   For example, SiOC is used for the lower interlayer insulating film 21 that forms the lower interlayer insulating film 21 on the etching stopper film 20, and the thickness thereof is, for example, 200 nm. CVD is applied for the film formation. . An upper interlayer insulating film 22 is formed on the lower interlayer insulating film 21. The upper interlayer insulating film 22 is made of a low dielectric constant material such as porous silica and has a thickness of, for example, 150 nm. A spin coating method is applied to the film formation.

なお、下側層間絶縁膜２１と上側層間絶縁膜２２とに代えて、ポーラスシリカ等の低誘電率材料からなる単一の層間絶縁膜を用いてもよい。   Instead of the lower interlayer insulating film 21 and the upper interlayer insulating film 22, a single interlayer insulating film made of a low dielectric constant material such as porous silica may be used.

上側層間絶縁膜２２の上に、ハードマスク膜２３を形成する。ハードマスク膜２３には例えばＳｉＣが用いられ、その厚さは例えば５０ｎｍであり、その成膜にはＣＶＤが適用される。ハードマスク膜２３の上に、犠牲膜２４を形成する。犠牲膜２４には例えば酸化シリコンが用いられ、その厚さは例えば１５０ｎｍであり、その成膜にはＣＶＤが適用される。   A hard mask film 23 is formed on the upper interlayer insulating film 22. For example, SiC is used for the hard mask film 23, the thickness thereof is, for example, 50 nm, and CVD is applied for the film formation. A sacrificial film 24 is formed on the hard mask film 23. For example, silicon oxide is used for the sacrificial film 24, and the thickness thereof is, for example, 150 nm. CVD is applied to the film formation.

犠牲膜２４の上に、ハードマスク膜２５を形成する。ハードマスク膜２５には例えばＳｉＮが用いられ、その厚さは例えば７０ｎｍであり、その成膜にはＣＶＤが適用される。   A hard mask film 25 is formed on the sacrificial film 24. For example, SiN is used for the hard mask film 25 and has a thickness of 70 nm, for example, and CVD is applied to the film formation.

図１Ｃに示すように、下側層間絶縁膜２１から第２のハードマスク膜２５までの積層構造に、複数のビアホール２７を形成する。ビアホール２７は、下側層間絶縁膜２１と上側層間絶縁膜２２との界面よりも深い位置まで達するが、エッチングストッパ膜２０と下側層間絶縁膜２１との界面までは達しない。下側層間絶縁膜２１と上側層間絶縁膜２２とに代えて、単一の層間絶縁膜を用いる場合には、ビアホール２７が、単一の層間絶縁膜の厚さ方向の途中まで達するようにすればい。ビアホール２７は、平面視において、下層配線１６と部分的に重なる。   As shown in FIG. 1C, a plurality of via holes 27 are formed in the laminated structure from the lower interlayer insulating film 21 to the second hard mask film 25. The via hole 27 reaches a position deeper than the interface between the lower interlayer insulating film 21 and the upper interlayer insulating film 22, but does not reach the interface between the etching stopper film 20 and the lower interlayer insulating film 21. In the case where a single interlayer insulating film is used instead of the lower interlayer insulating film 21 and the upper interlayer insulating film 22, the via hole 27 is made to reach the middle of the thickness direction of the single interlayer insulating film. Yeah. The via hole 27 partially overlaps the lower layer wiring 16 in plan view.

図１Ｄに示すように、ハードマスク膜２５の上に、下層レジスト膜３０を、回転塗布法により形成する。ビアホール２７が、下層レジスト膜３０で埋め込まれる。下層レジスト膜３０には、例えば非感光性樹脂が用いられ、その厚さは例えば２８０ｎｍである。下層レジスト膜３０の上に、ハードマスク膜３１を形成する。ハードマスク膜３１は、例えば酸素とＴＥＯＳとを用いたＣＶＤにより形成される。   As shown in FIG. 1D, a lower resist film 30 is formed on the hard mask film 25 by a spin coating method. A via hole 27 is filled with the lower resist film 30. For example, a non-photosensitive resin is used for the lower resist film 30, and the thickness thereof is, for example, 280 nm. A hard mask film 31 is formed on the lower resist film 30. The hard mask film 31 is formed by, for example, CVD using oxygen and TEOS.

ハードマスク膜３１の上に、反射防止膜３２を形成する。反射防止膜３２には例えば非感光性樹脂が用いられ、その厚さは例えば８２ｎｍであり、その成膜には、回転塗布法が適用される。   An antireflection film 32 is formed on the hard mask film 31. For example, a non-photosensitive resin is used for the antireflection film 32, and the thickness thereof is, for example, 82 nm. For the film formation, a spin coating method is applied.

反射防止膜３２の上に、上層レジスト膜３３を、回転塗布法により形成する。上層レジスト膜３３には、例えばＡｒＦ用の感光性レジスト材料が用いられる。上層レジスト膜３３の厚さは、例えば２２０ｎｍである。上層レジスト膜３３の露光及び現像を行うことにより、開口３４を形成する。開口３４は、形成すべき配線に整合する平面形状を有する。平面視において、開口３４は、ビアホール２７と部分的に重なる。   An upper resist film 33 is formed on the antireflection film 32 by a spin coating method. For the upper resist film 33, for example, a photosensitive resist material for ArF is used. The thickness of the upper resist film 33 is, for example, 220 nm. The opening 34 is formed by exposing and developing the upper resist film 33. The opening 34 has a planar shape that matches the wiring to be formed. In plan view, the opening 34 partially overlaps the via hole 27.

図１Ｅに示すように、半導体基板１０をプラズマエッチング装置のチャンバ内に装填し、上層レジスト膜３３をエッチングマスクとして、反射防止膜３２及びハードマスク膜３１をエッチングする。   As shown in FIG. 1E, the semiconductor substrate 10 is loaded into the chamber of the plasma etching apparatus, and the antireflection film 32 and the hard mask film 31 are etched using the upper resist film 33 as an etching mask.

図２に、プラズマエッチング装置の概略図を示す。チャンバ１００の底面に電極１０１が取り付けられている。電極１０１の上に、静電チャック１０２が搭載されている。静電チャック１０２の上面に、エッチング処理を行う対象物であるウエハ１１５が固定される。   FIG. 2 shows a schematic view of a plasma etching apparatus. An electrode 101 is attached to the bottom surface of the chamber 100. An electrostatic chuck 102 is mounted on the electrode 101. A wafer 115 as an object to be etched is fixed on the upper surface of the electrostatic chuck 102.

高周波電源１０３が、マッチング回路１０４を介して電極１０１に高周波電力を供給する。チャンバ１００は接地されている。高周波電力の周波数は、６０ＭＨｚ、２７ＭＨｚ、及び２ＭＨｚであり、単一の周波数の高周波電力を供給することもできるし、複数の周波数が重畳された高周波電力を供給することもできる。   A high frequency power source 103 supplies high frequency power to the electrode 101 via the matching circuit 104. The chamber 100 is grounded. The frequencies of the high frequency power are 60 MHz, 27 MHz, and 2 MHz, and high frequency power with a single frequency can be supplied, or high frequency power with a plurality of frequencies superimposed can be supplied.

ガス導入口１０５からチャンバ１００内に、所望のエッチングガスが、所望の流量で導入される。ガス排出口１０６からチャンバ内のガスが排出される。圧力計１０７が、チャンバ１００内の圧力を測定する。電極１０１に高周波電力を供給すると、チャンバ１００内に、エッチングガスのプラズマ１１０が発生する。このプラズマにより、ウエハ１１５の表面のエッチング対象の膜がエッチングされる。ガス導入口１０５から導入するガスを変えることにより、種々の材料の膜をエッチングすることができる。   A desired etching gas is introduced into the chamber 100 from the gas inlet 105 at a desired flow rate. The gas in the chamber is exhausted from the gas exhaust port 106. A pressure gauge 107 measures the pressure in the chamber 100. When high frequency power is supplied to the electrode 101, an etching gas plasma 110 is generated in the chamber 100. With this plasma, the film to be etched on the surface of the wafer 115 is etched. By changing the gas introduced from the gas inlet 105, films of various materials can be etched.

図１Ｅに示したように、反射防止膜３２及びハードマスク膜３１をエッチングすることにより、上層レジスト膜３３に形成されていた開口３４の平面形状が、反射防止膜３２及びハードマスク膜３１に転写される。これにより、反射防止膜３２及びハードマスク膜３１にも開口３４が形成される。エッチング条件は、例えば下記の通りである。
・圧力 ６．７Ｐａ（５０ｍＴｏｒｒ）
・ＣＦ４流量 １５０ｓｃｃｍ
・高周波電力 １０００Ｗ（２７ＭＨｚ）
図１Ｆに示すように、ハードマスク３１をエッチングマスクとして、下層レジスト膜３０をエッチングする。このエッチングは、ビアホール２７内に下層レジスト膜３０の一部が残っている状態で停止させる。このとき、ハードマスク膜３１の上に堆積していた上層レジスト膜３３及び反射防止膜３２も除去される。第３のハードマスク膜３１に形成されている開口３４の平面形状が、下層レジスト膜３０に転写される。下層レジスト膜３０に転写された開口３４の底面に、第２のハードマスク膜２５が露出する。ビアホール２７内の下方部分には、下層レジスト膜３０の一部が残っており、下側層間絶縁膜２１及び上側層間絶縁膜２２の側面が、下層レジスト膜３０で覆われている。下層レジスト膜３０のエッチング条件は、例えば下記の通りである。
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｏ２流量 １００ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
・高周波電力 ８００Ｗ（６０ＭＨｚ）
図１Ｇに示すように、ハードマスク膜３１、開口３４の底面に露出しているハードマスク膜２５をエッチングする。下層レジスト膜３０に転写されている開口３４の平面形状が、ハードマスク膜２５に転写されることにより、ハードマスク膜２５にも開口３４が形成される。このエッチングにより、下層レジスト膜３０の表層部分もエッチングされる。エッチング条件は、例えば下記の通りである。
・圧力 ２０Ｐａ（１５０ｍＴｏｒｒ）
・Ａｒ流量 ５００ｓｃｃｍ
・ＣＦ４流量 ５０ｓｃｃｍ
・ＣＨＦ３流量 ５０ｓｃｃｍ
・Ｏ２流量 ５ｓｃｃｍ
・高周波電力 １０００Ｗ（２７ＭＨｚ）＋５００Ｗ（２ＭＨｚ）
図１Ｈに示すように、下層レジスト膜３０（図１Ｇ）を、アッシングすることにより除去する。ハードマスク膜２５が露出するとともに、ビアホール２７の内面に、下側層間絶縁膜２１及び上側層間絶縁膜２２が露出する。アッシング条件は、例えば下記の通りである。
・圧力 ２．０Ｐａ（１５ｍＴｏｒｒ）
・ＣＯ流量 ５０ｓｃｃｍ
・Ｏ２流量 １００ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）
図１Ｉに示すように、ハードマスク膜２５をエッチングマスクとして、犠牲膜２４をエッチングする。これにより、ハードマスク膜２５に転写されている開口３４の平面形状が犠牲膜２４に転写される。犠牲膜２４に転写された開口３４の底面にハードマスク膜２３が露出する。ハードマスク膜２３が、エッチングストッパとして機能する。このエッチング時に、ビアホール２７がより深く掘り下げられ、その底面にエッチングストッパ膜２０が露出する。このエッチング条件は、例えば下記の通りである。
・圧力 １３．３Ｐａ （１００ｍＴｏｒｒ）
・Ａｒ流量 ５００ｓｃｃｍ
・ＣＯ流量 １００ｓｃｃｍ
・Ｃ４Ｆ８流量 １５ｓｃｃｍ
・Ｏ２流量 ５ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）＋１５００Ｗ（２ＭＨｚ）
図１Ｊに示すように、ビアホール２７の底面に露出しているエッチングストッパ膜２０をエッチングする。これにより、ビアホール２７の底面に下層配線１６が露出する。このエッチング時に、開口３４の底面に露出していたハードマスク膜２３もエッチングされ、開口３４の平面形状がハードマスク膜２３に転写される。これにより、ハードマスク膜２３にも開口３４が形成される。このエッチング条件は、例えば下記の通りである。
・圧力 ２０Ｐａ（１５０ｍＴｏｒｒ）
・Ａｒ流量 ５００ｓｃｃｍ
・ＣＦ４流量 ５０ｓｃｃｍ
・ＣＨＦ３流量 １０ｓｃｃｍ
・Ｏ２流量 １０ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）
図１Ｋに示すように、開口３４の底面に露出している上側層間絶縁膜２２をエッチングすることにより、開口３４に整合する平面形状を持つ配線溝３７を形成する。このエッチング時に、犠牲膜２４もエッチングされて薄くなると同時に、開口３４の側面が、上方に向かって広がるように傾斜する。 As shown in FIG. 1E, by etching the antireflection film 32 and the hard mask film 31, the planar shape of the opening 34 formed in the upper resist film 33 is transferred to the antireflection film 32 and the hard mask film 31. Is done. As a result, openings 34 are also formed in the antireflection film 32 and the hard mask film 31. Etching conditions are as follows, for example.
・ Pressure 6.7 Pa (50 mTorr)
· CF 4 flow rate 150sccm
・ High frequency power 1000W (27MHz)
As shown in FIG. 1F, the lower resist film 30 is etched using the hard mask 31 as an etching mask. This etching is stopped in a state where a part of the lower resist film 30 remains in the via hole 27. At this time, the upper resist film 33 and the antireflection film 32 deposited on the hard mask film 31 are also removed. The planar shape of the opening 34 formed in the third hard mask film 31 is transferred to the lower resist film 30. The second hard mask film 25 is exposed on the bottom surface of the opening 34 transferred to the lower resist film 30. A part of the lower resist film 30 remains in the lower part of the via hole 27, and the side surfaces of the lower interlayer insulating film 21 and the upper interlayer insulating film 22 are covered with the lower resist film 30. The etching conditions for the lower resist film 30 are, for example, as follows.
・ Pressure 1.3Pa (10mTorr)
・ O 2 flow rate 100sccm
・ CO flow rate 50sccm
・ High frequency power 800W (60MHz)
As shown in FIG. 1G, the hard mask film 31 and the hard mask film 25 exposed on the bottom surface of the opening 34 are etched. By transferring the planar shape of the opening 34 transferred to the lower resist film 30 to the hard mask film 25, the opening 34 is also formed in the hard mask film 25. By this etching, the surface layer portion of the lower resist film 30 is also etched. Etching conditions are as follows, for example.
・ Pressure 20Pa (150mTorr)
・ Ar flow rate 500sccm
· CF 4 flow rate 50sccm
・ CHF 3 flow rate 50sccm
・ O 2 flow rate 5sccm
・ High frequency power 1000W (27MHz) + 500W (2MHz)
As shown in FIG. 1H, the lower resist film 30 (FIG. 1G) is removed by ashing. The hard mask film 25 is exposed, and the lower interlayer insulating film 21 and the upper interlayer insulating film 22 are exposed on the inner surface of the via hole 27. The ashing conditions are as follows, for example.
・ Pressure 2.0Pa (15mTorr)
・ CO flow rate 50sccm
・ O 2 flow rate 100sccm
・ High frequency power 500W (27MHz)
As shown in FIG. 1I, the sacrificial film 24 is etched using the hard mask film 25 as an etching mask. Thereby, the planar shape of the opening 34 transferred to the hard mask film 25 is transferred to the sacrificial film 24. The hard mask film 23 is exposed on the bottom surface of the opening 34 transferred to the sacrificial film 24. The hard mask film 23 functions as an etching stopper. During this etching, the via hole 27 is dug deeper, and the etching stopper film 20 is exposed on the bottom surface. The etching conditions are, for example, as follows.
・ Pressure 13.3Pa (100mTorr)
・ Ar flow rate 500sccm
・ CO flow rate 100sccm
· C 4 F 8 flow rate 15sccm
・ O 2 flow rate 5sccm
・ High frequency power 500W (27MHz) + 1500W (2MHz)
As shown in FIG. 1J, the etching stopper film 20 exposed on the bottom surface of the via hole 27 is etched. As a result, the lower layer wiring 16 is exposed on the bottom surface of the via hole 27. During this etching, the hard mask film 23 exposed on the bottom surface of the opening 34 is also etched, and the planar shape of the opening 34 is transferred to the hard mask film 23. As a result, an opening 34 is also formed in the hard mask film 23. The etching conditions are, for example, as follows.
・ Pressure 20Pa (150mTorr)
・ Ar flow rate 500sccm
· CF 4 flow rate 50sccm
・ CHF 3 flow rate 10sccm
・ O 2 flow rate 10sccm
・ High frequency power 500W (27MHz)
As shown in FIG. 1K, the upper interlayer insulating film 22 exposed on the bottom surface of the opening 34 is etched to form a wiring groove 37 having a planar shape that matches the opening 34. At the time of this etching, the sacrificial film 24 is also etched and thinned, and at the same time, the side surface of the opening 34 is inclined so as to spread upward.

このエッチング時に、ビアホール２７の底面に露出している下層配線１６の表層部分がスパッタリングされることにより、銅がチャンバ１００（図２）内に飛散する。飛散した銅の一部は、ガス排出口１０６から排出されるが、残りの銅は、チャンバ１００の内壁に付着する。   During this etching, the surface layer portion of the lower layer wiring 16 exposed on the bottom surface of the via hole 27 is sputtered, so that copper is scattered in the chamber 100 (FIG. 2). Part of the scattered copper is discharged from the gas discharge port 106, but the remaining copper adheres to the inner wall of the chamber 100.

上側層間絶縁膜３７のエッチング後、下層配線１６の表面の還元処理を行う。還元処理の後、図２に示したチャンバ１００から半導体基板を取り出す。還元処理の条件は、例えば下記の通りである。
・圧力 １３Ｐａ（１００ｍＴｏｒｒ）
・Ｎ２流量 ５００ｓｃｃｍ
・Ｈ２流量 ５０ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）
図１Ｌに示すように、ビアホール２７の内面、配線溝３７の内面、及び犠牲膜２４の上面をバリアメタル膜４０で被覆する。さらに、銅のシード層をスパッタリングにより形成した後、銅の電解めっきを行うことにより、ビアホール２７及び配線溝３７内に導電膜４１を充填する。 After the upper interlayer insulating film 37 is etched, the surface of the lower layer wiring 16 is reduced. After the reduction process, the semiconductor substrate is taken out from the chamber 100 shown in FIG. The conditions for the reduction treatment are, for example, as follows.
・ Pressure 13Pa (100mTorr)
・ N 2 flow rate 500sccm
・ H 2 flow rate 50sccm
・ High frequency power 500W (27MHz)
As shown in FIG. 1L, the inner surface of the via hole 27, the inner surface of the wiring groove 37, and the upper surface of the sacrificial film 24 are covered with a barrier metal film 40. Further, after forming a copper seed layer by sputtering, copper electroplating is performed to fill the via hole 27 and the wiring groove 37 with the conductive film 41.

図１Ｍに示すように、導電膜４１、バリアメタル膜４０、及び犠牲膜２４（図１Ｌ）に化学機械研磨（ＣＭＰ）を施す。ハードマスク膜２３が、研磨停止膜として機能する。ビアホール２７及び配線溝３７内には、導電膜４１が残る。図１Ｂから図１Ｍまでの工程を繰り返すことにより、多層配線を形成することができる。   As shown in FIG. 1M, chemical mechanical polishing (CMP) is performed on the conductive film 41, the barrier metal film 40, and the sacrificial film 24 (FIG. 1L). The hard mask film 23 functions as a polishing stopper film. The conductive film 41 remains in the via hole 27 and the wiring groove 37. By repeating the steps from FIG. 1B to FIG. 1M, a multilayer wiring can be formed.

上記実施例では、図１Ｈに示した工程で下層レジスト膜３０（図１Ｇ）をアッシングにより除去した後に、図１Ｋに示した工程で上側層間絶縁膜２２をエッチングして配線溝３７が形成される。このため、配線溝３７の側面に露出した上側層間絶縁膜２２が、アッシングの雰囲気に晒されない。ポーラスシリカで形成される上側層間絶縁膜２２は、アッシング雰囲気によってダメージを受けやすいが、実施例による方法を採用することにより、上側層間絶縁膜２２のダメージを軽減することができる。   In the above embodiment, after the lower resist film 30 (FIG. 1G) is removed by ashing in the step shown in FIG. 1H, the upper interlayer insulating film 22 is etched in the step shown in FIG. . Therefore, the upper interlayer insulating film 22 exposed on the side surface of the wiring groove 37 is not exposed to the ashing atmosphere. The upper interlayer insulating film 22 made of porous silica is easily damaged by the ashing atmosphere, but the damage to the upper interlayer insulating film 22 can be reduced by adopting the method according to the embodiment.

次に、図３Ａ〜図３Ｄを参照して、第１の比較例による半導体装置の製造方法について説明する。   Next, with reference to FIGS. 3A to 3D, a method for manufacturing a semiconductor device according to a first comparative example will be described.

図３Ａは、実施例による製造方法の図１Ｆに対応する。実施例では、下層レジスト膜３０のエッチングガスとして、流量１００ｓｃｃｍのＯ２と流量５０ｓｃｃｍのＣＯとの混合ガスを用いた。比較例においては、Ｎ２とＯ２とＣＯとの混合ガスを用いる。エッチング条件は下記の通りである。
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｎ２流量 ６０ｓｃｃｍ
・Ｏ２流量 ４０ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
・高周波電力 ８００Ｗ（６０ＭＨｚ）
上述の条件で下層レジスト膜３０のエッチングを行うと、図３Ａに示すように、ビアホール２７内に残っている下層レジスト膜３０の量が、図１Ｆの場合に比べて多くなる場合があることがわかった。 FIG. 3A corresponds to FIG. 1F of the manufacturing method according to the embodiment. In the example, a mixed gas of O 2 with a flow rate of 100 sccm and CO with a flow rate of 50 sccm was used as an etching gas for the lower resist film 30. In the comparative example, a mixed gas of N 2 and O 2 and CO. Etching conditions are as follows.
・ Pressure 1.3Pa (10mTorr)
・ N 2 flow rate 60sccm
・ O 2 flow rate 40sccm
・ CO flow rate 50sccm
・ High frequency power 800W (60MHz)
When the lower resist film 30 is etched under the above-described conditions, as shown in FIG. 3A, the amount of the lower resist film 30 remaining in the via hole 27 may be larger than that in FIG. 1F. all right.

図３Ｂは、実施例による製造方法の図１Ｇに対応する。第３のハードマスク膜３１を除去した後も、ビアホール２７内に残っている下層レジスト膜３０の量が多い。   FIG. 3B corresponds to FIG. 1G of the manufacturing method according to the embodiment. Even after the third hard mask film 31 is removed, the amount of the lower resist film 30 remaining in the via hole 27 is large.

図３Ｃは、実施例による製造方法の図１Ｈに対応する。ビアホール２７内に残っている下層レジスト膜３０の量が多いため、アッシング後に、ビアホール２７の底に下層レジスト膜３０の一部が残ってしまう。   FIG. 3C corresponds to FIG. 1H of the manufacturing method according to the embodiment. Since the amount of the lower resist film 30 remaining in the via hole 27 is large, a part of the lower resist film 30 remains at the bottom of the via hole 27 after ashing.

図３Ｄは、実施例による製造方法の図１Ｉに対応する。ビアホール２７の底に下層レジスト膜３０が残っているため、ビアホール２７の貫通不良が発生してしまう。同一チャンバで複数枚のウエハを処理すると、ビアホール２７の貫通不良の発生頻度が高くなることがわかった。本願の発明者らは、図３Ａの工程で下層レジスト膜３０のエッチング不足が発生した原因は、図１Ｋに示した工程で、下層配線１６がスパッタリングされることによって飛散した銅が、チャンバの表面に付着したためであると考えた。   FIG. 3D corresponds to FIG. 1I of the manufacturing method according to the embodiment. Since the lower resist film 30 remains at the bottom of the via hole 27, a penetration failure of the via hole 27 occurs. It has been found that when a plurality of wafers are processed in the same chamber, the frequency of occurrence of poor penetration of the via hole 27 increases. The inventors of the present application have found that the cause of insufficient etching of the lower resist film 30 in the process of FIG. 3A is that the copper scattered by sputtering of the lower wiring 16 in the process shown in FIG. It was thought that it was because it adhered to.

図４に、チャンバの銅による汚染量と、下層レジスト膜３０に用いられる有機レジスト膜のエッチングレートとの関係を評価した結果を示す。図４の横軸は、チャンバ洗浄直後の銅による汚染量を１としたときの、銅による相対汚染量を表し、縦軸はチャンバ洗浄直後における有機レジスト膜のエッチングレートを１としたときの、相対エッチングレートを表す。ここで、「銅による汚染量」は、下層レジスト膜３０のエッチング後に、ウエハに形成された酸化シリコン膜上に再付着している銅をＩＣＰ−ＭＳ法によって測定した結果である。   FIG. 4 shows the result of evaluating the relationship between the amount of contamination by copper in the chamber and the etching rate of the organic resist film used for the lower resist film 30. The horizontal axis of FIG. 4 represents the relative contamination amount due to copper when the contamination amount due to copper immediately after chamber cleaning is 1, and the vertical axis represents when the etching rate of the organic resist film immediately after chamber cleaning is 1. Represents the relative etching rate. Here, the “contamination amount due to copper” is a result of measuring the copper reattached on the silicon oxide film formed on the wafer after the etching of the lower resist film 30 by the ICP-MS method.

銅による汚染量が多くなるに従って、エッチングレートが低下することが確認された。エッチングレートをｙ（ｎｍ／ｍｉｎ）とし、銅による汚染量をｘ（×１０１０ｃｍ−２）とすると、ｘとｙとの関係は、ｙ＝−７×１０−５ｘ＋０．９８８８となり、ほぼ線型であることがわかった。このように、銅による汚染量によってエッチングレートが変動するため、図３Ａに示したビアホール２７内の下層レジスト膜３０の残量も、銅による汚染量に依存してしまう。このため、図３Ｃに示した工程において、ビアホール２７内の下層レジスト膜３０を再現性よく除去することが困難である。 It was confirmed that the etching rate decreased as the amount of copper contamination increased. When the etching rate is y (nm / min) and the amount of contamination by copper is x (× 10 10 cm −2 ), the relationship between x and y is y = −7 × 10 −5 x + 0.9888, It turned out to be linear. Thus, since the etching rate varies depending on the amount of copper contamination, the remaining amount of the lower resist film 30 in the via hole 27 shown in FIG. 3A also depends on the amount of copper contamination. For this reason, in the process shown in FIG. 3C, it is difficult to remove the lower resist film 30 in the via hole 27 with good reproducibility.

エッチング装置のチャンバを洗浄し、銅を除去した状態でのエッチングレートと、チャンバ内に銅が付着している状態でのエッチングレートとの関係を評価する実験を行った。   An experiment was conducted to evaluate the relationship between the etching rate when the chamber of the etching apparatus was cleaned and the copper was removed, and the etching rate when copper was deposited in the chamber.

図５に、この評価実験の結果を示す。エッチング条件をＳ１〜Ｓ５の５種類とした。図５の縦軸は、チャンバ洗浄後における下層レジスト膜のエッチングレートを１としたときの、洗浄前（銅付着時）における下層レジスト膜のエッチングレート（以下、「相対エッチングレート」という。）を表す。条件Ｓ１〜Ｓ５は、下記の通りである。なお、いずれの条件においても、高周波電力は、８００Ｗ（６０ＭＨｚ）である。
条件Ｓ１：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｎ２流量 ６０ｓｃｃｍ
・Ｏ２流量 ４０ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
条件Ｓ２：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｏ２流量 １００ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
条件Ｓ３：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｎ２流量 ６０ｓｃｃｍ
・Ｏ２流量 ９０ｓｃｃｍ
条件Ｓ４：
・圧力 ２．７Ｐａ（２０ｍＴｏｒｒ）
・Ｎ２流量 １２０ｓｃｃｍ
・Ｏ２流量 ８０ｓｃｃｍ
・ＣＯ流量 １００ｓｃｃｍ
条件Ｓ５：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・ＣＯ２流量 １５０ｓｃｃｍ
図５の白丸記号は、チャンバ洗浄後、すなわち銅で汚染されていない状態における相対エッチングレートを示す。チャンバ洗浄後の相対エッチングレートは１である。黒丸、三角、四角、及び菱形記号は、チャンバ洗浄前、すなわちチャンバ内が銅で汚染されている状態における相対エッチングレートを示す。三角、四角、及び菱形記号は、それぞれウエハの中心、中心と縁との中間点、及び縁における相対エッチングレートを示す。黒丸記号は、相対エッチングレートの、ウエハ面内に関する平均値を示す。 FIG. 5 shows the results of this evaluation experiment. The etching conditions were five types S1 to S5. The vertical axis in FIG. 5 represents the etching rate of the lower resist film before cleaning (at the time of copper adhesion) (hereinafter referred to as “relative etching rate”) when the etching rate of the lower resist film after chamber cleaning is 1. Represent. Conditions S1 to S5 are as follows. In any condition, the high frequency power is 800 W (60 MHz).
Condition S1:
・ Pressure 1.3Pa (10mTorr)
・ N 2 flow rate 60sccm
・ O 2 flow rate 40sccm
・ CO flow rate 50sccm
Condition S2:
・ Pressure 1.3Pa (10mTorr)
・ O 2 flow rate 100sccm
・ CO flow rate 50sccm
Condition S3:
・ Pressure 1.3Pa (10mTorr)
・ N 2 flow rate 60sccm
・ O 2 flow rate 90sccm
Condition S4:
・ Pressure 2.7 Pa (20 mTorr)
・ N 2 flow rate 120sccm
・ O 2 flow rate 80sccm
・ CO flow rate 100sccm
Condition S5:
・ Pressure 1.3Pa (10mTorr)
・ CO 2 flow rate 150sccm
The white circle symbol in FIG. 5 indicates the relative etching rate after cleaning the chamber, that is, without being contaminated with copper. The relative etching rate after chamber cleaning is 1. Black circles, triangles, squares, and rhombus symbols indicate relative etching rates before cleaning the chamber, that is, in a state where the chamber is contaminated with copper. The triangle, square, and rhombus symbols indicate the center of the wafer, the midpoint between the center and the edge, and the relative etching rate at the edge, respectively. The black circle symbol indicates the average value of the relative etching rate in the wafer plane.

条件Ｓ１を採用した場合には、他の条件Ｓ２〜Ｓ５を採用した場合に比べて、銅汚染によるエッチングレートの低下が顕著である。   When the condition S1 is employed, the etching rate is significantly reduced due to copper contamination as compared with the case where the other conditions S2 to S5 are employed.

図６に、エッチングガスの総流量に対するＯ２ガス流量の比（以下、「Ｏ２分圧比」という。）と、相対エッチングレートとの関係を示す。図６の横軸は、エッチングガスのＯ２分圧比を単位「％」で表し、縦軸は、相対エッチングレートを表す。 FIG. 6 shows the relationship between the ratio of the O 2 gas flow rate to the total etching gas flow rate (hereinafter referred to as “O 2 partial pressure ratio”) and the relative etching rate. The horizontal axis in FIG. 6 represents the O 2 partial pressure ratio of the etching gas in the unit “%”, and the vertical axis represents the relative etching rate.

白丸記号は、チャンバ洗浄後、すなわち銅で汚染されていない状態における相対エッチングレートを示す。四角記号は、全面に銅膜が形成されたウエハをチャンバ内に配置し、図１Ｋに示した配線溝３７を形成する条件と同一の条件で銅膜をエッチングすることによってチャンバ内を銅で汚染させた状態での相対エッチングレートを示す。菱形記号は、銅膜付きウエハを６枚処理してチャンバ内を銅で汚染させた状態での相対エッチングレートを示す。   Open circle symbols indicate relative etch rates after chamber clean, i.e., uncontaminated with copper. The square symbol indicates that a wafer with a copper film formed on the entire surface is placed in the chamber, and the copper film is etched under the same conditions as those for forming the wiring groove 37 shown in FIG. The relative etching rate in the state which was made to show is shown. A rhombus symbol indicates a relative etching rate in a state where six wafers with a copper film are processed and the inside of the chamber is contaminated with copper.

Ｏ２分圧比が低い条件Ｓ１でエッチングしたときの銅汚染によるエッチングレートの低下率が、Ｏ２分圧比が高い条件Ｓ２、Ｓ３、及びＯ２分圧比が１００％の条件でエッチングしたときの低下率よりも大きい。この評価結果から、銅汚染によるエッチングレートの低下率は、Ｏ２分圧比に依存すると考えられる。 Reduction of O 2 voltage dividing ratio is low condition S1 is decreasing rate of the etching rate of copper contamination when the etching, O 2 voltage dividing ratio is high condition S2, S3, and when the O ratio 2 minutes was etched with 100% for Greater than rate. From this evaluation result, it is considered that the decreasing rate of the etching rate due to copper contamination depends on the O 2 partial pressure ratio.

図７に、相対エッチングレート及びボーイング比率が、Ｏ２分圧比にどのように依存するかを評価した結果を示す。横軸は、Ｏ２分圧比を単位「％」で表す。左縦軸は、相対エッチングレートを表し、右縦軸はボーイング比率を表す。 FIG. 7 shows the results of evaluating how the relative etching rate and bowing ratio depend on the O 2 partial pressure ratio. The horizontal axis represents the O 2 partial pressure ratio in the unit “%”. The left vertical axis represents the relative etching rate, and the right vertical axis represents the bowing ratio.

図８を参照して、ボーイング比率の定義を説明する。図８は、実施例における製造方法の図１Ｆに相当する。ハードマスク膜３１をエッチングマスクとして下層レジスト膜３０をエッチングすると、下層レジスト膜３０が横方向にもエッチングされる。形成すべき配線溝の幅、すなわちハードマスク膜３１に形成されている開口３４の幅をＷ０とし、下層レジスト膜３０が横方向にエッチングされた量をＷＢとすると、ボーイング比率は、ＷＢ／Ｗ０で定義される。図７の評価実験で作製した試料においては、配線溝の幅Ｗ０が約８０ｎｍである。 With reference to FIG. 8, the definition of the bowing ratio will be described. FIG. 8 corresponds to FIG. 1F of the manufacturing method in the embodiment. When the lower resist film 30 is etched using the hard mask film 31 as an etching mask, the lower resist film 30 is also etched in the lateral direction. To be formed wiring groove width, i.e. the width of the opening 34 formed in the hard mask film 31 and W 0, the lower resist film 30 is the amount that is etched in the lateral direction and W B, Boeing ratio, W as defined in the B / W 0. In the sample produced in the evaluation experiment of FIG. 7, the width W 0 of the wiring groove is about 80 nm.

図７の太い実線Ｌ１は、１枚の銅膜付きウエハを処理した後の相対エッチングレートを示し、太い破線Ｌ６は、６枚の銅膜付きウエハを処理した後の相対エッチングレートを示す。細い実線Ｂは、ボーイング比率を示す。なお、エッチングガスとして、Ｏ２ガスとＮ２ガスとの混合ガスを用いた場合、Ｏ２ガスとＣＯガスとの混合ガスを用いた場合、及びＯ２ガスとＮ２ガスとＣＯガスとの混合ガスを用いた場合について測定を行い、測定結果を１つのグラフにプロットした。なお、チャンバの容積１Ｌあたりのエッチングガスの総流量は、２．３ｓｃｃｍ／Ｌとした。 A thick solid line L1 in FIG. 7 indicates a relative etching rate after processing one wafer with a copper film, and a thick broken line L6 indicates a relative etching rate after processing six wafers with a copper film. A thin solid line B indicates the bowing ratio. Incidentally, as the etching gas, when using a mixed gas of O 2 gas and N 2 gas, when using a mixed gas of O 2 gas and CO gas and O 2 gas and N between 2 gas and CO gas The measurement was performed for the case where a mixed gas was used, and the measurement results were plotted in one graph. The total flow rate of the etching gas per 1 L of the chamber volume was set to 2.3 sccm / L.

Ｏ２分圧比が低下するに従って、相対エッチングレートが低下する。相対エッチングレートの低下は、エッチングガス中の酸素が、チャンバに付着している銅を酸化するために消費されてしまうためと考えられる。銅汚染によるエッチングレートの低下を抑制するためには、Ｏ２分圧比を高くすることが好ましい。ところが、Ｏ２分圧比を高くすると、ボーイング比率が大きくなってしまう。ボーイング比率が大きくなると、微細な配線溝を形成することが困難になる。銅汚染によるエッチングレートの低下を抑制し、かつボーイング比率の上昇を抑制するために、Ｏ２分圧比を５０％〜７０％とすることが好ましい。 As the O 2 partial pressure ratio decreases, the relative etching rate decreases. The decrease in the relative etching rate is considered to be because oxygen in the etching gas is consumed to oxidize copper adhering to the chamber. In order to suppress a decrease in the etching rate due to copper contamination, it is preferable to increase the O 2 partial pressure ratio. However, when the O 2 partial pressure ratio is increased, the bowing ratio increases. As the bowing ratio increases, it becomes difficult to form fine wiring grooves. In order to suppress a decrease in the etching rate due to copper contamination and to suppress an increase in the bowing ratio, it is preferable to set the O 2 partial pressure ratio to 50% to 70%.

図５の条件Ｓ４のＯ２分圧比は、条件Ｓ１のＯ２分圧比と同一であり、エッチングガスの総流量が、条件Ｓ１の総流量の２倍になっている。Ｏ２分圧比が同一であるにもかかわらず、条件Ｓ１では、銅汚染による相対エッチングレートの低下が顕著であるのに対し、条件Ｓ４では、相対エッチングレートの低下は、条件Ｓ１の場合よりも少ない。従って、Ｏ２分圧比の好適な範囲は、エッチングガスの総流量に依存すると考えられる。 O 2 partial pressure ratio condition S4 in FIG. 5 are identical to the O 2 partial pressure ratio conditions S1, the total flow rate of the etching gas, which is twice the total flow rate conditions S1. In spite of the same O 2 partial pressure ratio, the decrease in the relative etching rate due to copper contamination is noticeable in the condition S1, whereas the decrease in the relative etching rate is higher in the condition S4 than in the condition S1. Few. Therefore, it is considered that the preferable range of the O 2 partial pressure ratio depends on the total flow rate of the etching gas.

また、条件Ｓ１から、総流量一定の条件で、圧力のみを上昇させると、銅の汚染に起因するエッチングレートの低下が抑制されることが確認された。従って、Ｏ２分圧比の好適な範囲は、チャンバ内の圧力にも依存すると考えられる。 Further, it was confirmed from the condition S1 that when only the pressure was increased under the condition of a constant total flow rate, the decrease in the etching rate due to copper contamination was suppressed. Therefore, it is considered that the preferable range of the O 2 partial pressure ratio also depends on the pressure in the chamber.

チャンバの容積１Ｌあたりのエッチングガスの総流量が１ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内、チャンバ内の圧力が０．６６Ｐａ〜２．０Ｐａの範囲内で、上記Ｏ２分圧比の好適な範囲５０％〜７０％が適用可能であることが確認された。 When the total flow rate of the etching gas per liter of the chamber volume is in the range of 1 sccm / L to 3.5 sccm / L and the pressure in the chamber is in the range of 0.66 Pa to 2.0 Pa, the O 2 partial pressure ratio is preferable. A range of 50% to 70% was confirmed to be applicable.

また、チャンバの容積１Ｌあたりのエッチングガスの総流量が２ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内、チャンバ内の圧力が２．０Ｐａ〜３．４Ｐａの範囲内、Ｏ２分圧比が２０％〜５０％の範囲内であれば、銅汚染によるエッチングレートの低下を抑制し、かつボーイング比率の上昇を抑制することができることが、評価実験により確認された。 Further, the total flow rate of the etching gas per liter of the chamber volume is in the range of 2 sccm / L to 7 sccm / L, the pressure in the chamber is in the range of 2.0 Pa to 3.4 Pa, and the O 2 partial pressure ratio is 20% to 50 %, It was confirmed by an evaluation experiment that a decrease in etching rate due to copper contamination can be suppressed and an increase in bowing ratio can be suppressed.

図７に示した評価実験では、下層レジスト膜３０のエッチングガスとして、Ｏ２にＮ２またはＣＯを添加した混合ガスを用いたが、Ｎ２とＣＯ以外に、例えばＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｈ２、Ｈｅ、Ａｒ、Ｈ２Ｏ、Ｎ２Ｏ等をエッチングガスに混ぜてもよい。 In the evaluation experiment shown in FIG. 7, a mixed gas in which N 2 or CO is added to O 2 is used as an etching gas for the lower resist film 30, but in addition to N 2 and CO, for example, CF 4 , CHF 3 , CH 2 F 2 , C 2 F 6 , C 3 F 8 , C 4 F 8 , C 5 F 8 , C 4 F 6 , H 2 , He, Ar, H 2 O, N 2 O, etc. are mixed in the etching gas. Also good.

図５に示した条件Ｓ５のように、エッチングガスとしてＣＯ２のみを用いた場合のエッチングレートの低下量は、条件Ｓ２〜Ｓ４の場合のエッチングレートの低下量と同程度である。したがって、エッチングガスとして、ＣＯ２ガスを用いてもよい。チャンバの銅汚染によるエッチングレートの低下が許容範囲内であれば、ＣＯ２ガスに、Ｎ２ガス等を混ぜてもよい。この場合、ＣＯ２ガスの分圧比を８０％以上にすることが好ましい。 Like the condition S5 shown in FIG. 5, the amount of decrease in the etching rate when only CO 2 is used as the etching gas is approximately the same as the amount of decrease in the etching rate in the case of the conditions S2 to S4. Therefore, CO 2 gas may be used as the etching gas. If the etching rate decrease due to copper contamination in the chamber is within an allowable range, N 2 gas or the like may be mixed with CO 2 gas. In this case, the partial pressure ratio of the CO 2 gas is preferably 80% or more.

上記実施例では、図１Ｆに示した下層レジスト膜３０に形成された開口３４の平面形状が、ハードマスク膜２５、及び犠牲膜２４を介して、ハードマスク膜２３に転写された。この実施例の変形例として、例えば、図１Ｂに示した犠牲膜２４及びハードマスク膜２５を配置することなく、図１Ｇに示した工程で、下層レジスト膜３０に形成されている開口３４の平面形状を、ハードマスク膜２３に直接転写してもよい。   In the above embodiment, the planar shape of the opening 34 formed in the lower resist film 30 shown in FIG. 1F was transferred to the hard mask film 23 through the hard mask film 25 and the sacrificial film 24. As a modification of this embodiment, for example, the plane of the opening 34 formed in the lower resist film 30 in the step shown in FIG. 1G without arranging the sacrificial film 24 and the hard mask film 25 shown in FIG. 1B. The shape may be directly transferred to the hard mask film 23.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。   Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。   The following additional notes are further disclosed with respect to the embodiment including the above examples.

（付記１）
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ２とＣＯとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。 (Appendix 1)
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to the wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using a plasma of a mixed gas containing O 2 and CO in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
A method of manufacturing a semiconductor element, comprising: filling the wiring trench and the via hole with a conductive member.

（付記２）
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、圧力を０．６６Ｐａ〜２．０Ｐａの範囲内にし、エッチングガス内のＯ２ガスの分圧比を５０％〜７０％の範囲内とした条件、またはエッチングガス流量を２ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、圧力を２．０Ｐａ〜３．４Ｐａの範囲内にし、エッチングガス内のＯ２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする付記１に記載の半導体素子の製造方法。 (Appendix 2)
In the step of forming the opening in the lower resist film, the etching gas flow rate per 1 L of the chamber is set in the range of 1 sccm / L to 3.5 sccm / L, and the pressure is set in the range of 0.66 Pa to 2.0 Pa. And a condition in which the partial pressure ratio of the O 2 gas in the etching gas is in the range of 50% to 70%, or the etching gas flow rate is in the range of 2 sccm / L to 7 sccm / L, and the pressure is 2.0 Pa to 3. The method of manufacturing a semiconductor element according to appendix 1, wherein the lower resist film is etched under a condition of 4 Pa and a partial pressure ratio of O 2 gas in the etching gas in a range of 20% to 50%.

（付記３）
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記１または２に記載の半導体素子の製造方法。 (Appendix 3)
The method for manufacturing a semiconductor element according to appendix 1 or 2, wherein the step of forming the opening in the lower resist film is performed in a state where copper is attached to the inner surface of the chamber.

（付記４）
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ２とＮ２とを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有し、
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜２ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ２ガスの分圧比を５０％〜７０％の範囲内とした条件、エッチングガス流量を２ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ２ガスの分圧比を２０％〜７０％の範囲内とした条件、またはエッチングガス流量を３．５ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする半導体素子の製造方法。 (Appendix 4)
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using plasma of a mixed gas containing O 2 and N 2 in a dry etching apparatus chamber. Forming an opening to which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
Filling the wiring trench and the via hole with a conductive member,
In the step of forming the opening in the lower resist film, the flow rate of the etching gas per liter of the chamber is set in the range of 1 sccm / L to 2 sccm / L, and the partial pressure ratio of O 2 gas in the etching gas is 50% to A condition of 70% in range, an etching gas flow rate in a range of 2 sccm / L to 3.5 sccm / L, and a partial pressure ratio of O 2 gas in the etching gas in a range of 20% to 70%, Alternatively, the lower resist film is etched under the condition that the etching gas flow rate is in the range of 3.5 sccm / L to 7 sccm / L and the partial pressure ratio of O 2 gas in the etching gas is in the range of 20% to 50%. A method for manufacturing a semiconductor device.

（付記５）
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記４に記載の半導体素子の製造方法。 (Appendix 5)
The method for manufacturing a semiconductor element according to appendix 4, wherein the step of forming the opening in the lower resist film is performed in a state where copper is attached to the inner surface of the chamber.

（付記６）
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、ＣＯ２を含むガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。 (Appendix 6)
Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched into the lower resist film by etching the lower resist film using plasma of gas containing CO 2 in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
A method of manufacturing a semiconductor element, comprising: filling the wiring trench and the via hole with a conductive member.

（付記７）
前記ＣＯ２を含むガスのＣＯ２の分圧比が、８０％〜１００％の範囲内である付記６に記載の半導体素子の製造方法。 (Appendix 7)
The method for manufacturing a semiconductor element according to appendix 6, wherein a partial pressure ratio of CO 2 in the gas containing CO 2 is in a range of 80% to 100%.

（付記８）
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記７に記載の半導体素子の製造方法。 (Appendix 8)
The method for manufacturing a semiconductor element according to appendix 7, wherein the step of forming the opening in the lower resist film is performed in a state where copper is attached to the inner surface of the chamber.

１０ 半導体基板
１１ 素子分離絶縁膜
１２ ＭＯＳトランジスタ
１３ 層間絶縁膜
１４ 導電プラグ
１５ 層間絶縁膜
１６ 下層配線
２０ エッチングストッパ膜
２１ 下側層間絶縁膜
２２ 上側層間絶縁膜
２３ ハードマスク膜
２４ 犠牲膜
２５ ハードマスク膜
２７ ビアホール
３０ 下層レジスト膜
３１ ハードマスク膜
３２ 反射防止膜
３３ 上層レジスト膜
３４ 配線溝に対応する開口
４０ バリアメタル膜
４１ 導電膜
１００ チャンバ
１０１ 電極
１０２ 静電チャック
１０３ 高周波電源
１０４ マッチング回路
１０５ ガス導入口
１０６ ガス排出口
１０７ 圧力計
１１０ プラズマ
１１５ ウエハ 10 semiconductor substrate 11 element isolation insulating film 12 MOS transistor 13 interlayer insulating film 14 conductive plug 15 interlayer insulating film 16 lower layer wiring 20 etching stopper film 21 lower interlayer insulating film 22 upper interlayer insulating film 23 hard mask film 24 sacrificial film 25 hard mask Film 27 Via hole 30 Lower resist film 31 Hard mask film 32 Antireflection film 33 Upper resist film 34 Opening 40 corresponding to wiring groove 40 Barrier metal film 41 Conductive film 100 Chamber 101 Electrode 102 Electrostatic chuck 103 High frequency power supply 104 Matching circuit 105 Gas introduction Mouth 106 gas outlet 107 pressure gauge 110 plasma 115 wafer

Claims (5)

表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ２とＣＯとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。 Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to the wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using a plasma of a mixed gas containing O 2 and CO in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
A method of manufacturing a semiconductor element, comprising: filling the wiring trench and the via hole with a conductive member. 前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、圧力を０．６６Ｐａ〜２．０Ｐａの範囲内にし、エッチングガス内のＯ２ガスの分圧比を５０％〜７０％の範囲内とした条件、またはエッチングガス流量を２ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、圧力を２．０Ｐａ〜３．４Ｐａの範囲内にし、エッチングガス内のＯ２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする請求項１に記載の半導体素子の製造方法。 In the step of forming the opening in the lower resist film, the etching gas flow rate per 1 L of the chamber is set in the range of 1 sccm / L to 3.5 sccm / L, and the pressure is set in the range of 0.66 Pa to 2.0 Pa. And a condition in which the partial pressure ratio of the O 2 gas in the etching gas is in the range of 50% to 70%, or the etching gas flow rate is in the range of 2 sccm / L to 7 sccm / L, and the pressure is 2.0 Pa to 3. 2. The method of manufacturing a semiconductor element according to claim 1, wherein the lower resist film is etched under a condition of 4 Pa and a partial pressure ratio of O 2 gas in the etching gas in a range of 20% to 50%. 表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ２とＮ２とを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有し、
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜２ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ２ガスの分圧比を５０％〜７０％の範囲内とした条件、エッチングガス流量を２ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ２ガスの分圧比を２０％〜７０％の範囲内とした条件、またはエッチングガス流量を３．５ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする半導体素子の製造方法。 Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched by using plasma of a mixed gas containing O 2 and N 2 in a dry etching apparatus chamber. Forming an opening to which the planar shape of the opening of the second hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
Filling the wiring trench and the via hole with a conductive member,
In the step of forming the opening in the lower resist film, the flow rate of the etching gas per liter of the chamber is set in the range of 1 sccm / L to 2 sccm / L, and the partial pressure ratio of O 2 gas in the etching gas is 50% to A condition of 70% in range, an etching gas flow rate in a range of 2 sccm / L to 3.5 sccm / L, and a partial pressure ratio of O 2 gas in the etching gas in a range of 20% to 70%, Alternatively, the lower resist film is etched under the condition that the etching gas flow rate is in the range of 3.5 sccm / L to 7 sccm / L and the partial pressure ratio of O 2 gas in the etching gas is in the range of 20% to 50%. A method for manufacturing a semiconductor device. 表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、ＣＯ２を含むガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。 Forming an interlayer insulating film on a semiconductor substrate having a lower layer wiring containing copper formed on the surface;
Forming a first hard mask film on the interlayer insulating film;
Forming a via hole reaching the middle in the thickness direction of the interlayer insulating film in the first hard mask film and the interlayer insulating film;
Forming a lower resist film on the first hard mask film and filling the via hole with the lower resist film;
Forming a second hard mask film having an opening corresponding to a wiring groove on the lower resist film;
Using the second hard mask film as an etching mask, the lower resist film is etched into the lower resist film by etching the lower resist film using plasma of gas containing CO 2 in a chamber of a dry etching apparatus. Forming an opening in which the planar shape of the opening of the hard mask film is transferred, and leaving the lower resist film in a part of the via hole;
In the chamber, an opening to which the planar shape of the opening transferred to the lower resist film is transferred is formed in the first hard mask film, the lower resist film is removed, and the via hole is further formed Digging down and exposing the lower layer wiring to the bottom of the via hole; and
In the chamber, with the lower layer wiring exposed at the bottom of the via hole, using the first hard mask film as an etching mask, the interlayer insulating film is etched halfway in the thickness direction, thereby forming a wiring groove. Forming, and
A method of manufacturing a semiconductor element, comprising: filling the wiring trench and the via hole with a conductive member. 前記ＣＯ２を含むガスのＣＯ２の分圧比が、８０％〜１００％の範囲内である請求項４に記載の半導体素子の製造方法。 The method for manufacturing a semiconductor device according to claim 4, wherein a partial pressure ratio of CO 2 in the gas containing CO 2 is in a range of 80% to 100%.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9412648B1 (en) * 2016-01-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via patterning using multiple photo multiple etch
KR102440139B1 (en) 2017-12-15 2022-09-06 삼성전자주식회사 Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050101135A1 (en) * 2003-11-12 2005-05-12 Lam Research Corporation Minimizing the loss of barrier materials during photoresist stripping
JP2005191254A (en) * 2003-12-25 2005-07-14 Fujitsu Ltd Method of manufacturing semiconductor device
JP4416595B2 (en) * 2004-07-27 2010-02-17 富士通マイクロエレクトロニクス株式会社 Etching method and insulating film patterning method
US8124516B2 (en) * 2006-08-21 2012-02-28 Lam Research Corporation Trilayer resist organic layer etch
KR100802226B1 (en) * 2006-12-21 2008-02-11 주식회사 하이닉스반도체 Method for forming dual damascene pattern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7032242B2 (en) 2018-05-30 2022-03-08 株式会社フジタ Inserting member for filling grout material used in micropile method and micropile method

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