JP5527941B2 - 半導体装置 - Google Patents

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Description

本発明は、絶縁表面を有する基板上にトランジスタを有する半導体装置およびその作製方法に関する。
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照。）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を分離面とすることで、別のシリコンウエハに薄いシリコン層（半導体層）を貼付、接合する。さらに半導体層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理により半導体層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃から１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
一方、高耐熱性ガラスなどの絶縁基板に単結晶シリコン層を設けた半導体装置が開示されている（例えば、特許文献２参照。）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られる単結晶シリコン層を当該絶縁性シリコン膜上に固着する構成を有している。
上記の方法を用いて得られた半導体層を活性層としてトランジスタを作製する場合、シリコンウエハ上にＭＯＳトランジスタを作製する場合に比べ、ラッチアップ現象が生じない等のメリットを有しており、また絶縁基板上に形成された多結晶シリコン層を活性層として薄膜トランジスタ（ＴＦＴ）を作製する場合に比べ、でき上がった素子の電気的特性ははるかに良好なものが得られるといったメリットも有している。
特開２０００−１２４０９２号公報 特開平１１−１６３３６３号公報
ところで、シリコンウエハや、絶縁基板上に設けられた薄膜半導体層を用いてトランジスタを作製し、集積回路を構成するにあたっては、その集積回路が大規模化、多機能化するに伴って、それぞれのトランジスタが構成する回路の用途により、トランジスタに求められる特性が異なってくる場合がある。例えば、一方では高速動作や低電圧動作が求められる回路が存在し、他方では高電圧印加時の十分な信頼性が求められる回路が存在する。このような回路群を同一基板上に一体形成するには、それぞれの用途に最適な特性を有するトランジスタを作製する必要があるが、前述したような特性は一般的にはトレードオフの関係になりやすく、両者を同時に満足するのは困難である。
また、ＳＯＩ基板を用いて半導体装置を作製する場合、ベースとなる基板はシリコンウエハを用いているためにコストが高く、さらに、半導体装置の大面積化には限界があった。
本発明は以上のような課題を鑑み、半導体装置において、回路群の中で高速動作、低電圧動作を求められる回路と、高電圧印加時の十分な信頼性が求められる回路とを同一基板上に一体形成するための構成および作製方法を提供するものである。
前述の課題を解決するため、本発明においては以下のような手段を講じた。
半導体装置において、同一基板上に単結晶半導体基板より分離、接合された膜厚の異なる単結晶半導体層を含む複数種のトランジスタを有することを特徴とする。高速動作を求められるトランジスタの単結晶半導体層を、電圧に対して高い耐圧性を求められるトランジスタの単結晶半導体層より薄膜化し、単結晶半導体層の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められるトランジスタは、電圧に対して高い耐圧性を求められるトランジスタより膜厚が薄い方が好ましい。
例えば、異なる複数のシリコンウエハを用意し、該シリコンウエハの各々に水素イオン照射を行って分離面を形成する際、狙い深さを制御することによって、膜厚の異なる複数の半導体層を得、これらを別に用意した同一の支持基板上に貼付する。これら異なる膜厚を有する半導体層の各々は、後に形成される回路の用途、動作条件に応じて選択され、トランジスタの活性層や、抵抗素子、あるいは他の絶縁膜、導電膜と組み合わせて容量素子を形成する等に利用される。
半導体層の膜厚の薄いものは、例えば表面自己酸化によって膜厚の薄いゲート絶縁膜（ゲート絶縁膜）が形成され、主に高速動作、低電圧動作が要求される回路を構成するトランジスタの形成や、高抵抗素子の形成、あるいは膜厚の薄いゲート絶縁膜を絶縁層として用い、さらに他の導電膜と組み合わせて効率的な容量素子の形成等に好適である。
一方、半導体層の膜厚の厚いものは、例えば表面自己酸化によって膜厚の厚いゲート絶縁膜を形成する余地があり、あるいは活性層厚を大きく取ることもできるので、高印加電圧下での動作信頼性が求められる回路を構成するトランジスタの形成等に好適である。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
本発明の半導体装置の一形態は、絶縁表面を有する支持基板上に設けられた第１の回路群および第２の回路群を有し、第１の回路群は、第１の単結晶半導体層と、第１のゲート絶縁層を含む第１のトランジスタを有し、第２の回路群は、第２の単結晶半導体層と、第２のゲート絶縁層を含む第２のトランジスタを有し、第１の単結晶半導体層および第２の単結晶半導体層は、それぞれ絶縁表面を有する支持基板との間に絶縁層を介して設けられ、第１の単結晶半導体層の膜厚は、第２の単結晶半導体層の膜厚よりも薄い。
上記構成において、第１の回路群は、表示装置のデータドライバ、ロジック回路、あるいは読み出し専用のメモリ回路を含み、第２の回路群は、表示装置のスキャンドライバ、表示装置の画素部、電源回路、あるいは電気的に書き込み／書き換えを行うメモリ回路を含むことができる。
本発明の半導体装置の一形態は、絶縁表面を有する支持基板上に設けられた第１の回路群、第２の回路群、および第３の回路群を有し、第１の回路群は、第１の単結晶半導体層と、第１のゲート絶縁層を含む第１のトランジスタを有し、第２の回路群は、第２の単結晶半導体層と、第２のゲート絶縁層を含む第２のトランジスタを有し、第３の回路群は、非晶質半導体層もしくは多結晶半導体層と、第３のゲート絶縁層を含む第３のトランジスタを有し、第１の単結晶半導体層および第２の単結晶半導体層は、それぞれ絶縁表面を有する支持基板との間に絶縁層を介して設けられ、第１の単結晶半導体層の膜厚は、第２の単結晶半導体層の膜厚よりも薄い。
上記構成において、第１の回路群は、表示装置のデータドライバ、ロジック回路、あるいは読み出し専用のメモリ回路を含み、第２の回路群は、表示装置のスキャンドライバ、電源回路、あるいは電気的に書き込み／書き換えを行うメモリ回路を含み、第３の回路群は表示装置の画素部を含むことができる。
上記構成において、第１のゲート絶縁層の膜厚は、第２のゲート絶縁層の膜厚よりも薄くすることが好ましい。
支持基板と第１の単結晶半導体層との間に設けられる絶縁層の膜厚と、支持基板と第２の単結晶半導体層との間に設けられる絶縁層の膜厚とは異なっていても良く、第１の単結晶半導体層との間に設けられる絶縁層の膜厚が、支持基板と第２の単結晶半導体層との間に設けられる絶縁層の膜厚より厚くてもよい。また、支持基板と、第１の単結晶半導体層及び第２の単結晶半導体層との間にさらに下地膜となる絶縁層を設け、接合面を形成する絶縁層との積層としてもよく、第１の単結晶半導体層との間に設けられる絶縁層の積層の膜厚が、支持基板と第２の単結晶半導体層との間に設けられる絶縁層の積層の膜厚より厚くてもよい。
なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。
本発明は表示機能を有する装置である半導体装置（表示装置ともいう）にも用いることができ、本発明を用いる半導体装置には、エレクトロルミネセンス（以下「ＥＬ」ともいう。）と呼ばれる発光を発現する有機物、無機物、若しくは有機物と無機物の混合物を含む層を、電極間に介在させた発光素子とＴＦＴとが接続された半導体装置（発光表示装置）や、液晶材料を有する液晶素子を表示素子として用いる半導体装置（液晶表示装置）などがある。本発明において、表示機能を有する半導体装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。
なお、表示素子や半導体装置は、様々な形態及び様々な素子を用いることができる。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた半導体装置としてはＥＬディスプレイ、電子放出素子を用いた半導体装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた半導体装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた半導体装置としては電子ペーパーがある。
本発明によって作製された半導体装置は、同一基板上に高速動作や低電圧動作が求められる第１の回路群と、高印加電圧下での信頼性が求められる第２の回路群とを有しており、第１の回路群を構成するトランジスタの活性層の膜厚は、第２の回路群を構成するトランジスタの活性層の膜厚よりも薄くなっている。あるいは、第１の回路群を構成するトランジスタのゲート絶縁膜の膜厚は、第２の回路群を構成するトランジスタのゲート絶縁膜の膜厚よりも薄くなっている。
第１の回路群を構成するトランジスタは、活性層の薄膜化、あるいはゲート絶縁膜の薄膜化によって、素子の微細化を促進することができる。このため、回路の占有面積を縮小、配線長の短縮によって寄生抵抗、寄生容量等の負荷を低減でき、高速動作、低電圧動作が可能となる。活性層の薄膜化は、チャネル形成領域を完全空乏層化するように作用する。したがって、第１の回路群の低消費電力化が実現する。
一方、第２の回路群を構成するトランジスタは、活性層の厚膜化、あるいはゲート絶縁膜の厚膜化によって、高印加電圧に対する耐圧が高く、高信頼性を確保することができる。
前述の方法により、同一基板上に高速動作、低電圧動作する領域と、高印加電圧下で動作する領域を集積することが可能となり、従来は外付けＩＣ等で提供されていた機能部分の一体形成化に大きく貢献する。
さらに、支持基板にガラス、プラスチック等を代表とした、透光性のある材質でなる基板を用いることで、安価でかつ大面積の表示装置への適用が可能となる。
以上のように、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本発明の半導体装置の製造方法について、図１〜図６、図９、及び図１４を参照して説明する。
絶縁表面を有する基板上に、単結晶半導体基板より単結晶半導体層を設ける方法を図９（Ａ）乃至（Ｄ）及び図１０（Ａ）乃至（Ｃ）を用いて説明する。
図９（Ａ）に示す半導体基板１０８は清浄化されており、その表面から電界で加速されたイオンを所定の深さに照射し、分離層１１０を形成する。イオンの照射は支持基板に転置する単結晶半導体層の厚さを考慮して行われる。当該単結晶半導体層の厚さは１μｍ以上３μｍ以下が好ましい。イオンを照射する際の加速電圧はこのような厚さを考慮して、半導体基板１０８に照射されるようにする。
半導体基板１０８として、代表的にはｐ型若しくはｎ型の単結晶シリコン基板（シリコンウエハー）が用いられる。また、他の単結晶半導体基板としては、シリコン、ゲルマニウム、その他ガリウムヒ素、インジウムリンなどの化合物半導体の基板も適用することができる。本実施の形態は、単結晶半導体基板の所定の深さに水素又はフッ素をイオン照射し、その後熱処理を行って表層の単結晶シリコン層を剥離するイオン照射剥離法で形成するが、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウオータージェットで分離する方法を適用しても良い。
分離層は、イオンをイオンドーピング法やイオン注入法によって照射すればよい。分離層は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを照射することで形成される。ハロゲン元素としてフッ素イオンを照射する場合にはソースガスとしてＢＦ３を用いれば良い。なお、イオン注入法とはイオン化したガスを質量分離して半導体に照射する方式をいう。
単結晶シリコン基板にフッ素イオンのようなハロゲンイオンを照射した場合、添加されたフッ素が、シリコン結晶格子内のシリコン原子をノックアウトする（追い出す）ことによって空白部分を効果的に作り出し、分離層に微小な空洞を作る。この場合、比較的低温の熱処理によって分離層に形成された微小な空洞の体積変化が起こり、分離層に沿って分離することにより薄い単結晶半導体層を形成することができる。フッ素イオンを照射した後に、水素イオンを照射して空洞内に水素を含ませるようにしても良い。半導体基板から薄い半導体層を剥離するために形成する分離層は、分離層に形成された微小な空洞の体積変化を利用して分離するので、このようにフッ素イオンや水素イオンの作用を有効利用することが好ましい。
また、一又は複数の同一の原子から成る質量数の異なるイオンを照射してもよい。例えば、水素イオンを照射する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくことが好ましい。水素イオンを照射する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合を高めておくと照射効率を高めることができ、照射時間を短縮することができる。このような構成とすることで、分離を容易に行うことができる。
分離層の形成に当たってはイオンを高ドーズ条件で照射する必要があり、半導体基板１０８の表面が粗くなってしまう場合がある。そのためイオンが照射される表面に窒化シリコン膜若しくは窒化酸化シリコン膜などによりイオン照射に対する保護膜を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
また、半導体基板１０８を脱脂洗浄し、表面の酸化膜を除去して熱酸化を行ってもよい。熱酸化としては通常のドライ酸化でも良いが、酸化雰囲気中にハロゲンを添加した酸化を行うことが好ましい。例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。好適には９５０℃〜１１００℃の温度で熱酸化を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすれば良い。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。
ハロゲンを含むものとしてはＨＣｌの他に、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２、ジクロロエチレンなどから選ばれた一種又は複数種を適用することができる。
このような温度範囲で熱処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。半導体基板１０８の表面を化学的機械研磨（ＣＭＰ）処理をしたものに対しては有効である。また、水素は半導体基板１０８と形成される酸化膜の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏し、半導体基板１０８と酸化膜との界面が不活性化されて電気的特性が安定化する。
この熱処理により形成される酸化膜中にハロゲンを含ませることができる。ハロゲン元素は１×１０１７／ｃｍ３〜５×１０２０／ｃｍ３の濃度で含まれることにより金属などの不純物を捕獲して半導体基板１０８の汚染を防止する保護膜としての機能を発現させることができる。
次に、図９（Ｂ）で示すように支持基板と接合を形成する面に接合面を有する絶縁層（接合層）１０４として酸化シリコン膜を形成する。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成した分離層１１０から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板から単結晶半導体層を剥離する熱処理は、成膜温度よりも高い熱処理温度が適用される。
絶縁層１０４は平滑面を有し親水性表面を形成する。この絶縁層１０４として酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
上記平滑面を有し親水性表面を形成する絶縁層１０４は５ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する基板との歪みを緩和することができる。支持基板１０１にも同様の酸化シリコン膜を設けておいても良い。すなわち、支持基板１０１に単結晶半導体層１０２を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる絶縁層１０４設けることで強固な接合を形成することができる。
図９（Ｃ）は支持基板１０１と半導体基板１０８の絶縁層１０４が形成された面とを密接させ、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。そして、支持基板１０１と絶縁層１０４を対向させて、一箇所を外部から押しつけると、局所的に接合面同士の距離が縮まる事によるファン・デル・ワールス力の強まりや水素結合の寄与によって、お互いに引きつけ合う。更に、隣接した領域でも対向する支持基板１０１と絶縁層１０４間の距離が縮まるので、ファン・デル・ワールス力が強く作用する領域や水素結合が関与する領域が広がる事によって、接合（ボンディングともいう）が進行し接合面全域に接合が広がる。
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。
半導体基板より単結晶半導体層をガラス基板へ剥離する工程と、ガラス基板と単結晶半導体層とを強固に接合する工程とを別々の加熱処理で行ってもよいし、一回の加熱処理で同時に行ってもよい。
支持基板１０１と半導体基板１０８を絶縁層１０４を介して貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、支持基板１０１及び半導体基板１０８の耐圧性を考慮して行う。
図９（Ｄ）において、支持基板１０１と半導体基板１０８を貼り合わせた後、加熱処理を行い分離層１１０を分離面として半導体基板１０８を支持基板１０１から分離する。例えば、４００℃乃至６００℃の熱処理を行うことにより、分離層１１０に形成された微小な空洞の体積変化が起こり、分離層１１０に沿って分離することが可能となる。本実施の形態においては、加熱処理の温度は、あらかじめ支持基板１０１に行った加熱処理より低い温度で行う。絶縁層１０４は支持基板１０１と接合しているので、支持基板１０１上には半導体基板１０８と同じ結晶性の単結晶半導体層１０２が残存することとなる。
図１０は支持基板側に接合面を有する絶縁層を設けて単結晶半導体層を形成する工程を示す。図１０（Ａ）は酸化シリコン膜１２１が形成された半導体基板１０８に電界で加速されたイオンを所定の深さに照射し、分離層１１０を形成する工程を示している。イオンの照射は図９（Ａ）の場合と同様である。半導体基板１０８の表面に酸化シリコン膜１２１を形成しておくことでイオン照射によって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。また、酸化シリコン膜１２１によって、半導体基板１０８から形成される単結晶半導体層１０２に対する不純物の拡散防止効果を発現する。
図１０（Ｂ）は、ブロッキング層１０９及び絶縁層１０４が形成された支持基板１０１と半導体基板１０８の酸化シリコン膜１２１が形成された面を密着させて接合を形成する工程を示している。絶縁層１０４と酸化シリコン膜１２１を対向させて、一箇所を外部から押しつけると、局所的に接合面同士の距離が縮まる事によるファン・デル・ワールス力の強まりや水素結合の寄与によって、お互いに引きつけ合う。更に、隣接した領域でも対向する絶縁層１０４と酸化シリコン膜１２１間の距離が縮まるので、ファン・デル・ワールス力が強く作用する領域や水素結合が関与する領域が広がる事によって、接合（ボンディングともいう）が進行し接合面全域に接合が広がる。
その後、図１０（Ｃ）で示すように半導体基板１０８を剥離する。単結晶半導体層を剥離する熱処理は図９（Ｄ）の場合と同様にして行う。接合剥離工程における加熱処理の温度は、支持基板１０１にあらかじめ行われた加熱処理以下とする。このようにして図１０（Ｃ）で示す半導体基板を得ることができる。
支持基板１０１としては、絶縁表面を有する基板を用いることができ、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することができる。また、石英ガラスでもよい。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
以上の工程を、イオン照射深さを制御して、それぞれ所望の異なる深さに分離層１１０を形成した複数の半導体基板１０８について行い、図３（Ａ）に示すとおり、同一の支持基板１０１上に、膜厚の異なる単結晶半導体層１５０、１６０を形成する。ここでは２種類の膜厚を有する単結晶半導体層のみ示しているが、３種類以上の膜厚を有する単結晶半導体層を形成しても良い。単結晶半導体層１５０、１６０は支持基板１０１上の絶縁層１０４を介して支持基板１０１上に設けられている。なお、ブロッキング層１０９は図３においては省略しているが、支持基板１０１上にブロッキング層１０９を設けてもよい。
続いて、支持基板１０１上に得られた単結晶半導体層１５０、１６０を用いてトランジスタを作製し、回路を構成する工程について説明する。
前述の工程に従って支持基板１０１上に絶縁層１０４を介して膜厚の異なる単結晶半導体層１５０、１６０を得た後、フォトマスクを用いて所望の形状のレジストパターンを形成し、フォトリソグラフィ法を用いた加工処理により、図３（Ｂ）に示すとおり島状の半導体層１５１、１５２、１６１、１６２を得る。以降の図においては、酸化膜１０３、ブロッキング層１０９、絶縁層１０４は省略する。
半導体層１５１、１５２の膜厚は、半導体層１６１、１６２の膜厚より薄く、例えば５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすれば良い。一方、半導体層１６１、１６２の膜厚は、例えば２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすれば良い。
上記膜厚は、トランジスタの活性層として用いる場合に好適な半導体層の膜厚を想定している。よって、以後の工程においてゲート絶縁膜を半導体層１５１、１５２、１６１，１６２の表面自己酸化によって形成する場合には、上記半導体層の膜厚を、ゲート絶縁膜厚分だけ適宜変更しても良い。
半導体層を薄膜化することで、トランジスタの短チャネル効果を抑制することが可能となる。また、トランジスタのしきい値電圧を小さくすることが可能であり、回路の低電圧駆動を実現することができる。
また、半導体層１５１、１５２、１６１、１６２の端部には傾斜角（テーパー角）を設ける。その角度は４５度乃至９５度程度とすることが好ましい。このテーパー角が小さい場合、テーパー領域に半導体層１５１、１５２、１６１、１６２の各々の中央部と特性が異なる寄生トランジスタが端部に形成される影響を避けるため、テーパー角は垂直に近い方が好ましい。
なお、本明細書において、半導体層の「端部」とは、島状に形成された半導体層の縁部分（エッジ部分）を示す。半導体層の「側面」とは、その縁部分の面を示す。
エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスクを形成する必要はない。
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスクなどを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）は、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターン（導電層や絶縁層など）を形成することができる。この際、被形成領域にぬれ性や密着性を制御する処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、ポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料等を用いることもできる。或いは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジスト、ネガ型レジストなどを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整する、界面活性剤等を加えるなどによって適宜調整する。
また、半導体層１５１、１５２、１６１、１６２の側面と接する絶縁層１７０ａ乃至１７０ｈを形成しても良い。半導体層１５１、１５２、１６１、１６２の側面と接する絶縁層１７０ａ乃至１７０ｈを形成することで、後に半導体層１５１、１５２、１６１、１６２を覆うように形成される絶縁膜において、各半導体層端部における被覆性（カバレッジ）を良好にすることができる。これにより、半導体層１５１、１５２、１６１、１６２と他の導電膜との短絡、リーク電流の発生、静電破壊等を防止することができる。
絶縁層１７０ａ乃至１７０ｈは、半導体層１５１、１５２、１６１、１６２を形成した後に、酸化シリコン膜または窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。
また、絶縁層１７０ａ乃至１７０ｈは、半導体層１５１、１５２、１６１、１６２の端部を酸化処理することによって選択的に絶縁化し形成することもできる。酸化処理は、酸素を含む雰囲気下でのプラズマ処理によって行うことができる。また、水溶液を用いて表面を酸化処理（ウェット酸化ともいう）してもよい。プラズマ処理の前に半導体層側端部にフッ素や塩素などのハロゲンを導入してから、プラズマ処理を行ってもよい。ハロゲン添加を行うと、酸化速度が速いため酸化が優先的に進み、半導体層側端部において膜厚の厚い絶縁層を形成することができる。
続いて、図３（Ｄ）に示すとおり、ゲート絶縁膜１７１、１７２を形成し、半導体層１５１、１５２、１６１、１６２の表面および端部を十分に被覆する。好ましくは、半導体層１５１、１５２、１６１、１６２の側面と接する領域の膜厚を厚くすることで、半導体層１５１、１５２、１６１、１６２の端部への電界集中を緩和することができ、リーク電流の発生等を防止することができる。
ゲート絶縁膜１７１、１７２はプラズマＣＶＤ法またはスパッタ法などを用いて絶縁膜を形成し、半導体層１５１、１５２が配置されている領域周辺を選択的にエッチングして薄膜化して膜厚の異なるゲート絶縁膜１７１、１７２を形成する。ゲート絶縁膜１７１の薄膜化は、半導体層１５１、１５２を活性層として後に形成されるトランジスタを高速に、かつ低電圧下で動作させる効果がある。またゲート絶縁膜１７２の膜厚が厚いと、半導体層１６１、１６２を活性層として後に形成されるトランジスタの高電圧に対する耐性が高くすることができ、信頼性を高めることができる。
本実施の形態において、ゲート絶縁膜１７１の膜厚は１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすれば良い。一方、ゲート絶縁膜１７２の膜厚は５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすれば良い。
ゲート絶縁膜１７１、１７２は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。また、半導体層１５１、１５２、１６１、１６２の表面をプラズマ処理により酸化又は窒化することによってゲート絶縁膜を形成しても良い。このように半導体層の表面自己酸化によって得られる絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れている。
表面自己酸化によって半導体層表面に絶縁膜を形成する場合、図６（Ａ）に示すように、まず半導体層１６１、１６２の配置されている領域を選択的にマスクした状態で半導体層１５１、１５２の表面を自己酸化してゲート絶縁膜１７１ａ、１７１ｂを得た後、半導体層１５１、１５２の配置されている領域を選択的にマスクした状態で半導体層１６１、１６２の表面を自己酸化してゲート絶縁膜１７２ａ、１７２ｂを得ることにより、膜厚の薄いゲート絶縁膜１７１ａ、１７１ｂと、膜厚の厚いゲート絶縁膜１７２ａ、１７２ｂの作り分けを行っても良い。
または、図６（Ｂ）に示すように、半導体層１５１、１５２、１６１、１６２の表面を自己酸化して、同時に膜厚の薄いゲート絶縁膜１７１ｃ、１７１ｄ、１７２ｃ、１７２ｄを形成した後、半導体層１６１、１６２の配置されている領域に、選択的に膜厚の薄いゲート絶縁膜１７２ｅを形成し、膜厚の厚いゲート絶縁膜を積層によって形成しても良い。
半導体層の表面自己酸化によって半導体層表面に絶縁膜を形成する場合、端部の被覆性はおのずと良好になるため、図３（Ｃ）に示したような半導体層端部の絶縁層の形成を省略しても良い。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
このプラズマ処理により半導体層の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、供給するガスを選択すれば良い。
半導体層を酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板は室温若しくは温度制御部により１００℃乃至５５０℃に加熱する。
次に、マイクロ波供給部からアンテナにマイクロ波を供給する。そしてマイクロ波をアンテナから誘電体板を通して処理室内に導入することによって、プラズマを生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化と窒化の同時処理を行うことができる。
上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、トランジスタのゲート絶縁層として信頼性の高い膜を形成することができる。
また、ゲート絶縁膜の形成には高誘電率材料を用いても良い。ゲート絶縁膜に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。代表的な高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。
また、薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することもできる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
続いて、ゲート絶縁膜１７１、１７２上に、ゲート電極層として用いる膜厚２０ｎｍ〜１００ｎｍの第１の導電膜と、膜厚１００ｎｍ〜４００ｎｍの第２の導電膜とを積層形成する。第１の導電膜及び第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、第１の導電膜として膜厚５０ｎｍのタングステン膜、第２の導電膜として膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜として膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第１の導電膜として窒化タンタルを膜厚３０ｎｍ形成し、第２の導電膜としてタングステン（Ｗ）を膜厚３７０ｎｍ形成する。
次に、フォトリソグラフィ法を用いて第１の導電膜および第２の導電膜を所望の形状に加工して、第１のゲート電極層１７３ａ〜１７６ａおよび第２のゲート電極層１７３ｂ〜１７６ｂの積層形状となったゲート電極を形成する（図４（Ａ）参照）。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第１のゲート電極層及び第２のゲート電極層を所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
本実施の形態では第１のゲート電極層、第２のゲート電極層を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第１のゲート電極層及び第２のゲート電極層両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。また、半導体層１５１、１５２上に形成される第１のゲート電極層１７３ａ、１７４ａおよび第２のゲート電極層１７３ｂ、１７４ｂにおいては、半導体層１６１「、１６２上に形成される第１のゲート電極層１７５ａ、１７６ａおよび第２のゲート電極層１７５ｂ、１７６ｂに比べて、そのチャネル長方向の長さを小さく形成しても良い。これは、半導体層１５１、１５２の膜厚が薄く、またゲート絶縁膜１７１の膜厚も薄いため、トランジスタの特性を保ったままより微細化することが可能になるからである。
また、ゲート電極層を形成する際のエッチング工程によって、ゲート絶縁膜１７１、１７２は多少エッチングされ、膜厚が減る（いわゆる膜減り）ことがある。
次に、第１のゲート電極層１７３ａ〜１７６ａおよび第２のゲート電極層１７３ｂ〜１７６ｂをマスクとして、ｎ型を付与する不純物元素１７７を添加し、第１のｎ型不純物領域１７７ａ〜１７７ｈを形成する（図４（Ｂ）参照）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）（ドーピングガスはＰＨ３を水素（Ｈ２）で希釈しており、ガス中のＰＨ３の比率は５％）を用い、ガス流量８０ｓｃｃｍ、ビーム電流５４μＡ／ｃｍ、加速電圧５０ｋＶ、照射するドーズ量７．０×１０１３ｉｏｎｓ／ｃｍ２でドーピングを行う。ここでは、第１のｎ型不純物領域１７７ａ〜１７７ｈに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
次に半導体層１５２、１６１の一部、１６２を覆うマスク１７８ａ〜１７８ｃを形成する。マスク１７８ａ〜１７８ｃおよび第１のゲート電極層１７３ａ、第２のゲート電極層１７３ｂをマスクとして、ｎ型を付与する不純物元素１７９を添加し、第２のｎ型不純物領域１７９ａ〜１７９ｄ、第３のｎ型不純物領域１７７ｉ、１７７ｊを形成する。本実施の形態では、不純物元素を含むドーピングガスとしてＰＨ３（ドーピングガスはＰＨ３を水素（Ｈ２）で希釈しており、ガス中のＰＨ３の比率は５％）を用い、ガス流量８０ｓｃｃｍ、ビーム電流５４０μＡ／ｃｍ、加速電圧７０ｋＶ、照射するドーズ量５．０×１０１５ｉｏｎｓ／ｃｍ２でドーピングを行う。ここでは、第２のｎ型不純物領域１７９ａ〜１７９ｄにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層１５１にチャネル形成領域１８０ａ、半導体層１６１にチャネル形成領域１８０ｂが形成される（図４（Ｃ）参照）。
第２のｎ型不純物領域１７９ａ〜１７９ｄは高濃度ｎ型不純物領域であり、ｎ型トランジスタのソース領域、ドレイン領域として機能する。一方、第３のｎ型不純物領域１７７ｉ、１７７ｊは低濃度ｎ型不純物領域であり、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域となる。また第３のｎ型不純物領域１７７ｉ、１７７ｊはゲート電極層に覆われていない、Ｌｏｆｆ領域と呼ばれる領域に形成されているため、トランジスタのオフ電流を低減する効果がある。この結果、高印加電圧下での信頼性の高いトランジスタが実現する。
先ほどのマスク１７８ａ〜１７８ｃを除去した後、半導体層１５１、１６１を覆うマスク１８１ａ、１８１ｂを形成する。マスク１８１ａ、１８１ｂおよび、第１のゲート電極層１７４ａ、１７６ａ、第２のゲート電極層１７４ｂ、１７６ｂをマスクとして、ｐ型を付与する不純物元素１８２を添加し、ｐ型不純物領域１８２ａ〜１８２ｄが形成される。本実施の形態では、不純物元素としてボロン（Ｂ）を用いるため、不純物元素を含むドーピングガスとしてジボラン（Ｂ２Ｈ６）（ドーピングガスはＢ２Ｈ６を水素（Ｈ２）で希釈しており、ガス中のＢ２Ｈ６の比率は１５％）を用い、ガス流量７０ｓｃｃｍ、ビーム電流１８０μＡ／ｃｍ、加速電圧８０ｋＶ、照射するドーズ量２．０×１０１５ｉｏｎｓ／ｃｍ２でドーピングを行う。ここでは、ｐ型不純物領域１８２ａ〜１８２ｄにｐ型を付与する不純物元素が１×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層１５２、１６２にはチャネル形成領域１８３ａ、１８３ｂが形成される（図４（Ｄ）参照）。
ｐ型不純物領域１８２ａ〜１８２ｄは高濃度ｐ型不純物領域であり、ｐ型トランジスタのソース領域、ドレイン領域として機能する。
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁膜を形成する。本実施の形態では、層間絶縁膜１８４の単膜構造として示した。層間絶縁膜１８４の材料としては、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を２層または３層以上の積層構造として用いても良い（図５（Ａ）参照）。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁膜１８４に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０℃で１時間加熱処理を行う。
層間絶縁膜１８４としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を用いてもよい。
層間絶縁膜１８４の形成には、前述のスパッタ法、またはプラズマＣＶＤ法の他、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、蒸着法等を採用することができる。液滴吐出法により層間絶縁膜１８４を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
次いで、レジストからなるマスクを用いて、層間絶縁膜およびゲート絶縁膜に、半導体層およびゲート電極層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。また、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
開口部を覆うように導電膜を形成し、フォトリソグラフィ法により該導電膜を所望の形状にエッチングして、各ソース領域またはドレイン領域の一部、あるいはゲート電極とそれぞれ電気的に接続する電極１８５ａ〜１８５ｉを形成する。電極１８５ａ〜１８５ｉは、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することで形成しても良い。更にはリフロー法、ダマシン法を用いても良い。電極１８５ａ〜１８５ｉの材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、チタン（Ｔｉ）を膜厚６０ｎｍ形成し、窒化チタン膜を膜厚４０ｎｍ形成し、アルミニウムを膜厚７００ｎｍ形成し、チタン（Ｔｉ）を膜厚２００ｎｍ形成して積層構造とし、所望の形状に加工する。
以上の工程で、第１の回路群を構成するトランジスタ１９０、１９１、第２の回路群を構成するトランジスタ１９２、１９３を同一基板上に有する半導体装置が完成する（図５（Ｃ）参照）。
本実施の形態で示した半導体装置において、トランジスタ１９０、１９１の半導体層の膜厚は、トランジスタ１９２、１９３の半導体層の膜厚よりも薄い。また、トランジスタ１９０、１９１のゲート絶縁膜の膜厚は、トランジスタ１９２、１９３のゲート絶縁膜の膜厚よりも薄い。
本実施の形態で示した半導体装置において、トランジスタ１９０、１９１の半導体層１５１、１５２の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、トランジスタ１９２、１９３の半導体層１６１、１６２の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
また、本実施の形態で示した半導体装置において、トランジスタ１９０、１９１のゲート絶縁膜の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、トランジスタ１９２、１９３のゲート絶縁膜の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
チャネル形成領域膜厚が厚く、チャネル長が短い場合には、ソースとドレインとの間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域の下側を流れる電流経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソースとドレインとの間に流れる電流を抑えつつ、しきい値電圧を下げることができる。
トランジスタ１９０、１９１における半導体層１５１、１５２の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、トランジスタのしきい値電圧を小さくすることができる。また、トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって微細化できるため、低電圧駆動と高速動作を実現することができ、低消費電力化を実現することができる。
一方、トランジスタ１９２、１９３においては、半導体層１６１、１６２の膜厚を、トランジスタ１９０、１９１よりも厚く保つことによって、高印加電圧に対する耐圧性を向上し、高信頼性とすることができる。同様に、ゲート絶縁膜の厚膜化によって、ゲートリークの低減も実現できる。
このように、半導体層の膜厚を異ならせることによって、要求される各特性に対して最適なトランジスタを同一基板上に複数形成することが本発明によって実現される。なお、本実施の形態で示したトランジスタの作製方法に限らず、トップゲート型（プレーナー型）、ボトムゲート型（逆スタガ型）、あるいはチャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型やその他の構造においても適用できる。
図１（Ａ）（Ｂ）に、本実施の形態にしたがって作製された、本発明を利用した半導体装置の一例を示す。図１（Ａ）は本実施の形態にしたがって作製された半導体装置の平面図であり、図１（Ｂ）は、図１（Ａ）における線Ｘ−Ｙの断面図である。
図１（Ａ）に示すように、同一の支持基板１０１上に、第１の回路群１２０１及び第２の回路群１２０２が形成されている。膜厚の薄い半導体層および、膜厚の薄いゲート絶縁膜を用いて形成されたトランジスタ１９０、１９１を用いて、第１の回路群１２０１が形成され、膜厚の厚い半導体層および、膜厚の厚いゲート絶縁膜を用いて形成されたトランジスタ１９２、１９３を用いて、第２の回路群１２０２が形成されている。第１の回路群１２０１は、主に高速動作、低電圧動作が要求される回路群であり、第２の回路群１２０２は、主に低リーク電流、高印加電圧下での信頼性が要求される回路群である。
本発明を適用した表示機能を有する半導体装置の例を図１１乃至図１３を用いて説明する。
図１１は、アクティブマトリクス型の表示装置である。絶縁基板１００１上に、複数の画素回路をマトリクス状に配列した画素部１００２、データドライバ１００３、スキャンドライバ１００４が形成されている。さらに、対向基板１００５によって上面が封止、密封されている。フレキシブルプリント基板（ＦＰＣ）１００６を介して、表示装置の駆動に必要な制御信号、映像信号、および駆動電源の供給を外部より行う。
ここで、データドライバ１００３は、外部より供給される映像信号を、それぞれの画素に入力するための処理を内部で行っており、表示装置の中では比較的高速動作が求められる回路である。よってこの領域は、膜厚が薄い半導体層および、膜厚が薄いゲート絶縁膜を用いて形成されたトランジスタをもって回路を構成するのが好ましい。
一方、スキャンドライバ１００４は、データドライバ１００３に比べてその動作速度は遅いが、やや駆動電圧が高い領域を含む場合がある。画素部１００２もまた動作速度は周辺のデータドライバ１００３、スキャンドライバ１００４に比べて遅いが、入力された映像信号を一定期間保持しておく必要があるため、画素を構成するトランジスタには、リーク電流の低減が要求される。したがって、スキャンドライバ１００４、画素部１００２は、膜厚が厚い半導体層および、膜厚が厚いゲート絶縁膜を用いて形成されたトランジスタをもって回路を構成するのが好ましい。
また、データドライバ１００３、スキャンドライバ１００４は、ＦＰＣ１００６を介して外部より入力される制御信号によって動作するが、外部に設けられるコントローラＩＣ等の駆動電圧は、一般的な表示装置に比べて低いため、通常は、表示装置への信号入力後にレベルシフタ等を用いて信号振幅の昇圧等を行う場合が多いが、本発明によって、データドライバ１００３、スキャンドライバ１００４を、膜厚が薄い半導体層および、膜厚が薄いゲート絶縁膜を用いて形成されたトランジスタをもって構成することで、低電圧動作が実現できると、動作電圧を外部のコントローラＩＣ等と同等にできるため、レベルシフタ等が不要になり、回路規模の縮小や消費電力の低減につながる。
なお、このような形態を有するアクティブマトリクス型表示装置としては、液晶ディスプレイ、エレクトロルミネッセンス（ＥＬ）ディスプレイ、電界効果型ディスプレイ、電子ペーパー等があり、本発明はこれらいずれの形態の表示装置に適用が可能である。
図１２に図１１の画素部１００２に設けられた表示素子が液晶表示素子である液晶表示装置の例を示す。図１２は図１１に対応する線Ａ−Ｂの断面図である。
データドライバ１００３に設けられたトランジスタ２５０、２５１は図１のトランジスタ１９０、１９１と同様に作製されており、薄膜化された単結晶半導体層及び膜厚が薄いゲート絶縁膜を有している。一方、画素部１００２に設けられたトランジスタ２５２は図１のトランジスタ１９２、１９３と同様に作製されており、膜厚が厚い単結晶半導体層および、膜厚が厚いゲート絶縁膜を有している。なお、画素部１００２には容量素子２５３が形成されている。
トランジスタ２５２の電極に接して、画素電極層２３５を形成する。画素電極層２３５は、透過型の液晶表示パネルを作製する場合には、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。また、反射性を有する金属薄膜としては、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、およびそれらの合金からなる導電膜などを用いることができる。
画素電極層２３５は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法などを用いて形成することができる。
次に、画素電極層２３５を覆うように、印刷法やスピンコート法により、配向膜と呼ばれる絶縁層２３１を形成する。なお、絶縁層２３１は、スクリーン印刷法やオフセット印刷法を用いれば、選択的に形成することができる。その後、ラビングを行う。続いて、シール材２８２を液滴吐出法により画素を形成した周辺の領域に形成する。
その後、配向膜として機能する絶縁層２３３、対向電極として機能する導電層２３９、カラーフィルタとして機能する着色層２３４、偏光板２３７が設けられた対向基板１００５と、ＴＦＴ基板である支持基板である絶縁基板１００１とをスペーサ２８１を介して貼り合わせ、その空隙に液晶層２３２を設けることにより液晶表示パネルを作製することができる。支持基板である絶縁基板１００１の素子を有する面と反対側にも偏光板２３８が設けられている。シール材にはフィラーが混入されていても良く、さらに対向基板１００５には、遮蔽膜（ブラックマトリクス）などが形成されていても良い。なお、液晶層を形成する方法として、ディスペンサ式（滴下式）や、素子を有する支持基板である絶縁基板１００１と対向基板１００５とを貼り合わせてから毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いることができる。
図１３に図１１の画素部１００２に設けられた表示素子が発光素子である発光表示装置の例を示す。図１３は図１１に対応する線Ａ−Ｂの断面図である。
データドライバ１００３に設けられたトランジスタ３５０、３５１は図１のトランジスタ１９０、１９１と同様に作製されており、薄膜化された単結晶半導体層及び膜厚が薄いゲート絶縁膜を有している。一方、画素部１００２に設けられたトランジスタ３５２は図１のトランジスタ１９２、１９３と同様に作製されており、膜厚が厚い単結晶半導体層および、膜厚が厚いゲート絶縁膜を有している。なお、表示素子として発光素子３２５を有している。
トランジスタ３５２の電極に接して、画素電極層である第１の電極層３２０を形成する。第１の電極層３２０は、支持基板である絶縁基板１００１側から光を放射する場合には、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ＺｎＯにガリウム（Ｇａ）をドープしたもの、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いて形成することができる。
また、透光性を有さない金属膜のような材料であっても膜厚を薄く（好ましくは、５ｎｍ〜３０ｎｍ程度の厚さ）して光を透過可能な状態としておくことで、第１の電極層１３２０から光を放射することが可能となる。また、第１の電極層３２０に用いることのできる金属薄膜としては、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、亜鉛、およびそれらの合金からなる導電膜、または窒化チタン、ＴｉＳｉＸＮＹ、ＷＳｉＸ、窒化タングステン、ＷＳｉＸＮＹ、ＮｂＮなどの前記元素を主成分とする化合物材料からなる膜を用いることができる。
第１の電極層３２０は、ソース電極層又はドレイン電極層１１０ａと電気的に接続すればよいので、その接続構造は本実施の形態に限定されない。ソース電極層又はドレイン電極層である電極上に層間絶縁層となる絶縁層を形成し、配線層によって、第１の電極層３２０と電気的に接続する構造を用いてもよい。また、発光した光を支持基板である絶縁基板１００１側とは反対側に放射させる構造とする場合（上面放射型の表示パネルを作製する場合）には、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等を用いることができる。
絶縁層３２１（隔壁とも呼ばれる）を選択的に形成する。絶縁層３２１は、第１の電極層３２０上に開口部を有するように形成する。本実施の形態では、絶縁層３２１を全面に形成し、レジスト等のマスクによって、エッチングし加工する。絶縁層３２１を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによる加工は必ずしも必要はない。
絶縁層３２１は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂材料を用いることができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。絶縁層３２１は曲率半径が連続的に変化する形状が好ましく、上に形成される電界発光層３２２、第２の電極層３２３の被覆性が向上する。
電界発光層３２２として、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき（低分子または高分子材料など）、この場合マスクを用いずとも、ＲＧＢの塗り分けを行うことができるため好ましい。電界発光層３２２上に第２の電極層３２３を積層形成して、発光素子を用いた表示機能を有する表示装置が完成する。
図示しないが、第２の電極層３２３を覆うようにしてパッシベーション膜を設けることは有効である。表示装置を構成する際に設けるパッシベーション膜は、単層構造でも多層構造でもよい。パッシベーション膜としては、窒化珪素、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン、窒素含有炭素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層を用いることができる。例えば窒素含有炭素膜、窒化珪素のような積層、また有機材料を用いることも出来、スチレンポリマーなど高分子の積層でもよい。また、シロキサン材料（無機シロキサン、有機シロキサン）を用いてもよい。
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い電界発光層の上方にも容易に成膜することができる。ＤＬＣ膜は酸素に対するブロッキング効果が高く、電界発光層の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に電界発光層が酸化するといった問題を防止できる。
支持基板である絶縁基板１００１と対向基板１００５の間には充填剤を封入してシール材により封止することができる。充填剤の封入には、滴下法を用いることもできる。充填剤の代わりに、窒素などの不活性ガスを充填してもよい。また、乾燥剤を表示装置内に設置することによって、発光素子の水分による劣化を防止することができる。
なお、本実施の形態では、ガラス基板で発光素子及び液晶素子を封止した場合を示すが、封止の処理とは、発光素子を水分から保護するための処理であり、カバー材で機械的に封入する方法、熱硬化性樹脂又は紫外光硬化性樹脂で封入する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法のいずれかを用いる。カバー材としては、ガラス、セラミックス、プラスチックもしくは金属を用いることができるが、カバー材側に光を放射させる場合は透光性でなければならない。また、カバー材と上記発光素子が形成された基板とは熱硬化性樹脂又は紫外光硬化性樹脂等のシール材を用いて貼り合わせられ、熱処理又は紫外光照射処理によって樹脂を硬化させて密閉空間を形成する。この密閉空間の中に酸化バリウムに代表される吸湿材を設けることも有効である。この吸湿材は、シール材の上に接して設けても良いし、発光素子よりの光を妨げないような、隔壁の上や周辺部に設けても良い。さらに、カバー材と発光素子の形成された基板との空間を熱硬化性樹脂若しくは紫外光硬化性樹脂で充填することも可能である。この場合、熱硬化性樹脂若しくは紫外光硬化性樹脂の中に酸化バリウムに代表される吸湿材を添加しておくことは有効である。
図１４（Ａ）（Ｂ）は、無線ＩＣタグの一例を示している。絶縁基板１１０１上に、アンテナ１１０２、整流回路等を有する電源回路１１０３、各命令に対して処理を行うロジック回路１１０４、メモリ１１０５等を有している。リーダ／ライタ１１０６から出力される、命令を含んだ搬送波をアンテナ１１０２で受信し、受信された搬送波を利用して、整流回路等を有する電源回路１１０３はＩＣタグの処理、応答に必要な電源の生成を行う。受信された搬送波には、リーダ／ライタ１１０６からの命令が含まれており、ロジック回路１１０４に含まれる復調回路で命令が抽出されると、それにしたがってロジック回路１１０４はメモリ１１０５に格納されたデータを読み出して応答信号を生成し、変調回路で応答信号を搬送波に乗せ、アンテナ１１０２より出力する。
図１４（Ｂ）に図１４（Ａ）における線Ｃ−Ｄの断面図を示す。ロジック回路１１０４に設けられたトランジスタ４５０、４５１は図１のトランジスタ１９０、１９１と同様に作製されており、薄膜化された単結晶半導体層及び膜厚が薄いゲート絶縁膜を有している。一方、メモリ１１０５に設けられたトランジスタ４５２、４５３は図１のトランジスタ１９２、１９３と同様に作製されており、膜厚が厚い単結晶半導体層および、膜厚が厚いゲート絶縁膜を有している。なお、絶縁層４５５が形成されており、絶縁層４５５上にはアンテナとして機能する導電層４５６が形成されている。図１４（Ｂ）においては、線Ｃ−Ｄ間はアンテナ１１０２は設けられていないが、絶縁層４５５上にアンテナ１１０２が設けられていることから模式的に示している。
このような無線ＩＣタグにおいて、ロジック回路１１０４においては、限られた生成電力で確実な動作が求められることから、その駆動電圧の低電圧化が求められる。また、メモリ１１０５が、読み出し動作のみを行うＲＯＭである場合にも同様の特性が求められる。このような回路群を構成するには、膜厚が薄い半導体層および、膜厚が薄いゲート絶縁膜を用いて形成されたトランジスタをもって回路を構成するのが好ましい。
一方、整流回路等を有する電源回路１１０３においては、アンテナ１１０２が受信する搬送波の強弱によらず、安定した電源生成動作が求められる。また、アンテナ１１０２の受信電力が大きい場合、整流回路を構成するトランジスタには大きなストレスがかかるため、このような条件下での十分な信頼性が求められる。一方、メモリ１１０５が電気的な書き込み／書き換え機能を有する場合、電気的に書き込まれた情報の保持を確実にするためにも、十分な信頼性が要求される。このような回路群を構成するには、膜厚が厚い半導体層および、膜厚が厚いゲート絶縁膜を用いて形成されたトランジスタをもって回路を構成するのが好ましい。
以上のように、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態２）
本実施の形態においては、本発明にしたがって実施の形態１とは異なった態様の半導体装置を作製する例につき説明する。
実施の形態１においては、支持基板上に２種類もしくはそれ以上の、膜厚の異なる複数の単結晶半導体層を、貼付によって形成する方法につき説明したが、例えば支持基板上に非晶質半導体膜を成膜した後、結晶化処理を行うことで多結晶半導体膜を得、該多結晶半導体膜を所望の領域のみ残して除去した領域に、前記膜厚の異なる複数の単結晶半導体層を貼付によって形成しても良い。
支持基板上に非晶質半導体膜を成膜し、結晶化処理を行って多結晶半導体膜を得るための工程は、本明細書においては何ら制限を加えるものではなく、支持基板の材質により、工程中の温度、負荷等の条件が適した、公知の方法を適宜選択して行えば良い。また、多結晶半導体膜が所望の領域に形成された支持基板上に、前記膜厚の異なる複数の単結晶半導体層を貼付によって形成する方法に関しても、実施の形態１にて開示した手順に従えば良い。
さらに、半導体層を所望の形状に加工し、ゲート電極、ソース電極、ドレイン電極を形成してトランジスタを形成する方法に関しても、実施の形態１にて開示した手順に従えば良い。
図７に本実施の形態にしたがって作製された半導体装置の断面構成を示している。同一の支持基板上に、膜厚の薄い半導体層および、膜厚の薄いゲート絶縁膜を用いて形成されたトランジスタ１９０、１９１を用いて、第１の回路群１２０１が形成され、膜厚の厚い半導体層および、膜厚の厚いゲート絶縁膜を用いて形成されたトランジスタ１９２、１９３を用いて、第２の回路群１２０２が形成され、非晶質半導体膜に結晶化処理を加えて得られた多結晶半導体膜を用いて形成されたトランジスタ１３００、１３０１を用いて、第３の回路群１３０２が形成されている。
第１の回路群１２０１は、主に高速動作、低電圧動作が要求される回路群であり、第２の回路群１２０２は、主に低リーク電流、高印加電圧下での信頼性が要求される回路群である。また、第３の回路群については、多結晶半導体層を用いて形成されたトランジスタは、そのしきい値電圧や電界効果移動度等について、素子ごとにばらつきを生じやすいため、比較的素子ばらつきの影響を受けにくいデジタル回路等を中心とした回路群を形成するのが好ましい。
また、本実施の形態にて示した構成によると、支持基板上に容易に大面積の多結晶半導体層が形成でき、したがって、実施の形態１のように、複数の単結晶半導体層の貼付のみでは実現が困難である大面積に、比較的均一にトランジスタが形成できる。よって、このような多結晶半導体層を形成した領域に構成される第３の回路群は、大画面を有する表示装置の画素部を構成する回路群として好適である。
（実施の形態３）
本実施の形態では、膜厚の異なる単結晶半導体層を支持基板に設ける他の方法を示す。
実施の形態１で示したように、異なる膜厚の単結晶半導体層を母体となる半導体基板より分離し支持基板に接合して、同一基板上に異なる膜厚の単結晶半導体層を形成してもよいが、支持基板に単結晶半導体層を分離し接合した後、単結晶半導体層を選択的に薄膜化して、同一基板上に異なる膜厚の単結晶半導体層を形成してもよい。
半導体層の薄膜化は、１回のエッチング工程で行っても良いし、複数のエッチング工程で行っても良い。また、半導体層を直接エッチングガス（またはエッチング溶液）でエッチングしても良いし、半導体層表面を部分的に処理して改質し、改質領域のみを選択的に除去しても良い。
図２に複数の工程にて半導体層を薄膜化する例を示す。図２（Ａ）において、支持基板１０上に接合面を有する絶縁層１１と、半導体層１２が形成されている。半導体層１２上の所望の領域に、選択的にマスク１３を形成する（図２（Ｂ）参照）。続いて、プラズマ処理１４によって半導体層１２を選択的に改質（本実施の形態では酸化）し、改質領域１５を形成する（図２（Ｃ）参照）。続いて、半導体層１２をエッチングせず、改質領域１５のみを選択的にエッチングできる条件（エッチングガス、エッチング溶液）で改質領域１５を除去し、部分的に薄膜化された半導体層１６を形成する（図２（Ｄ）参照）。この図２（Ｃ）（Ｄ）の処理を繰り返すことで、半導体層は所望の膜厚まで薄膜化することができる。
その結果、薄膜化された半導体層１６と、半導体層１２とが同一の支持基板１０上に得られる。その後は、他の実施の形態に従い、それぞれの半導体層を活性層に用いたトランジスタ群を形成し、回路を構成すれば良い。
以上の工程で形成した膜厚の異なる単結晶半導体層を用いて、本発明の一形態である低消費電力かつ高信頼性が付与された半導体装置を作製することができる。
（実施の形態４）
本発明の半導体装置においては、支持基板１０１上に膜厚の薄い単結晶半導体層１５０と、膜厚の厚い単結晶半導体層１６０とを貼付によって形成することを特徴としているが、各単結晶半導体層の最表面には、イオン照射工程による分離面の一部が残留している場合がある（図１７（Ａ）参照）。この分離面５１、５２は、通常の単結晶半導体層の表面状態に比べて平坦性に劣るため、以降の工程での不良を生じないために表面状態の改善が必要となる。
このような分離面５１、５２を除去する方法として代表的には、図１７（Ｂ）（Ｃ）に示すように、例えば表面酸化を行って分離面５１、５２を酸化（５３、５４）した後、還元性雰囲気下で酸化層５３、５４を除去（５５、５６）するといった方法の他、化学的機械研磨（ＣＭＰ）による表面研磨がある。
しかし、本発明のように、同一表面上に膜厚の異なる半導体層が形成されている場合、支持基板表面を基準面とした場合の各半導体層の最表面高さにはギャップがあるため、ＣＭＰによる分離層の除去は困難である。
このような場合、図１７（Ｄ）に示すように、支持基板１０１上で、後に膜厚の薄い単結晶半導体層１５０の貼付を行う領域に、選択的に下地膜５７を形成し、続いて単結晶半導体層１５０、１６０の貼付を行った際に、膜厚の薄い単結晶半導体層１５０の最表面高さと、膜厚の厚い単結晶半導体層１６０の最表面高さとが同程度になるようにしておけば良い。
その後、図１７（Ｅ）に示すように、ＣＭＰ工程によって、単結晶半導体層表面の分離面５１、５２の除去（５８、５９）を行うことができる。
以上の工程で形成した膜厚の異なる単結晶半導体層を用いて、本発明の一形態である低消費電力かつ高信頼性が付与された半導体装置を作製することができる。
（実施の形態５）
本発明を適用して、様々な表示機能を有する半導体装置を作製することができる。即ち、それら表示機能を有する半導体装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。本実施の形態では、高性能でかつ高信頼性を付与することを目的とした表示機能を有する半導体装置を有する電子機器の例を説明する。
その様な本発明に係る電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ等のカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニタ、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等が挙げられる。その具体例について、図８を参照して説明する。
図８（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、本発明の半導体装置を適用することができる。その結果、高性能でかつ信頼性の高い携帯情報端末機器を提供することができる。
図８（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は本発明の半導体装置を適用することができる。その結果、高性能でかつ信頼性の高いデジタルビデオカメラを提供することができる。
図８（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、本発明の半導体装置を適用することができる。その結果、高性能でかつ信頼性の高い携帯電話機を提供することができる。
図８（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、本発明の半導体装置を適用することができる。その結果、高性能でかつ信頼性の高い携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の半導体装置を適用することができる。
図８（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、本発明の半導体装置を適用することができる。その結果、高性能でかつ信頼性の高い携帯型のコンピュータを提供することができる。
このように、本発明の半導体装置により、高性能でかつ信頼性の高い電子機器を提供することができる。
（実施の形態６）
本発明によって形成される表示素子を有する半導体装置によって、テレビジョン装置を完成させることができる。高性能で、かつ高信頼性を付与することを目的としたテレビジョン装置の例を説明する。
図１５はテレビジョン装置（液晶テレビジョン装置、又はＥＬテレビジョン装置等）の主要な構成を示すブロック図を示している。表示パネルにはＴＦＴを形成し、画素領域１９０１と走査線駆動回路１９０３を基板上に一体形成し信号線駆動回路１９０２を別途ドライバＩＣとして実装する場合、また画素領域１９０１と信号線駆動回路１９０２と走査線駆動回路１９０３を基板上に一体形成する場合などがあるが、どのような形態としても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ１９０４で受信した信号のうち、映像信号を増幅する映像信号増幅回路１９０５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路１９０６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路１９０７などからなっている。コントロール回路１９０７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路１９０８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ１９０４で受信した信号のうち、音声信号は、音声信号増幅回路１９０９に送られ、その出力は音声信号処理回路１９１０を経てスピーカ１９１３に供給される。制御回路１９１１は受信局（受信周波数）や音量の制御情報を入力部１９１２から受け、チューナ１９０４や音声信号処理回路１９１０に信号を送出する。
表示モジュールを、図１６（Ａ）、（Ｂ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた図１１のような表示パネルのことを一般的には表示モジュールともいう。よって図１３のようなＥＬ表示モジュールを用いると、ＥＬテレビジョン装置を完成することができ、図１２のような液晶表示モジュールを用いると、液晶テレビジョン装置を完成することができる。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、本発明によりテレビジョン装置を完成させることができる。
また、位相差板や偏光板を用いて、外部から入射する光の反射光を遮断するようにしてもよい。また上面放射型の半導体装置ならば、隔壁となる絶縁層を着色しブラックマトリクスとして用いてもよい。この隔壁は液滴吐出法などによっても形成することができ、顔料系の黒色樹脂や、ポリイミドなどの樹脂材料に、カーボンブラック等を混合させてもよく、その積層でもよい。液滴吐出法によって、異なった材料を同領域に複数回吐出し、隔壁を形成してもよい。位相差板としてはλ／４板とλ／２板とを用い、光を制御できるように設計すればよい。構成としては、ＴＦＴ素子基板側から純に、発光素子、封止基板（封止材）、位相差板（λ／４、λ／２）、偏光板という構成になり、発光素子から放射された光は、これらを通過し偏光板側より外部に放射される。この位相差板や偏光板は光が放射される側に設置すればよく、両面放射される両面放射型の半導体装置であれば両方に設置することもできる。また、偏光板の外側に反射防止膜を有していても良い。これにより、より高繊細で精密な画像を表示することができる。
図１６（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れたＥＬ表示用パネルで形成し、サブ画面を低消費電力で表示可能な液晶表示用パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を液晶表示用パネルで形成し、サブ画面をＥＬ表示用パネルで形成し、サブ画面は点滅可能とする構成としても良い。本発明を用いると、このような大型基板を用いて、多くのＴＦＴや電子部品を用いても、高性能で、かつ信頼性の高い半導体装置を生産性よく作製することができる。
図１６（Ｂ）は例えば２０〜８０インチの大型の表示部を有するテレビジョン装置であり、筐体２０１０、表示部２０１１、操作部であるリモコン装置２０１２、スピーカー部２０１３等を含む。本発明は、表示部２０１１の作製に適用される。図１６（Ｂ）のテレビジョン装置は、壁かけ型となっており、設置するスペースを広く必要としない。
本発明により、表示機能を有する高性能かつ高信頼性の半導体装置を、生産性よく作製することができる。よって高性能、高信頼性のテレビジョン装置を生産性よく作製することができる。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
本発明の半導体装置の上面構造および断面構成を示す図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明が適用可能な電子機器を示す図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の一形態を説明する図。 本発明の半導体装置の一形態を説明する図。 本発明の半導体装置の一形態を説明する図。 本発明の半導体装置の一形態を説明する図。 本発明が適用可能な電子機器の主要な構成を示すブロック図。 本発明が適用可能な電子機器を示す図。 本発明の半導体装置の作製工程を説明する図。

Claims (3)

  1. 第１の回路群及び第２の回路群を有し、
    前記第１の回路群は、
    第１の単結晶半導体層と、
    前記第１の単結晶半導体層の側面に接する領域を有する、酸化物を有する第１の層と、
    前記第１の単結晶半導体層の上方、及び前記酸化物を有する第１の層の上方の、第１のゲート絶縁層と、
    前記第１の単結晶半導体層と重なる領域を有する、第１のゲート電極とを有し、
    前記第２の回路群は、
    第２の単結晶半導体層と、
    前記第２の単結晶半導体層の側面に接する領域を有する、酸化物を有する第２の層と、
    前記第２の単結晶半導体層の上方、及び前記酸化物を有する第２の層の上方の、第２のゲート絶縁層と、
    前記第２の単結晶半導体層と重なる領域を有する、第２のゲート電極とを有し、
    前記酸化物を有する第１の層は、フッ素又は塩素を有する領域を有し、
    前記酸化物を有する第２の層は、フッ素又は塩素を有する領域を有し
    前記第１の単結晶半導体層は、前記第２の単結晶半導体層よりも薄いことを特徴とする半導体装置。
  2. 第１の回路群、第２の回路群、及び第３の回路群を有し、
    前記第１の回路群は、
    第１の単結晶半導体層と、
    前記第１の単結晶半導体層の側面に接する領域を有する、酸化物を有する第１の層と、
    前記第１の単結晶半導体層の上方、及び前記酸化物を有する第１の層の上方の、第１のゲート絶縁層と、
    前記第１の単結晶半導体層と重なる領域を有する、第１のゲート電極とを有し、
    前記第２の回路群は、
    第２の単結晶半導体層と、
    前記第２の単結晶半導体層の側面に接する領域を有する、酸化物を有する第２の層と、
    前記第２の単結晶半導体層の上方、及び前記酸化物を有する第２の層の上方の、第２のゲート絶縁層と、
    前記第２の単結晶半導体層と重なる領域を有する、第２のゲート電極とを有し、
    前記第３の回路群は、
    非晶質領域又は多結晶領域を有する第３の半導体層と、
    前記第３の半導体層の側面に接する領域を有する、酸化物を有する第３の層と、
    前記第３の半導体層の上方、及び前記酸化物を有する第３の層の上方の、第３のゲート絶縁層と、
    前記第３の半導体層と重なる領域を有する、第３のゲート電極とを有し、
    前記酸化物を有する第１の層は、フッ素又は塩素を有する領域を有し、
    前記酸化物を有する第２の層は、フッ素又は塩素を有する領域を有し、
    前記第１の単結晶半導体層は、前記第２の単結晶半導体層よりも薄いことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のゲート絶縁層は、前記第２のゲート絶縁層よりも薄いことを特徴とする半導体装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581260B2 (en) * 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
US8736587B2 (en) * 2008-07-10 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI654689B (zh) 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5740132B2 (ja) 2009-10-26 2015-06-24 株式会社半導体エネルギー研究所 表示装置及び半導体装置
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
FR3037438B1 (fr) * 2015-06-09 2017-06-16 Soitec Silicon On Insulator Procede de fabrication d'un element semi-conducteur comprenant une couche de piegeage de charges
FR3058561B1 (fr) 2016-11-04 2018-11-02 Soitec Procede de fabrication d'un element semi-conducteur comprenant un substrat hautement resistif
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107845646A (zh) * 2017-10-25 2018-03-27 上海中航光电子有限公司 一种阵列基板及其制作方法、显示面板和显示装置
WO2019087937A1 (ja) * 2017-11-02 2019-05-09 東レ株式会社 集積回路およびその製造方法ならびにそれを用いた無線通信装置
CN110620120B (zh) * 2019-09-25 2022-07-29 福州京东方光电科技有限公司 阵列基板及其制作方法、显示装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5475514A (en) * 1990-12-31 1995-12-12 Kopin Corporation Transferred single crystal arrayed devices including a light shield for projection displays
US5258325A (en) * 1990-12-31 1993-11-02 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US5256562A (en) * 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US7075501B1 (en) * 1990-12-31 2006-07-11 Kopin Corporation Head mounted display system
EP0909972A3 (en) * 1992-03-13 1999-06-09 Kopin Corporation Method of forming a high resolution liquid crystal display device
JP2920580B2 (ja) * 1992-08-19 1999-07-19 セイコーインスツルメンツ株式会社 半導体装置
EP0659282B1 (en) * 1992-09-11 1998-11-25 Kopin Corporation Color filter system for display panels
US5705424A (en) * 1992-09-11 1998-01-06 Kopin Corporation Process of fabricating active matrix pixel electrodes
US5781164A (en) * 1992-11-04 1998-07-14 Kopin Corporation Matrix display systems
JP4286644B2 (ja) * 1996-01-19 2009-07-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10261803A (ja) * 1997-03-18 1998-09-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
EP1020920B1 (en) * 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
US6576924B1 (en) * 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
JP3616534B2 (ja) * 1999-09-30 2005-02-02 沖電気工業株式会社 半導体基板の製造方法
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP4811895B2 (ja) * 2001-05-02 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TW200302511A (en) * 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP2003270665A (ja) * 2002-03-15 2003-09-25 Seiko Epson Corp 電気光学装置、及び電子機器
DE50312772D1 (de) * 2002-04-16 2010-07-15 Infineon Technologies Ag Substrat und verfahren zum herstellen eines substrats
JP4837240B2 (ja) * 2002-09-25 2011-12-14 シャープ株式会社 半導体装置
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2004319988A (ja) * 2003-03-31 2004-11-11 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
CN1901228A (zh) * 2005-07-22 2007-01-24 精工爱普生株式会社 半导体装置以及半导体装置的制造方法

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