JP5517918B2 - キャパシタとそれを有する半導体装置並びにそれらの製造方法 - Google Patents

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Description

本発明は、キャパシタとそれを有する半導体装置並びにそれらの製造方法に関し、特にＺｒとＡｌを含む複合酸化物膜を誘電体として用いたキャパシタとそれを有する半導体装置に関するものである。
素子の高集積化が進む半導体装置の開発では、各素子の微細化が進むとともに動作電圧の低減が図られている。例えば、先端ＤＲＡＭ（Dynamic Random Access Memory）デバイスの分野においては、メモリセルの微細化に伴いメモリセルを構成するキャパシタの占有面積が制約されるため、キャパシタが十分な容量と有しないと、外部からのノイズ信号等の影響でキャパシタの電荷が減少して誤作動し易くなり、ソフトエラーで代表されるようなエラーが生じてしまう。
一般に、ＤＲＡＭデバイスのメモリセルを構成するキャパシタの容量は、電極の表面積および誘電体の比誘電率に比例し、電極間の距離に反比例する。従って、先端ＤＲＡＭデバイスで要求されるメモリセルのキャパシタを具現するには、高い比誘電率を有し、かつリーク電流の増加を招くことなく膜厚を薄くすることのできる誘電体膜を使用しなければならない。
ＤＲＡＭのキャパシタ容量を増加させる手段として、容量絶縁膜として従来のＳｉＯ２膜、ＳｉＮ膜あるいは両者を組み合わせたＳｉＯＮ膜よりも高い比誘電率を有しているＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３を使用することが検討されている。また、最近では、容量絶縁膜の薄膜化に伴うリーク電流の増加を抑制するために、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３の積層構造やＨｆＯ２、ＺｒＯ２に金属元素をドーピングした容量絶縁膜に関する研究が行われている。更には、キャパシタを構成する電極材料を最適化することでキャパシタの電気特性を改善する開発が行われている。
例えば、特許文献１、２では、ＨｆＯ２やＺｒＯ２に金属元素としてアルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）他をドーピングした容量絶縁膜材料が示されている。特許文献１、２によると、ＨｆＯ２、ＺｒＯ２に上述の金属元素をドーピングすることで、誘電体材料の電子親和力を変更し、電子のバリアハイト、および正孔のバリアハイトを変更する、と記載されている。そして、ドーピング金属の存在により、結晶構造の形成が低減またはなくなるので、アモルファス誘電体材料が形成される傾向にある、と記載されている。特許文献１、２には、誘電体材料の比誘電率は１０〜２５と記載されている。
また、特許文献３では、容量絶縁膜として結晶質誘電体に非晶質酸化アルミニウムが含有されて、ＡｌｘＭ（１−ｘ）Ｏｙ（ただし、ＭはＨｆ、Ｚｒなどの結晶質誘電体を形成し得る金属）から形成され、０．０５＜ｘ＜０．３の組成を有する非晶質膜が開示されている。この技術は、非晶質ジルコンアルミネートにおいて２５〜２８の高い比誘電率を維持しながら容量絶縁膜の絶縁破壊を防止するという特徴がある。また、この特許文献３では、ＺｒＯ２の比誘電率は３０と記載されている。
また、非特許文献１では、マグネトロンスパッタリングにより作製したアモルファスのＺｒＯ２−Ａｌ２Ｏ３薄膜を１０００℃でアニールすると、正方晶もしくは単斜晶の結晶構造に結晶化することが記載されている。非特許文献１によれば、ＺｒとＡｌの原子比が７６対２４のときは単斜晶となり、５２対４８の場合は、正方晶が優勢となる、と記載されているが、比誘電率値は開示されていない。
さらに、特許文献４では、ＺｒＯ２からなる容量膜を有するキャパシタにおいて、上部電極構成するＴｉＮ電極の組成比を原子数比でチタン１００％に対して、炭素が２５〜３６％、窒素が６０〜７２％、酸素が２８〜３５％とすることにより、プラズマ処理による電気特性の悪化を抑制することが記載されている。
特開２００２−３３３２０号公報 特開２００１−７７１１１号公報 特開２００４−２１４３０４号公報 特開２００５−２４３９２１号公報 S. B. Qadri、C. M. Gilmore, C. Quinn, E. F. Skelton, and C. R. Gossett, "Phase stability of ZrO2-Al2O3thin films deposited by magnetron sputtering", Physical Review B, 39-9, 1989, p. 6234-6237.
しかしながら、上記の関連技術には、それぞれ以下のような課題が存在する。
特許文献１、２に記載の、ＨｆＯ２やＺｒＯ２に金属元素としてアルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）他をドーピングすることで、誘電体材料の電子親和力を変更し、電子のバリアハイト、および正孔のバリアハイトを変更する技術では、得られる容量絶縁膜の比誘電率は１０〜２５と、ドーピングを行わない容量膜よりも比誘電率が低下してしまう。このため、高誘電率化によるリーク電流の抑制効果が得られない。
特許文献３に記載の、ＺｒＯ２にＡｌを５〜３０％の範囲で含有させて非晶質の膜とする技術では、ＡｌをドーピングすることでＺｒＯ２の比誘電率が２５〜２８と、ドーピングを行わない場合よりも低下してしまう。このため、高誘電率化によるリーク電流の抑制効果が得られない。
非特許文献１に記載の、アモルファスのＺｒＯ２−Ａｌ２Ｏ３薄膜を１０００℃でアニールして結晶化した膜の場合、上記組成以外の組成においてどのような結晶となり、どのような比誘電率が得られるのか、不明である。
特許文献４に記載の、容量膜としてＺｒＯ２を用い、上部電極を構成するＴｉＮ電極の組成を原子数比でチタン１００％に対して、炭素が２５〜３６％、窒素が６０〜７２％、酸素が２８〜３５％と最適化した電極を有するキャパシタの場合、プラズマ処理に伴う電極材料の変質が容量膜の比誘電率に与える効果について記載されておらず、電極材料の最適化による容量膜の高誘電率化とリーク電流の抑制効果が得られない。
本発明の目的は、上述した関連技術の問題点を解決し、比誘電率の大きな容量絶縁膜を実現し、占有面積が小さくても十分な容量を確保することができ、かつリーク電流の抑制されたキャパシタを提供することにある。
上記目的を達成するため、本発明に係るキャパシタは、容量絶縁膜と、前記容量絶縁膜の両側にそれぞれ形成された上部電極および下部電極とを有し、前記容量絶縁膜は、ＺｒとＡｌとＯとを主成分とする複合酸化物であって、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体で構成され、前記下部電極は、少なくとも前記容量絶縁膜と接する面が非晶質構造を有する導電体からなっている。
本発明によれば、下部電極を構成する金属膜の結晶化によるキャパシタの電気特性の悪化を抑制して、容量絶縁膜の高誘電率化を実現することができ、微細化が進行しても、容量が十分に大きくかつリーク電流の低減されたキャパシタの実現が可能となる。
本発明の実施の形態に係る半導体素子であるキャパシタの断面構造を示す模式図である。 本発明の実施の形態に係る半導体素子であるキャパシタの断面構造を示す模式図である。 本発明の実施の形態に係る半導体素子であるキャパシタのリーク電流とＡｌ組成の関係を示したグラフである。 本発明の実施の形態に係る半導体素子であるキャパシタの金属酸化物膜のＸＲＤスペクトルを示したグラフである。 本発明の実施の形態に係る半導体素子であるキャパシタの金属酸化物膜のＸＲＤスペクトルを示したグラフである。 本発明の実施の形態に係る半導体素子であるキャパシタのリーク電流とＡｌ組成の関係を示したグラフである。 本発明の実施の形態に係る半導体素子であるキャパシタの断面構造を示す模式図である。 本発明の実施の形態に係る半導体素子であるキャパシタのＥＯＴとリーク電流の関係を示したグラフである。 本発明の実施の形態に係る半導体素子であるキャパシタのＴＥＭによる断面観測像を示した図である。 第１の実施例に係る半導体素子であるキャパシタの断面構造を示す模式図である。 第１の実施例に係る半導体素子であるキャパシタの金属酸化物膜の形成工程における成膜シーケンスを示した図である。 第１の実施例に係る半導体素子であるキャパシタの金属酸化物膜のＡｌ組成（Ａｌ／（Ｚｒ＋Ａｌ））におけるＺｒＯ２の成膜サイクル依存性を示した図である。 （ａ）及び（ｂ）は、第３の実施例に係る半導体素子であるキャパシタを有する半導体装置の製造工程の一部を示した断面図である。 （ａ）及び（ｂ）は、図１３の製造工程に続き、第３の実施例に係る半導体装置の製造工程の一部を示した断面図である。 （ａ）及び（ｂ）は、図１４の製造工程に続き、第３の実施例に係る半導体装置の製造工程の一部を示した断面図である。 （ａ）及び（ｂ）は、図１５の製造工程に続き、第３の実施例に係る半導体装置の製造工程の一部を示した断面図である。 （ａ）及び（ｂ）は、図１６の製造工程に続き、第３の実施例に係る半導体装置の製造工程の一部を示した断面図である。 図１７の製造工程に続き、第３の実施例に係る半導体装置の製造工程の一部を示した断面図である。 第４の実施例に係る半導体素子であるキャパシタを有する半導体装置の断面図である。 第５の実施例に係る半導体素子であるキャパシタを有する半導体装置の断面図である。 第６の実施例に係る半導体素子であるキャパシタを有する半導体装置の断面図である。
符号の説明
１ シリコン基板
２ 素子分離領域
３ ゲート酸化膜
４ ゲート電極
５ 拡散領域
６ 第１層間絶縁膜
７ コンタクトホール
８ ＴｉＮ膜
９ Ｗ膜
１０ メモリセル選択用トランジスタ
１１ 容量コンタクト
１２ ビットコンタクト
１３ ストッパー絶縁膜
１４ 第２層間絶縁膜
１５ シリンダ溝
１６ 下部電極
１７ 容量絶縁膜
１８ 上部電極（ＴｉＮ膜）
１９ ＭＩＭ構造のキャパシタ
２０ 容量用配線
２１ 開口部
２２ 第３層間絶縁膜
２３ コンタクトホール
２４ ＴｉＮ膜
２５ ビット配線
２６ 不純物を含有した多結晶シリコン
２７ タングステン
２８ 金属シリサイド層
２９ 不純物を含有した多結晶シリコン
３０ 金属シリサイド層
３１ ニッケルシリサイド層
１０１ 結晶化したＴｉＮ膜
１０２ 非晶質化したＴｉＮ膜
１０３ 下部電極
１０４ 容量絶縁膜
１０５ 上部電極
１０６ シリコン基板
１０７ シリコン自然酸化膜
１０８ 容量絶縁膜
１０９ 上部電極
２０１ 結晶化したＴｉＮ膜
２０２ 非晶質化したＴｉＮ膜
２０３ 下部電極
２０４ 容量絶縁膜
２０５ 上部電極
３０１ シリコン基板
３０２ 結晶化したＴｉＮ膜
３０３ 非晶質化したＴｉＮ膜
３０４ 下部電極
３０５ 容量絶縁膜
３０６ 上部電極
４０１ ＴｉＮ膜
４０２ 非晶質のＴｉＮ膜
以下、本発明に係るキャパシタとそれを有する半導体装置の実施の形態について、図面を参照して詳細に説明する。
図１に本実施の形態に係る半導体素子であるキャパシタの断面構造を示す。図１に示されるように、本実施の形態のキャパシタは、容量絶縁膜１０４の上下面に上部電極１０５と下部電極１０３が備えられている。
下部電極１０３は、図１に示されるように、下層の結晶化したＴｉＮ膜１０１と上層の非晶質のＴｉＮ膜１０２との積層膜によって構成されている。
容量絶縁膜１０４は、ＺｒとＡｌとＯとを主成分とする複合酸化物の誘電体膜で構成されている。この容量絶縁膜１０４は、Ｚｒ（１−ｘ）ＡｌｘＯｙのＡｌ組成を最適化し、かつ結晶化させることにより、高い比誘電率が得られるものである。ただし、Ｚｒ（１−ｘ）ＡｌｘＯｙの膜質は、下部電極１０３の表面の結晶状態に大きく影響を受け、下部電極１０３が結晶化していると、膜質が低下しリーク電流の低減が困難になる。そこで、本実施の形態のキャパシタにおいては、下部電極１０３として、少なくとも容量絶縁膜１０４と接する面を非晶質構造としている。こうすることにより、Ａｌ組成を最適化しかつ結晶化させたＺｒ（１−ｘ）ＡｌｘＯｙ膜からなる誘電体膜の膜質の低下を抑制し、リーク電流の低減を可能にしている。本実施の形態は、このような新しい知見に基づくものである。以下、この知見について詳述する。
初めに、容量絶縁膜１０４を構成する誘電体膜としてのＺｒ（１−ｘ）ＡｌｘＯｙ膜の効果について、表面にシリコン自然酸化膜を有するシリコン基板上にＺｒ（１−ｘ）ＡｌｘＯｙ膜を形成したＭＩＳ（Metal-Insulator-Semiconductor：金属−絶縁体−半導体）キャパシタ構造の電気特性を例に取り説明する。
まず、図２に示すように、表面にシリコン自然酸化膜１０７を有するシリコン基板１０６に、ＺｒとＡｌからなるターゲットを用いたマグネトロンスパッタにより、ＺｒとＡｌをＯと主成分とする膜（容量絶縁膜）１０８を堆積させた。基板温度は３００℃とした。比較のため、Ａｌを含まないターゲットを用いてＺｒＯ２を堆積させたサンプルも作製した。
次に、そのＺｒとＡｌとＯを主成分とする膜１０８の混合物を酸素雰囲気中６００℃でアニールすることにより、ＡｌがＺｒＯ２中に均一に拡散し結晶化したＺｒ（１−ｘ）ＡｌｘＯｙ膜を膜厚２ｎｍ〜２０ｎｍの範囲で作製した。
なお、ここでは酸素雰囲気中でアニールを行ったが、窒素、Ａｒ等の不活性ガスも適宜用いることができる。また、これらの混合ガスからなる雰囲気中でアニールしてもよい。所望の組成ｘは、ターゲット中のＺｒとＡｌの混合比により決定する。また、アニール処理は一般に酸素欠損を引き起こし得るため、組成ｙはｙ≦２−０．５ｘとなりうるが、組成ｙの下限が１≦ｙであれば、後述する本実施の形態の効果が得られる。同様に、ＺｒＯ２の方も酸素雰囲気中６００℃でアニールを行った。
次に、アニール後のＺｒ（１−ｘ）ＡｌｘＯｙ膜上、及びＺｒＯ２膜上に、真空蒸着法によりＡｕを１００ｎｍ蒸着し、それぞれ第１のキャパシタ、及び第２のキャパシタを形成した。ここで、シリコン基板１０６を第１の電極、Ａｕを第２の電極（上部電極）１０９とする。なお、比較のため、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜、及びＺｒＯ２膜にアニール処理を施さず第２の電極を蒸着した、それぞれ第３のキャパシタ、及び第４のキャパシタも形成した。
次に、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜を用いた第１のキャパシタ（アニール処理有り）と第３のキャパシタ（アニール処理無し）の電気特性の測定を行った。まず、第１の電極に電圧を印加し、ＣＶ（容量−電圧）測定によりＥＯＴ（Equivalent Oxide Thickness）を評価したところ、ＥＯＴ＝１．３ｎｍであった。ここでＥＯＴとは、誘電体の物理的な厚さを、ＳｉＯ２膜と等価な電気的膜厚に換算した値のことである。電気特性の測定は、絶縁膜の膜厚の相違による表面ポテンシャルがＩＶ（電流−電圧）特性に与える影響を考慮して、ＭＩＳ構造のＣＶ特性より得られたフラットバンド電圧Ｖｆｂに対して（Ｖｆｂ−１）Ｖの電圧を上部電極に印加した時のリーク電流を測定することにより行った。
図３に、第１のキャパシタのリーク電流とＡｌ組成の関係（図中の▲（６００℃アニール）参照）、および第３のキャパシタのリーク電流とＡｌ組成の関係（図中の■（アニールなし）参照）を合わせて示す（横軸：Ａｌ組成[％]、縦軸：リーク電流［Ａ／ｃｍ２］）。図３から明らかなように、アニール処理を行うことで、Ａｌ組成が０．０２≦ｘ≦０．１０の組成範囲内でリーク電流の顕著な現象が見られ、１．０×１０−８Ａ／ｃｍ２以下のリーク電流が得られることが分かった。
続いて、ＺｒＯ２膜を用いた第２のキャパシタ（アニール処理有り）と第４のキャパシタ（アニール処理無し）の電気特性の測定を同様に行った。その結果を図３に合わせて示す（第２のキャパシタは、図中のＡｌ組成ｘ＝０の▲（６００℃アニール）参照、第４のキャパシタは、図中のＡｌ組成ｘ＝０の■（アニールなし）参照）。図３から明らかなように、ＺｒＯ２膜を用いたキャパシタの場合、アニール処理の前後でリーク電流は変化せず、ともに約１．０×１０−５Ａ／ｃｍ２のリーク電流となることが分かった。
以上の結果から、リーク電流の顕著な減少は、Ａｌ組成が０．０２≦ｘ≦０．１０の組成範囲内で、かつアニール処理を行ったときにもたらされていることが確認された。
次に、図４にＡｌ組成がｘ＝０．０４５のＺｒ（１−ｘ）ＡｌｘＯｙ膜のアニール前（アニール処理無し）及びアニール後（アニール処理有り）のＸＲＤ（X-ray diffraction）回折スペクトルを、図５にＺｒ（１−ｘ）ＡｌｘＯｙ膜及びＺｒＯ２膜のアニール後のＸＲＤ回折スペクトルを、それぞれ示す（横軸：回折角２θ[deg.]、縦軸：強度）。
図４から明らかなように、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜は成膜直後の状態は非晶質であるが、アニールを行うことで結晶化し、その結晶構造は正方晶であることが分かった。また、図５から明らかなように、アニール後のＺｒ（１−ｘ）ＡｌｘＯｙ膜及びＺｒＯ２膜のＸＲＤスペクトルに大きな相違は見られず、Ａｌを含有させたことによるＺｒＯ２の結晶相へ与える効果は見られず、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜と同様にＺｒＯ２膜の結晶構造も正方晶であることが分かった。
以上の結果から、Ａｌを含有させたことによる特性改善の効果は、結晶相の変化によるものでないことが分かった。
以上のことから、本実施の形態における誘電体膜は、Ａｌの所定量の添加とアニールによる非晶質状態からの結晶化によりもたらされることが明らかになった。
なお、図３から分かるように、１．０×１０−５Ａ／ｃｍ２未満のリーク電流が得られるＡｌの組成範囲は、０．０１≦ｘ≦０．１５（図３中Ａ参照）である。さらに、図３から分かるように、１．０×１０−８Ａ／ｃｍ２以下の顕著に低いリーク電流を得るためには、Ａｌの組成上限は、ｘ≦０．１０であることが望ましく、Ａｌの組成下限は０．０２≦ｘであることが望ましい。
次に、第１から第４のキャパシタに用いたＺｒ（１−ｘ）ＡｌｘＯｙ膜及びＺｒＯ２膜の誘電率測定を行ったところ、リーク電流の低減効果が得られなかった、アニール前のＺｒ（１−ｘ）ＡｌｘＯｙ膜、アニール前のＺｒＯ２膜、およびアニール後のＺｒＯ２膜の比誘電率は約３０であったのに対して、リーク電流の低減効果が得られた、アニールにより結晶化したＺｒ（１−ｘ）ＡｌｘＯｙ（０．０１≦ｘ≦０．１５）膜の比誘電率は４０〜７０と、非晶質状態のＺｒ（１−ｘ）ＡｌｘＯｙ膜よりも比誘電率が顕著に大きいことが明らかになった。このことから、リーク電流の低減効果は、結晶化したＺｒ（１−ｘ）ＡｌｘＯｙ膜の比誘電率の顕著な増加により、もたらされたことが裏付けられた。
次に、今度は、上記の方法で成膜したＺｒＯ２−Ａｌ２Ｏ３の混合物を、酸素雰囲気中４００℃でアニールすることにより、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜を作製した。
図６に、シリコン自然酸化膜上に形成したＥＯＴ＝１．３ｎｍの膜厚を有する、４００℃でアニールした場合のＺｒ（１−ｘ）ＡｌｘＯｙ膜のリーク電流とＡｌ組成の関係（図中の●（４００℃アニール）参照）を、図３において示した６００℃アニールした場合の結果（図中の▲（６００℃アニール）参照）と合わせて示す（横軸：Ａｌ組成[％]、縦軸：リーク電流［Ａ／ｃｍ２］）。
図６から明らかなように、４００℃アニールの場合、Ａｌ組成が０．０１≦ｘ≦０．０８（図６中のＢ参照）の組成範囲内でリーク電流の顕著な減少が見られる。特に、Ａｌ組成上限がｘ≦０．０５、Ａｌの組成下限が０．０２≦ｘである場合に、１．０×１０−８Ａ／ｃｍ２以下のリーク電流が得られることが分かる。即ち、４００℃アニールの場合も、６００℃アニールの場合ほど広い組成範囲（図６中のＡ参照）ではないものの、所望のＡｌ組成範囲内でリーク電流の顕著な減少が見られることが分かった。
４００℃アニールの場合のｘ＝０．０４５のＺｒ（１−ｘ）ＡｌｘＯｙ膜のＸＲＤ回折スペクトルは、図４、図５と同様であった。即ち、Ａｌの所定量の添加と、アニールによる非晶質状態からの結晶化により、リーク電流の低減効果が得られていることが分かった。また、４００℃アニールにより結晶化させたＺｒ（１−ｘ）ＡｌｘＯｙ（０．０１≦ｘ≦０．０８）膜の比誘電率を評価したところ、６００℃アニールの場合と同様に比誘電率４０〜７０の範囲の値であった。
次に、下部電極の結晶化が容量特性に与える影響について、図７に示すような下部電極２０３として、表面が非晶質化したＴｉＮ電極２０２を有するＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）キャパシタ構造の電極特性を例に取り説明する。
図７に示すように、下部電極２０３を構成する結晶化したＴｉＮ膜２０１は、シリコン基板上にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により形成した。結晶化したＴｉＮ膜２０１の表面は、ラジカル窒化処理により非晶質化し、非晶質化したＴｉＮ膜２０２を形成した。その後、非晶質化したＴｉＮ膜２０２上に、誘電体膜２０４として、結晶化したＺｒ（１−ｘ）ＡｌｘＯｙ膜を成膜した。Ｚｒ（１−ｘ）ＡｌｘＯｙ膜の成膜以降の工程は、上述したシリコン自然酸化膜上にＺｒ（１−ｘ）ＡｌｘＯｙ膜を形成したＭＩＳキャパシタの作製工程と同一である。
次に、上記で作製された、異なる表面状態のＴｉＮからなる下部電極を有するＭＩＭキャパシタの電気特性を評価した。誘電体膜は、ｘ＝０．０４５のＺｒ（１−ｘ）ＡｌｘＯｙ膜をアニールにより結晶化させた膜である。
図８に、ＣＶ測定から得られた素子のＥＯＴとリーク電流との関係において、下部電極２０３の結晶化状態を比較したものを示す（横軸：Ａｌ組成[％]、縦軸：リーク電流（Ｊｇ＠＋１Ｖ）［Ａ／ｃｍ２］）。また、比較として、下部電極２０３として結晶化したＴｉＮ上に誘電体膜としてＡｌを添加していないＺｒＯ２を形成したキャパシタを示す（図中の□参照）。図８より、下部電極として結晶化したＴｉＮを適用した場合（図中の△参照）においても、誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙを用いることにより、Ａｌを添加しないＺｒＯ２よりもＥＯＴの薄膜化が得られることが確認された。
次に、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜を表面が非晶質化したＴｉＮ電極上に形成することにより（図中の○参照）、ＥＯＴ＝０．６ｎｍでリーク電流が１×１０−７Ａ／ｃｍ２以下となることが確認された。これに対し、下部電極として結晶化したＴｉＮを用いた場合は、ＥＯＴ＝０．７ｎｍで、リーク電流が１．５×１０−６Ａ／ｃｍ２であることから、下部電極として表面が非晶質化したＴｉＮ電極を用いることにより、ＥＯＴの薄膜化とリーク電流の低減効果が得られることが分かった。
次に、透過型電子顕微鏡（ＴＥＭ）により、図８中の試料Ａ（結晶化したＴｉＮ上に成膜したＺｒ（１−ｘ）ＡｌｘＯｙ膜）および試料Ｂ（非晶質化したＴｉＮと結晶化したＴｉＮの積層膜上に成膜したＺｒ（１−ｘ）ＡｌｘＯｙ膜）について、試料の断面分析を行った。試料Ａ、Ｂは、それぞれアニール処理を施し、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜を結晶化させている。
図９に試料Ａ、Ｂのそれぞれの断面観測像を示す。図９より、試料Ｂは、試料Ａと比較してＺｒ（１−ｘ）ＡｌｘＯｙ膜の表面平坦性が改善し、また、試料Ｂに見られるような誘電膜と下部電極との界面の変質層の形成が見られなかった。
以上のことから、誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を適用したキャパシタにおいては、素子特性は下部電極の結晶化状態に大きく影響を受け、表面が非晶質化した電極上では誘電体膜と下部電極界面における変質層の抑制や表面の平坦性が改善し、ＥＯＴの薄膜化とリーク電流の低減が可能となることが確認された。
ここでは、下部電極として非晶質化あるいは結晶化したＴｉＮに関して示したが、非晶質化したＴｉＮの単層、あるいは非晶質化したＴｉＮと結晶化したＴｉの積層膜、あるいは非晶質化したＴａＮと結晶化したＴａＮの積層膜、あるいは非晶質化したＴａＮの単層膜、あるいは非晶質化したＴａＮと結晶化したＴａの積層構造、においても同様の効果が得られた。
また、ここではラジカル窒化処理により窒素を添加することにより非晶質化を行ったが、炭素を添加して非晶質化させても同様の効果を得ることができた。
また、ここでは上部電極としてＡｕを用いた場合を示したが、上部電極としてＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一つの材料を用いても同様の効果が得られた。
以上より、本実施の形態では、Ｚｒ（１−ｘ）ＡｌｘＯｙ誘電体膜は、結晶化しており、かつその組成は、０．０１≦ｘ≦０．１５の範囲とした。さらに、顕著なリーク電流減少効果を得るためには、６００℃のアニール温度にて結晶化させた場合は、０．０２≦ｘ≦０．１０の範囲を有することが好ましく、４００℃のアニール温度により結晶化させた場合は、０．０２≦ｘ≦０．０５の範囲を有していることが好ましい。また、下部電極の少なくとも誘電体膜と接する面が非晶質構造を有する導電体からなることが好ましい。また、下部電極の抵抗を低く抑えるため、下部電極は、非晶質層と結晶層の積層構造であることが好ましい。
なお、本実施の形態では、誘電体はＺｒとＡｌとＯを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であればよく、また、誘電体中に含まれる全金属元素のうち、ＺｒとＡｌとを合わせた組成が９９％以上であればよい。即ち、Ｙ等の他の金属元素を含有する場合であっても、全金属元素に占めるそれらの割合が１％未満であれば、本実施の形態の効果が得られる。
なお、ここでいう金属元素とは、Ｓｉ等の半金属元素とされる元素を含む。また、誘電体中に含まれる金属元素を除く元素のうち、酸素の組成が８０％以上であればよい。酸素の組成が８０％を下回ると、アニールしても結晶化しにくくなるため、比誘電率の顕著な増大の効果を得にくくなる。即ち、窒素等の他の元素を含有する場合であっても、誘電体中に含まれる金属元素を除く元素のうち、窒素等の元素の割合が２０％未満であればよい。
また、結晶化によるリーク電流低減効果は、３５０℃以上４００℃未満のアニール温度の場合でも得られる。さらに、６００℃以上のアニール温度の場合でも結晶化による比誘電率の顕著な増大の効果は得られるが、アニールによる電極の劣化などが発生し易くなるため、アニール温度は１０００℃未満が現実的である。
以下、図面を参照して、本発明の各実施例を説明する。
まず、本発明の第１の実施例を説明する。
図１０は、本実施例に係る半導体素子であるキャパシタの断面構造を示した図である。図１０に示されるように、本実施例のキャパシタは、シリコン基板３０１上に、下部電極３０４、容量絶縁膜を構成する金属酸化物層の誘電体膜３０４、及び上部電極３０６が形成されている。下部電極３０４は、下層の結晶化ＴｉＮ３０２と上層の非晶質ＴｉＮ３０３との積層膜で構成されている。
次に、本実施例のキャパシタの製造方法について説明する。
まず、シリコン基板３０１に、下部電極３０４の積層構造として、結晶化したＴｉＮ３０２を２０ｎｍの膜厚に堆積した後、非晶質のＴｉＮ３０３を５ｎｍの膜厚に形成した。結晶化したＴｉＮ膜３０２は、スパッタリング法、化学気相成長もしくはＡＬＤ（Atomic Layer Deposition）法により形成することができる。非晶質のＴｉＮ膜３０３は、結晶化したＴｉＮ膜をラジカル窒化処理することにより形成した。
次に、結晶化したＴｉＮ３０２と非晶質化したＴｉＮ３０３との積層構造を有する下部電極３０４を形成したシリコン基板３０１に、金属酸化物層の誘電体膜３０５としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を化学気相成長法もしくは原子層堆積法により２ｎｍ〜２０ｎｍの範囲で形成した。基板温度は３００℃とし、有機金属原料としてトリメチルアルミニウム（Ａｌ（ＣＨ３）４）及びテトラキスジエチルアミノジルコニウム（Ｚｒ（Ｎｅｔ２）４）を用い、酸化剤としてＨ２Ｏを使用した。成膜方法は、導入する酸化剤の分圧を制御することにより設定可能であり、酸化剤の分圧が高い場合は、ＣＶＤ（Chemical Vapor Deposition）法、低い場合はＡＬＤ法となる。また、金属原料ガスと酸化剤を同時に供給した場合は、ＣＶＤ法により膜を形成することができる。
図１１に本実施例における原料ガスの供給工程における成膜シーケンスの概略を示す。
本実施例における原料ガスの供給工程における成膜シーケンスは、図１１に示されるように、１）ＺｒとＡｌの金属酸化物層（以下、ＺｒＡｌＯ膜と記載）の形成工程と、２）ＺｒＯ２膜の形成工程とからなっている。
１）ＺｒＡｌＯ膜の形成工程
まず、基板上に酸化剤であるＨ２Ｏを供給する。Ｈ２Ｏは、マスフローコントローラによって流量５ｓｃｃｍを２ｓｅｃ供給する。ここで、ｃｃｍはｃｃ（ｃｍ３）／ｍｉｎ、即ち１分間あたりの流量を規定する単位であり、ｓｃｃｍはｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ、即ち１ａｔｍ、０℃で規格化されたｃｃｍである。次に、Ａｌ（ＣＨ３）４およびＺｒ（Ｎｅｔ２）４を同時に供給する。Ａｌ原料は、マスフローコントローラによって０．０５ｓｃｃｍで制御し供給する。また、Ｚｒ原料は、８０℃の容器により流量２０ｓｃｃｍの窒素ガスのバブリングにより供給する。このとき、原料ガスの供給時間は２０ｓｅｃである。
２）ＺｒＯ２膜の形成工程
まず、基板上に酸化剤であるＨ２Ｏを供給する。Ｈ２Ｏは、マスフローコントローラによって流量５ｓｃｃｍを２ｓｅｃ供給する。次に、Ｚｒ（Ｎｅｔ２）４を供給する。このとき、原料ガスの供給時間は２０ｓｅｃである。このとき、金属酸化物層のＡｌ組成は、上記のＺｒＡｌＯとＺｒＯ２膜の成膜サイクル数の比（膜厚比）によって制御することができる。すなわち、ＺｒＡｌＯ膜を成膜後、ＺｒＯ２膜をＮサイクル行い、これを１ｓｅｔとして、１ｓｅｔを所定のサイクル繰り返すことで所望の組成および膜厚を有するＺｒＡｌＯとＺｒＯ２の積層膜を形成することができる。Ａｌ組成５％のＺｒ（１−ｘ）ＡｌｘＯｙ膜を１０ｎｍ形成するには、ＺｒＡｌＯ膜を１サイクル、ＺｒＯ２膜を７サイクル行い、この工程を１ｓｅｔとし、１ｓｅｔを１０サイクル行うことで形成することができる。
図１２は、本実施例の製造工程において形成したＺｒ（１−ｘ）ＡｌｘＯｙ膜の組成におけるＺｒＯ２膜のサイクル数依存性を示す（横軸：Ａｌ／（Ｚｒ＋Ａｌ）[％]、縦軸：ＺｒＯ２サイクル数）。組成は、ＸＰＳ（X-ray photoelectron spectroscopy：Ｘ線光電子分光）による分析により評価した。このように、広範囲のＡｌ組成を制御できることが示される。また、ＺｒＡｌＯ膜の形成工程においてＺｒ原料を導入しない方法によっても、ＺｒＯ２膜の成膜サイクルによって広範囲にＡｌ組成を制御できることを確認した。
上述の形成工程を用いて、Ａｌ組成０≦ｘ≦０．４０の範囲のＺｒＡｌＯとＺｒＯ２の積層膜を膜厚２ｎｍ〜２０ｎｍの範囲で成膜した。ここで、Ａｌ組成０％のＺｒＯ２は、図１２における成膜工程において、ＺｒＡｌＯ膜の供給工程を行わない場合を示している。次に、窒素雰囲気中で４００℃および６００℃の温度において、１０ｍｉｎのアニール処理を行い、ＡｌをＺｒＯ２中に均一に拡散させてＺｒ（１−ｘ）ＡｌｘＯｙ膜３０５とした。なお、ここでは窒素雰囲気中でアニール処理を行ったが、酸素、Ａｒ等の不活性ガスも適宜、用いることができる。その後、真空蒸着法によりＡｕを１００ｎｍの膜厚に堆積して上部電極３０６を形成した。
以上のように作製したＡｌ組成０≦ｘ≦０．４０の範囲のＺｒ（１−ｘ）ＡｌｘＯｙ膜の比誘電率の評価を行ったところ、Ａｌ組成０．０１≦ｘ≦０．１５のＡｌ組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜３０５の比誘電率がＡｌ＝０％のＺｒＯ２の比誘電率より高く、かつ比誘電率が４０以上７０以下の範囲の値を示すことが分かった。
また、本実施例では、下部電極として非晶質化したＴｉＮと結晶化したＴｉＮとの積層構造を用いた場合に関して示したが、非晶質化したＴｉＮの単層、あるいは非晶質化したＴｉＮと結晶化したＴｉの積層膜、あるいは非晶質化したＴａＮと結晶化したＴａＮの積層膜、あるいは非晶質化したＴａＮの単層膜、あるいは非晶質化したＴａＮと結晶化したＴａの積層構造を用いた場合においても同様の効果が得られた。
また、本実施例では、ラジカル窒化処理により窒素を添加することにより非晶質化を行ったが、炭素を添加して非晶質化させても同様の効果を得ることができた。
次に、本発明の第２の実施例を説明する。
本実施例に係る半導体素子であるキャパシタの製造方法において、第１の実施例と同様の工程にて、電極上にＡｌ組成ｘ＝０．０４５のＺｒ（１−ｘ）ＡｌｘＯｙ膜を膜厚２ｎｍ〜２０ｎｍの範囲で成膜し、窒素雰囲気中で４００℃および６００℃の温度において、１０ｍｉｎのアニール処理を行った。そして、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜上に真空蒸着法によりＡｕを１００ｎｍの膜厚で堆積し、キャパシタを形成した。ここで、結晶化したＴｉＮもしくは非晶質化したＴｉＮと結晶化したＴｉＮの積層電極を第１の電極、Ａｕを第２の電極とした。
そして、得られたキャパシタに対して、第１の電極に電圧を印加し、ＣＶ測定により素子のＥＯＴとＩＶ測定によりリーク電流を評価した。その結果、結晶化したＴｉＮ上のＺｒ（１−ｘ）ＡｌｘＯｙ膜はＥＯＴ＝０．７ｎｍ、リーク電流は１．５×１０−６Ａ／ｃｍ２であった。これに対して、非晶質化したＴｉＮと結晶化したＴｉＮの積層膜状に形成したＺｒ（１−ｘ）ＡｌｘＯｙ膜は、ＥＯＴ＝０．６ｎｍで、リーク電流は１×１０−７Ａ／ｃｍ２であった。
以上のことから、本実施例の半導体素子によれば、下部電極として少なくとも誘電膜と接する面を非晶質化することによって、ＥＯＴ膜厚の薄膜化とリーク電流の低減させた半導体装置とすることができることが確認された。
また、本実施例では、上部電極としてＡｕを用いたが、上部電極としてＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一つの材料を用いても、あるいはこれらの材料の中からいずれか二つの材料からなる積層膜を用いても同様の効果が得られることを確認した。
次に、本発明の第３の実施例を説明する。
図１３〜図１８は、本実施例に係る半導体素子であるキャパシタを有する半導体装置の製造方法を工程順に示した断面図である。
まず、図１３（ａ）に示すようにＰ型シリコン基板１の表面領域にＬＯＣＯＳ（Local Oxidation of Silicon）法あるいはＳＴＩ（Shallow Trench Isolation）法により素子分離領域２を形成した。
次に、素子分離領域２により囲まれた活性領域にシリコン酸化膜および多結晶シリコン膜を順次に成膜し、これらの積層膜をリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）技術を用いて所望の形状に加工してゲート酸化膜３及びゲート電極４を形成した。
次に、ゲート酸化膜３およびゲート電極４をマスクとしてイオン注入を行い、Ｎ型不純物をシリコン基板１に導入して、ソース領域又はドレイン領域となる複数のＮ型拡散領域５を自己整合的に形成した。次に、ＣＶＤ法により全面に酸化シリコン膜からなる第１層間絶縁膜６を形成した。これにより、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタからなるメモリ選択用トランジスタ１０が形成された。
ここで、上述のソース領域又はドレイン領域を構成する拡散領域５は、高不純物領域と低不純物領域とを組み合わせたＬＤＤ（Lightly Doped Drain）構造になっていても、高不純物濃度領域の非ＬＤＤ構造になっていてもよい。
また、ソース・ドレイン領域にサリサイド法によりシリサイド層を形成しても良い。このとき、シリサイド層はコンタクト抵抗の観点から、Ｎｉシリサイド、ＣｏシリサイドあるいはＴｉシリサイドを用いても良い。
次に、フォトリソグラフィ法を用いて、第１層間絶縁膜６を選択的にエッチングして拡散領域を露出するようにコンタクトホール７を形成した。
次に、図１３（ｂ）に示すように、ＣＶＤ法またはＰＶＤ（Physical Vapor Deposition）法により全面にバリアメタルとしてＴｉＮ膜８を、次にＣＶＤ法により全面にＷ（タングステン）膜９を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）法により第１層間絶縁膜６の表面を平坦化して不要なＴｉＮ膜８およびＷ膜９を除去して、コンタクトホール７内に拡散領域５とそれぞれ接続するように容量コンタクト１１およびビットコンタクト１２を形成した。
次に、図１４（ａ）に示すように、ＣＶＤ法により全面に酸窒化シリコン（ＳｉＯＮ）膜からなるストッパー絶縁膜１３と、シリコン酸化膜からなる第２層間絶縁膜１４とを順次、成膜した。
次に、図１４（ｂ）に示すように、フォトリゾグラフィ法を用いて、第２層間絶縁膜１４を選択的にエッチングして、容量コンタクト１１を露出するようにシリンダ溝１５を形成した。
次に、図１５（ａ）に示すように、ＣＶＤ法もしくはＡＬＤ法を用いて、シリンダ溝１５内に膜厚が２０ｎｍ〜４０ｎｍのＴｉＮ膜４０１を形成した後、膜厚が１ｎｍ〜１０ｎｍの非晶質のＴｉＮ膜４０２を形成し、下部電極（第１の電極）１６を形成した後、フォトリソグラフィ法により不要な部分を除去し、容量コンタクト１１内に残した下部電極膜により下部電極１６を形成した。
次に、図１５（ｂ）に示すように、下部電極１６上にキャパシタの容量絶縁膜１７をＡＬＤ法もしくはＣＶＤ法により形成した。ここで、容量絶縁膜１７は、第１の実施例と同様に、図１１に示した成膜シーケンスを用いて形成した。形成した容量絶縁膜１７のＺｒ（１−ｘ）ＡｌｘＯｙの組成は、０≦ｘ≦０．４の範囲である。また、形成した容量絶縁膜１７の膜厚は、２ｎｍ〜２０ｎｍの範囲である。また、容量絶縁膜１７を形成した後、窒素雰囲気中で４００℃、１０ｍｉｎのアニール処理を行った。
次に、図１６（ａ）に示されるように、ＣＶＤ法もしくはＡＬＤ法を用いてＴｉＮ膜からなる上部電極（第２の電極）１８を形成した。
これにより、下部電極１６、容量絶縁膜１７および上部電極１８からなるＭＩＭ構造のキャパシタ１９が形成された。ここで、ＤＲＡＭ（Dynamic Random Access Memory）容量部のキャパシタ構造は、容量値の確保の観点から、本実施例のように、下部電極１６の上部電極１８に対向する面、及び上部電極１８の下部電極１６に対向する面が、基板１に実質的に平行は面と、基板１に実質的に垂直な面からなるシリンダ構造のように、表面積が大きい構造であることが好ましい。
次に、図１６（ｂ）に示すように、ＣＶＤ法により全面にＷ膜からなる容量用配線２０を形成して、キャパシタ１９の上部電極１８と接続した。
次に、図１７（ａ）に示すように、ビットコンタクト１２上方の第２層間絶縁膜１４を露出するように開口部２１を形成した。
次に、図１７（ｂ）に示すように、ＣＶＤ法により全面にシリコン酸化膜からなる第３層間絶縁膜２２を形成した後、フォトリソグラフィ法を用いて、第３層間絶縁膜２２を選択的にエッチングしてビットコンタクト１２を露出するように、開口部２１の内部にコンタクトホール２３を形成した。
次に、図１８に示すように、ＣＶＤ法により全面にバリアメタルとしてＴｉＮ膜２４を、次にＣＶＤ法を用いて全面にＷ膜からなるビット配線２５をビットコンタクト１２と接続するように形成することにより、半導体装置を完成した。
本実施例の半導体装置によれば、下部電極１６として結晶化したＴｉＮ４０１と非晶質化したＴｉＮ４０２の積層構造を用い、キャパシタの容量絶縁膜１７を構成する誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用い、Ａｌの組成を０．０１≦ｘ≦０．１５とすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して、比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。
以上のように、第１の実施例のキャパシタ構造は、シリンダ状構造（筒型構造）を有する半導体装置に用いても、その効果が得られることが確認された。
なお、本実施例では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例では、下部電極１６として、非晶質化したＴｉＮと結晶化したＴｉＮとの積層構造を用いた場合に関して示したが、非晶質化したＴｉＮの単層、あるいは非晶質化したＴｉＮと結晶化したＴｉの積層膜、あるいは非晶質化したＴａＮと結晶化したＴａＮの積層膜、あるいは非晶質化したＴａＮの単層膜、あるいは非晶質化したＴａＮと結晶化したＴａの積層構造を用いた場合においても同様の効果が得られた。
また、本実施例では、ラジカル窒化処理により窒素を添加することにより非晶質化を行ったが、炭素を添加して非晶質化させても同様の効果を得ることができた。
さらに、本実施例では、上部電極１８としてＴｉＮを用いたが、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択させる一つの材料を用いても同様の効果が得られることを確認した。
次に、本発明の第４の実施例について、図面を参照しながら詳細に説明する。
図１９は、本実施例に係る半導体装置の断面構造を示した図である。本実施例は、第３の実施例におけるトランジスタのゲート電極を、ｎ型不純物を含有する多結晶シリコン２６からなる層とタングステン２７からなる層から形成する点で、第３の実施例と異なる。ゲート電極形成以降の工程は、第３の実施例と同一である。
本実施例の半導体装置によれば、キャパシタの下部電極１６として結晶化したＴｉＮ４０１と非晶質化したＴｉＮ４０２の積層構造を用い、容量絶縁膜１７を構成する誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用い、Ａｌの組成を０．０１≦ｘ≦０．１５の範囲とすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。
また、本実施例では、ゲート電極としてボロン、砒素等のｎ型不純物を含有した多結晶シリコンとタングステンの積層構造を用いたが、タングステンの変わりに窒化タングステン、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドを用いても同様の効果が得られることを確認した。
また、ソース領域又はドレイン領域を構成する拡散領域５は、高不純物領域と低不純物領域とを組み合わせたＬＤＤ構造になっていても、高不純物領域の非ＬＤＤ構造になっていてもよい。また、ソース・ドレイン領域にサリサイド法によりシリサイド層を形成してもよい。このとき、シリサイド層はコンタクト抵抗の観点から、Ｎｉシリサイド、ＣｏシリサイドあるいはＴｉシリサイドを用いても良い。
本実施例では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例では、下部電極１６として非晶質化したＴｉＮと結晶化したＴｉＮとの積層構造を用いた場合に関して示したが、非晶質化したＴｉＮの単層、あるいは非晶質化したＴｉＮと結晶化したＴｉの積層膜、あるいは非晶質化したＴａＮと結晶化したＴａＮの積層膜、あるいは非晶質化したＴａＮの単層膜、あるいは非晶質化したＴａＮと結晶化したＴａの積層構造を用いた場合においても同様の効果が得られた。
また、本実施例では、ラジカル窒化処理により窒素を添加することにより非晶質化を行ったが、炭素を添加して非晶質化させても同様の効果を得ることができた。
さらに、本実施例では、上部電極１８としてＴｉＮを用いたが、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択させる一つの材料を用いても同様の効果が得られることを確認した。
次に、本発明の第５の実施例について、図面を参照しながら詳細に説明する。
図２０は、本実施例に係る半導体装置の断面構造を示した図である。本実施例は、第３の実施例及び第４の実施例におけるトランジスタのソース・ドレイン拡散領域の一部に、ニッケルシリサイド層からなる金属シリサイド層２８を形成し、ゲート電極としてボロン、ヒ素等のｎ型不純物を含有する多結晶シリコン２９からなる層とニッケルシリサイドからなる金属シリサイド層３０とを形成する点で、第３の実施例及び第４の実施例と異なる。ゲート電極形成以降の工程は、誘電体膜のアニール温度が異なる点以外は第３の実施例と同一である。ここで、誘電体膜のアニール工程は、窒素雰囲気中で、４００℃、１０ｍｉｎの処理を行った。
本実施例の半導体装置によれば、キャパシタの下部電極１６として結晶化したＴｉＮ４０１と非晶質化したＴｉＮ４０２の積層構造を用い、容量絶縁膜１７を構成する誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用い、Ａｌの組成を０．０１≦ｘ≦０．１５の範囲とすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。また、０．０１≦ｘ≦０．０８の組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜は結晶化しており、ＺｒＯ２と同じ正方晶であることを確認した。
また、トランジスタ部のソース・ドレイン領域のＮｉシリサイド領域の劣化による素子特性の低下は見られなかった。
また、本実施例では、ソース・ドレイン拡散領域およびゲート電極の一部にＮｉシリサイドを用いたが、Ｎｉシリサイドの代わりにＣｏシリサイド、ＮｉとＰｔの化合物からなるシリサイド層を用いても同様の効果が得られることを確認した。
本実施例では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例では、下部電極１６として非晶質化したＴｉＮと結晶化したＴｉＮとの積層構造を用いた場合に関して示したが、非晶質化したＴｉＮの単層、あるいは非晶質化したＴｉＮと結晶化したＴｉの積層膜、あるいは非晶質化したＴａＮと結晶化したＴａＮの積層膜、あるいは非晶質化したＴａＮの単層膜、あるいは非晶質化したＴａＮと結晶化したＴａの積層構造を用いた場合においても同様の効果が得られた。
また、本実施例では、ラジカル窒化処理により窒素を添加することにより非晶質化を行ったが、炭素を添加して非晶質化させても同様の効果を得ることができた。
さらに、本実施例では、上部電極１８としてＴｉＮを用いたが、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択させる一つの材料を用いても同様の効果が得られることを確認した。
このように、本実施例によれば、容量絶縁膜１７は４００℃の熱処理により作製することができ、６００℃を超える温度にてアニールした時に生じうる、トランジスタ部の金属シリサイド領域の熱処理による劣化を招くことがない。
次に、本発明の第６の実施例について、図面を参照しながら詳細に説明する。
図２１は、本実施例に係る半導体装置の断面を示した図である。本実施例は、第５の実施例におけるトランジスタのゲート電極としてニッケルシリサイド層３１を形成する点で、第５の実施例と異なる。ゲート電極形成以降の工程は、第５の実施例と同一である。
本実施例の半導体装置によれば、キャパシタの下部電極１６として結晶化したＴｉＮ４０１と非晶質化したＴｉＮ４０２の積層構造を用い、容量絶縁膜１７を構成する誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用い、Ａｌの組成を０．０１≦ｘ≦０．０８の範囲とすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。また、０．０１≦ｘ≦０．０８の組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜は結晶化しており、ＺｒＯ２と同じ正方晶であることを確認した。
また、トランジスタ部のゲート電極、ソース・ドレイン領域のＮｉシリサイド領域の劣化による素子特性の低下は見られなかった。
本実施例では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例では、下部電極１６として非晶質化したＴｉＮと結晶化したＴｉＮとの積層構造を用いた場合に関して示したが、非晶質化したＴｉＮの単層、あるいは非晶質化したＴｉＮと結晶化したＴｉの積層膜、あるいは非晶質化したＴａＮと結晶化したＴａＮの積層膜、あるいは非晶質化したＴａＮの単層膜、あるいは非晶質化したＴａＮと結晶化したＴａの積層構造を用いた場合においても同様の効果が得られた。
また、本実施例では、ラジカル窒化処理により窒素を添加することにより非晶質化を行ったが、炭素を添加して非晶質化させても同様の効果を得ることができた。
さらに、本実施例では、上部電極１８としてＴｉＮを用いたが、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択させる一つの材料を用いても同様の効果が得られることを確認した。
このように、本実施例によれば、キャパシタは４００℃以下の熱処理により作製することができ、６００℃を超える温度にてアニールした時に生じうる、トランジスタ部の金属シリサイド領域の熱処理による劣化を招くことがない。
なお、本発明の実施の形態に係るキャパシタは、容量絶縁膜と、容量絶縁膜の両側にそれぞれ形成された上部電極および下部電極とを有するキャパシタであって、容量絶縁膜は、ＺｒとＡｌとＯとを主成分とする複合酸化物であって、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体で構成され、下部電極は、少なくとも容量絶縁膜と接する面が非晶質構造を有する導電体からなるものである。
この構成において、下部電極は、多結晶膜と非晶質膜の積層構造を有してもよい。また、下部電極は、窒素もしくは炭素の少なくとも一つを添加した金属の多結晶膜と非晶質膜の積層構造を有してもよい。また、下部電極は、主構成元素がＴａ、ＴａＮ、Ｔｉ、ＴｉＮからなる群から選択される金属または金属窒化物の少なくとも一つであってもよい。
また、誘電体は、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０１≦ｘ≦０．１５、１≦ｙ≦２−０．５ｘ）の組成を有してもよく、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０２≦ｘ≦０．１０、１≦ｙ≦２−０．５ｘ）の組成を有してもよく、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０２≦ｘ≦０．５、１≦ｙ≦２−０．５ｘ）の組成を有してもよい。
また、上部電極は、ＴｉＮ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される金属または金属窒化物の少なくとも一つからなってもよい。
また、下部電極と容量絶縁膜と上部電極とで構成される３層構造を有し、その３層構造は、異なる面上に形成された複数の部分を有してもよく、互いに直交する複数の部分を有してもよい。すなわち、３層構造は、部分的に他の部分と異なる面上に形成されていてもよく、部分的に他の部分と直交していてもよい。また、キャパシタが、少なくとも部分的に筒型構造（シリンダ状構造）を有してもよい。
また、本発明の実施の形態に係る半導体装置は、上記いずれかのキャパシタと、少なくとも表面が半導体で構成された半導体基板とを有し、キャパシタが、半導体基板上に形成されているものである。この構成において、半導体基板上にスイッチング素子が形成され、キャパシタと、スイッチング素子とが電気的に接続されていてもよい。
また、本発明の実施の形態に係るキャパシタの製造方法は、容量絶縁膜と、前記容量絶縁膜の両側にそれぞれ形成された上部電極および下部電極とを有するキャパシタの製造方法であって、下部電極として、少なくとも容量絶縁膜と接する面が非晶質構造を有する導電体からなる第１の電極を形成する工程と、容量絶縁膜として、ＺｒとＡｌとＯとを主成分とする複合酸化物であって、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体膜を形成する工程と、上部電極として、第２の電極を形成する工程とを有するものである。この構成において、第１の電極を形成する工程は、多結晶膜と非晶質膜との積層構造を形成する工程であってもよい。
さらに、本発明の実施の形態に係る半導体装置の製造方法は、上記のキャパシタの製造方法を用いて、少なくとも表面が半導体で構成された半導体基板上に、第１の電極、誘電体膜、第２の電極を有するキャパシタを形成するものである。
以上、実施の形態及び実施例を参照して本発明を説明したが、本発明は上記実施の形態及び実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００８年３月２８日に出願された日本出願特願２００８−０８７１１８号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
以上説明したように、本発明は、キャパシタとそれを有する半導体装置に利用可能である。特に、本発明は、ＺｒとＡｌを含む複合酸化物膜を誘電体として用いたキャパシタとそれを有する半導体装置の用途に利用可能である。

Claims (18)

  1. 容量絶縁膜と、
    前記容量絶縁膜の両側にそれぞれ形成された上部電極および下部電極とを有し、
    前記容量絶縁膜は、ＺｒとＡｌとＯとを主成分とする複合酸化物であって、ＺｒとＡｌとの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体で構成され、
    前記誘電体は、Ｚｒ （１−ｘ） Ａｌ ｘ Ｏ ｙ （０．０１≦ｘ≦０．１５、１≦ｙ≦２−０．５ｘ）の組成を有し、比誘電率が４０〜７０であり、
    前記下部電極は、少なくとも前記容量絶縁膜と接する面が非晶質構造を有する導電体からなることを特徴とするキャパシタ。
  2. 前記下部電極は、多結晶膜と非晶質膜との積層構造を有し、前記非晶質膜が前記容量絶縁膜と接することを特徴とする請求項１に記載のキャパシタ。
  3. 前記下部電極は、窒素もしくは炭素の少なくとも一つを添加した金属の多結晶膜と非晶質膜との積層構造を有し、前記非晶質膜が前記容量絶縁膜と接することを特徴とする請求項１に記載のキャパシタ。
  4. 前記下部電極は、主構成元素がＴａ、ＴａＮ、Ｔｉ、ＴｉＮからなる群から選択される金属または金属窒化物の少なくとも一つであることを特徴とする請求項１から３のいずれかに記載のキャパシタ。
  5. 前記誘電体は、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０２≦ｘ≦０．１０、１≦ｙ≦２−０．５ｘ）の組成を有することを特徴とする請求項１から４のいずれかに記載のキャパシタ。
  6. 前記誘電体は、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０２≦ｘ≦０．０５、１≦ｙ≦２−０．５ｘ）の組成を有することを特徴とする請求項５に記載のキャパシタ。
  7. 前記誘電体は、Ｚｒ （１−ｘ） Ａｌ ｘ Ｏ ｙ （０．０１≦ｘ≦０．０８、１≦ｙ≦２−０．５ｘ）の組成を有することを特徴とする請求項１から４のいずれかに記載のキャパシタ。
  8. 前記上部電極は、ＴｉＮ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される金属または金属窒化物の少なくとも一つからなることを特徴とする請求項１から７のいずれかに記載のキャパシタ。
  9. 前記下部電極と前記容量絶縁膜と前記上部電極とで構成される３層構造を有し、
    前記３層構造は、異なる面上に形成された複数の部分を有することを特徴とする請求項１から８のいずれかに記載のキャパシタ。
  10. 前記３層構造は、互いに直交する複数の部分を有することを特徴とする請求項９に記載のキャパシタ。
  11. 少なくとも部分的に筒型構造を有することを特徴とする請求項１から１０のいずれかに記載のキャパシタ。
  12. 請求項１から１１のいずれかに記載のキャパシタと、
    少なくとも表面が半導体で構成された半導体基板とを有し、
    前記キャパシタが、前記半導体基板上に形成されていることを特徴とする半導体装置。
  13. 前記半導体基板上にスイッチング素子が形成され、
    前記キャパシタと、前記スイッチング素子とが電気的に接続されていることを特徴とする請求項１２に記載の半導体装置。
  14. 請求項１から１１のいずれかに記載のキャパシタを製造する方法であって、
    前記下部電極として、少なくとも前記容量絶縁膜と接する面が非晶質構造を有する導電体からなる第１の電極を形成する工程と、
    前記第１の電極上に、前記容量絶縁膜として、ＺｒとＡｌとＯとを主成分とする複合酸化物であって、Ｚｒ （１−ｘ） Ａｌ ｘ Ｏ ｙ （０．０１≦ｘ≦０．１５、１≦ｙ≦２−０．５ｘ）の組成を有し、比誘電率が４０〜７０であり、かつ結晶構造を有する誘電体膜を形成する工程と、
    前記誘電体膜上に、前記上部電極として、第２の電極を形成する工程とを有することを特徴とするキャパシタの製造方法。
  15. 前記誘電体膜を形成する工程は、Ｚｒ （１−ｘ） Ａｌ ｘ Ｏ ｙ （０．０１≦ｘ≦０．１５、１≦ｙ≦２−０．５ｘ）の組成を有する非晶質膜を形成し、該非晶質膜をアニールすることにより結晶化する工程であることを特徴とする請求項１４に記載のキャパシタの製造方法。
  16. 前記第１の電極を形成する工程は、多結晶膜と非晶質膜との積層構造を形成する工程であることを特徴とする請求項１４又は１５に記載のキャパシタの製造方法。
  17. 前記積層構造を形成する工程は、結晶化した膜の表面を非晶質化する工程を含むことを特徴とする請求項１６に記載のキャパシタの製造方法。
  18. 請求項１４から１７のいずれかに記載のキャパシタの製造方法を用いて、
    少なくとも表面が半導体で構成された半導体基板上に、前記第１の電極、前記誘電体膜、前記第２の電極を有するキャパシタを形成することを特徴とする半導体装置の製造方法。
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