JP5373619B2 - キャパシタとそれを有する半導体装置およびキャパシタの製造方法 - Google Patents

キャパシタとそれを有する半導体装置およびキャパシタの製造方法 Download PDF

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Description

本発明は、キャパシタとそれを有する半導体装置およびキャパシタの製造方法に関し、特にZrとAlを含む複合酸化物膜を誘電体として用いたキャパシタとそれを有する半導体装置およびそのキャパシタの製造方法に関するものである。
素子の高集積化が進む半導体装置の開発に際して、各素子の微細化が進むとともに動作電圧の低減が図られている。それに伴って、例えば、先端DRAM(Dynamic Random Access Memory)デバイスの分野においては、メモリセルの微細化に伴いメモリセルを構成するキャパシタの占有面積が制約されるため、キャパシタが十分な容量を有しないと、外部からのノイズ信号等の影響でキャパシタの電荷が減少して誤作動し易くなり、ソフトエラーで代表されるようなエラーが生じてしまう。
一般に、DRAMデバイスのメモリセルを構成するキャパシタの容量は、電極の表面積および誘電体の比誘電率に比例し、電極間の距離に反比例する。従って、先端DRAMデバイスで要求される容量のキャパシタを具現するには、高い比誘電率を有し、かつリーク電流の増加を招くことなく膜厚を薄くすることのできる誘電体膜を使用しなければならない。
DRAMのキャパシタ容量を増加させる手段として、容量絶縁膜として従来のSiO2膜、SiN膜あるいは両者を組み合わせたSiON膜よりも高い比誘電率を有しているHfO2、ZrO2、Al2O3を使用することが検討されている。また、最近では、容量絶縁膜の薄膜化に伴うリーク電流の増加を抑制するために、HfO2、ZrO2、Al2O3の積層構造やHfO2、ZrO2に金属元素をドーピングした容量絶縁膜に関する研究が行われている。更には、キャパシタを構成する電極材料を最適化することでキャパシタの電気特性を改善する開発が行われている。
例えば、特許文献1、2ではHfO2やZrO2に金属元素としてアルミニウム(Al)、スカンジウム(Sc)、ランタン(La)他をドーピングした容量絶縁膜材料が示されている。特許文献1、2によると、HfO2、ZrO2に上述の金属元素をドーピングすることで、誘電体材料の電子親和力を変更し、電子のバリアハイト、および正孔のバリアハイトを変更するとされる。そして、ドーピング金属の存在により、結晶構造の形成が低減またはなくなるので、アモルファス誘電体材料が形成される傾向にある、と記載されている。特許文献1、2には、誘電体材料の比誘電率は10〜25と記載されている。
また、特許文献3には、容量絶縁膜として結晶質誘電体に非晶質酸化アルミニウムが含有されて、AlxM(1-x)Oy（ただし、MはHf、Zrなどの結晶質誘電体を形成し得る金属）から形成され、0.05＜x＜0.3の組成を有する非晶質膜が開示されている。この技術によれば、非晶質ジルコンアルミネートにおいて25〜28の高い比誘電率を維持しながら容量絶縁膜の絶縁破壊を防止するという特徴があるとされる。また、この特許文献にはZrO2の比誘電率は30と記載されている。
非特許文献１には、マグネトロンスパッタリングにより作製したアモルファスのZrO2-Al2O3薄膜を1000℃でアニールすると、正方晶もしくは単斜晶の結晶構造に結晶化することが記載されている。非特許文献1によれば、ZrとAlの原子比が76対24のときは単斜晶となり、52対48の場合は正方晶が優勢となる、とされるが、比誘電率値については開示されていない。
また、特許文献4には、ZrO2からなる容量絶縁膜を有するキャパシタにおいて、上部電極を構成するTiN電極の組成比を原子数比でチタン100%に対して、炭素が25〜36%、窒素が60〜72%、酸素が28〜35%とすることにより、プラズマ処理による電気特性の悪化を抑制することが記載されている。
特開2002-33320号公報 特開2001-77111号公報 特開2004-214304号公報 特開2005-243921号公報 PHYSICAL REVEW B, Vol.30 No.9, pp.6234-6237(1989)
しかしながら、上記の技術にはそれぞれ以下のような問題がある。特許文献1、2に記載された、HfO2やZrO2に金属元素としてアルミニウム(Al)、スカンジウム(Sc)、ランタン(La)他をドーピングすることで、誘電体材料の電子親和力を変更し、電子のバリアハイトおよび正孔のバリアハイトを変更する技術では、得られる容量絶縁膜の比誘電率は10〜25と、ドーピングを行わない容量膜よりも比誘電率が低下してしまう。このため、高誘電率化によるリーク電流の抑制効果が得られない。
また、特許文献3に記載された、ZrO2にAlを5〜30%の範囲で含有させて非晶質の膜とする技術では、AlをドーピングすることでZrO2の比誘電率が25〜28と、ドーピングを行わない場合よりも低下してしまう。このため、やはり高誘電率化によるリーク電流の抑制効果が得られない。
非特許文献1に記載された、アモルファスのZrO2-Al2O3薄膜を1000℃でアニールして結晶化した膜の場合、上記組成以外の組成においてどのような結晶となり、どのような比誘電率が得られるのか、不明である。而して、通常トランジスタ形成後にキャパシタを形成することが予定されているDRAMの製造工程においては、1000℃でのアニールは、トランジスタ特性を変化させてしまうことが懸念される。
特許文献4に記載された、容量絶縁膜としてZrO2を用い、上部電極を構成するTiN電極の組成を原子数比でチタン100%に対して、炭素が25〜36%、窒素が60〜72%、酸素が28〜35%と最適化した電極を有するキャパシタの場合、プラズマ処理に伴う電極材料の変質が容量絶縁膜の比誘電率に与える効果について記載されておらず、電極材料の最適化による容量絶縁膜の高誘電率化とリーク電流の抑制効果が得られない。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、比誘電率の大きな容量絶縁膜を実現できるようにして、占有面積が小さくても十分な容量を確保することができ、かつリーク電流の抑制されたキャパシタを提供できるようにすることである。
上記の目的を達成するため、本発明によれば、容量絶縁膜の上下面にそれぞれ上部電極および下部電極が形成されてなるキャパシタであって、前記容量絶縁膜は、ZrとAlとOとを主成分とし、ZrとAlの組成比が(1-x)：x（0.01≦x≦0.15）であり、かつ結晶構造を有する誘電体からなり、前記下部電極が、TiN膜と、Ru膜、Pt膜およびIr膜から選択されるいずれかの膜との積層構造からなり、かつ前記Ru膜もしくは前記Pt膜もしくは前記Ir膜が前記容量絶縁膜と接していることを特徴とするキャパシタ、が提供される。
また、上記の目的を達成するため、本発明によれば、容量絶縁膜の上下面にそれぞれ上部電極および下部電極が形成されてなるキャパシタであって、前記容量絶縁膜は、ZrとAlとOとを主成分とし、ZrとAlの組成比が(1-x)：x（0.01≦x≦0.15）であり、かつ比誘電率が40以上の誘電体からなり、前記下部電極が、TiN膜と、Ru膜、Pt膜およびIr膜から選択されるいずれかの膜との積層構造からなり、かつ前記Ru膜もしくは前記Pt膜もしくは前記Ir膜が前記容量絶縁膜と接していることを特徴とするキャパシタ、が提供される。
また、上記の目的を達成するため、本発明によれば、TiN膜を形成する工程と、前記TiN膜上にRu膜、Pt膜およびIr膜から選択されるいずれかの膜を堆積して下部電極を形成する工程と、前記下部電極上に、ZrとAlとOとを主成分とし、ZrとAlの組成比が(1-x)：x（0.01≦x≦0.15）である複合酸化物膜を形成する工程と、熱処理を行って前記複合酸化物を結晶化させる工程と、を有することを特徴とするキャパシタの製造方法、が提供される。
本発明による上記構成のキャパシタによれば、下部電極を構成するTiNの酸化によるキャパシタの電気特性の悪化を抑制して、容量絶縁膜の高誘電率化を実現することができる。したがって、本発明によれば、微細化が進行しても、容量が十分に大きくかつリーク電流の低減されたキャパシタの実現が可能となる。
本発明のキャパシタの実施の形態を説明するための断面構造の模式図である。 本発明の実施の形態の効果を説明するためのMIM構造の断面模式図である。 本発明の実施の形態のリーク電流とAl組成の関係を示したグラフである。 本発明の実施の形態に関わる金属酸化物膜のXRDスペクトルである。 本発明の実施の形態に関わる金属酸化物膜のXRDスペクトルである。 本発明の実施の形態のリーク電流とAl組成とアニール温度の関係を示したグラフである。 従来のキャパシタの断面構造模式図である。 TiN表面の酸素濃度とラジカル窒化電源パワーとの関係を示すグラフである。 本発明の効果を説明するためのEOTと下部電極の酸素濃度との関係を示すグラフである。 本発明の効果を説明するためのEOTとリーク電流の関係を示したグラフである。 本発明に関わるRu膜の膜厚とTiNの酸化および容量膜の表面ラフネスとの関係を示すグラフである。 本発明の実施例1に関わる半導体装置の断面模式図である。 本発明の実施例1の金属酸化物膜形成工程の成膜シーケンスを示した図である。 本発明の実施例1の金属酸化物膜成膜工程におけるAl組成のZrO2の成膜サイクル依存性を示すグラフである。 本発明の実施例3の半導体装置の製造工程を示す工程順断面図の一部（その１）である。 本発明の実施例3の半導体装置の製造工程を示す工程順断面図の一部（その２）である。 本発明の実施例3の半導体装置の製造工程を示す工程順断面図の一部（その３）である。 本発明の実施例3の半導体装置の製造工程を示す工程順断面図の一部（その４）である。 本発明の実施例3の半導体装置の製造工程を示す工程順断面図の一部（その５）である。 本発明の実施例4の半導体装置の断面図である。 本発明の実施例5の半導体装置の断面図である。 本発明の実施例6の半導体装置の断面図である。
符号の説明
1 p型シリコン基板
2 素子分離領域
3 ゲート酸化膜
4 ゲート電極
5 n型拡散領域
6 第1層間絶縁膜
7 コンタクトホール
8 TiN膜
9 W膜
10 メモリセル選択用トランジスタ
11 容量コンタクト
12 ビットコンタクト
13 ストッパー絶縁膜
14 第2層間絶縁膜
15 シリンダ溝
16 下部電極（TiN膜）
17 容量絶縁膜
18 上部電極（TiN膜）
19 MIM構造のキャパシタ
20 容量用配線
21 開口部
22 第3層間絶縁膜
23 コンタクトホール
24 TiN膜
25 ビット配線
26、29 多結晶シリコン層
27 タングステン層
28、30、31 金属シリサイド層
101 TiN膜
102 Ru膜
103 下部電極
104 容量絶縁膜
105 上部電極
106 シリコン基板（第1の電極）
107 自然酸化膜
108 容量絶縁膜
109 第2の電極
201 TiN膜
202 酸化したTiN膜
203 下部電極
204 容量絶縁膜
205 上部電極
301 シリコン基板
302 TiN膜
303 Ru膜
304 下部電極
305 Zr(1-x)AlxOy膜
306 上部電極
401 TiN膜
402 Ru膜
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図1に本発明におけるキャパシタ構造の断面図を示す。図1に示されるように、容量絶縁膜104の上下面には上部電極105と下部電極103が備えられている。下部電極103は、下層のTiN膜101と上層のRu膜102との積層膜によって構成されている。ここで、容量絶縁膜104は、ZrとAlとOとを主成分とする複合酸化物の誘電体膜であって、本発明に従い、Zr(1-x)AlxOyのAl組成を最適化し、かつ結晶化させることにより、高い比誘電率が得られる。その際、Zr(1-x)AlxOyの膜質は下部電極表面の酸化状態に大きく影響を受け、下部電極の酸素濃度が高くなると、膜質が低下しリーク電流の低減が困難となる。そこで、本発明においては、下部電極としてRu（もしくはPtもしくはIr）とTiNの積層膜を適用することにより、TiNの酸化に伴う誘電体膜の膜質の低下を抑制し、リーク電流の低減を可能としている。更に、本発明による電極材料の選択によって別の理由によるリーク電流低減効果も期待できる。それは、仕事関数が高くなると、金属/絶縁膜間のエネルギー障壁が高くなり、リーク電流を低減することが可能になることに起因する。TiNの仕事関数が4.7eVであるのに対して、Ru、Pt、Irの仕事関数は、それぞれRu=4.71eV、Ir=5.27eV、Pt=5.65eVとTiNと比較して高くなるため、上記の下部電極の構成により、一層リーク電流を低減することができる。
初めに、本発明における誘電体Zr(1-x)AlxOy膜の効果について、表面にシリコン自然酸化膜を有するシリコン基板上に誘電体Zr(1-x)AlxOy膜を形成したMISキャパシタ構造の電気特性を例に取り説明する。
図2に示すように、表面に自然酸化膜107を有するシリコン基板106に、ZrとAlからなるターゲットを用いたマグネトロンスパッタにより、ZrとAlをOと主成分とする容量絶縁膜108を堆積させた。基板温度は300℃とした。Alを含まないターゲットを用いてZrO2を堆積させたサンプルも作製した。
次に、そのZrとAlとOを主成分とする容量絶縁膜膜108の混合物を酸素雰囲気中600℃でアニールすることにより、AlがZrO2中に均一に拡散し結晶化した誘電体Zr(1-x)AlxOy膜を膜厚2nm〜20nmの範囲で作製した。なお、ここでは酸素雰囲気中でアニールを行ったが、窒素、Ar等の不活性ガスも適宜用いることができる。また、これらの混合ガスからなる雰囲気中でアニールしてもよい。所望の組成xは、ターゲット中のZrとAlの混合比により決定する。また、アニール処理は一般に酸素欠損を引き起こし得るため、組成ｙはy≦2-0.5xとなりうるが、組成yの下限が1≦ｙであれば、後述する本発明の効果が得られる。同様に、ZrO2の方も酸素雰囲気中600℃でアニールを行った。
次に、アニール後のZr(1-x)AlxOy膜上、およびZrO2膜上に、真空蒸着法によりAuを100nm蒸着し、それぞれ第1のキャパシタ、および第2のキャパシタを形成した。ここで、シリコン基板を第1の電極、Auを第2の電極109とする。なお、Zr(1-x)AlxOy膜、およびZrO2膜にアニール処理を施さず第2の電極を蒸着した、それぞれ第3のキャパシタ、および第4のキャパシタも形成した。
次に、第1のキャパシタと第3のキャパシタの電気特性の測定を行った。まず、第1の電極に電圧を印加し、CV測定によりEOTを評価したところ、EOT=1.3nmであった。ここでEOT(Equivalent Oxide Thickness)とは、誘電体の物理的な厚さを、SiO2膜と等価な電気的膜厚に換算した値のことである。電気特性の測定は、絶縁膜の膜厚の相違による表面ポテンシャルがIV特性に与える影響を考慮して、MIS構造のCV特性より得られたフラットバンド電圧Vfbに対して(Vfb-1)Vの電圧を上部電極に印加した時のリーク電流を測定することにより行った。図3に、第1のキャパシタのリーク電流とAl組成の関係、および第3のキャパシタのリーク電流とAl組成の関係を合わせて示す。図3から明らかなように、アニール処理を行うことで、0.01≦x≦0.10の組成範囲内でリーク電流の顕著な減少が見られ、1.0×10-8A/cm2以下のリーク電流が得られている。
続いて、第2のキャパシタと第4のキャパシタの電気特性の測定を同様に行った。その結果を図3に合わせて示す。図3から明らかなように、ZrO2膜を用いたキャパシタの場合、アニールの前後でリーク電流は1桁以下しか変化せず、リーク電流は1.0×10-4A/cm2弱から約1.0×10-5A/cm2のとなっている。
以上のことから、リーク電流の顕著な減少は、Al組成が0.02≦x≦0.10の組成範囲内で、かつアニールを行ったときにもたらされた。
次に、図4にX=0.045のZr(1-x)AlxOy膜のアニール前およびアニール後のXRD回折スペクトルを、図5にZr(1-x)AlxOy膜およびZrO2膜のアニール後のXRD回折スペクトルを、それぞれ示す。図4から分かるように、Zr(1-x)AlxOy膜は成膜直後の状態は非晶質であるが、アニールを行うことで結晶化している。結晶構造は正方晶であることが分かった。また、図5から分かるように、アニール後のZr(1-x)AlxOy膜およびZrO2膜のXRDスペクトルに大きな相違は見られず、Alを含有させたことによるZrO2の結晶相へ与える効果は見られない。ZrO2膜の結晶構造も正方晶であることが分かった。以上の結果から、Alを含有させたことによる特性改善の効果は、結晶相の変化によるものでないことが分かる。
以上のことから、本発明における誘電体膜は、Alの所定量の添加とアニールによる非晶質状態からの結晶化によりもたらされることが明らかになった。
図3から分かるように、1.0×10-5A/cm2未満のリーク電流が得られるAlの組成範囲は0.01≦x≦0.15（図3中A）である。そして、x≦0.15であれば、アニールにより2桁程度以上のリーク電流低減効果が得られる。従って、望ましい組成範囲は0.01≦x≦0.15である。しかし、図3から1.0×10-8A/cm2以下の顕著に低いリーク電流を得るためのAlの組成上限はx＝0.10であるので、一層望ましい組成範囲は0.01≦x≦0.10である。
次に、第1から第4のキャパシタに用いたZr(1-x)AlxOy膜およびZrO2膜の誘電率測定を行った。その結果、リーク電流の低減効果が得られなかった、アニール前のZr(1-x)AlxOy膜、アニール前のZrO2膜、およびアニール後のZrO2膜の比誘電率は約30であった。それに対して、リーク電流の低減効果が得られた、アニールにより結晶化したZr(1-x)AlxOy（0.01≦x≦0.15）膜の比誘電率は40〜70と、非晶質状態のZr(1-x)AlxOy膜よりも比誘電率が顕著に大きいことが明らかになった。このことから、リーク電流の低減効果は、結晶化Zr(1-x)AlxOy膜の比誘電率の顕著な増加により、もたらされたことが裏付けられた。
次に、上記の方法で成膜したZrO2-Al2O3の混合物膜を、酸素雰囲気中400℃でアニールすることにより、誘電体Zr(1-x)AlxOy膜を作製した。
図6に、シリコン自然酸化膜上に形成したEOT=1.3nmの膜厚を有する、400℃でアニールした場合のZr(1-x)AlxOy膜のリーク電流とAl組成の関係を、図3において示した600℃アニールした場合の結果と合わせて示す。図6から明らかなように、400℃アニールの場合、0.01≦x≦0.08(図6中B)の組成範囲内でリーク電流の顕著な減少が見られる。特に、Al組成上限がx＝0.05、Alの組成下限がx＝0.02である場合に、1.0×10-8A/cm2以下のリーク電流が得られることが分かる。即ち、400℃アニールの場合も、600℃アニールの場合ほど広い組成範囲(図6中A)ではないものの、所望のAl組成範囲内でリーク電流の顕著な減少がみ見られることが分かった。よって、400℃ないしそれ以下の温度でアニールを行う場合、望ましい組成範囲は0.01≦x≦0.08であり、一層望ましくは0.02≦x≦0.05である。
400℃アニールの場合のx=0.045のZr(1-x)AlxOy膜のXRD回折スペクトルは、図4、5と同様であった。即ち、Alの所定量の添加と、アニールによる非晶質状態からの結晶化により、リーク電流の低減効果が得られていることが分かった。また、400℃アニールにより結晶化させたZr(1-x)AlxOy（0.01≦x≦0.08）膜の比誘電率を評価したところ、600℃アニールの場合と同様に比誘電率40〜70の範囲の値であった。
次に、下部電極の酸化が容量特性に与える影響について、図7に示すような下部電極として表面が酸化したTiN電極を有するMIMキャパシタ構造の電極特性を例に取り説明する。ここで、下部電極表面の酸化状態がZr(1-x)AlxOy膜特性に与える影響を調査した。下部電極は、シリコン基板上にマグネトロンスパッタニングにより形成した。TiN表面の酸化状態は、ラジカル窒化処理を行うことで変化させた。ラジカル窒化は、窒素雰囲気中、基板温度500℃、ラジカル窒化源のパワーを0〜80Wの範囲で変化させ、10min間の処理を行った。その後、Zr(1-x)AlxOy膜を成膜した。Zr(1-x)AlxOy膜の成膜以降の工程は、上述したシリコン自然酸化膜上にZr(1-x)AlxOy膜を形成したMISキャパシタの作製工程と同一である。
図8に、TiN表面の酸素濃度とラジカル窒化パワーの関係を示す。図８から分かるように、ラジカル窒化パワーの増加にともない、TiN表面の酸素濃度が低下していることが分かる。また、図8に示されるように、ラジカル窒化処理を施さない状態（ラジカル窒化電源パワー0W）において、TiN表面には酸素濃度30%〔（Ti+N+O）におけるOのatm％〕の酸化状態であることが確認できる。これは下部電極を構成するTiNのチタンは酸素により非常に酸化されやすく、チタン酸化物を形成しやすいことを示している。
次に、酸素濃度の異なる表面状態のTiNからなる下部電極を有するMIMキャパシタの電気特性を評価した。誘電体膜は、x=0.04のZr(1-x)AlxOy膜をアニールにより結晶化させた膜である。図9に、CV測定から得られた素子のEOTと下部電極の酸素濃度依存性を示す。図より、酸素濃度30%の下部電極を有する素子は、EOT=1.4nmであるのに対して、酸素濃度27%の下部電極を有する素子は、EOT=1.1nm、酸素濃度21%の下部電極を有する素子は、EOT=1nmであった。図10に、EOTとリーク電流の関係を示す。図10より、TiN表面の酸素濃度が増加すると素子のEOTが増加し、EOT=1nm以下の領域においてリーク電流が5×10-8A/cm2以上となり、リーク電流の低減が困難であることが分かる。
以上のことから、誘電体膜としてZr(1-x)AlxOy膜を適用したキャパシタにおいては、素子特性は下部電極の酸化状態に大きく影響を受け、酸素濃度の増大にともないEOTは増加し、リーク電流の低減が困難であることが分かる。
下部電極表面の酸素濃度がZr(1-x)AlxOy膜に与える影響について、XPSにより膜組成を評価した結果、下部電極の酸素濃度の増大に伴い、膜中カーボン量が増加していることを確認した。従って、下部電極の酸素濃度に伴う素子のEOTの増加とリーク電流の増加は、膜中カーボン量の増加による膜質の低下と関連していると考えられる。
このように、TiNからなる下部電極を有し、誘電体膜としてZr(1-x)AlxOy膜を有するキャパシタにおいては、下部電極の酸化が素子特性を大きく悪化させることが示された。下部電極TiNが酸化する要因としては、下部電極を大気に暴露した場合に生じる酸化や、Zr(1-x)AlxOy膜を堆積する際に使用する酸素による酸化が考えられる。
次に、下部電極としてTiNの酸化を防止することを目的として、TiN表面にRu層を堆積したRuとTiNの積層型電極として、図1に示されるようなMIM構造のキャパシタを作成した。ここで、下部電極としてTiNとRuの積層構造とせずに、Ru層の単層を用いた場合、エッチングが困難となるという課題やRu膜とシリコン基板の密着性が低いために生じる膜はがれによる素子特性が悪化するという問題が生じる。TiNとRuの積層構造は、マグネトロンスパッタリングにより膜厚10nm〜20nmの範囲でTiNを堆積した後、膜厚1nm〜50nmの範囲でRuを形成した。その後、x=0.04のAl組成を有するZr(1-x)AlxOy膜を形成した。Zr(1-x)AlxOy膜の成膜以降の工程は、シリコン自然酸化膜上およびTiN上にZr(1-x)AlxOy膜を形成したMISおよびMIMキャパシタ構造と同様である。
CVおよびIV測定によりEOTとリーク電流を評価した結果、EOT=0.6nmで電極間に電位差1Vの電圧を印加したときのリーク電流は5.0×10-9A/cm2の特性が得られた。これは、TiN表面にRu層を設けることで下部電極を大気に暴露したときの酸化や、Zr(1-x)AlxOy膜の成膜工程において使用する酸素による酸化が抑制されEOTの薄膜化とリーク電流の低減が得られたことを示している。図11にRu膜の膜厚とTiN膜の酸化および下部電極上に成膜したZr(1-x)AlxOy膜の表面ラフネスの関係を示す。図より、容量特性に影響を与えない10％の酸化状態を得るには、Ruの膜厚は1nm以上あることが好ましい。また、Ruの膜厚が20nm以上になると、Ru膜のグレインの影響によりZr(1-x)AlxOy膜の平坦性が悪化しリーク電流の増加を招く。従って、Ruの膜厚は20nm以下が好ましい。以上のことから、Ru膜の膜厚範囲は図11中に示されるように、1nm以上20nm以下となる。
ここでは、下部電極としてRuとTiNの積層構造に関して示したが、TiNの酸化防止機能としてRu膜の代わりにPt膜もしくはIr膜を用いた場合においても同様の効果を得ることができた。Ru膜の代わりに用いるPt膜もしくはIr膜の膜厚範囲についても1nm以上20nm以下となることが好ましい。TiN膜の形成工程の後、Ru膜、Pt膜もしくはIr膜の形成工程に先立ってラジカル窒化処理を施してもよい。また、TiN膜の堆積工程と、Ru膜、Pt膜もしくはIr膜の堆積工程とを真空を破ることなく連続的に行ってもよい。
また、ここでは上部電極としてAuを用いた場合を示したが、上部電極としてTiN、Ti、W、WN、Pt、Ir、Ruからなる群から選択される一つの材料を用いても同様の効果が得られた。また、これらの材料のいずれか二つの積層膜を用いてもよい。特に、Pt膜、Ir膜およびRu膜から選択されるいずれかの膜を下層、TiN膜を上層とする積層膜を上部電極とする場合には、キャパシタ構造としての対称性がよくなり、また上述したように仕事関数の関係でリーク電流の低減効果も期待できる。
以上より、本発明のZr(1-x)AlxOy誘電体膜は、結晶化しており、かつその組成は0.01≦x≦0.15の範囲であることが望ましい。顕著なリーク電流減少効果を得るためには、600℃程度ないしそれ以下のアニール温度にて結晶化させた場合は、0.01≦x≦0.10の範囲を有することが好ましく、400℃程度ないしそれ以下のアニール温度により結晶化させた場合は、0.02≦x≦0.05の範囲を有していることが好ましい。また、本発明における下部電極は、Ru（もしくはPt膜、Ir膜）とTiNの積層構造を有し、かつRu（もしくはPt、Ir）が誘電体膜と接していることが好ましく、Ru（もしくはPt、Ir）の膜厚は1nm以上20nm以下の範囲を有していることが好ましい。
なお、本発明の誘電体はZrとAlとOを主成分とし、ZrとAlの組成比が(1-x)：x（0.01≦x≦0.15）であればよく、また、誘電体中に含まれる全金属元素のうち、ZrとAlとを合わせた組成が99%以上であればよい。即ち、Ｙ等の他の金属元素を含有する場合であっても、全金属元素に占めるそれらの割合が1%未満であれば、本発明の効果が得られる。なお、ここでいう金属元素とは、Si等の半金属元素とされる元素を含む。また、誘電体中に含まれる金属元素を除く元素のうち、酸素の組成が80%以上であればよい。酸素の組成が80%を下回ると、アニールしても結晶化しにくくなるため、比誘電率の顕著な増大の効果を得にくくなる。即ち、窒素等の他の元素を含有する場合であっても、誘電体中に含まれる金属元素を除く元素のうち、窒素等の元素の割合が20%未満であればよい。
また、結晶化によるリーク電流低減効果は350℃以上400℃未満のアニール温度の場合でも得られる。さらに、600℃以上のアニール温度の場合でも結晶化による比誘電率の顕著な増大の効果は得られるが、アニールによる電極の劣化などが発生し易くなるため、アニール温度は1000℃未満が現実的である。
本発明にかかるキャパシタでは、下部電極と容量絶縁膜と上部電極との3層構造は、実施例に示すとおり、部分的に他の部分と異なる面上に形成することができる。また、前記3層構造は、部分的に他の部分と直交するように形成することができる。また、本発明にかかるキャパシタは、実施例に示すとおり、少なくとも部分的に筒型構造を有することができる。
本発明にかかるキャパシタが少なくとも表面が半導体で構成された半導体基板上に形成されている半導体装置を本発明は包含する。この半導体装置は、キャパシタと、半導体基板上に形成されたスイッチング素子とが電気的に接続されている構成とすることができる。
本発明にかかるキャパシタの製造方法は、TiN膜を形成する工程と、前記TiN膜上にRu膜もしくはPt膜もしくはIr膜を堆積して下部電極を形成する工程と、前記下部電極上に、ZrとAlとOとを主成分とし、ZrとAlの組成比が(1-x)：x（0.01≦x≦0.15）である複合酸化物膜を形成する工程と、熱処理を行って前記複合酸化物を結晶化させる工程と、を有することを特徴とする。本方法では、前記TiN膜を形成する工程の後、前記TiN膜上にRu膜もしくはPt膜もしくはIr膜を堆積する前に、ラジカル窒化処理を行ってもよい。また、複合酸化物膜を形成する工程は、Zrを含む原料とAlを含む原料とを同時に供給してZrとAlとを含む酸化物膜を形成する工程を１回、Zrを含む原料供給してZrを含む酸化物膜を形成する工程をＮ（Ｎは１以上の整数）回行なうプロセスを１セットとして、前記プロセスをＭ（Ｍは１以上の整数）セット行なうことができる。前記複合酸化物の熱処理は300℃から600℃の温度範囲で行なうことが好ましい。本方法の一つの態様では、前記複合酸化物膜のZrとAlの組成比が(1-x)：x（0.01≦x≦0.10）であり、前記複合酸化物の熱処理が600℃以下の温度で行なわれる。また、本方法の別の態様では、前記複合酸化物膜のZrとAlの組成比が(1-x)：x（0.02≦x≦0.05）であり、前記複合酸化物の熱処理が400℃以下の温度で行なわれる。
（実施例１）
図12は、本発明の実施例1に関わるキャパシタ構造を示した図である。シリコン基板301にTiN膜302を20nmの膜厚に堆積した後、Ru膜303を1nm〜10nmの膜厚に堆積して下部電極304を形成する。TiN膜およびRu膜は、スパッタリング法、化学気相成長もしくはALD法により形成することができる。次に、RuとTiNの積層構造を有するシリコン基板301に、金属酸化物層としてZr(1-x)AlyOz 305を化学気相成長法もしくは原子層堆積法により2nm〜20nmの範囲で形成した。基板温度は300℃とし、有機金属原料としてトリメチルアルミニウム(Al(CH3)3)およびテトラキスジエチルアミノジルコニウム〔Zr(NEt2) 4：Zr[N(C2H5) 2]4〕を用い、酸化剤としてH2Oを使用した。成膜方法は、導入する酸化剤の分圧を制御することにより設定可能であり、酸化剤の分圧が高い場合は、CVD法、低い場合はALD法となる。また、金属原料ガスと酸化剤を同時に供給した場合は、CVD法により膜を形成することができる。図13に本実施形態における原料ガスの供給工程の概略を示す。本発明における原料ガスの供給工程は、図13に示されるように、ZrとAlの金属酸化物層(以下ZrAlO膜と記載)の形成工程とZrO2膜の形成工程からなっている。ZrAlO膜の形成工程は、まず基板上に酸化剤であるH2Oを供給する。H2Oは、マスフローコントローラによって流量5sccmを2sec供給する。ここで、ccmはcc(ｃｍ３)/min、即ち1分間あたりの流量を規定する単位であり、sccmはstandard cc/min、即ち1atm、０℃で規格化されたccmである。
次に、Al(CH３)4およびZr(NEt2)4を同時に供給する。Al原料は、マスフローコントローラによって0.05sccmで制御し供給する。また、Zr原料は、８０℃の容器により流量20sccmの窒素ガスのバブリングにより供給する。このとき、原料ガスの供給時間は20secである。ZrO2膜の形成工程は、基板上に酸化剤であるH2Oを供給する。H2Oは、マスフローコントローラによって流量5sccmを2sec供給する。次に、Zr(NEt2) 4を供給する。このとき、原料ガスの供給時間は20secである。この成膜工程において、本発明の金属酸化物層のAl組成は、上記のZrAlOとZrO2膜の成膜サイクル数の比（膜厚比）によって制御することができる。すなわち、ZrAlO膜を成膜後、ZrO2膜をNサイクル行い、これを1setとして、1setを所定のサイクル繰り返すことで所望の組成および膜厚を有するZrAlOとZrO2の積層膜を形成することができる。Al組成5%のZr(1-x)AlxOy膜を10nm形成するには、ZrAlO膜を1サイクル、ZrO2膜を7サイクル行い、この工程を1setとし、1setを10サイクル行うことで形成することができる。図14は、本実施形態において形成したZr(1-x)AlxOy膜の組成のZrO2膜のサイクル数依存性を示す。組成は、XPSによる分析により評価した。このように、広範囲のAl組成を制御できることが示される。また、ZrAlO膜の形成工程においてZr原料を導入しない方法によっても、ZrO2膜の成膜サイクルによって広範囲にAl組成を制御できることを確認した。
上述の形成工程を用いてAl組成0≦x≦0.40の範囲のZrAlOとZrO2の積層膜を膜厚2nm〜20nmの範囲で成膜した。ここで、Al組成0%のZrO2は、図12における成膜工程において、ZrAlO膜の供給工程を行わない場合を示している。次に、窒素雰囲気中で400℃および600℃の温度において、10minのアニール処理を行い、AlをZrO2中に均一に拡散させてZr(1-x)AlxOy膜305とした。なお、ここでは酸素雰囲気中でアニール処理を行ったが、窒素、Ar等の不活性ガスも適宜、用いることができる。その後、真空蒸着法によりAuを100nmの膜厚に堆積して上部電極306を形成した。
以上のように作製したAl組成0≦x≦0.40の範囲のZr(1-x)AlxOy膜の比誘電率の評価を行ったところ、Al組成0.01≦x≦0.15のAl組成を有するZr(1-x)AlxOy膜305の比誘電率がAl=0%のZrO2の比誘電率より高く、かつ比誘電率が40以上70以下の範囲の値を示すことが分かった。
また、本実施例１では、下部電極としてRu膜とTiN膜の積層構造を用いたが、Ru膜の代わりにPt膜もしくはIr膜を用いても同様の効果が得られることを確認した。
（実施例２）
本発明の実施例２では、実施例１と同様の工程にて、電極上にAl組成0≦x≦0.40の範囲のZr(1-x)AlxOy膜を2nm〜20nmの範囲で成膜し、窒素雰囲気中で400℃および600℃の温度において、10minのアニール処理を行った。そして、Zr(1-x)AlxOy膜上に真空蒸着法によりAuを100nmの膜厚で堆積し、キャパシタを形成した。ここで、RuとTiNの積層電極を第1の電極、Auを第2の電極とする。
第1の電極に電圧を印加し、CV測定により素子のEOTとIV測定によりリーク電流を評価したところ、Al=0%のZrO2膜のEOTはEOT=１nm、リーク電流は1.0×10-7A/cm2であるのに対して、Al組成0.01≦x≦0.15のAl組成を有するZr(1-x)AlxOy膜は、EOT=0.8nm以下で、リーク電流は1.0×10-8A/cm2以下であることを確認した。
以上のことから分かるように、本実施例2の素子によれば、ZrO2膜に対して、EOT膜厚の薄膜化とリーク電流の低減させた半導体装置とすることができる。また、本実施例では、下部電極としてRu膜とTiN膜の積層構造を用いたが、Ru膜の代わりにPt膜もしくはIr膜を用いても同様の効果が得られることを確認した。また、本実施例では、上部電極としてAuを用いたが、上部電極として、TiN、W、WN、Pt、Ir、Ruからなる群から選択される一つの材料を用いても、あるいはこれらの材料の中のいずれか二つの材料からなる積層膜を用いても同様の効果が得られることを確認した。
（実施例３）
図15A(a)〜図15E(k)は、本発明の実施例３である半導体装置の製造方法を工程順に示した断面図である。図15A(a)に示すように、p型シリコン基板1の表面領域にLOCOS（Local Oxidation of Silicon）法あるいはSTI(Shallow Trench Isolation)法により素子分離領域2を形成した。次に、素子分離領域2により囲まれた活性領域にシリコン酸化膜および多結晶シリコン膜を順次に成膜し、これらの積層膜をフォトリソグラフィ技術およびRIE(Reactive Ion Etching)技術を用いて所望の形状に加工してゲート酸化膜3およびゲート電極4を形成する。次に、ゲート酸化膜3およびゲート電極4をマスクとしてイオン注入を行い、n型不純物をp型シリコン基板1に導入して、ソース領域またはドレイン領域となる複数のn型拡散領域5を自己整合的に形成する。これにより、MOS型トランジスタからなるメモリ選択用トランジスタ10が形成される。ここで、上述のソース領域またはドレイン領域を構成するn型拡散領域5は、高不純物領域と低不純物領域とを組み合わせたLDD(Lightly Doped Drain)構造になっていても、高不純物濃度領域の非LDD構造になっていてもよい。また、ソース・ドレイン領域にサリサイド法によりシリサイド層を形成してもよい。このとき、シリサイド層はコンタクト抵抗の観点から、Niシリサイド、CoシリサイドあるいはTiシリサイドを用いてもよい。
次に、CVD法により全面に酸化シリコン膜からなる第1層間絶縁膜6を形成する。次に、フォトリソグラフィ法を用いて、第1層間絶縁膜6を選択的にエチングしてn型拡散領域5を露出するようにコンタクトホール7を形成する。
次に、図15A(b)に示すように、CVD法またはPVD法により全面にバリアメタルとしてTiN膜8を、次にCVD法により全面にW（タングステン）膜9を成膜した後、CMP(Chemical Mechanical Polishing)法により第1層間絶縁膜6の表面を平坦化して不要なTiN膜8およびW膜9を除去して、コンタクトホール7内にn型拡散領域5とそれぞれ接続するように容量コンタクト11およびビットコンタクト12を形成する。
次に、図15A（ｃ）に示すように、CVD法により全面に酸窒化シリコン（SiON）膜からなるストッパー絶縁膜13およびシリコン酸化膜からなる第2層間絶縁膜14を順次に成膜する。次に、図15B(ｄ)に示すように、フォトリゾグラフィ法を用いて、第2層間絶縁膜14を選択的にエッチングして、容量コンタクト11を露出するようにシリンダ溝15を形成する。なお、このシリンダ溝15の平面形状は、必ずしも円形である必要はなく、四角形などの多角形であってもよい。次に、CVD法もしくはALD法を用いてシリンダ溝内に膜厚が20nm〜40nmのTiN膜401を形成した後、膜厚が1nm〜10nmのRu膜402を形成し、下部電極膜を形成した後、図15B（e）に示すように、フォトリソグラフィ法により不要な下部電極膜を除去し、容量コンタクト11内に残した下部電極膜により下部電極16を形成する。次に、図15B（ｆ）に示すように、下部電極上にキャパシタの容量絶縁膜17をALD法もしくはCVD法により形成する。ここで容量絶縁膜は実施例1と同様に、図5に示した成膜シーケンスを用いて形成した。形成したZr(1-x)AlxOyの組成は0≦ｘ≦0.4の範囲である。また、形成した容量絶縁膜の膜厚は、2nm〜20nmの範囲である。また、容量絶縁膜を形成した後、窒素雰囲気中で400℃、10minのアニール処理を行った。
次に、図15C（ｇ）に示されるように、CVD法もしくはALD法を用いてTiN膜からなる上部電極18を形成する。これにより、下部電極16、容量絶縁膜17および上部電極18からなるMIM構造のキャパシタ19が形成される。DRAM容量部のキャパシタ構造は、容量値の確保の観点から、本実施例3のように、下部電極16の上部電極18に対向する面が、基板に実質的に平行な面と、基板に実質的に垂直な面からなるシリンダ構造のように、表面積が大きい構造であることが好ましい。次に、図15C(ｈ）に示すように、CVD法により全面にW膜からなる容量用配線20を形成して、キャパシタ19の上部電極18と接続する。次に、図15D（i）に示すように、ビットコンタクト12上方の第2層間絶縁膜14を露出するように開口部21を形成する。
次に、図15D(j)に示すように、CVD法により全面にシリコン酸化膜からなる第3層間絶縁膜22を形成した後、フォトリソグラフィ法を用いて、第3層間絶縁膜22、第2層間絶縁膜14およびストッパー絶縁膜13を選択的にエッチングしてビットコンタクト12を露出するように、開口部21の内部にコンタクトホール23を形成する。
次に、図15E(k)に示すように、CVD法により全面にバリアメタルとしてTiN膜24を、次にCVD法を用いて全面にW膜からなるビット配線25をビットコンタクト12と接続するように形成することにより本実施例の半導体装置を完成する。
本実施例３の半導体装置によれば、下部電極としてRuとTiNの積層構造を用い、キャパシタの誘電体膜としてZr(1-x)AlxOy膜を用い、Alの組成を0.01≦x≦0.15とすることで、Al=0%のZrO2からなる誘電体膜と比較して、比誘電率が増加し、その結果、同じEOT膜厚を有するZrO2と比較してリーク電流が減少することを確認した。
以上のように、実施例1のキャパシタ構造を、シリンダ状構造を有する半導体装置に用いても、同様の効果が得られる。
本実施例3では、スイッチング素子としてMOSトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例3では、下部電極としてRu膜とTiN膜の積層構造を用いたが、Ru膜の代わりにPt膜もしくはIr膜を用いても同様の効果が得られることを確認した。
本実施例3では、上部電極としてTiNを用いたが、W、WN、Pt、Ir、Ruからなる群から選択される一つの材料を用いても、またこれらの材料のいずれか二種の材料を採用した積層膜用いても同様の効果が得られることを確認した。
（実施例４）
図16は、本発明の実施例4の半導体装置を示す断面図である。本実施例4は、トランジスタのゲート電極が、n型不純物を含有する多結晶シリコン層26とタングステン層27から形成されている点で、実施例3と異なる。ゲート電極形成以降の工程は、実施例3の場合と同様である。
本発明の半導体装置によれば、キャパシタの下部電極としてRuとTiNの積層構造を用い、誘電体膜としてZr(1-x)AlxOy膜を用い、Alの組成を0.01≦x≦0.15の範囲とすることで、Al=0%のZrO2からなる誘電体膜と比較して比誘電率が増加し、その結果、同じEOT膜厚を有するZrO2と比較してリーク電流が減少することを確認した。
また、本実施例4では、ゲート電極としてリン、砒素等のn型不純物を含有した多結晶シリコンとタングステンの積層構造を用いたが、タングステンの代わりに窒化タングステン、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドを用いても同様の効果が得られることを確認した。
また、ソース領域またはドレイン領域を構成するn型拡散領域５は、高不純物領域と低不純物領域とを組み合わせたLDD構造になっていても、高不純物領域の非LDD構造になっていてもよい。また、ソース・ドレイン領域にサリサイド法によりシリサイド層を形成してもよい。このとき、シリサイド層はコンタクト抵抗の観点から、Niシリサイド、CoシリサイドあるいはTiシリサイドを用いてもよい。
本実施例4では、スイッチング素子としてMOSトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。また、本実施例4では、下部電極としてRu膜とTiN膜の積層構造を用いたが、Ru膜の代わりにPt膜もしくはIr膜を用いても同様の効果が得られることを確認した。さらに、本実施例4では、第2の電極としてTiNを用いたが、W、WN、Pt、Ir、Ruからなる群から選択される一つの材料を用いても、これらの材料の内のいずれか2種の材料を採用した積層膜を用いても同様の効果が得られることを確認した。
（実施例５）
図17は、本発明の実施例5の半導体装置を示す断面図である。本実施例は、実施例3および実施例4におけるトランジスタのソース・ドレイン拡散領域の一部に、ニッケルシリサイド層28を用い、ゲート電極をリン、ヒ素等のn型不純物を含有する多結晶シリコン層29とニッケルシリサイドからなる金属シリサイド層30から形成する点で、実施例3および実施例4と異なる。ゲート電極形成以降の工程は、誘電体膜のアニール温度が異なる点以外は実施例3の場合と同様である。ここで、誘電体膜のアニール工程は、窒素雰囲気中で、400℃、10minの処理を行った。
本実施例の半導体装置によれば、キャパシタの下層電極としてRuとTiNの積層構造を用い、誘電体膜としてZr(1-x)AlxOy膜を用い、Alの組成を0.01≦x≦0.15の範囲とすることで、Al=0%のZrO2からなる誘電体膜と比較して比誘電率が増加し、その結果、同じEOT膜厚を有するZrO2と比較してリーク電流が減少することを確認した。また、0.01≦x≦0.08の組成を有するZr(1-x)AlxOy膜は結晶化しており、ZrO2と同じ正方晶であることを確認した。
また、トランジスタ部のソース・ドレイン領域のNiシリサイド領域の劣化による素子特性の低下は見られなかった。また、実施例5では、ソース・ドレイン拡散領域およびゲート電極の一部にNiシリサイドを用いたが、Niシリサイドの代わりにCoシリサイド、NiとPtの化合物からなるシリサイド層を用いても同様の効果が得られることを確認した。
本実施例5では、スイッチング素子としてMOSトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例5では、下部電極としてRu膜とTiN膜の積層構造を用いたが、Ru膜の代わりにPt膜もしくはIr膜を用いても同様の効果が得られることを確認した。さらに、本実施例5では、上部電極としてTiNを用いたが、W、WN、Pt、Ir、Ruからなる群から選択される一つの材料を用いても、またこれらの材料の内いずれか２種の材料を採用した積層膜を用いても同様の効果が得られることを確認した。
このように、本発明における容量絶縁膜は400℃の熱処理により作製することができ、600℃を超える温度にてアニールした時に生じうる、トランジスタ部の金属シリサイド領域の熱処理による劣化を招くことがない。
（実施例６）
図18は、本発明の実施例6の半導体装置を示す断面図である。本実施例６は、実施例5におけるトランジスタのゲート電極をNiシリサイドからなる金属シリサイド層31から形成する点で、実施例５と異なる。ゲート電極形成以降の工程は実施例5と同一である。
本実施例の半導体装置によれば、キャパシタの第1の電極としてRuとTiNの積層構造を用い、誘電体膜としてZr(1-x)AlxOy膜を用い、Alの組成を0.01≦x≦0.08の範囲とすることで、Al=0%のZrO2からなる誘電体膜と比較して比誘電率が増加し、その結果、同じEOT膜厚を有するZrO2と比較してリーク電流が減少することを確認した。また、0.01≦x≦0.08の組成を有するZr(1-x)AlxOy膜は結晶化しており、ZrO2と同じ正方晶であることを確認した。また、トランジスタ部のゲート電極、ソース・ドレイン領域のNiシリサイド領域の劣化による素子特性の低下は見られなかった。
本実施例6では、スイッチング素子としてMOSトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。また、本実施例6では、下部電極としてRu膜とTiN膜の積層構造を用いたが、Ru膜の代わりにPt膜もしくはIr膜を用いても同様の効果が得られることを確認した。
また、本実施例6では、上部電極としてTiNを用いたが、W、WN、Pt、Ir、Ruからなる群から選択される一つの材料を用いても、これらの材料の内のいずれか2種の材料を採用した積層膜を用いても同様の効果が得られることを確認した。
このように、本発明におけるキャパシタは400℃以下の熱処理により作製することができ、600℃を超える温度にてアニールした時に生じうる、トランジスタ部の金属シリサイド領域の熱処理による劣化を招くことがない。
この出願は、２００７年１０月３０日に出願された日本出願特願２００７−２８１５１２を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (16)

  1. 容量絶縁膜の上下面にそれぞれ上部電極および下部電極が形成されてなるキャパシタであって、前記容量絶縁膜は、ＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体からなり、前記下部電極が、ＴｉＮ膜と、Ｒｕ膜、Ｐｔ膜およびＩｒ膜から選択されるいずれかの膜との積層構造からなり、かつ前記Ｒｕ膜もしくは前記Ｐｔ膜もしくは前記Ｉｒ膜が前記容量絶縁膜と接しており、
    前記誘電体の組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０２≦ｘ≦０．０５、１≦ｙ≦２−０．５ｘ）であることを特徴とするキャパシタ。
  2. 容量絶縁膜の上下面にそれぞれ上部電極および下部電極が形成されてなるキャパシタであって、前記容量絶縁膜は、ＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ比誘電率が４０以上７０以下の誘電体からなり、前記下部電極が、ＴｉＮ膜と、Ｒｕ膜、Ｐｔ膜およびＩｒ膜から選択されるいずれかの膜との積層構造からなり、かつ前記Ｒｕ膜もしくは前記Ｐｔ膜もしくは前記Ｉｒ膜が前記容量絶縁膜と接していることを特徴とするキャパシタ。
  3. 前記下部電極を構成する前記Ｒｕ膜、前記Ｐｔ膜および前記Ｉｒ膜から選択されるいずれかの膜が、１ｎｍ以上２０ｎｍ以下の膜厚を有することを特徴とする請求項１または２に記載のキャパシタ。
  4. 前記誘電体の組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０１≦ｘ≦０．１５、１≦ｙ≦２−０．５ｘ）であることを特徴とする請求項２又は３に記載のキャパシタ。
  5. 前記誘電体の組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０１≦ｘ≦０．１０、１≦ｙ≦２−０．５ｘ）であることを特徴とする請求項２又は３に記載のキャパシタ。
  6. 前記誘電体の組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ（０．０２≦ｘ≦０．０５、１≦ｙ≦２−０．５ｘ）であることを特徴とする請求項２又は３に記載のキャパシタ。
  7. 前記上部電極は、ＴｉＮ、Ｔｉ、ＷＮ、Ｗ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される金属または金属窒化物の少なくとも一つからなることを特徴とする請求項１から６のいずれか一項に記載のキャパシタ。
  8. 前記下部電極と前記容量絶縁膜と前記上部電極との３層構造が、部分的に他の部分と異なる面上に形成されていることを特徴とする請求項１から７のいずれか一項に記載のキャパシタ。
  9. 前記３層構造が、部分的に他の部分と直交していることを特徴とする請求項８に記載のキャパシタ。
  10. 少なくとも部分的に筒型構造を有することを特徴とする請求項１から７のいずれか一項に記載のキャパシタ。
  11. 請求項１から１０のいずれか一項に記載されたキャパシタが、少なくとも表面が半導体で構成された半導体基板上に形成されていることを特徴とする半導体装置。
  12. 前記キャパシタと、前記半導体基板上に形成されたスイッチング素子とが電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。
  13. ＴｉＮ膜を形成する工程と、前記ＴｉＮ膜上にＲｕ膜、Ｐｔ膜およびＩｒ膜から選択されるいずれかの膜を堆積して下部電極を形成する工程と、前記下部電極上に、ＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）である複合酸化物膜を形成する工程と、熱処理を行って前記複合酸化物膜を結晶化させる工程と、を有し、
    前記複合酸化物膜のＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０２≦ｘ≦０．０５）であって、前記熱処理が４００℃以下の温度で行なわれることを特徴とするキャパシタの製造方法。
  14. 前記ＴｉＮ膜を形成する工程の後、前記ＴｉＮ膜上に前記Ｒｕ膜、前記Ｐｔ膜および前記Ｉｒ膜から選択されるいずれかの膜を堆積する前に、ラジカル窒化処理を行うことを特徴とする請求項１３に記載のキャパシタの製造方法。
  15. 前記複合酸化物膜を形成する工程が、Ｚｒを含む原料とＡｌを含む原料とを同時に供給してＺｒとＡｌとを含む酸化物膜を形成する工程を１回、Ｚｒを含む原料供給してＺｒを含む酸化物膜を形成する工程をＮ（Ｎは１以上の整数）回行なうプロセスを１セットとして、前記プロセスをＭ（Ｍは１以上の整数）セット行なうことであることを特徴とする請求項１３又は１４に記載のキャパシタの製造方法。
  16. 前記熱処理が３００℃から４００℃の温度範囲で行なわれることを特徴とする請求項１３から１５のいずれか一項に記載のキャパシタの製造方法。
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