JP5517822B2 - 液晶表示装置 - Google Patents

Description

本発明は液晶表示装置に関するものである。

液晶表示装置は、現在、最も幅広く使用されている平板表示装置の一つであって、画素電極と共通電極など電界生成電極が形成されている二枚の表示板と、その間に挿入されている液晶層とからなり、電界生成電極に電圧を印加して液晶層に電界を生成し、これによって液晶層の液晶分子の配向を決定し、入射光の偏光を制御することにより、映像を表示する。

液晶表示装置は、また、各画素電極に接続されるスイッチング素子、及びスイッチング素子を制御して画素電極に電圧を印加するためのゲート線とデータ線など多数の信号線を含む。

このような液晶表示装置は、外部のグラフィック制御器から入力映像信号を受信し、入力映像信号は各画素の輝度情報を含んでおり、各輝度は所定の階調を有している。各画素は、所望の輝度情報に対応するデータ電圧の印加を受ける。画素に印加されたデータ電圧は共通電圧との差によって画素電圧として現れ、画素電圧によって各画素は映像信号の階調が示す輝度を表示する。この時、液晶表示装置が利用できる画素電圧の範囲は駆動部によって決められている。

一方、液晶表示装置の駆動部は、多数の集積回路チップの形態で表示板に直接装着するか、またはフレキシブル回路膜などに装着して表示板に付着するが、このような集積回路チップは液晶表示装置の製造費用に高い比率を占める。特に、データ電圧を印加するデータ線の数が多くなるほど、液晶表示装置の駆動部の費用が高くなる。

また、液晶表示装置の表示品質を高めるために、高いコントラスト比（ｃｏｎｔｒａｓｔ ｒａｔｉｏ）と優れた広視野角、速い応答速度を有することができる液晶表示装置の実現が必要である。

本発明の目的は、液晶表示装置の高いコントラスト比と広視野角を同時に確保でき、液晶分子の応答速度を早くするだけでなく、データ線の数を減らすことで液晶表示装置の駆動部の費用を節減することのできる液晶表示装置及びその駆動方法を提供することにある。

本発明の一実施形態による液晶表示装置は、互いに対向する第１基板と第２基板、前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、前記第１基板上に形成されてゲート信号を伝達する第１ゲート線及び第２ゲート線、前記第１基板上に形成される第１データ線、前記第１基板上に形成される第１電源線及び第２電源線、前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子、前記第１ゲート線及び前記第１電源線と接続される第２スイッチング素子、前記第２ゲート線及び前記第１データ線と接続される第３スイッチング素子、前記第２ゲート線及び前記第２電源線と接続される第４スイッチング素子、前記第１スイッチング素子及び前記第３スイッチング素子に接続される第１画素電極、並びに前記第２スイッチング素子及び前記第４スイッチング素子に接続され、前記第１画素電極とは分離される第２画素電極を含み、前記第１電源線と前記第２電源線には一定の大きさを有する第１電圧と第２電圧が印加される。

前記第１電圧と前記第２電圧の極性は互いに異なってもよい。

前記第１ゲート線と前記第２ゲート線とは互いに異なるフレームでゲートオン電圧が印加できる。

前記第１画素電極及び前記第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極は交互に配置することができる。

前記第１ゲート線にゲートオン信号が印加される場合、前記第１画素電極には前記第１データ線を通じて第１データ電圧が印加され、前記第２画素電極には前記第１電源線を通じて第１電圧が印加され、前記第１データ電圧と前記第１電圧の極性は互いに異なってもよい。

前記第２ゲート線にゲートオン信号が印加される場合、前記第１画素電極には前記第１データ線を通じて第３データ電圧が印加され、前記第２画素電極には前記第２電源線を通じて第２電圧が印加され、前記第３データ電圧と前記第２電圧の極性は互いに異なってもよい。

前記第１データ電圧と前記第２データ電圧の極性は互いに異なり、前記第３データ電圧と前記第４データ電圧の極性は互いに異なってもよい。
前記第１電源線及び前記第２電源線は、前記第１ゲート線と前記第２ゲート線との間に配置することができる。

前記液晶表示装置は、前記第１基板上に形成されてゲート信号を伝達し、前記第１ゲート線と隣接する第５ゲート線、及び前記第２ゲート線と隣接する第６ゲート線をさらに含み、前記第１電源線及び前記第２電源線は、前記第１ゲート線と前記第５ゲート線との間、及び前記第２ゲート線と前記第６ゲート線との間に配置することができる。

前記液晶表示装置は、前記第１基板上に形成されてゲート信号を伝達する第３ゲート線及び第４ゲート線、前記第１基板上に形成されてデータ信号を伝達する第２データ線、前記第３ゲート線及び前記第２電源線と接続される第５スイッチング素子、前記第３ゲート線及び前記第２データ線と接続される第６スイッチング素子、前記第４ゲート線及び前記第１電源線と接続される第７スイッチング素子、前記第４ゲート線及び前記第２データ線と接続される第８スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子と接続される第３画素電極、並びに前記第６スイッチング素子及び前記第８スイッチング素子と接続され、前記第３画素電極とは分離される第４画素電極をさらに含み、前記第１画素電極と第２画素電極の対及び前記第３画素電極と第４画素電極の対は、前記第１データ線と前記第２データ線との間に位置することができる。

前記液晶表示装置は、前記第１ゲート線及び前記第２データ線と接続される第９スイッチング素子、前記第１ゲート線及び前記第２電源線と接続される第１０スイッチング素子、前記第２ゲート線及び前記第２データ線と接続される第１１スイッチング素子、前記第２ゲート線及び前記第１電源線と接続される第１２スイッチング素子、前記第９スイッチング素子及び前記第１１スイッチング素子と接続される第５画素電極、並びに前記第１０スイッチング素子及び前記第１２スイッチング素子と接続され、前記第５画素電極とは分離される第６画素電極をさらに含むことができる。

前記第１ゲート線と前記第３ゲート線には第１フレームで順次にゲートオン信号が印加され、前記第２ゲート線と前記第４ゲート線には第２フレームで順次にゲートオン信号が印加できる。

前記第１画素電極及び前記第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極は交互に配置し、前記第３画素電極及び前記第４画素電極は複数の枝電極を含み、前記第３画素電極の枝電極と前記第４画素電極の枝電極は交互に配置することができる。

前記第１ゲート線と前記第３ゲート線とは互いに接続され、前記第２ゲート線と前記第４ゲート線とは互いに接続できる。

本発明の他の一実施形態による液晶表示装置は、互いに対向する第１基板と第２基板、前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、前記第１基板上に形成されてゲート信号を伝達する第１ゲート線及び第２ゲート線、前記第１基板上に形成される第１データ線及び第２データ線、前記第１基板上に形成される第１電源線及び第２電源線、前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子、前記第１ゲート線及び前記第１電源線と接続される第２スイッチング素子、前記第２ゲート線及び前記第２電源線と接続される第３スイッチング素子、前記第２ゲート線及び前記第２データ線と接続される第４スイッチング素子、前記第１スイッチング素子及び前記第３スイッチング素子と接続される第１画素電極、並びに前記第２スイッチング素子及び前記第４スイッチング素子と接続され、前記第１画素電極とは分離される第２画素電極を含み、前記第１電源線と前記第２電源線には一定の大きさを有する第１電圧と第２電圧が印加される。

前記液晶表示装置は、前記第１基板上に形成される第３データ線、前記第１ゲート線及び前記第２データ線と接続される第５スイッチング素子、前記第１ゲート線及び前記第２電源線と接続される第６スイッチング素子、前記第２ゲート線及び前記第１電源線と接続される第７スイッチング素子、前記第２ゲート線及び前記第３データ線と接続される第８スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子と接続される第３画素電極、並びに前記第６スイッチング素子及び前記第８スイッチング素子と接続され、前記第３画素電極とは分離される第４画素電極をさらに含むことができる。

前記液晶表示装置は、前記第１基板上に形成されてゲート信号を伝達する第３ゲート線及び第４ゲート線、前記第３ゲート線及び第２電源線と接続される第５スイッチング素子、前記第３ゲート線及び前記第２データ線と接続される第６スイッチング素子、前記第４ゲート線及び前記第１データ線と接続される第７スイッチング素子、前記第４ゲート線及び前記第１電源線と接続される第８スイッチング素子、前記第５スイッチング素子及び前記第７スイッチング素子と接続される第３画素電極、並びに前記第６スイッチング素子及び前記第８スイッチング素子と接続され、前記第３画素電極とは分離されている第４画素電極をさらに含むことができる。

前記第１ゲート線と前記第３ゲート線には第１フレームで順次にゲートオン信号が印加され、前記第２ゲート線と前記第４ゲート線には第２フレームで順次にゲートオン信号が印加できる。

前記第１画素電極及び前記第２画素電極は複数の枝電極を含み、前記第１画素電極の枝電極と前記第２画素電極の枝電極は交互に配置され、前記第３画素電極及び前記第４画素電極は複数の枝電極を含み、前記第３画素電極の枝電極と前記第４画素電極の枝電極は交互に配置できる。

本発明の一実施形態によれば、液晶表示装置の高いコントラスト比と広視野角を同時に確保することができ、液晶分子の応答速度を早くするだけでなく、データ線の数を減らすことで液晶表示装置の駆動部の費用を節減することができる。

本発明の一実施形態による液晶表示装置のブロック図である。 本発明の一実施形態による液晶表示装置の構造と共に一つの画素を示す等価回路図である。 本発明の一実施形態による液晶表示装置の簡略な断面図である。 本発明の一実施形態による液晶表示装置の画素の形態を示す配置図である。 本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。 図５に示した液晶表示装置の一つの画素に印加される信号の波形図である。 本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図である。

添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の相異な形態に実現でき、ここで説明する実施形態に限られない。

図面において、種々の層及び領域を明確に表現するために厚さを拡大して表わした。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるという時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の“すぐ上”にあるという時には、中間に他の部分がないことを意味する。

以下、本発明の一実施形態による液晶表示装置について、図面を参照して詳細に説明する。

図１は、本発明の一実施形態による液晶表示装置のブロック図であり、図２は、本発明の一実施形態による液晶表示装置の構造と共に一つの画素を示す等価回路図である。

図１を参照すれば、本発明の一実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００、ゲート駆動部（ｇａｔｅ ｄｒｉｖｅｒ）４００、データ駆動部（ｄａｔａ ｄｒｉｖｅｒ）５００、階調電圧生成部（ｇｒａｙ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）８００、及び信号制御部（ｓｉｇｎａｌ ｃｏｎｔｒｏｌｌｅｒ）６００を含む。

図２を参照すれば、液晶表示板組立体３００は、互いに対向する下部表示板１００と上部表示板２００、及びその間に入っている液晶層３を含む。

液晶キャパシタＣｌｃは、下部表示板１００の第１画素電極ＰＥａと第２画素電極ＰＥｂを二つの端子とし、第１画素電極ＰＥａと第２画素電極ＰＥｂとの間の液晶層３は誘電体として機能する。第１画素電極ＰＥａは第１スイッチング素子（図示せず）と接続され、第２画素電極ＰＥｂは第２スイッチング素子（図示せず）と接続される。第１スイッチング素子と第２スイッチング素子はそれぞれ対応するゲート線（図示せず）及びデータ線（図示せず）に接続される。

液晶層３は誘電率異方性を有し、液晶層３の液晶分子は、電界のない状態でその長軸が二つの表示板の表面に対して垂直となるように配向されることができる。

第１画素電極ＰＥａ及び第２画素電極ＰＥｂは互いに異なる層に形成するか、または同じ層に形成することができる。液晶キャパシタＣｌｃの補助的な役割を果たす第１及び第２ストレージキャパシタ（図示せず）は、下部表示板１００に具備された別途の電極（図示せず）が第１画素電極ＰＥａ及び第２画素電極ＰＥｂのそれぞれと絶縁体を介在して重畳して形成することができる。

一方、色表示を実現するためには、各画素ＰＸが基本色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを固有に表わすか（空間分割）、または各画素ＰＸが時間によって交互に基本色を表わす（時間分割）ようにして、これら基本色の空間的、時間的な作用によって所望の色が認識されるようにする。基本色の例としては赤色、緑色、青色など三原色が挙げられる。図２は、空間分割の一例であって、各画素ＰＸが第１画素電極ＰＥａ及び第２画素電極ＰＥｂに対応する上部表示板２００の領域に、基本色のうちの一つを示すカラーフィルタＣＦを備えることを示している。図２とは異なって、カラーフィルタＣＦは下部表示板１００の第１画素電極ＰＥａ及び第２画素電極ＰＥｂの上または下に形成することも可能である。

液晶表示板組立体３００には、少なくとも一つの偏光子（図示せず）が備えられている。

それでは、図３と共に図１及び図２を参照して、本発明の一実施形態による液晶表示装置の動作について説明する。

図３は、本発明の一実施形態による液晶表示装置の簡略な断面図である。

図２及び図３を参照すれば、各画素に接続されるデータ線または電源線（ｐｏｗｅｒ ｌｉｎｅ）に電圧（Ｖ_ＣＨ、Ｖ_ＣＬ）が印加されると、ゲート信号によって導通した第１及び第２スイッチング素子を通じて当該画素ＰＸに印加される。つまり、第１画素電極ＰＥａには第１スイッチング素子を通じて、データ線からの第１データ電圧または電源線からの第１電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子を通じて、データ線からの第２データ電圧または電源線からの第２電圧が印加される。この時、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加されるデータ電圧や第１電圧及び第２電圧は、画素ＰＸが表示しようとする輝度に対応する電圧であり、基準電圧Ｖｒｅｆに対してそれぞれ極性が互いに反対であり得る。

このように、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加された極性が互いに異なる二つのデータ電圧間の差や第１電圧と第２電圧との差は、液晶キャパシタＣｌｃの充電電圧、つまり、画素電圧として現れる。液晶キャパシタＣｌｃの両端に電位差が生じれば、図３に示したように、表示板１００、２００の表面に平行な電界が第１画素電極ＰＥａと第２画素電極ＰＥｂとの間の液晶層３に生成される。液晶分子３１が正の誘電率異方性を有する場合、液晶分子３１はその長軸が電界の方向に対して平行になるように傾き、その傾きの程度は画素電圧の大きさによって異なる。このような液晶層３を、ＥＯＣ（ｅｌｅｃｔｒｉｃａｌｌｙ−ｉｎｄｕｃｅｄ ｏｐｔｉｃａｌ ｃｏｍｐｅｎｓａｔｉｏｎ）モードという。また、液晶分子３１の傾きの程度によって液晶層３を通過する光の偏光の変化の程度が変わる。このような偏光の変化は、偏光子によって光の透過率の変化として現れ、これによって画素ＰＸは所望の所定の輝度を表示する。

このように、一つの画素ＰＸに基準電圧Ｖｒｅｆに対する極性が互いに異なる二つのデータ電圧や第１電圧及び第２電圧を印加することにより、駆動電圧を高めることができ、液晶分子の応答速度を早くすることができ、液晶表示装置の透過率を高めることができる。また、一つの画素ＰＸに印加される二つのデータ電圧の極性または第１電圧と第２電圧との極性が互いに反対であるので、データ駆動部５００における反転形態が列反転または行反転の場合にも、点反転駆動と同様にフリッカー（ｆｌｉｃｋｅｒ）による画質の劣化を防ぐことができる。

また、一つの画素ＰＸで第１及び第２スイッチング素子が遮断される時、第１画素電極ＰＥａ及び第２画素電極ＰＥｂに印加される電圧のいずれもそれぞれのキックバック電圧（ｋｉｃｋｂａｃｋ ｖｏｌｔａｇｅ）ほど下降するので、画素ＰＸの充電電圧にはほとんど変化がない。したがって、液晶表示装置の表示特性を向上させることができる。

次に、図４を参照して、本発明の一実施形態による液晶表示板組立体の一つの画素ＰＸの第１画素電極ＰＥａ及び第２画素電極ＰＥｂの形態について説明する。図４は、本発明の一実施形態による液晶表示装置の画素の形態を示す配置図である。

図４を参照すれば、一つの画素電極ＰＥの全体的な外郭形状は四角形であり、第１画素電極ＰＥａと第２画素電極ＰＥｂとは間隙９１を間に置いて噛合っている。第１画素電極ＰＥａ及び第２画素電極ＰＥｂは全体的に仮想的な横中央線ＣＬを境界に上下対称を成し、上下の二つの副領域に分かれる。

第１画素電極ＰＥａは、左側の縦幹部の最下端及び最上端の突出部、左側の縦幹部、縦幹部の中央部分から横中央線ＣＬに沿って右側に延びた横幹部、及び複数の枝部含む。横中央線ＣＬを基準に上部に位置する枝部は、縦幹部または横幹部から右側上方に斜めに延びている。一方、下部に位置する枝部は、縦幹部または横幹部から右側下方に斜めに延びる。枝部が横中央線ＣＬと成す角は約４５度であり得る。

第２画素電極ＰＥｂは、下端の突出部、右側の縦幹部、上端及び下端の横幹部、及び複数の枝部を含む。上端及び下端の横幹部はそれぞれ縦幹部の上端及び下端から左に横方向に延びている。横中央線ＣＬを基準に上部に位置する枝部は、縦幹部または上端の横幹部から左側下方に斜めに延びている。一方、下部に位置する枝部は、縦幹部または下端の横幹部から左側上方に斜めに延びる。第２画素電極ＰＥｂの枝部も横中央線ＣＬと成す角は約４５度であり得る。横中央線ＣＬを中心に上部の枝部と下部の枝部とは互いに直角を成してもよい。

第１画素電極ＰＥａ及び第２画素電極ＰＥｂの枝部は、一定の間隔を置いて互いに噛み合って交互に配置され、櫛状を成す。

しかし、本発明の実施形態による液晶表示板組立体の一つの画素ＰＸの第１画素電極ＰＥａ及び第２画素電極ＰＥｂの形態はこれに限定されず、画素電極ＰＥは第１画素電極ＰＥａ及び第２画素電極ＰＥｂの少なくとも一部分が同じ層に形成されて交互に配置される全ての形態を含むことができる。

以下、図２と共に図５及び図６を参照して、本発明の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図５は、本発明の一実施形態による液晶表示装置の二つの画素に対する等価回路図であり、図６は、図５に示した液晶表示装置の一つの画素に印加される信号の波形図である。

図２及び図５を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ_（ｉ）と複数の第２画素ＰＸ_{（ｉ＋１）}、及びこれに接続される複数の信号線（Ｇ_ｍ−１、Ｇ_ｍ、Ｇ_ｍ＋１、Ｇ_ｎ、Ｇ_ｎ＋１、Ｇ_ｎ＋２、Ｄ_ｊ、Ｄ_ｊ＋１、Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）を含む。信号線（Ｇ_ｍ−１、Ｇ_ｍ、Ｇ_ｍ＋１、Ｇ_ｎ、Ｇ_ｎ＋１、Ｇ_ｎ＋２、Ｄ_ｊ、Ｄ_ｊ＋１、Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）は、ゲート信号（“走査信号”ともいう）を伝達する複数対のゲート線（Ｇ_ｍ−１及びＧ_ｎ、Ｇ_ｍ及びＧ_ｎ＋１、Ｇ_ｍ＋１及びＧ_ｎ＋２）、データ電圧を伝達する複数のデータ線（Ｄ_ｊ、Ｄ_ｊ＋１）、及び所定の電圧を伝達する複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）を含む。

第１画素ＰＸ_（ｉ）（ｉ＝１，２，．．．，ｎ）は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）（ｍ及びｎは任意の整数）、データ線Ｄ_ｊ、及び電源線Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗに接続される第１スイッチング素子Ｑ_ａｉ、第２スイッチング素子Ｑ_ｂｉ、第３スイッチング素子Ｑ_ｃｉ、及び第４スイッチング素子Ｑ_ｄｉと、これに接続された液晶キャパシタＣｌｃを含む。第１乃至第４スイッチング素子Ｑ_ａｉ、Ｑ_ｂｉ、Ｑ_ｃｉ、Ｑ_ｄｉは薄膜トランジスタなどの三端子素子であって、第１スイッチング素子Ｑ_ａｉの制御端子は第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎに接続され、入力端子はデータ線Ｄ_ｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第２スイッチング素子Ｑ_ｂｉの制御端子は第１ゲート線Ｇ_ｎに接続され、入力端子は複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第１電源線Ｃ_ｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃの他端及び第２画素電極ＰＥｂに接続される。第３スイッチング素子Ｑ_ｃｉの制御端子は第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍに接続され、入力端子はデータ線Ｄ_ｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第４スイッチング素子Ｑ_ｄｉの制御端子は第２ゲート線Ｇ_ｍに接続され、入力端子は複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第２電源線Ｃ_ｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃの他端及び第２画素電極ＰＥｂに接続される。また、第１スイッチング素子Ｑ_ａｉの出力端子の地点Ａ_ｉ及び第３スイッチング素子Ｑ_ｃｉの出力端子の地点Ｃ_ｉは互いに接続されている。また、第２スイッチング素子Ｑ_ｂｉの出力端子の地点Ｂ_ｉ及び第４スイッチング素子Ｑ_ｄｉの出力端子の地点Ｄ_ｉは互いに接続されている。

第１画素ＰＸ_（ｉ）と画素の列方向に隣接する第２画素ＰＸ_{（ｉ＋１）}（ｉ＝１，２，．．．，ｎ）は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）（ｍ及びｎは任意の整数）、データ線Ｄ_ｊ、並びに電源線Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗに接続される第１スイッチング素子Ｑ_ａｉ＋１、第２スイッチング素子Ｑ_ｂｉ＋１、第３スイッチング素子Ｑ_ｃｉ＋１、及び第４スイッチング素子Ｑ_ｄｉ＋１と、これに接続された液晶キャパシタＣｌｃを含む。第１スイッチング素子Ｑ_ａｉ＋１の制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１に接続され、入力端子はデータ線Ｄ_ｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第２スイッチング素子Ｑ_ｂｉ＋１の制御端子は第１ゲート線Ｇ_ｎ＋１に接続され、入力端子は複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第２電源線Ｃ_ｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃの一端及び第２画素電極ＰＥｂに接続される。第３スイッチング素子Ｑ_ｃｉ＋１の制御端子は第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１に接続され、入力端子はデータ線Ｄ_ｊに入力され、出力端子は液晶キャパシタＣｌｃの一端及び第１画素電極ＰＥａに接続される。第４スイッチング素子Ｑ_ｄｉ＋１の制御端子は第２ゲート線Ｇ_ｍ＋１に接続され、入力端子は複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第１電源線Ｃ_ｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃの一端及び第２画素電極ＰＥｂに接続される。また、第１スイッチング素子Ｑ_ａｉ＋１の出力端子の地点Ａ_ｉ＋１及び第３スイッチング素子Ｑ_ｃｉ＋１の出力端子の地点Ｃ_ｉ＋１は互いに接続されている。また、第２スイッチング素子Ｑ_ｂｉ＋１の出力端子の地点Ｂ_ｉ＋１及び第４スイッチング素子Ｑ_ｄｉ＋１の出力端子の地点Ｄ_ｉ＋１は互いに接続されている。

図示していないが、複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第１電源線Ｃ_ｈｉｇｈは互いに接続されており同一の第１電圧が印加され、複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第２電源線Ｃ_ｌｏｗは互いに接続されており同一の第２電圧が印加される。第１電源線Ｃ_ｈｉｇｈと第２電源線Ｃ_ｌｏｗに印加される第１電圧と第２電圧の極性は、基準電圧Ｖｒｅｆに対して互いに異なる。例えば、基準電圧Ｖｒｅｆに印加される電圧が７．５Ｖの場合、第１電圧は約１５Ｖ以上、第２電圧は約０Ｖ以下であり得る。また、その反対で、第２電圧は約１５Ｖ以上、第１電圧は約０Ｖ以下でもあり得る。

また、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇ_ｍ及びＧ_ｎ、Ｇ_ｍ＋１及びＧ_ｎ＋１）のうちの第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１と第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１には互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加できる。または、第１フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加され、第２フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加されることも可能である。

以下、本実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。

まず、第１フレーム内の駆動方法について説明する。図２及び図５と共に図６を参照すれば、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎにゲートオン電圧が印加されると、導通した第１スイッチング素子Ｑ_ａｉを通じてデータ電圧が第１画素ＰＸ_（ｉ）に印加され、導通した第２スイッチング素子Ｑ_ｂｉを通じて第１電圧が第１画素ＰＸ_（ｉ）に印加される。つまり、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａには第１スイッチング素子Ｑ_ａｉを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子Ｑ_ｂｉを通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。図６の第１フレームのデータ線Ｄ_ｊのタイミングチャートに基づけば、第１ゲート線Ｇ_ｎ、例えば第１ゲート線Ｇ_１が立ち上がった際には、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａにはデータ線Ｄ_ｊに流れる（−）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（＋）極性の第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。この時、地点Ａ_ｉと地点Ｂ_ｉにそれぞれデータ電圧と第１電圧が印加され、この二地点（Ａ_ｉ、Ｂ_ｉ）の間の電圧差が第１画素ＰＸ_（ｉ）の液晶キャパシタＣｌｃの充電電圧になる。

第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂに印加されるデータ電圧と第１電圧は、第１画素ＰＸ_（ｉ）が表示しようとする輝度に対応する電圧であり、基準電圧Ｖｒｅｆに対してそれぞれ極性が互いに反対である。

その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ_{（ｉ＋１）}の第１スイッチング素子Ｑ_ａｉ＋１を通じてデータ線Ｄ_ｊに流れるデータ電圧が第２画素ＰＸ_{（ｉ＋１）}に印加され、導通した第２スイッチング素子Ｑ_ｂｉ＋１を通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。ここで、図６に示すように、第１ゲート線Ｇ_ｎ＋１、例えば第１ゲート線Ｇ_２が立ち上がった際には、データ線Ｄ_ｊに流れるデータ電圧の極性は（＋）に変化している。よって、第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａにはデータ線Ｄ_ｊに流れる（＋）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（−）極性の第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。この時、地点Ａｉ＋１と地点Ｂｉ＋１にそれぞれデータ電圧と第２電圧が印加され、この二地点（Ａｉ＋１、Ｂｉ＋１）の間の電圧差が第２画素ＰＸ_{（ｉ＋１）}の液晶キャパシタＣｌｃの充電電圧になる。第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂに印加されるデータ電圧と第２電圧は、第２画素ＰＸ_{（ｉ＋１）}が表示しようとする輝度に対応する電圧であり、基準電圧Ｖｒｅｆに対してそれぞれ極性が互いに反対である。なお、隣接するフレームにおいて、データ線Ｄ_ｊのデータ電圧の各フレームでの最初の極性は反対となるように設定されている。つまり、第１フレームにおいてデータ線Ｄ_ｊは（−）の極性から開始して（＋）、（−）・・・と変化し、一方、第２フレームにおいてデータ線Ｄ_ｊは（＋）の極性から開始して（−）、（＋）・・・と変化する。

例えば、図６に示した実施形態の場合、第１フレームの間に関して、第１ゲート線Ｇ_ｎ（例えば第１ゲート線Ｇ_１）が立ち上がった際、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（−）であり、第２画素電極ＰＥ_ｂに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）である。また、第１ゲート線Ｇ_ｎ＋１（例えば第１ゲート線Ｇ_２）が立ち上がると、第２画素Ｐｘ_{（ｉ＋１）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（＋となり、第２画素電極ＰＥ_ｂに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）である。これによって、第１フレームの間に画素列に沿って配置されている第１画素ＰＸ_（ｉ）と第２画素ＰＸ_{（ｉ＋１）}に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。

しかし、本発明の他の実施形態による場合、第１電源線Ｃ_ｈｉｇｈに印加される第１電圧の極性が（−）であり、第２電源線Ｃ_ｌｏｗに印加される第２電圧の極性が（＋）であり得る。この場合、データ線Ｄ_ｊを通じて印加されるデータ電圧の極性も図６に示した実施形態とは反対であり得る。

このような段階がｎ番目第１ゲート線に接続されるｎ番目画素ＰＸ（ｎ）まで繰り返して、第１フレームが完了する。第１フレームが完了すると、第２フレームが開始し、対を成しているゲート線のうちの第２ゲート線に順次にゲートオン電圧が印加される。

第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍにゲートオン電圧が印加されると、導通した第３スイッチング素子Ｑ_ｃｉを通じてデータ電圧が第１画素ＰＸ_（ｉ）に印加され、導通した第４スイッチング素子Ｑ_ｄｉを通じて第２電圧が第１画素ＰＸ_（ｉ）に印加される。つまり、第１画素電極ＰＥ_ａには第３スイッチング素子Ｑ_ｃｉを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第４画素電極ＰＥｂには第４スイッチング素子Ｑ_ｄｉを通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。この時、地点Ｃ_ｉと地点Ｄ_ｉにそれぞれデータ電圧と第２電圧が印加され、この二地点（Ｃ_ｉ、Ｄ_ｉ）の間の電圧差が第１画素ＰＸ_（ｉ）の液晶キャパシタＣｌｃの充電電圧になる。

その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ_{（ｉ＋１）}の第３スイッチング素子Ｑ_ｃｉ＋１を通じてデータ線Ｄ_ｊに流れるデータ電圧が第２画素ＰＸ_{（ｉ＋１）}に印加され、導通した第４スイッチング素子Ｑ_ｄｉ＋１を通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。この時、地点Ｃ_ｉ＋１と地点Ｄ_ｉ＋１にそれぞれデータ電圧と第１電圧が印加され、この二地点（Ｃ_ｉ＋１、Ｄ_ｉ＋１）の間の電圧差が第２画素ＰＸ_{（ｉ＋１）}の液晶キャパシタＣｌｃの充電電圧になる。

第２フレームの間に、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、Ｃ_ｌｏｗからの第２電圧の極性が（−）である。また、第２画素Ｐｘ_{（ｉ＋１）}の第１画素電極ＰＥａと第２画素電極ＰＥｂにそれぞれ印加されるデータ電圧の極性は（−）であり、Ｃ_ｈｉｇｈからの第１電圧の極性が（＋）である。これによって、第２フレームの間に画素列に沿って配置されている第１画素ＰＸ_（ｉ）と第２画素ＰＸ_{（ｉ＋１）}に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。

より具体的に説明すると、第２フレームの間に関して、第２ゲート線Ｇ_ｍが立ち上がった際の最初のデータ線Ｄ_ｊのデータ電圧の極性は（＋）である。よって、第２ゲート線Ｇ_ｍ（例えば第２ゲート線Ｇ_１）が立ち上がった際、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（＋）であり、第２画素電極ＰＥ_ｂに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）である。次に、第２ゲート線Ｇ_ｍ＋１（例えば第２ゲート線Ｇ_２）が立ち上がった際、第２画素Ｐｘ_{（ｉ＋１）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（−）であり、第２画素電極ＰＥ_ｂに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）である。これによって、第２フレームの間に画素列に沿って配置されている第１画素ＰＸ_（ｉ）と第２画素ＰＸ_{（ｉ＋１）}に充電される画素電圧の極性も互いに変化するようになって、ドット反転を成す。

図６に示した実施形態では、第１電圧の極性が（＋）であり、第２電圧の極性が（−）である場合を例に挙げて説明したが、第１電圧と第２電圧の極性が互いに反対である場合も適用可能である。

上説した第１フレームと第２フレームとを繰り返すことで、所望のフレームの間に各画素ごとに所望の画素電圧を印加するようになる。

一般に、本発明の実施形態のように、一つの画素を二つの画素電極（ＰＥ_ａ、ＰＥ_ｂ）に分け、互いに異なるスイッチング素子を利用して互いに異なる極性を有する電圧を印加して、液晶キャパシタＣｌｃに所望の大きさの電圧を充電するために、一つの画素は一つのゲート線と互いに異なる二つのデータ線に接続される。つまり、各画素の第１及び第２画素電極に接続される第１及び第２スイッチング素子は同じゲート線に接続されているが、それぞれ互いに異なるデータ線に接続して、互いに異なるデータ線を通じてデータ電圧の印加を受ける。

しかし、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線と、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。本実施形態による液晶表示装置の信号線及び画素配置によれば、一般的な信号線及び画素の配置に比べ、ゲート線が対を成して配置されてゲート線の数が増えるが、ゲート信号はゲートオン／オフ信号に過ぎなくて、データ駆動部に比べてゲート駆動部の動作が比較的に簡単であるので、製造費用が一般的に低いと知られている。また、二つの電源線が追加されるが、電源線それぞれには常に同一の大きさの一定の電圧が印加されるので、一定の電圧を印加するための簡単な駆動部だけを追加すれば良く、これによって駆動方法が簡単で、かつ製造費用が低い。

次に、図７を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図７は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。
図７に示した液晶表示装置の信号線及び画素の配置は、図５に示した信号線及び画素の配置と類似している。図７を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ_（ｉ）と複数の第２画素ＰＸ_{（ｉ＋１）}、及びこれに接続される複数の信号線（Ｇ_ｍ−１、Ｇ_ｍ、Ｇ_ｍ＋１、Ｇ_ｎ、Ｇ_ｎ＋１、Ｇ_ｎ＋２、Ｄ_ｊ、Ｄ_ｊ＋１、Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）を含む。第１画素ＰＸ_（ｉ）は、第１対のゲート線Ｇ_ｎ、Ｇ_ｍ、データ線Ｄ_ｊ、並びに電源線Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗに接続される第１スイッチング素子Ｑ_ａｉ、第２スイッチング素子Ｑ_ｂｉ、第３スイッチング素子Ｑ_ｃｉ、及び第４スイッチング素子Ｑ_ｄｉと、これに接続された液晶キャパシタＣｌｃを含む。しかし、図５に示した液晶表示装置とは異なって、第１画素電極ＰＥ_ａ、第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗに接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。Ｃｓｔａ１は、第１画素電極ＰＥ_ａと第２電源線Ｃ_ｌｏｗとの間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥ_ａと第１電源線Ｃ_ｈｉｇｈとの間の絶縁膜を介したキャパシタである。また、第２画素電極ＰＥ_ｂ、第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗに接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。Ｃｓｔｂ１は、第２画素電極ＰＥ_ｂと第１電源線Ｃ_ｈｉｇｈとの間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥ_ｂと第２電源線Ｃ_ｌｏｗとの間の絶縁膜を介したキャパシタである。図５と比較して、ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２、Ｃｓｔｂ１、Ｃｓｔｂ２があれば、液晶キャパシタの容量能力をさらに強化することができる。

図５に示した実施形態と同様に、本実施形態による液晶表示装置の場合、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇ_ｍ及びＧ_ｎ、Ｇ_ｍ＋１及びＧ_ｎ＋１）のうちの第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１と第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１には、互いに異なるフレームにゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加できる。

第１フレームについて説明する。第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎにゲートオン電圧が印加されると、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａには第１スイッチング素子Ｑ_ａｉを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第２スイッチング素子Ｑ_ｂｉを通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ_{（ｉ＋１）}の第１スイッチング素子Ｑ_ａｉ＋１を通じてデータ線Ｄ_ｊに流れるデータ電圧が第２画素ＰＸ_{（ｉ＋１）}に印加され、導通した第２スイッチング素子Ｑ_ｂｉ＋１を通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。

図６に示した実施形態と同様に、本実施形態による液晶表示装置の場合、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。また、第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。これによって、第１フレーム内の画素列に沿って配置されている第１画素ＰＸ_（ｉ）と第２画素ＰＸ_{（ｉ＋１）}に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。

第１フレーム直後の第２フレームについて説明する。第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍにゲートオン電圧が印加されると、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａには第３スイッチング素子Ｑ_ｃｉを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第４画素電極ＰＥｂには第４スイッチング素子Ｑ_ｄｉを通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ_{（ｉ＋１）}の第３スイッチング素子Ｑ_ｃｉ＋１を通じてデータ線Ｄ_ｊに流れるデータ電圧が第２画素ＰＸ_{（ｉ＋１）}に印加され、導通した第４スイッチング素子Ｑ_ｄｉ＋１を通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。

第２フレームの間に、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。また、第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。これによって、第２フレーム内の画素列に沿って配置されている第１画素ＰＸ_（ｉ）と第２画素ＰＸ_{（ｉ＋１）}に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。

このように、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線と、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。

以下、図８を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置について説明する。図８は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。

図８に示した液晶表示装置の信号線及び画素の配置は、図５に示した信号線及び画素の配置と類似している。図８を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ_（ｉ）と複数の第２画素ＰＸ_{（ｉ＋１）}、及びこれに接続される複数の信号線（Ｇ_ｍ−１、Ｇ_ｍ、Ｇ_ｍ＋１、Ｇ_ｎ、Ｇ_ｎ＋１、_Ｇｎ＋２、Ｄ_ｊ、Ｄ_ｊ＋１、Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）を含む。第１画素ＰＸ_（ｉ）は、第１対のゲート線Ｇ_ｎ、Ｇ_ｍ、データ線Ｄ_ｊ、並びに電源線Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗに接続される第１スイッチング素子Ｑ_ａｉ、第２スイッチング素子Ｑ_ｂｉ、第３スイッチング素子Ｑ_ｃｉ、及び第４スイッチング素子Ｑ_ｄｉと、これに接続された液晶キャパシタＣｌｃを含む。しかし、図５に示した液晶表示装置とは異なって、第１画素ＰＸ_（ｉ）は、第１画素電極ＰＥ_ａ、前段ゲート線Ｇ_ｍ−１及び後段ゲート線Ｇ_ｎ＋１に接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。当該第１画素ＰＸ_（ｉ）のＣｓｔａ１は、第１画素電極ＰＥ_ａと前段第２ゲート線Ｇ_ｍ−１との間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥ_ａと後段第１ゲート線Ｇ_ｎ＋１との間の絶縁膜を介したキャパシタである。また、当該第１画素ＰＸ_（ｉ）は、第２画素電極ＰＥ_ｂ、前段ゲート線Ｇ_ｍ−１及び後段ゲート線Ｇ_ｎ＋１に接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。当該第１画素ＰＸ_（ｉ）のＣｓｔｂ１は、第２画素電極ＰＥ_ｂと前段第２ゲート線Ｇ_ｍ−１との間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥ_ｂと後段第１ゲート線Ｇ_ｎ＋１との間の絶縁膜を介したキャパシタである。また、第２画素ＰＸ_{（ｉ＋１）}は、第１画素電極ＰＥ_ａ、前段ゲート線Ｇ_ｍ及び後段ゲート線Ｇ_ｎ＋２に接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。当該第２画素ＰＸ_{（ｉ＋１）}のＣｓｔａ１は、第１画素電極ＰＥ_ａと前段第２ゲート線Ｇ_ｍとの間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥ_ａと後段第１ゲート線Ｇ_ｎ＋２との間の絶縁膜を介したキャパシタである。また、当該第２画素ＰＸ_{（ｉ＋１）}は、第２画素電極ＰＥ_ｂ、前段ゲート線Ｇ_ｍ及び後端ゲート線Ｇ_ｎ＋２に接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。当該第２画素ＰＸ_{（ｉ＋１）}のＣｓｔｂ１は、第２画素電極ＰＥ_ｂと前段第２ゲート線Ｇ_ｍとの間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥ_ｂと後段第１ゲート線Ｇ_ｎ＋２との間の絶縁膜を介したキャパシタである。

図８に示した液晶表示装置の駆動方法は、図５及び図６に示した実施形態による液晶表示装置の駆動方法と類似している。

また、図５と比較して、ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２、Ｃｓｔｂ１、Ｃｓｔｂ２があれば、液晶キャパシタの容量能力をさらに強化することができる。

次に、図９を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置について説明する。図９は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。

図９を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ_（ｉ）と複数の第２画素ＰＸ_{（ｉ＋１）}、及びこれに接続される複数の信号線（Ｇ_ｍ−１、Ｇ_ｍ、Ｇ_ｍ＋１、Ｇ_ｎ、Ｇ_ｎ＋１、Ｇ_ｎ＋２、Ｄ_ｊ、Ｄ_ｊ＋１、Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）を含む。第１画素ＰＸ_（ｉ）は、第１対のゲート線Ｇ_ｎ、Ｇ_ｍ、データ線（Ｄ_ｊ）、並びに電源線Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗに接続される第１スイッチング素子Ｑ_ａｉ、第２スイッチング素子Ｑ_ｂｉ、第３スイッチング素子Ｑ_ｃｉ及び第４スイッチング素子Ｑ_ｄｉと、これに接続された液晶キャパシタＣｌｃを含む。第２画素ＰＸ_{（ｉ＋１）}は、第２対のゲート線Ｇ_ｎ＋１、Ｇ_ｍ＋１、データ線Ｄ_ｊ、並びに電源線Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗに接続される第１スイッチング素子Ｑ_ａｉ＋１、第２スイッチング素子Ｑ_ｂｉ＋１、第３スイッチング素子Ｑ_ｃｉ＋１、及び第４スイッチング素子Ｑ_ｄｉ＋１と、これに接続された液晶キャパシタＣｌｃを含む。

そして、第１画素電極ＰＥ_ａ、第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗに接続される二端子を有する第１ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２を含む。Ｃｓｔａ１は、第１画素電極ＰＥ_ａと第２電源線Ｃ_ｌｏｗとの間の絶縁膜を介したキャパシタであり、Ｃｓｔａ２は、第１画素電極ＰＥ_ａと第１電源線Ｃ_ｈｉｇｈとの間の絶縁膜を介したキャパシタである。また、第２画素電極ＰＥ_ｂ、第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗに接続される二端子を有する第２ストレージキャパシタＣｓｔｂ１、Ｃｓｔｂ２を含む。Ｃｓｔｂ１は、第２画素電極ＰＥ_ｂと第２電源線Ｃ_ｌｏｗとの間の絶縁膜を介したキャパシタであり、Ｃｓｔｂ２は、第２画素電極ＰＥ_ｂと第１電源線Ｃ_ｈｉｇｈとの間の絶縁膜を介したキャパシタである。

上述した実施形態において、互いに対を成す二つのゲート線（Ｇ_ｎ及びＧ_ｍ、Ｇ_ｎ＋１及びＧ_ｍ＋１）の間に第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗが配置されているが、本実施形態による液晶表示装置の場合、互いに対を成すゲート線（Ｇ_ｎ及びＧ_ｍ）のうちの第１ゲート線Ｇ_ｎと前段の第２ゲート線Ｇ_ｍ−１との間、そして、第２ゲート線Ｇ_ｍと後段の第１ゲート線Ｇ_ｎ＋１との間に、第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗが配置される。このように、各画素（ＰＸ_（ｉ）、ＰＸ_{（ｉ＋１）}）の二つのゲート線（Ｇ_ｎ及びＧ_ｍ、Ｇ_ｎ＋１及びＧ_ｍ＋１）の間に第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗを配置することよりも、二つのゲート線（Ｇ_ｎ及びＧ_ｍ、Ｇ_ｎ＋１及びＧ_ｍ＋１）と、前段ゲート線及び後段ゲート線との間に第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗを配置する場合の方が、各画素（ＰＸ_（ｉ）、ＰＸ_{（ｉ＋１）}）開口率を高くすることができる。

本実施形態による液晶表示装置の駆動方法は、図５及び図６に示した実施形態による液晶表示装置の駆動方法と類似している。

図５に示した実施形態と同様に、本実施形態による液晶表示装置の場合、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇ_ｍ及びＧ_ｎ、Ｇ_ｍ＋１及びＧ_ｎ＋１）のうちの第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１と第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１には、互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加できる。

第１フレームについて説明する。第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎにゲートオン電圧が印加されると、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａには第１スイッチング素子Ｑ_ａｉを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第２スイッチング素子Ｑ_ｂｉを通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ_{（ｉ＋１）}の第１スイッチング素子Ｑ_ａｉ＋１を通じてデータ線Ｄ_ｊに流れるデータ電圧が第２画素ＰＸ_{（ｉ＋１）}に印加され、導通した第２スイッチング素子Ｑ_ｂｉ＋１を通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。

図６に示した実施形態と同様に、本実施形態による液晶表示装置の場合、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。また、第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。これによって、第１フレーム内の画素列に沿って配置される第１画素ＰＸ_（ｉ）と第２画素ＰＸ_{（ｉ＋１）}に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。

第１フレーム直後の第２フレームについて説明する。第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍにゲートオン電圧が印加されると、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａには第３スイッチング素子Ｑ_ｃｉを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第４スイッチング素子Ｑ_ｄｉを通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１にゲートオン電圧が印加され、導通した第２画素ＰＸ_{（ｉ＋１）}の第３スイッチング素子Ｑ_ｃｉ＋１を通じてデータ線Ｄ_ｊに流れるデータ電圧が第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａに印加され、導通した第４スイッチング素子Ｑ_ｄｉ＋１を通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が第２画素電極ＰＥ_ｂに印加される。

第２フレームの間に、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（＋）であり、第２電圧の極性が（−）である。また、第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａと第２画素電極ＰＥ_ｂにそれぞれ印加されるデータ電圧の極性は（−）であり、第１電圧の極性が（＋）である。これによって、第２フレーム内の画素列に沿って配置される第１画素ＰＸ_（ｉ）と第２画素ＰＸ_{（ｉ＋１）}に充電される画素電圧の極性は互いに変化するようになって、ドット反転を成す。

このように、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。

また、図５と比較して、ストレージキャパシタＣｓｔａ１、Ｃｓｔａ２、Ｃｓｔｂ１、Ｃｓｔｂ２があれば、液晶キャパシタの容量能力をさらに強化することができる。
次に、図２と共に図１０を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図１０は、本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。

図２及び図１０を参照すれば、本実施形態による液晶表示装置は、画素の行方向に隣接する複数の第１画素ＰＸ_{（ｉ、ｊ）}と複数の第２画素ＰＸ_{（ｉ、ｊ＋１）}、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}と画素の列方向にそれぞれ隣接する複数の第３画素ＰＸ_{（ｉ＋１、ｊ）}と複数の第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}、これに接続される複数対のゲート線（Ｇ_ｎ及びＧ_ｍ、Ｇ_ｎ＋１及びＧ_ｍ＋１）、複数のデータ線（Ｄ_ｊ、Ｄ_ｊ＋１、Ｄ_ｊ＋２）並びに複数の第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗを含む。

第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎに接続され、入力端子はそれぞれ第１データ線Ｄ_ｊと第１電源線Ｃ_ｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍに接続され、入力端子はそれぞれ第１データ線Ｄ_ｊと第２電源線Ｃ_ｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。

第１画素ＰＸ_{（ｉ、ｊ）}と画素の行方向に隣接する第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎに接続され、入力端子はそれぞれ第２データ線Ｄ_ｊ＋１と第２電源線Ｃ_ｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第１対のゲート線Ｇ_ｎ、Ｇ_ｍのうちの第２ゲート線Ｇ_ｍに接続され、入力端子はそれぞれ第２データ線Ｄ_ｊ＋１と第１電源線Ｃ_ｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。

第１画素ＰＸ_{（ｉ、ｊ）}と画素の列方向に隣接する第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１に接続され、入力端子はそれぞれ第１電源線Ｃ_ｈｉｇｈと第２データ線Ｄ_ｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１に接続され、入力端子はそれぞれ第２電源線Ｃ_ｌｏｗと第２データ線Ｄ_ｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。

第３画素ＰＸ_{（ｉ＋１、ｊ）}と画素の行方向に隣接する第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１に接続され、入力端子はそれぞれ第２電源線_ｌｏｗと第３データ線Ｄ_ｊ＋２に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第４画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１に接続され、入力端子はそれぞれ第１電源線Ｃ_ｈｉｇｈと第３データ線Ｄ_ｊ＋２に接続され、出力端子は液晶キャパシタＣｌｃに接続される。

各画素において、第１スイッチング素子Ｑ_ａの出力端子及び第３スイッチング素子Ｑ_ｃの出力端子は互いに接続されて第１画素電極ＰＥ_ａに接続されており、第２スイッチング素子Ｑ_ｂの出力端子及び第４スイッチング素子Ｑ_ｄの出力端子は互いに接続されて第２画素電極ＰＥ_ｂに接続されている。また、第１スイッチング素子Ｑ_ａの出力端子及び第３スイッチング素子Ｑ_ｃの出力端子と、第２スイッチング素子Ｑ_ｂの出力端子及び第４スイッチング素子Ｑ_ｄの出力端子と、の間に液晶キャパシタＣｌｃが設けられている。

図示していないが、複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第１電源線Ｃ_ｈｉｇｈは互いに接続されて、同一の第１電圧が印加され、複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第２電源線Ｃ_ｌｏｗは互いに接続されて、同一の第２電圧が印加される。基準電圧Ｖｒｅｆに対して第１電源線Ｃ_ｈｉｇｈと第２電源線Ｃ_ｌｏｗに印加される第１電圧と第２電圧の極性は互いに異なる。例えば、基準電圧Ｖｒｅｆが７．５Ｖの場合、第１電圧は約１５Ｖ以上、第２電圧は約０Ｖ以下であり得、その反対であり得る。

また、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇ_ｍ及びＧ_ｎ、Ｇ_ｍ＋１及びＧ_ｎ＋１）のうちの第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１と第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１には、互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加できる。または、第１フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加され、第２フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加できる。

以下、本実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。

まず、第１フレーム内の駆動方法について説明する。図２及び図６と共に、図１０を参照すれば、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎにゲートオン電圧が印加されると、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。導通した第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂを通じて第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａには第１データ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。また、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。

その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１にゲートオン電圧が印加されると、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。導通した第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂを通じて、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥ_ｂには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加される。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥ_ｂには第３データ線Ｄ_ｊ＋２に流れるデータ電圧が印加される。なお、本実施形態による液晶表示装置において、第１フレーム内で第１データ線Ｄ_ｊに流れるデータ電圧の極性は（＋）から周期的に変化することができ、第２データ線Ｄ_ｊ＋１に流れるデータ電圧の極性は（−）から周期的に変化することができ、第３データ線Ｄ_ｊ＋２に流れるデータ電圧の極性は（＋）から周期的に変化することができる。そのため、第１データ線Ｄ_ｊ、第２データ線Ｄ_ｊ＋１、第３データ線Ｄ_ｊ＋２・・・は交互に極性が異なる。第１データ線Ｄ_ｊに流れるデータ電圧の極性が（＋）から開始して（−）、（＋）・・・と極性が変化する場合、第２データ線Ｄ_ｊ＋１に流れるデータ電圧の極性は（−）から開始して（＋）、（−）、・・・と極性が変化し、第３データ線Ｄ_ｊ＋２に流れるデータ電圧の極性は（＋）から開始して（−）、（＋）・・・と極性が変化する。ここで、第１データ線Ｄ_ｊ、第２データ線Ｄ_ｊ＋１、第３データ線Ｄ_ｊ＋２・・・の極性が変化する間隔は、同一又は同程度の間隔である。

また、第１電源線Ｃ_ｈｉｇｈに流れる第１電圧の極性は（＋）であり、第２電源線Ｃ_ｌｏｗに流れる第２電圧の極性は（−）である。しかし、データ線と電源線に流れる電圧の極性はこれとは反対であり得る。

各画素の第１画素電極ＰＥ_ａに印加される電圧の極性が（−）であり、第２画素電極ＰＥ_ｂに印加される電圧の極性が（＋）である一つの画素を（＋）画素と仮定する時、本実施形態による液晶表示装置の場合、第１画素ＰＸ_{（ｉ、ｊ）}の極性は（＋）であり、第２画素ＰＸ_{（ｉ、ｊ＋１）}の極性は（−）であり、第３画素ＰＸ_{（ｉ＋１、ｊ）}の極性は（−）であり、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の極性は（＋）である。つまり、本実施形態による液晶表示装置の場合、ドット反転の形態である。

さらに第1フレームに関して具体的に説明すると、以下の通りである。

第１フレームの間に関して、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎにゲートオン電圧が印加され、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。第１ゲート線Ｇ_ｎ（例えば第１ゲート線Ｇ_１）が立ち上がった際、図６を参照すると最初のデータ線Ｄ_ｊのデータ電圧の極性は（−）である。よって、第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（−）であり、第１画素ＰＸ_{（ｉ、ｊ）}の第２画素電極ＰＥ_ｂに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）である。また、第１ゲート線Ｇ_ｎ（例えば第１ゲート線Ｇ_１）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊ＋１のデータ電圧の極性は（＋）である。よって、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（＋）であり、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）である。

また、第１フレームの間に関して、次に第１ゲート線Ｇ_ｎ＋１（例えば第１ゲート線Ｇ_２）が立ち上がった際、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。第１ゲート線Ｇ_ｎ＋１（例えば第１ゲート線Ｇ_２）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊ＋１のデータ電圧の極性は（−）であり、データ線Ｄ_ｊ＋２のデータ電圧の極性は（＋）である。よって、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）であり、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第２画素電極ＰＥ_ｂに印加されるデータ線Ｄ_ｊ＋１のデータ電圧の極性は（−）である。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）であり、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるデータ線Ｄ_ｊ＋２のデータ電圧の極性は（＋）である。

第１フレームが完了すると、第２フレームが開始して、対を成すゲート線のうちの第２ゲート線に順次にゲートオン電圧が印加される。

第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍにゲートオン電圧が印加されると、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。導通した第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄを通じて、第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａには第１データ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。また、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。

その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１にゲートオン電圧が印加されると、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。導通した第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄを通じて、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥ_ｂには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加される。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥ_ｂには第３データ線Ｄ_ｊ＋２に流れるデータ電圧が印加される。

さらに第２フレームに関して具体的に説明すると、以下の通りである。

第２フレームの間に関して、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍにゲートオン電圧が印加され、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。第２ゲート線Ｇ_ｍ（例えば第２ゲート線Ｇ_１）が立ち上がった際、図６を参照すると最初のデータ線Ｄ_ｊのデータ電圧の極性は（＋）である。よって、第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（＋）であり、第１画素ＰＸ_{（ｉ、ｊ）}の第２画素電極ＰＥ_ｂに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）である。また、第２ゲート線Ｇ_ｍ（例えば第２ゲート線Ｇ_１）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊ＋１のデータ電圧の極性は（−）である。よって、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（−）であり、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）である。

また、第２フレームの間に関して、次に第２ゲート線Ｇ_ｍ＋１（例えば第２ゲート線Ｇ_２）が立ち上がった際、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。第２ゲート線Ｇ_ｍ＋１（例えば第２ゲート線Ｇ_２）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊ＋１のデータ電圧の極性は（＋）であり、データ線Ｄ_ｊ＋２のデータ電圧の極性は（−）である。よって、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）であり、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第２画素電極ＰＥ_ｂに印加されるデータ線Ｄ_ｊ＋１のデータ電圧の極性は（＋）である。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）であり、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるデータ線Ｄ_ｊ＋２のデータ電圧の極性は（−）である。

上述した第１フレームと第２フレームとを繰り返すことで、所望のフレーム内の各画素ごとに所望の画素電圧を印加する。

上述の実施形態と同様に、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、一つのデータ線、及び二つの電源線に接続される。また、互いに対角配置される第２画素ＰＸ_{（ｉ、ｊ＋１）}と第３画素ＰＸ_{（ｉ＋１、ｊ）}は第２データ線Ｄ_ｊ＋１を共有して、データ線の数が減るので、液晶表示装置の駆動部の費用を節減することができる。

次に、図２と共に図１１を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、その駆動方法について説明する。図１１は、本発明の一実施形態による液晶表示装置の互いに隣接する四つの画素に対する等価回路図である。

図２及び図１１を参照すれば、本実施形態による液晶表示装置は、画素の行方向に隣接する複数の第１画素ＰＸ_{（ｉ、ｊ）}と複数の第２画素ＰＸ_{（ｉ、ｊ＋１）}、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}と画素の列方向にそれぞれ隣接する複数の第３画素ＰＸ_{（ｉ＋１、ｊ）}及び複数の第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}、これに接続される複数対のゲート線（Ｇ_ｎ及びＧ_ｍ、Ｇ_ｎ＋１及びＧ_ｍ＋１）、複数のデータ線（Ｄ_ｊ、Ｄ_ｊ＋１、Ｄ_ｊ＋２）、並びに複数の第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗを含む。

第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎに接続され、入力端子はそれぞれ第１データ線Ｄ_ｊと第１電源線Ｃ_ｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍに接続され、入力端子はそれぞれ第１電源線Ｃ_ｈｉｇｈと第２データ線Ｄ_ｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。

第１画素ＰＸ_{（ｉ、ｊ）}と画素の行方向に隣接する第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎに接続され、入力端子はそれぞれ第２データ線Ｄ_ｊ＋１と第２電源線Ｃ_ｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍに接続され、入力端子はそれぞれ第２電源線Ｃ_ｌｏｗと第２データ線Ｄ_ｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。

第１画素ＰＸ_{（ｉ、ｊ）}と画素の列方向に隣接する第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１に接続され、入力端子はそれぞれ第１電源線Ｃ_ｈｉｇｈと第２データ線Ｄ_ｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１に接続され、入力端子はそれぞれ第１データ線Ｄ_ｊと第１電源線Ｃ_ｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。

第３画素ＰＸ_{（ｉ＋１、ｊ）}と画素の行方向に隣接する第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１に接続され、入力端子はそれぞれ第２電源線Ｃ_ｌｏｗと第３データ線Ｄ_ｊ＋２に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第４画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１に接続され、入力端子はそれぞれ第２データ線Ｄ_ｊ＋１と第２電源線Ｃ_ｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。

図示していないが、複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第１電源線Ｃ_ｈｉｇｈは互いに接続して、同一の第１電圧が印加され、複数対の電源線（Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）のうちの第２電源線Ｃ_ｌｏｗは互いに接続して、同一の第２電圧が印加される。基準電圧Ｖｒｅｆに対して第１電源線Ｃ_ｈｉｇｈと第２電源線Ｃ_ｌｏｗに印加される第１電圧と第２電圧の極性は互いに異なる。例えば、基準電圧Ｖｒｅｆが７Ｖの場合、第１電圧は約１５Ｖ以上であり得、第２電圧は約０Ｖ以下であり得る。

また、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇ_ｍ及びＧ_ｎ、Ｇ_ｍ＋１及びＧ_ｎ＋１）のうちの第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１と第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１には、互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加できる。または、第１フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加され、第２フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加できる。

次に、本実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。

まず、第１フレーム内の駆動方法について説明する。図２及び図１１を参照すれば、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎにゲートオン電圧が印加されると、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。導通した第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂを通じて、第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａには第１データ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥｂには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。また、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。

その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第１ゲート線Ｇ_ｎ＋１にゲートオン電圧が印加されると、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。導通した第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂを通じて、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥ_ｂには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加される。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥ_ｂには第３データ線Ｄ_ｊ＋２に流れるデータ電圧が印加される。

なお、本実施形態による液晶表示装置において、第１フレームの間に第１データ線Ｄ_ｊに流れるデータ電圧の極性は（＋）であり、第２データ線Ｄ_ｊ＋１に流れるデータ電圧の極性は（−）であり、第３データ線Ｄ_ｊ＋２に流れるデータ電圧の極性は（＋）であり得る。また、第１電源線Ｃ_ｈｉｇｈに流れる第１電圧の極性は（＋）であり、第２電源線Ｃ_ｌｏｗに流れる第２電圧の極性は（−）である。しかし、データ線と電源線に流れる電圧の極性はこれとは反対であってもよい。

各画素の第１画素電極ＰＥ_ａに印加される電圧の極性が（−）であり、第２画素電極ＰＥ_ｂに印加される電圧の極性が（＋）である一つの画素を（＋）画素と仮定する時、本実施形態による液晶表示装置の場合、第１画素ＰＸ_{（ｉ、ｊ）}の極性は（＋）であり、第２画素ＰＸ_{（ｉ、ｊ＋１）}の極性は（−）であり、第３画素ＰＸ_{（ｉ＋１、ｊ）}の極性は（−）であり、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の極性は（＋）である。つまり、本実施形態による液晶表示装置の場合、データ電圧はコラム反転であるが、外形は点反転の形態であり得る。
さらに第１フレームに関して具体的に説明すると、以下の通りである。

第１フレームの間に関して、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第１ゲート線Ｇ_ｎにゲートオン電圧が印加され、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。第１ゲート線Ｇ_ｎ（例えば第１ゲート線Ｇ_１）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊのデータ電圧の極性は（−）である。よって、第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（−）であり、第１画素ＰＸ_{（ｉ、ｊ）}の第２画素電極ＰＥ_ｂに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）である。また、第１ゲート線Ｇ_ｎ（例えば第１ゲート線Ｇ_１）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊ＋１のデータ電圧の極性は（＋）である。よって、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるデータ電圧の極性は（＋）であり、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）である。

また、第１フレームの間に関して、次に第１ゲート線Ｇ_ｎ＋１（例えば第１ゲート線Ｇ_２）が立ち上がった際、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。第１ゲート線Ｇ_ｎ＋１（例えば第１ゲート線Ｇ_２）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊ＋１のデータ電圧の極性は（−）であり、データ線Ｄ_ｊ＋２のデータ電圧の極性は（＋）である。よって、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａに印加されるＣ_ｈｉｇｈからの第１電圧の極性は（＋）であり、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第２画素電極ＰＥ_ｂに印加されるデータ線Ｄ_ｊ＋１のデータ電圧の極性が（−）である。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるＣ_ｌｏｗからの第２電圧の極性は（−）であり、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるデータ線Ｄ_ｊ＋２のデータ電圧の極性が（＋）である。

第１フレームが完了すると、第２フレームが開始し、対を成すゲート線のうちの第２ゲート線に順次にゲートオン電圧が印加される。

第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍにゲートオン電圧が印加されると、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。導通した第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄを通じて、第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥ_ｂには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加される。また、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥａには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥｂには第３データ線Ｄ_ｊ＋２に流れるデータ電圧が印加される。

その後、第２対のゲート線（Ｇ_ｎ＋１、Ｇ_ｍ＋１）のうちの第２ゲート線Ｇ_ｍ＋１にゲートオン電圧が印加されると、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。導通した第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄを通じて、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａには第１データ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａには第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。

さらに第２フレームに関して具体的に説明すると、以下の通りである。

第２フレームの間に関して、第１対のゲート線（Ｇ_ｎ、Ｇ_ｍ）のうちの第２ゲート線Ｇ_ｍにゲートオン電圧が印加され、第１画素ＰＸ_{（ｉ、ｊ）}及び第２画素ＰＸ_{（ｉ、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。第２ゲート線Ｇ_ｍ（例えば第２ゲート線Ｇ_１）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊ＋１のデータ電圧の極性は（−）であり、データ線Ｄ_ｊ＋２のデータ電圧の極性は（＋）ある。よって、第１画素ＰＸ_{（ｉ、ｊ）}の第１画素電極ＰＥ_ａに印加されるＣ_ｈｉｇｈからの第１電圧の極性が（＋）であり、第１画素ＰＸ_{（ｉ、ｊ）}の第２画素電極ＰＥ_ｂに印加されるデータ電圧の極性は（−）である。また、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるＣ_ｌｏｗからの第２電圧の極性が（−）であり、第２画素ＰＸ_{（ｉ、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるデータ電圧の極性は（＋）である。

また、第２フレームの間に関して、次に第２ゲート線Ｇ_ｍ＋１（例えば第２ゲート線Ｇ_２）が立ち上がった際、第３画素ＰＸ_{（ｉ＋１、ｊ）}及び第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。第２ゲート線Ｇ_ｍ＋１（例えば第２ゲート線Ｇ_２）が立ち上がった際、図６を参照するとデータ線Ｄ_ｊのデータ電圧の極性は（−）であり、データ線Ｄ_ｊ＋１のデータ電圧の極性は（＋）である。よって、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ａに印加されるデータ線Ｄ_ｊのデータ電圧の極性が（−）であり、第３画素ＰＸ_{（ｉ＋１、ｊ）}の第１画素電極ＰＥ_ｂに印加されるＣ_ｈｉｇｈからの第１電圧の極性は（＋）である。また、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第１画素電極ＰＥ_ａに印加されるデータ線Ｄ_ｊ＋１のデータ電圧の極性が（＋）であり、第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第２画素電極ＰＥ_ｂに印加されるＣ_ｌｏｗからの第２電圧の極性は（−）である。

上述した第１フレームと第２フレームとを繰り返すことで、所望のフレーム内の各画素ごとに所望の画素電圧を印加する。

本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、二つのデータ線、及び二つの電源線に接続するが、互いに画素の行方向に隣接して配置される第１画素ＰＸ_{（ｉ、ｊ）}と第２画素ＰＸ_{（ｉ、ｊ＋１）}の第４スイッチング素子Ｑ_ｄと第１スイッチング素子Ｑ_ａは第２データ線Ｄ_ｊ＋１を共有し、第３画素ＰＸ_{（ｉ＋１、ｊ）}と第４画素ＰＸ_{（ｉ＋１、ｊ＋１）}の第２スイッチング素子Ｑ_ｂと第３スイッチング素子Ｑ_ｃは第２データ線Ｄ_ｊ＋１を共有するので、データ線の数が減って、液晶表示装置の駆動部の費用を節減することができる。

次に、図２と共に図１２を参照して、本発明の他の一実施形態による液晶表示装置の信号線及び画素の配置と、駆動方法について説明する。図１２は、本発明の一実施形態による液晶表示装置の互いに隣接する二つの画素に対する等価回路図である。

図１２を参照すれば、本実施形態による液晶表示装置は、画素の列方向に隣接する複数の第１画素ＰＸ_（ｉ）と複数の第２画素ＰＸ_{（ｉ＋１）}、及びこれに接続される複数の信号線（Ｇ_ｍ、Ｇ_ｎ、Ｄ_ｊ、Ｄ_ｊ＋１、Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ）を含む。第１ゲート線Ｇｎは、それぞれ画素の列方向に上下に配置される第１支線Ｇ_ｎｉ及び第２支線Ｇ_ｎｉ＋１に分かれ、第２ゲート線Ｇ_ｍは、それぞれ画素の列方向に上下に配置される第１支線Ｇ_ｍｉ及び第２支線Ｇ_ｍｉ＋１に分かれる。第１ゲート線Ｇ_ｎの第１支線Ｇ_ｎｉと第２ゲート線Ｇ_ｍの第１支線Ｇ_ｍｉは、第１画素ＰＸ_（ｉ）に接続し、第１ゲート線Ｇ_ｎの第２支線Ｇ_ｎｉ＋１と第２ゲート線Ｇ_ｍの第２支線Ｇ_ｍｉ＋１は、第２画素ＰＸ_{（ｉ＋１）}に接続される。

第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗは、一つの画素に接続される二つのゲート線（Ｇ_ｎ及びＧ_ｍ）のうちの第１ゲート線Ｇ_ｎと、前段の第２ゲート線Ｇ_ｍｉ−１との間、そして第２ゲート線Ｇ_ｍと後段の第１ゲート線Ｇ_ｎｉ＋２との間に配置される。

第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第１ゲート線Ｇ_ｎの第１支線Ｇ_ｎｉに接続され、入力端子はそれぞれ第１データ線Ｄ_ｊと第１電源線Ｃ_ｈｉｇｈに接続され、出力端子は液晶キャパシタＣｌｃに接続される。第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第２ゲート線Ｇ_ｍの第１支線Ｇ_ｍｉに接続され、入力端子はそれぞれ第１データ線Ｄ_ｊと第２電源線Ｃ_ｌｏｗに接続され、出力端子は液晶キャパシタＣｌｃに接続される。

第１画素ＰＸ_（ｉ）と画素の列方向に隣接する第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂの制御端子は、第１ゲート線Ｇ_ｎの第２支線Ｇ_ｎｉ＋１に接続され、入力端子はそれぞれ第２電源線Ｃ_ｌｏｗと第２データ線Ｄ_ｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａ及び第２画素電極ＰＥ_ｂにそれぞれ接続される第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄの制御端子は、第２ゲート線Ｇ_ｍの第２支線Ｇ_ｍｉ＋１に接続され、入力端子はそれぞれ第１電源線Ｃ_ｈｉｇｈと第２データ線Ｄ_ｊ＋１に接続され、出力端子は液晶キャパシタＣｌｃに接続される。

本実施形態による液晶表示装置の駆動方法は、図５及び図６に示した実施形態による液晶表示装置の駆動方法と類似している。

図５に示した実施形態と同様に、本実施形態による液晶表示装置の場合、互いに対を成してそれぞれ一つの画素に接続されるゲート線（Ｇ_ｎｉ及びＧ_ｍｉ、Ｇ_ｎｉ＋１及びＧ_ｍｉ＋１）のうちの第１ゲート線Ｇ_ｎｉ、Ｇ_ｎｉ＋１と第２ゲート線Ｇ_ｍｉ、Ｇ_ｍｉ＋１には互いに異なるフレームでゲートオン電圧が印加される。例えば、第１フレームの間に第１ゲート線Ｇ_ｎ、Ｇ_ｎ＋１に順次にゲートオン電圧が印加され、第１フレームの次の第２フレームの間に第２ゲート線Ｇ_ｍ、Ｇ_ｍ＋１に順次にゲートオン電圧が印加できる。

第１フレームについて説明すれば、第１ゲート線Ｇ_ｎにゲートオン電圧が印加されると、第１画素ＰＸ_（ｉ）及び第２画素ＰＸ_{（ｉ＋１）}の第１スイッチング素子Ｑ_ａ及び第２スイッチング素子Ｑ_ｂが導通する。したがって、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａには第１スイッチング素子Ｑ_ａを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには、第２スイッチング素子Ｑ_ｂを通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加され、第２画素ＰＸ_{（ｉ＋１）}の第１スイッチング素子Ｑ_ａを通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加され、第２スイッチング素子Ｑ_ｂを通じて第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加される。例えば、図６に示すように第１ゲート線Ｇ_ｎ（例えば第１ゲート線Ｇ_１）にゲートオン電圧が印加されたとき、データ線Ｄ_ｊのデータ電圧の極性が（−）極性であり、データ線Ｄ_ｊ＋１のデータ電圧の極性が（＋）極性である。第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａにはデータ線Ｄ_ｊに流れる（−）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（＋）極性の第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加される。また、第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａには（−）極性の第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加され、第２画素電極ＰＥｂにはデータ線Ｄ_ｊ＋１に流れる（＋）極性のデータ電圧が印加される。

このような段階が全ての第１ゲート線Ｇ_ｎに沿って順次に行われると、第１フレームが完了する。

次に、第２フレームについて説明する。第２ゲート線Ｇ_ｍにゲートオン電圧が印加されると、第１画素ＰＸ_（ｉ）及び第２画素ＰＸ_{（ｉ＋１）}の第３スイッチング素子Ｑ_ｃ及び第４スイッチング素子Ｑ_ｄが導通する。したがって、第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａには第３スイッチング素子Ｑ_ｃを通じてデータ線Ｄ_ｊに流れるデータ電圧が印加され、第２画素電極ＰＥ_ｂには第４スイッチング素子Ｑ_ｄを通じて第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加され、第２画素ＰＸ_{（ｉ＋１）}の第３スイッチング素子Ｑ_ｃを通じて第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加され、第４スイッチング素子Ｑ_ｄを通じて第２データ線Ｄ_ｊ＋１に流れるデータ電圧が印加される。例えば、図６に示すように第２ゲート線Ｇ_ｍ（例えば第２ゲート線Ｇ_１）にゲートオン電圧が印加されたとき、データ線Ｄ_ｊのデータ電圧の極性が（＋）極性であり、データ線Ｄ_ｊ＋１のデータ電圧の極性が（−）極性である。第１画素ＰＸ_（ｉ）の第１画素電極ＰＥ_ａにはデータ線Ｄ_ｊに流れる（＋）極性のデータ電圧が印加され、第２画素電極ＰＥｂには（−）極性の第２電源線Ｃ_ｌｏｗに流れる第２電圧が印加される。また、第２画素ＰＸ_{（ｉ＋１）}の第１画素電極ＰＥ_ａには（＋）極性の第１電源線Ｃ_ｈｉｇｈに流れる第１電圧が印加され、第２画素電極ＰＥｂにはデータ線Ｄ_ｊ＋１に流れる（−）極性のデータ電圧が印加される。

このような段階が全ての第２ゲート線Ｇ_ｍに沿って順次に行われると、第２フレームが完了する。

このように、本実施形態による液晶表示装置の画素の列方向に互いに隣接する第１画素ＰＸ_（ｉ）及び第２画素ＰＸ_{（ｉ＋１）}は、同一のゲート線（Ｇ_ｎ、Ｇ_ｍ）の支線（Ｇ_ｎｉ、Ｇ_ｎｉ＋１、Ｇ_ｍｉ、Ｇ_ｍｉ＋１）にそれぞれ接続され、各フレームごとにゲートオン／オフ電圧が一つのゲート線（Ｇ_ｎ、Ｇ_ｍ）を通じて印加される。したがって、駆動速度を速くすることができる。

また、各画素（ＰＸ_（ｉ）、ＰＸ_{（ｉ＋１）}）に接続される二つのゲート線の間に第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗを配置するよりも、二つのゲート線と、前段ゲート線及び後段ゲート線との間に第１電源線Ｃ_ｈｉｇｈ及び第２電源線Ｃ_ｌｏｗを配置する場合、各画素（ＰＸ_（ｉ）、ＰＸ_{（ｉ＋１）}）の開口率を高くすることができる。

また、本実施形態による液晶表示装置の一つの画素は、互いに対になる二つのゲート線、一つのデータ線、及び二つの電源線に接続される。したがって、データ線の数が減るので、液晶表示装置の駆動部の費用を節減することができる。

上述した実施形態による液晶表示装置の信号線及び画素の配置と駆動方法は、少なくとも一部分が同じ層に形成されて互いに交互に配置される第１画素電極と第２画素電極を含む全ての形態の画素構造に適用可能である。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれらに限定されず、次の請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。

３ 液晶層
３１ 液晶分子
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
８００ 階調電圧生成部
Ｇ_ｍ−１、Ｇ_ｎ、Ｇ_ｍ、Ｇ_ｎ＋１、Ｇ_ｍ＋１、Ｇ_ｎ＋２ ゲート線
Ｄ_ｊ、Ｄ_ｊ＋１ データ線
Ｃ_ｈｉｇｈ、Ｃ_ｌｏｗ 電源線
Ｑ_ａｉ、Ｑ_ｂｉ、Ｑ_ｃｉ、Ｑ_ｄｉ 第１〜第４スイッチング素子
Ｃｌｃ 液晶キャパシタ
Ｖｒｅｆ 基準電圧
ＰＥ_ａ、ＰＥ_ｂ 画素電極
ＰＸ_（ｉ）、ＰＸ_{（ｉ＋１）} 画素

Claims (19)

1. 互いに対向する第１基板と第２基板、
   前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、
   前記第１基板上に形成されてゲート信号を伝達する第１ゲート線Ｇｎ及び第２ゲート線Ｇｍ、
   前記第１基板上に形成される第１データ線Ｄｊ、
   前記第１基板上に形成される第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗ、
   前記第１ゲート線Ｇｎ及び前記第１データ線Ｄｊと接続される第１スイッチング素子Ｑａ（ｉ、ｊ）、
   前記第１ゲート線Ｇｎ及び前記第１電源線Ｃｈｉｇｈと接続される第２スイッチング素子Ｑｂ（ｉ、ｊ）、
   前記第２ゲート線Ｇｍ及び前記第１データ線Ｄｊと接続される第３スイッチング素子Ｑｃ（ｉ、ｊ）、
   前記第２ゲート線Ｇｍ及び前記第２電源線Ｃｌｏｗと接続される第４スイッチング素子Ｑｄ（ｉ、ｊ）、
   前記第１スイッチング素子Ｑａ（ｉ、ｊ）及び前記第３スイッチング素子Ｑｃ（ｉ、ｊ）と接続される第１画素電極ＰＥａ（ｉ、ｊ）、並びに
   前記第２スイッチング素子Ｑｂ（ｉ、ｊ）及び前記第４スイッチング素子Ｑｄ（ｉ、ｊ）と接続され、前記第１画素電極ＰＥａ（ｉ、ｊ）とは分離される第２画素電極ＰＥｂ（ｉ、ｊ）を含み、
   前記第１電源線Ｃｈｉｇｈと前記第２電源線Ｃｌｏｗには一定の大きさを有し、互いに異なる大きさの電圧である第１電圧と第２電圧が印加される液晶表示装置。
2. 前記第１電圧と前記第２電圧の極性は互いに異なる、請求項１に記載の液晶表示装置。
3. 前記第１ゲート線Ｇｎと前記第２ゲート線Ｇｍは、互いに異なるフレームでゲートオン電圧が印加される、請求項１に記載の液晶表示装置。
4. 前記第１画素電極ＰＥａ（ｉ、ｊ）及び前記第２画素電極ＰＥｂ（ｉ、ｊ）は複数の枝電極を含み、前記第１画素電極ＰＥａ（ｉ、ｊ）の枝電極と前記第２画素電極ＰＥｂ（ｉ、ｊ）の枝電極は交互に配置される、請求項３に記載の液晶表示装置。
5. 前記第１ゲート線Ｇｎにゲートオン信号が印加される場合、
   前記第１画素電極ＰＥａ（ｉ、ｊ）には前記第１データ線Ｄｊを通じて第１データ電圧が印加され、前記第２画素電極ＰＥｂ（ｉ、ｊ）には前記第１電源線Ｃｈｉｇｈを通じて第１電圧が印加され、
   前記第１データ電圧と前記第１電圧の極性は互いに異なる、請求項４に記載の液晶表示装置。
6. 前記第２ゲート線Ｇｍにゲートオン信号が印加される場合、
   前記第１画素電極ＰＥａ（ｉ、ｊ）には前記第１データ線Ｄｊを通じて第２データ電圧が印加され、前記第２画素電極ＰＥｂ（ｉ、ｊ）には前記第２電源線Ｃｌｏｗを通じて第２電圧が印加され、
   前記第２データ電圧と前記第２電圧の極性は互いに異なる、請求項５に記載の液晶表示装置。
7. 前記第１ゲート線Ｇｎのうち最初の第１ゲート線Ｇ１から順次にゲートオン信号が印加された時の前記第１データ電圧の極性と、前記第２ゲート線Ｇｍのうち最初の第２ゲート線Ｇ１から順次にゲートオン信号が印加された時の前記第２データ電圧の極性はゲートオン信号が印加される順に互いに異な
   る、請求項６に記載の液晶表示装置。
8. 前記第１電源線Ｃｈｉｇｈ及び前記第２電源線Ｃｌｏｗは、前記第１ゲート線Ｇｎと前記第２ゲート線Ｇｍとの間に配置される、請求項１に記載の液晶表示装置。
9. 前記第１基板上に形成されてゲート信号を伝達し、前記第１ゲート線Ｇｎと隣接する第５ゲート線Ｇｍ−１、及び前記第２ゲート線Ｇｍと隣接する第３ゲート線Ｇｎ＋１をさらに含み、
   前記第１電源線Ｃｈｉｇｈ及び前記第２電源線Ｃｌｏｗは、前記第１ゲート線Ｇｎと前記第２ゲート線Ｇｍとの間、及び前記第５ゲート線Ｇｍ−１と前記第３ゲート線Ｇｎ＋１との間に配置される、請求項１に記載の液晶表示装置。
10. 前記第１基板上に形成されてゲート信号を伝達する第３ゲート線Ｇｎ＋１及び第４ゲート線Ｇｍ＋１、
    前記第１基板上に形成されてデータ信号を伝達する第２データ線Ｄｊ＋１、
    前記第３ゲート線Ｇｎ＋１及び前記第１電源線Ｃｈｉｇｈと接続される第５スイッチング素子Ｑａ（ｉ＋１、ｊ）、
    前記第３ゲート線Ｇｎ＋１及び前記第２データ線Ｄｊ＋１と接続される第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）、
    前記第４ゲート線Ｇｍ＋１及び前記第２電源線Ｃｌｏｗと接続される第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）、
    前記第４ゲート線Ｇｍ＋１及び前記第２データ線Ｄｊ＋１と接続される第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）、
    前記第５スイッチング素子Ｑａ（ｉ＋１、ｊ）及び前記第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）と接続される第３画素電極ＰＥａ（ｉ＋１、ｊ）、
    並びに
    前記第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）及び前記第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）と接続され、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）とは分離される第４画素電極ＰＥｂ（ｉ＋１、ｊ）をさらに含み、
    前記第１画素電極ＰＥａ（ｉ、ｊ）と第２画素電極ＰＥｂ（ｉ、ｊ）の対と、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）と第４画素電極ＰＥｂ（ｉ＋１、ｊ）の対は、前記第１データ線Ｄｊと前記第２データ線Ｄｊ＋１との間に位置する、請求項１に記載の液晶表示装置。
11. 前記第１ゲート線Ｇｎ及び前記第２データ線Ｄｊ＋１と接続される第９スイッチング素子Ｑａ（ｉ、ｊ＋１）、
    前記第１ゲート線Ｇｎ及び前記第２電源線Ｃｌｏｗと接続される第１０スイッチング素子Ｑｂ（ｉ、ｊ＋１）、
    前記第２ゲート線Ｇｍ及び前記第２データ線Ｄｊ＋１と接続される第１１スイッチング素子Ｑｃ（ｉ、ｊ＋１）、
    前記第２ゲート線Ｇｍ及び前記第１電源線Ｃｈｉｇｈと接続される第１２スイッチング素子Ｑｄ（ｉ、ｊ＋１）、
    前記第９スイッチング素子Ｑａ（ｉ、ｊ＋１）及び前記第１１スイッチング素子Ｑｃ（ｉ、ｊ＋１）と接続される第５画素電極ＰＥａ（ｉ、ｊ＋１）、並びに
    前記第１０スイッチング素子Ｑｂ（ｉ、ｊ＋１）及び前記第１２スイッチング素子Ｑｄ（ｉ、ｊ＋１）と接続され、前記第５画素電極ＰＥａ（ｉ、ｊ＋１）とは分離される第６画素電極ＰＥｂ（ｉ、ｊ＋１）をさらに含む、請求項１０に記載の液晶表示装置。
12. 前記第１ゲート線Ｇｎと前記第３ゲート線Ｇｎ＋１には第１フレームで順次にゲートオン信号が印加され、
    前記第２ゲート線Ｇｍと前記第４ゲート線Ｇｍ＋１には第２フレームで順次にゲートオン信号が印加される、請求項１１に記載の液晶表示装置。
13. 前記第１画素電極ＰＥａ（ｉ、ｊ）及び前記第２画素電極ＰＥｂ（ｉ、ｊ）は複数の枝電極を含み、前記第１画素電極ＰＥａ（ｉ、ｊ）の枝電極と前記第２画素電極ＰＥｂ（ｉ、ｊ）の枝電極は交互に配置され、
    前記第３画素電極ＰＥａ（ｉ＋１、ｊ）及び前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）は複数の枝電極を含み、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）の枝電極と前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）の枝電極は交互に配置される、請求項１２に記載の液晶表示装置。
14. 前記第１ゲート線Ｇｎと前記第３ゲート線Ｇｎ＋１とは互いに接続され、前記第２ゲート線Ｇｍと前記第４ゲート線Ｇｍ＋１とは互いに接続される、請求項１０に記載の液晶表示装置。
15. 互いに対向する第１基板と第２基板、
    前記第１基板と第２基板との間に介され、液晶分子を含む液晶層、
    前記第１基板上に形成されてゲート信号を伝達する第１ゲート線Ｇｎ及び第２ゲート線Ｇｍ、
    前記第１基板上に形成される第１データ線Ｄｊ及び第２データ線Ｄｊ＋１、
    前記第１基板上に形成される第１電源線Ｃｈｉｇｈ及び第２電源線Ｃｌｏｗ、
    前記第１ゲート線Ｇｎ及び前記第１データ線Ｄｊと接続される第１スイッチング素子Ｑａ（ｉ、ｊ）、
    前記第１ゲート線Ｇｎ及び前記第１電源線Ｃｈｉｇｈと接続される第２スイッチング素子Ｑｂ（ｉ、ｊ）、
    前記第２ゲート線Ｇｍ及び前記第１電源線Ｃｈｉｇｈと接続される第３スイッチング素子Ｑｃ（ｉ、ｊ）、
    前記第２ゲート線Ｇｍ及び前記第２データ線Ｄｊ＋１と接続される第４スイッチング素子Ｑｄ（ｉ、ｊ）、
    前記第１スイッチング素子Ｑａ（ｉ、ｊ）及び前記第３スイッチング素子Ｑｃ（ｉ、ｊ）と接続される第１画素電極ＰＥａ（ｉ、ｊ）、
    並びに
    前記第２スイッチング素子Ｑｂ（ｉ、ｊ）及び前記第４スイッチング素子Ｑｄ（ｉ、ｊ）と接続され、前記第１画素電極ＰＥａ（ｉ、ｊ）とは分離される第２画素電極ＰＥｂ（ｉ、ｊ）を含み、
    前記第１電源線Ｃｈｉｇｈと前記第２電源線Ｃｌｏｗには一定の大きさを有し、互いに異なる大きさの電圧である第１電圧と第２電圧が印加される液晶表示装置。
16. 前記第１基板上に形成される第３データ線Ｄｊ＋２、
    前記第１ゲート線Ｇｎ及び前記第２データ線Ｄｊ＋１と接続される第５スイッチング素子Ｑａ（ｉ、ｊ＋１）、
    前記第１ゲート線Ｇｎ及び前記第２電源線Ｃｌｏｗと接続される第６スイッチング素子Ｑｂ（ｉ、ｊ＋１）、
    前記第２ゲート線Ｇｍ及び前記第２電源線Ｃｌｏｗと接続される第７スイッチング素子Ｑｃ（ｉ、ｊ＋１）、
    前記第２ゲート線Ｇｍ及び前記第３データ線Ｄｊ＋２と接続される第８スイッチング素子Ｑｄ（ｉ、ｊ＋１）、
    前記第５スイッチング素子Ｑａ（ｉ、ｊ＋１）及び前記第７スイッチング素子Ｑｃ（ｉ、ｊ＋１）と接続される第３画素電極ＰＥａ（ｉ、ｊ＋１）、
    並びに
    前記第６スイッチング素子Ｑｂ（ｉ、ｊ＋１）及び前記第８スイッチング素子Ｑｄ（ｉ、ｊ＋１）と接続され、前記第３画素電極ＰＥａ（ｉ、ｊ＋１）とは分離される第４画素電極ＰＥｂ（ｉ、ｊ＋１）をさらに含む、請求項１５に記載の液晶表示装置。
17. 前記第１基板上に形成されてゲート信号を伝達する第３ゲート線Ｇｎ＋１及び第４ゲート線Ｇｍ＋１、
    前記第３ゲート線Ｇｎ＋１及び第１電源線Ｃｈｉｇｈと接続される第５スイッチング素子Ｑａ（ｉ＋１、ｊ）、
    前記第３ゲート線Ｇｎ＋１及び前記第２データ線Ｄｊ＋１と接続される第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）、
    前記第４ゲート線Ｇｍ＋１及び前記第１データ線Ｄｊと接続される第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）、
    前記第４ゲート線Ｇｍ＋１及び前記第１電源線Ｃｈｉｇｈと接続される第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）、
    前記第５スイッチング素子Ｑａ（ｉ＋１、ｊ）及び前記第７スイッチング素子Ｑｃ（ｉ＋１、ｊ）と接続される第３画素電極ＰＥａ（ｉ＋１、ｊ）、
    並びに
    前記第６スイッチング素子Ｑｂ（ｉ＋１、ｊ）及び前記第８スイッチング素子Ｑｄ（ｉ＋１、ｊ）と接続され、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）とは分離される第４画素電極ＰＥｂ（ｉ＋１、ｊ）をさらに含む、請求項１６に記載の液晶表示装置。
18. 前記第１ゲート線Ｇｎと前記第３ゲート線Ｇｎ＋１には第１フレームで順次にゲートオン信号が印加され、
    前記第２ゲート線Ｇｍと前記第４ゲート線Ｇｍ＋１には第２フレームで順次にゲートオン信号が印加される、請求項１７に記載の液晶表示装置。
19. 前記第１画素電極ＰＥａ（ｉ、ｊ）及び前記第２画素電極ＰＥｂ（ｉ、ｊ）は複数の枝電極を含み、前記第１画素電極ＰＥａ（ｉ、ｊ）の枝電極と前記第２画素電極ＰＥｂ（ｉ、ｊ）の枝電極は交互に配置され、
    前記第３画素電極ＰＥａ（ｉ＋１、ｊ）及び前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）は複数の枝電極を含み、前記第３画素電極ＰＥａ（ｉ＋１、ｊ）の枝電極と前記第４画素電極ＰＥｂ（ｉ＋１、ｊ）の枝電極は交互に配置される、請求項１８に記載の液晶表示装置。

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