JP5512589B2 - ドライバー集積回路チップの電源連結構造 - Google Patents

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Description

本発明は、ドライバー集積回路チップの電源連結構造に関し、より詳細には、ドライバー集積回路チップ内部のルーティングパターン（Routing Pattern）をラインオングラス(Line On Glass:以下「ＬＯＧ」という。)と並列で配置して、チップの両端に配置された電源を連結することで配線を簡素化して、ライン抵抗を減少させることができるドライバー集積回路チップの電源連結構造に関する。
液晶ディスプレイ(Liquid Crystal Display：ＬＣＤ)は、印加電圧によって複数の液晶分子の配列状態が変わる特徴を利用して液晶に光を通過させることによって映像データがディスプレイされる素子を意味する。このなかで最近一番活発に使われている素子は、シリコン集積回路の製造技術を利用して作る薄膜トランジスター(Thin Film Transistor、ＴＦＴ)型の液晶ディスプレイ(ＬＣＤ)である。
図１は、一般な液晶ディスプレイの構造を概略的に示す図面である。
薄膜トランジスター(Thin Film Transistor：ＴＦＴ)型液晶ディスプレイ(ＬＣＤ)は、お互いに対向する薄膜トランジスターアレイ基板とカラーフィルター基板が一定な間隔を置いて合着されて、その一定な離隔空間に液晶層が注入された液晶表示パネル３０とこれを駆動するための駆動回路で構成される。
前記駆動回路は、毎フレームごとに各ゲートラインに捜査信号を順次に印加するゲートドライバー集積回路４０と、ゲートドライバー集積回路の捜査信号に対応してソースラインを駆動するソースドライバー集積回路２０と、ゲートドライバー集積回路４０及びソースドライバー集積回路２０を制御してピクセルデータを出力するタイミング制御部１０及び液晶表示装置で使用されるさまざまな駆動電圧を供給する電源供給部(図示せず)で構成される。
一般に、前記ドライバー集積回路を液晶表示パネルと連結する方法としては、高分子物質で作られた薄い伸縮性フィルム、すなわち、ＴＣＰ(Tape Carrier Package)上にドライバー集積回路を実装して、このフィルムを液晶表示パネルと連結することでドライバー集積回路を液晶表示パネルと電気的に連結するＴＡＢ(Tape Automated Bonding)方式と前記ドライバー集積回路を液晶表示パネルの硝子基板上にバンプ(bump)を使って直接実装して連結するチップオングラス(Chip On Glass:以下「ＣＯＧ」という。)方式がある。
ＣＯＧ方式とは、ドライバー集積回路の出力電極をパッドに直接連結して基板とドライバー集積回路を一体化させる方法である。前記ＣＯＧ方式ではバンプとパッドを接着する工程時にバンプとパッドとの間に位置した導電性粒子を通じて接着するようになる。
また、前記ＣＯＧ方式で液晶表示パネルに実装される複数のドライバー集積回路チップは、複数の信号ラインが薄膜トランジスターアレイ基板上に直接実装されるＬＯＧ方式で相互接続されて、タイミング制御部及び電源供給部から制御信号及び複数の駆動電圧の供給を受けるようになる。
特開２０１０−１１８４２８号公報 特開２０１１−００８０５１号公報
図２は、従来のＣＯＧ方式で実装されるドライバー集積回路チップの電源連結構造を示す図面である。
図２に示されたように、ドライバー集積回路チップの場合液晶ディスプレイアプリケーション(application)の特性上、左右方向の長さが上下方向の長さより非常に長い直四角形の模様を有することが一般的である。このような集積回路チップの一方のみに電源を配置する場合には、電源がない側は信号が弱くなって動作上の問題を引き起こすことがある。
したがって、従来のＣＯＧ方式で実装されるドライバー集積回路チップ２００は、中央に内部回路２３０が配置されて、ドライバー集積回路チップの両末端に電源端子部２１０、２２０を配置して、信号減殺による動作上の問題を解決した。
しかし、フレキシブルプリント配線回路基板(Flexible Printed Circuit:以下、「ＦＰＣ」という。）上で別途の連結線を通じてドライバー集積回路チップの両末端に配置された電源をお互いに連結させなければならないので、ＦＰＣ上で入出力配線が複雑になって、配線層が加えられることで、経済的な損失が発生する問題があった。
また、従来のＣＯＧ実装方式によると、金属ラインでなされた信号または電源供給ラインの固有抵抗による電圧降下が発生するという短所があった。
本発明は、前述したような問題点を解決するためのものであり、ドライバー集積回路チップ内部のルーティングパターンをＬＯＧと並列で配置して、チップの両端に配置された電源端子を連結することで配線を簡素化してライン抵抗を減少させることができるドライバー集積回路チップの電源連結構造を提供することを目的とする。
前記技術的課題を達成するための本発明によるドライバー集積回路チップの電源連結構造は、ドライバー集積回路チップは一側に形成された第１電源端子部及び他の一側に形成された第２電源端子部を具備して、表示装置の表示パネルにチップオングラス(ＣＯＧ)方式で実装されて、第１電源端子部及び第２電源端子部は、前記ドライバー集積回路チップ内部のルーティング配線を通じてお互いに連結されて、前記表示パネル上でラインオングラス方式によるＬＯＧラインでお互いに連結されて、前記ルーティング配線と前記ＬＯＧラインはお互いに並列で配置されたことを特徴とする。
本発明によるドライバー集積回路チップの電源連結構造によると、ドライバー集積回路チップの入出力端子の配線数を減少させて配線を簡素化して、これによりチップサイズを減らして及び製造費用を減少させることができる効果がある。
一方、電源の連結のためのチップ内部のルーティングパターンとＬＯＧを並列で連結することで、ライン抵抗が減少されて信号の遅延を減らすことができる長所がある。
一般な液晶ディスプレイの構造を概略的に示す図面である。 従来のＣＯＧ方式で実装されるドライバー集積回路チップの電源連結構造を示す図面である。 本発明によるドライバー集積回路チップの電源連結構造を示す図面である。
以下では添付された図面を参照して、本発明の具体的な実施例を詳しく説明するようにする。
図３は、本発明によるドライバー集積回路チップの電源連結構造を示す図面である。
図３に示されたように、本発明によるドライバー集積回路チップ３００は、一側に形成された第１電源端子部３１０、他の一側に形成された第２電源端子部３２０及び第１電源端子部３１０と第２電源端子部３２０との間に形成されたダミー電源端子部３３０を具備する。
前記第１電源端子部３１０及び前記第２電源端子部３２０は、ゲート駆動のための電圧を供給する電源端子(ＶＧＨ、ＶＧＬ)またはソース駆動のための電圧を供給する電源端子(ＶＤＤＰ、ＶＣＣ、ＶＣＣＬ、ＶＳＳ)を具備する。
この時、第１電源端子部３１０にゲート駆動のための電圧を供給する電源端子(ＶＧＨ、ＶＧＬ)を配置して、第２電源端子部３２０にソース駆動のための電圧を供給する電源端子(ＶＤＤＰ、ＶＣＣ、ＶＣＣＬ、ＶＳＳ)を配置することができる。
また、ゲート駆動のための電圧を供給する電源端子(ＶＧＨ、ＶＧＬ)及びソース駆動のための電圧を供給する電源端子(ＶＤＤＰ、ＶＣＣ、ＶＣＣＬ、ＶＳＳ)を第１電源端子部３１０と第２電源端子部３２０に任意で分配して配置することも可能である。
前記ダミー電源端子部３３０は、第１電源端子部３１０または第２電源端子部３２０とチップ内部のルーティング配線及びＬＯＧラインによって連結されたダミー電源端子(ＶＧＨ＿ＤＵＭ、ＶＧＬ＿ＤＵＭ、ＶＤＤＰ＿ＤＵＭ、ＶＣＣ＿ＤＵＭ、ＶＣＣＬ＿ＤＵＭ、ＶＳＳ＿ＤＵＭ)を具備する。
図３を参照すると、本発明によるドライバー集積回路チップの電源連結構造は、ドライバー集積回路チップ３００の第１電源端子部３１０及び第２電源端子部３２０がダミー電源端子部３３０を通じてチップ内部のルーティング配線及びＬＯＧラインでお互いに連結されていることを分かる。
ここで、ルーティング配線とは、ドライバー集積回路チップ内の電気的な信号を伝達するアルミニウム、ポリシリコンのような導電性物質を回路素子に連結するための配線を言う。これは公知の用語で詳細な説明は略することにする。
一方、前記ドライバー集積回路チップを表示パネルにチップオングラス方式で実装する場合、前記ドライバー集積回路チップの第１電源端子部３１０及び第２電源端子部３２０は、ラインオングラス(ＬＯＧ)方式でダミー電源端子部３３０を通じてＬＯＧラインによってお互いに連結される。ここで、ラインオングラス(ＬＯＧ)方式も公知された技術であるので、詳細な説明は略することにする。
この時、前記ドライバー集積回路チップの内部ルーティングと前記ＬＯＧラインはお互いに並列で配置される。
すなわち、本発明によるドライバー集積回路チップの電源連結構造は、ドライバー集積回路チップ内部のルーティングとともにＬＯＧを並列で配置して、第１電源端子部３１０と第２電源端子部３２０をダミー電源端子部３３０を通じて連結することでＦＰＣの配線を減少させて、それによってチップサイズを減少させることができる。
前記で説明したように、本発明によるドライバー集積回路チップの電源連結構造によると、前記第１電源端子部及び第２電源端子部の連結のためのドライバー集積回路チップの内部ルーティング及びＬＯＧラインを並列で配置することを特徴としているし、これにより前記第１電源端子部と第２電源端子部との間のライン抵抗を減少させることができる長所がある。
また、前記第１電源端子部と第２電源端子部との間の抵抗を減少させることで、信号の遅延(delay)を防止することができる付随的な効果も発生するようになる。
以上では、本発明に対する技術思想を添付図面とともに敍述したが、これは本発明の望ましい実施例を例示的に説明したことであって、本発明を限定するものではない。また、本発明が属する技術分野で通常の知識を有した者なら誰も本発明の技術的思想の範疇を離脱しない範囲内で多様な変形及び模倣が可能であることは明白な事実である。
３００…ドライバー集積回路チップ、
３１０…第１電源端子部、
３２０…第２電源端子部、
３３０…ダミー電源端子部。

Claims (2)

  1. ドライバー集積回路チップの電源連結構造において、
    前記ドライバー集積回路チップは、一側に形成された第１電源端子部、他の一側に形成された第２電源端子部及び前記第１電源端子部と前記第２電源端子部との間に形成されたダミー電源端子部を具備して、表示装置の表示パネルにチップオングラス(ＣＯＧ)方式で実装されて、
    前記第１電源端子部と前記ダミー電源端子部及び前記ダミー電源端子部と前記第２電源端子部は、前記ドライバー集積回路チップ内部のルーティング配線を通じてお互いに連結され、かつ前記表示パネル上でラインオングラス方式によるＬＯＧラインでお互いに連結され、
    前記ドライバー集積回路チップ内部のルーティング配線と前記ＬＯＧラインは、お互いに並列で配置されることを特徴とするドライバー集積回路チップの電源連結構造。
  2. 前記第１電源端子部及び前記第２電源端子部は、
    ゲート駆動電圧を供給する電源端子またはソース駆動電圧を供給する電源端子を含むことを特徴とする請求項１に記載のドライバー集積回路チップの電源連結構造。
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