JP5510639B2

JP5510639B2 - Ａｄ変換器

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Publication number: JP5510639B2
Application number: JP2010006471A
Authority: JP
Inventors: 仁之矢野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2010-01-15
Filing date: 2010-01-15
Publication date: 2014-06-04
Anticipated expiration: 2030-01-15
Also published as: JP2011146952A

Description

本発明はアナログ信号をデジタル信号に変換するＡＤ変換器に関する。

３ビットの分解能のフラッシュ型ＡＤ変換器の基本的な構成を図１に示す。フラッシュ型ＡＤ変換器は、複数のコンパレータから成るコンパレータ部１０２と、信号比較に用いる複数の参照電位を生成する複数の分割抵抗から成る分割抵抗列１０１と、コンパレータ部１０２の複数の比較結果から温度計コードを生成する複数の論理ゲートから成るロジック部１０３と、その複数の出力をバイナリーデータに変換するエンコーダ部１０５から成る。基準電位Vrefは抵抗分割により最小ステップの電圧に分圧され、参照信号として各コンパレータへ接続される。各コンパレータは入力信号Vinとそれぞれの重みの異なる参照信号を比較し、クロックＣｌｏｃｋに同期して比較結果を出力する。入力信号Vinを−Vref/2から、＋Vref/2へ徐々に変化させると、最小ステップの電圧を単位として図１のコンパレータ部１０２の下部のコンパレータから順に出力を反転させていく。以降の説明では、ＡＤ変換器が２つのＡＤ変換要素で構成され、このような場合のＡＤ変換要素を全体のＡＤ変換器と区別するためにＡＤＣと呼ぶことがある。

図２の特性Ａは７ビットの理想ＡＤ変換器の場合について入力値と変換出力の関係(入出力特性)を示している。理想ＡＤ変換器では各参照信号に対応して等間隔に階段状に出力が変化する。

しかし、実際のＡＤ変換器の入出力特性の関係は図２の特性Ｂに示したように理想ＡＤ変換器に一致しない。実際のＡＤ変換器の入出力特性が理想ＡＤ変換器の入出力特性と大きくかけ離れる大きな原因はコンパレータ部１０２におけるコンパレータの判定しきい値にオフセットがあり、それがコンパレータ毎に異なることによるということがわかっている。例えば、高速なＡＤ変換器で用いられるコンパレータの比較部分は差動入力のトランジスタペアで構成されることが多いが、トランジスタペアのしきい値には必ず製造上のバラツキがあり、そのバラツキがコンパレータのオフセットとして見えてしまう。

逆に、コンパレータのオフセットを何らかの方法により調整してオフセット量を減らし、複数のコンパレータ間のオフセットの差異を小さくすることで理想ＡＤ変換器の入出力特性に近づけ、ＡＤ変換器としての性能を高めることができると考えられる。

コンパレータのオフセットの調整方法はいくつか提案されているが、非特許文献１のキャリブレーションＡＤ変換器は２つのＡＤＣで構成され、これら２つのＡＤＣが同時にサンプリングしている信号は同じ値であるということを前提にして各ＡＤＣの内部のコンパレータ回路のオフセットを自動的に調整する方式をとっている。その構成を図３に示す。以降、この方式を２ＡＤＣによる相互オフセット較正ＡＤ変換器と呼ぶことにする。

図４に示すように、２つのＡＤＣ１、ＡＤＣ２がそれぞれ同一のタイミングのマスタークロックＭａｓｔｅｒＣＬＫ１、２でデータを取得すると仮定すると、ＡＤＣ１、ＡＤＣ２がまったく同じオフセットの特性をもつコンパレータでできていれば同じ信号を出力することになる。実際にはオフセットがあるので初期状態では異なる値となるが、両者の出力の差分を出力する比較回路３０１の差分から互いのコンパレータのオフセット量を調整することにより、変換出力は同じ波形になり、さらに信号処理を入れることにより理想ＡＤ変換器の入出力特性に近づけることができる(非特許文献１)。その結果としてＡＤ変換器の特性を良くすることができる。

2009 Symposium on VLSI Circuit Digest of Technical Papers, p. 266

しかるに、非特許文献１の方法によれば、オフセット調整が終わった後、同じ特性を持つ２つのＡＤＣ１、ＡＤＣ２のうち一つが不要となり、無駄となってしまう。例えば無線系ではＩチャネル信号、Ｑチャネル信号といった２系統の信号を同時にサンプリングする必要のあるケースが多いが、このＡＤ変換器を使うと４個のＡＤＣを必要とし、較正が終わった後の実際の動作においては２個のＡＤＣが不要となってしまう。片側のＡＤＣを電気的に停止することにより消費電流は抑えられるが、ＡＤＣのＩＣ化に際しては面積が無駄となってしまう。

そこで、本発明の課題は、ＡＤ変換器を構成する２つのＡＤＣ（ＡＤ変換要素）を、オフセット調整終了後も有効に利用できるようにすることにある。

本発明の第１の態様によれば、同一のクロック信号で動作する２つのＡＤ変換要素を含み、前記ＡＤ変換要素のキャリブレーションを行う際に、同一の入力信号を前記ＡＤ変換要素に入力するＡＤ変換器であって、前記２つのＡＤ変換要素の入力側に切替え手段を備え、該切替え手段はキャリブレーション実行時に前記同一の入力信号を前記２つのＡＤ変換要素に入力する一方、前記キャリブレーション終了後には２つの異なる入力信号をそれぞれのＡＤ変換要素に入力することを特徴とするＡＤ変換器が提供される。

上記のＡＤ変換器においては、前記切替え手段は、前記キャリブレーション実行時には、前記同一の入力信号として前記２つの異なる入力信号のうちの一方を前記２つのＡＤ変換要素に入力する。この場合、前記切替え手段は、前記２つのＡＤ変換要素の一方のＡＤ変換要素の入力側に接続されたスイッチを含み、該スイッチは、前記キャリブレーション実行時には他方のＡＤ変換要素への入力信号を前記一方のＡＤ変換要素に入力し、前記キャリブレーションが終了すると前記一方のＡＤ変換要素への入力信号を当該一方のＡＤ変換要素に入力する。

上記のＡＤ変換器においては、前記キャリブレーション実行時に前記２つの異なる入力信号とは独立な較正信号を用いても良い。この場合、前記切替え手段は、前記２つのＡＤ変換要素のそれぞれの入力側に接続された２つのスイッチを含み、これら２つのスイッチはそれぞれ、前記キャリブレーション実行時には前記独立な較正信号を対応するＡＤ変換要素へ入力し、前記キャリブレーションが終了するとそれぞれのＡＤ変換要素への入力信号を対応するＡＤ変換要素へ入力する。

上記のＡＤ変換器においてはまた、前記キャリブレーション実行時に生ずる欠損サンプリングデータを前記切替え手段による切替えの前後のサンプリングデータを用いて補間するようにしても良い。

本発明の第２の態様によれば、２つのＡＤ変換要素を含み、前記ＡＤ変換要素のキャリブレーションを行う際に、同一の入力信号を前記ＡＤ変換要素に入力するＡＤ変換器であって、前記２つのＡＤ変換要素の動作クロックの位相が１８０度異なり、かつ前記２つのＡＤ変換要素の入力側にトラックアンドホールドスイッチを接続し、前記トラックアンドホールドスイッチがキャリブレーション実行時において前記ＡＤ変換要素の動作クロックの１／２以下の周波数のクロックで駆動され、前記トラックアンドホールドスイッチがホールドの状態のときに前記２つのＡＤ要素はキャリブレーションを行い、前記トラックアンドホールドスイッチがトラックの状態のときに、前記２つのＡＤ変換要素がタイムインターバル動作することを特徴とするＡＤ変換器が提供される。

本発明によれば、２つのＡＤ変換要素による相互オフセット較正型ＡＤ変換器に内蔵される２つのＡＤ変換要素を常に利用可能となり、集積回路実装時の面積も無駄にならなくて済む。

３ビット分解能のフラッシュ型ＡＤ変換器の基本回路構成を示した図である。７ビットＡＤ変換器の理想入出力特性（Ａ）と実際のＡＤ変換器の入出力特性（Ｂ）を比較説明するための特性図である。２つのＡＤＣによるこれまでの相互オフセット較正ＡＤ変換器の基本構成を示した図である。２つのＡＤＣによるこれまでの相互オフセット較正ＡＤ変換器の各ＡＤＣの動作を説明するための図である。本発明の第１の実施例による相互オフセット較正ＡＤ変換器の基本構成を示した図である。本発明によるＡＤ変換器に用いられるスイッチのいくつかの例を示した図である。図５に示されたＡＤ変換器の動作を説明するための信号波形図である。図５に示されたＡＤ変換器の動作を説明するための別の信号波形図である。本発明の第２の実施例による相互オフセット較正ＡＤ変換器の基本構成を示した図である。本発明の第２の実施例に用いる較正信号源の波形の例を示した図である。これまでのタイムインターバル型ＡＤ変換器の基本構成を示した図である。図１１に示されたタイムインターバル型ＡＤ変換器の動作を説明するための信号波形図である。２つのＡＤＣのマスタークロックの位相を変えることにより較正を実現した、これまでの相互オフセット較正タイムインターバル型ＡＤ変換器の動作を説明するための信号波形図である。本発明の第３の実施例による相互オフセット較正タイムインターバル型ＡＤ変換器の基本構成を示した図である。本発明の第３の実施例に用いるスイッチの回路構成例を示した図である。本発明の第３の実施例による相互オフセット較正タイムインターバル型ＡＤ変換器の動作で通常動作状態を説明するための信号波形図である。本発明の第３の実施例による相互オフセット較正タイムインターバル型ＡＤ変換器の動作に必要な制御信号の生成方法を説明するための信号波形図である。本発明の第３の実施例による相互オフセット較正タイムインターバル型ＡＤ変換器の動作でオフセット調整データを取得するときの動作状態を説明するための信号波形図である。本発明の第３の実施例による相互オフセット較正タイムインターバル型ＡＤ変換器の一般的な動作状態を説明するための信号波形図である。本発明の第３の実施例による相互オフセット較正タイムインターバル型ＡＤ変換器をバースト信号に適用する場合の例を説明するための図である。

図５は、本発明による相互オフセット較正ＡＤ変換器の第１の実施例を示し、無線系でよく使われる２系統(Ｉチャネル、Ｑチャネル)への適用例を示している。

図５において、この相互オフセット較正ＡＤ変換器は、非特許文献１に記載のように、同一の入力信号に対する２つのＡＤＣ（ＡＤ変換要素）１、２のサンプリングデータを、比較調製回路５０２を用いて比較し、同一の出力になるよう各ＡＤＣのオフセットを調整する機能を有する。ＡＤＣ１の入力はＩチャネル信号（入力Ｉ）に接続されている。ＡＤＣ２の入力はＱチャネル信号（入力Ｑ）とＩチャネル信号とがスイッチ（切替え手段）５０１を介して接続され、Calibration Data Acquisition CLKの信号（クロック信号）によりＱチャネル信号かＩチャネル信号の何れかが入力される。

スイッチ５０１がCalibration Data Acquisition CLKの信号によりＩチャネル信号をＡＤＣ２へ分配するとき、ＡＤＣ１、ＡＤＣ２は同じＩチャネル信号が入力される。このときオフセット調整のためのキャリブレーション用のデータが取得される。Calibration Data Acquisition CLKはＡＤＣ１、ＡＤＣ２へ供給され、オフセット調整用のデータと同期して判別信号、つまり変換出力として出力される。比較調整回路５０２では入力がオフセット調整用のデータなのかを判別し、オフセット調整用のデータであればＡＤＣ１、２内のオフセット調整回路（図示省略）へオフセット調整信号を出力することにより、オフセットが調整される。

図６（ａ）に示すように、スイッチ５０１は、２つのnチャネルMOSFET（以下、nMOSFETと略記する）で構成され、Calibration Data Acquisition CLKのクロック信号がハイレベルのときにＩチャネル側のnMOSFETが導通し、Ｑチャネル側のnMOSFETはカットオフしてＩチャネルの信号がＡＤＣへ接続される。

図６（ｂ）、（ｃ）はpチャネルMOSFET（以下、pMOSFETと略記する）を使って同じスイッチ機能を実現する別の例を示している。

図７には、動作を詳しく説明するために、Ｉチャネル、Ｑチャネルの入力信号とMaster CLKの信号、Calibration Data Acquisition CLKの信号のタイミング関係を示している。

図７（ａ）は通常のＡＤ変換の動作状態を示している。Calibration Data Acquisition CLKが常にロウレベルなので、Ｉチャネル、Ｑチャネルそれぞれ別な信号が入力され、Master CLKに同期してＡＤＣ１、ＡＤＣ２がそれぞれ同じタイミングでデータを取り続ける。

一方、図７（ｂ）ははじめの３クロック(Master CLK)の期間、Calibration Data Acquisition CLKがハイレベルになる場合を示しており、はじめの３クロックの期間はＡＤＣ２にＩチャネルの信号が入力されるのでＡＤＣ１と同じ信号を変換することになる。このCalibration Data Acquisition CLKがハイレベルの期間の変換データは、ＡＤＣのオフセット量を調整するためのデータとして用いられる。また初めから４クロック目以降はＡＤＣ１、ＡＤＣ２がそれぞれＩチャネル、Ｑチャネルをサンプリングする通常の動作を行う。

図８はMaster CLKに対して１／２に分周した信号をCalibration Data Acquisition CLKとした場合の動作について示している。この場合、Master CLKの２クロックに１クロック、オフセット調整を行うためのデータを取得する。ＡＤＣ１、ＡＤＣ２の変換出力からオフセット調整用として取得したデータを取り除けばサンプリング周波数がMaster CLKの半分の動作となるが、見かけ上、オフセット調整をしながら同時にＡＤ変換するリアルタイムのオフセット調整が可能となる。

上記の第１の実施例ではMaster CLKの１／２分周信号をCalibration Data Acquisition CLKとしたが、例えばMaster CLKの１０クロック分に対して１クロックだけハイレベルとなるCalibration Data Acquisition CLKを生成して、オフセット調整を１０クロックに１回だけ施すように設定し、オフセット調整で抜けたデータ（欠損サンプリングデータ）を前後のデータから補間して生成することにより、擬似的にリアルタイムでのオフセット較正とデータ変換機能の実装ができる。

図９は２つのＡＤＣによる相互オフセット較正ＡＤ変換器の第２の実施例を示す。

図９において、図６で説明した図５に示すスイッチ５０１と同じスイッチ（切替え手段）９０１、９０２をそれぞれＩチャネルとＡＤＣ１間及びＱチャネルとＡＤＣ２間に設け、較正信号源とＩチャネル信号、Ｑチャネル信号とを切替える。すなわち、第２の実施例では、較正信号源を備えることにより２つの異なる入力信号（入力Ｉ、入力Ｑ）とは独立な信号を較正信号として入力させてキャリブレーションを行なう。ＡＤＣ１、ＡＤＣ２以降の構成（下流側の較正）及び機能は前述の図５の同部分と同じで２つのＡＤＣによる相互オフセット較正ＡＤ変換器と同じである。

この第２の実施例の通常の動作は図７（ａ）と同様、Ｉチャネル信号（入力Ｉ）はＡＤＣ１で変換され、Ｑチャネル信号（入力Ｑ）はＡＤＣ２で変換される。一方、Calibration Data Acquisition CLKがハイレベルになるとＡＤＣ１、ＡＤＣ２ともに較正信号源に接続され、同じ信号が入力されることになる。この場合、ＡＤＣ１、ＡＤＣ２は入力された信号を互いにオフセット調整しあうデータと認識してオフセット調整機能を実行する。

スイッチ９０１、９０２に接続される較正信号源の波形例を図１０に示す。較正信号源としてＡＤＣ１、ＡＤＣ２のフルスケール全体をカバーする信号を採用することによりＡＤＣ１、ＡＤＣ２の入力動作範囲をまんべんなく較正することが可能となり、ＡＤＣの性能を常に一定の精度に設定できる。

また、図８で説明したように、Master CLKとCalibration Data Acquisition CLKの関係(１／２分周の関係)に設定すれば、この第２の実施例においても第１の実施例と同じくMaster CLKの半分の周波数をサンプリング周波数とする、リアルタイムで較正動作するＡＤ変換器として動作させることができる。

次に、タイムインターリーブ型ＡＤ変換器への適用例について示す。

図１１は２個のＡＤＣをタイムインターリーブしてサンプリング周波数を２倍にする基本的なＡＤ変換器の構成を示す。このとき、ＡＤＣ１’とＡＤＣ２’は特性がまったく同じものである必要がある。これらのＡＤＣ１’、ＡＤＣ２’はそれぞれ位相の１８０度異なるMaster CLK1, Master CLK2で駆動する。

図１２はＡＤＣ１’、ＡＤＣ２’のそれぞれのMaster CLK1/Master CLK2と入力信号波形、サンプリング後の波形の関係を示している。ＡＤＣ１’のサンプリング波形とＡＤＣ２’のサンプリング波形を比べてわかるように、丁度、互いのサンプリング時刻の中間を埋めるようにデータが取得されている。エンコード後、データをMaster CLK1/Master CLK2の２倍の周波数のクロックでマルチプレックスすることにより、ＡＤＣ１’とＡＤＣ２’の結果を合わせてMaster CLK1/Master CLK2の周波数に対して２倍のサンプリング周波数で動作するＡＤ変換器が実現できる。

以上の動作は最初に示した図３の２ＡＤＣによる相互オフセット較正ＡＤ変換器ＡＤＣにおいて、Master CLK1、Master CLK2の関係を先に示した１８０度位相差のある関係に設定すればそのまま実現が可能である。しかし、サンプリングする時刻が異なるので、そのままではオフセット調整機能を働かせることができない。例えば、オフセット調整機能を働かせたいときにMaster CLK1とMaster CLK2の両者の位相を同相にする機能が必要となる。

図１３に示すようにCalibration Data Acquisition CLKBという信号を用意し、この信号がロウレベルのときにMaster CLK1とMaster CLK2の位相が同相となるように切替える機能を実装することが考えられる。

Master CLK1/CLK2が同相で動作するときは同じ信号をサンプリングすることになり較正用データが取得可能となる。一方、Calibration Data Acquisition CLKBがハイレベルのときにはMaster CLK1とMaster CLK2の位相差が１８０度にスイッチされて、Master CLK1/Master CLK2に対して２倍の周波数でサンプリングするＡＤ変換器として動作する。これにより較正が可能なＡＤ変換器の実現が可能となる。

この第２の実施例ではMaster CLK1/CLK2の位相を瞬時に１８０度差に切り替えなければいけないので、クロックの位相が変化する方のＡＤＣは１クロック内に一気に内部状態を変えなければならないことになる。しかし、ＡＤＣの動作全体が瞬時に切り替わるよう設計するは難しい。それを解決する方法として図１４に示す第３の実施例の構成が好ましい。

図１４に示す第３の実施例は、これまで述べてきたように同じ入力信号のデータをもとに互いにオフセットを調整する較正機能をもつ２つのＡＤＣ１、２により相互オフセット較正ＡＤ変換器を構成している。ただし、Master CLK1/CLK2は互いに１８０度位相の異なるクロックが供給される。ＡＤＣ１、ＡＤＣ２の信号入力部には入力信号をTrack and HoldするT/Hスイッチ１４０１を有し、そのT/Hスイッチ１４０１を駆動する信号T/H Signalと、ＡＤＣ１、ＡＤＣ２に対してオフセットを調整するためのデータ取得か、通常のＡＤ変換データの取得かを区別するためのCalibration Data Acquisition CLKB信号を入力する構成をとる。

T/Hスイッチ１４０１は、例えば図１５に示す回路で実現され、駆動信号T/H SignalがハイレベルのときnMOSFET１５０１のチャネルが導通して入力信号の電圧値がキャパシタ１５０２の端子に充電される(Track)。駆動信号T/H SignalがロウレベルになるとnMOSFET１５０１のチャネルが高抵抗となり、キャパシタ１５０２の端子が信号源から分離され次に駆動信号T/H Signalがハイレベルになるまでの間、直前の入力信号の状態を保持する(hold)。なお、図１５のT/Hスイッチ１４０１は説明のため簡単な構成となっているが、一般的に使われるT/Hスイッチであれば適用可能である。

T/Hスイッチ１４０１はＡＤＣ１、ＡＤＣ２の入力信号の前に置かれているが、駆動信号T/H Signalが常にハイレベルに設定されていると、入力信号は常にそのままＡＤＣ１、ＡＤＣ２へ入力されるので、図１６に示すように、Master CLK1、Master CLK2が１８０度位相差で入力されている場合、図１２に示した信号波形と同じとなり、Master CLK1/CLK2に対して２倍のサンプリング周波数で動作するＡＤ変換器として働く。

次に、駆動信号T/H SignalがMaster CLK1の１／２の分周信号である場合について図１８にその動作信号波形を示す。入力信号は最初にT/H スイッチ１４０１によってTrack and Holdされるが、ちょうどMaster CLK1の２クロック分で動作するため後半の１クロックのところのhold状態中にMaster CLK1、Master CLK2の両者のタイミングを持ってくることができる。すなわち、T/Hスイッチ１４０１にTrack and Holdされたことにより、ＡＤＣ１、ＡＤＣ２への入力信号値を同じ値に設定することができる。このhold時のデータをもって、較正をすることが可能となる。

較正データ取得か通常のデータ取得かどうかの判断のためにはCalibration Data Acquisition CLKなる信号を追加して、この信号がハイレベルのとき駆動信号T/H Signalが図１８のようなMaster CLK1に対して１／２の分周出力信号（クロック）になる一方、Calibration Data Acquisition CLKBがロウレベルのとき駆動信号T/H Signalが図１６のようにハイレベルを出し続ける信号になるような処理回路を付加し、かつＡＤＣ１、ＡＤＣ２側でCalibration Data Acquisition CLKBがロウレベルかつ駆動信号T/H Signal がロウレベルのデータのみを較正データとして処理する機能を持たせればよい。なお、Track and Holdを駆動する信号T/H Signalのクロックは１／２周期で説明したが、１／２以下の周波数に分周してもよい。

次にMaster CLK1、Master CLK2、Calibration Data Acquisition CLKB、T/H Signalの関係について図１７（ａ）を用いて説明する。Master CLK1、Master CLK2は互いに１８０度位相の異なるクロックとしてはじめから与えられる。Master CLK1の１／２分周のクロックCLK3を作り、クロックCLK3のライズエッジに同期してあらかじめ定めた較正データ取得の時刻と時間に対応させてCalibration Data Acquisition CLKBの信号をロウレベルにする。

図１７（ａ）ではある時刻からCLK3の１クロック分Calibration Data Acquisition CLKBをロウレベルに設定させるとする。このとき、CLK3の１クロック分の後半の半クロックのところだけ駆動信号T/H Signalがロウレベルになるよう信号を生成すればよい。

図１７(ｂ)はCLK3で数えて２クロック分を生成する場合を示している。

図１９はCalibration Data Acquisition CLKBがロウレベルの状態を間引いて挿入した場合の動作信号波形例を示している。ＡＤＣ１、ＡＤＣ２のMaster CLK1、CLK2は一定の状態でクロックを供給するだけなので基本的にCalibration Data Acquisition CLKBの状態が変化するところにおいても入力信号に追従できればよい。

一方、CLK3で１クロック分、つまり最小の時間Calibration Data Acquisition CLKBの信号がロウレベルになったとしても、４クロック分の元データを失ってしまう。オフセット調整データ取得のモードと通常のデータ取得のモードとはそれぞれ別々に専用の時間領域を分ける方が適用しやすい。

ただし、図２０に示すように測定対象信号２００１がバーストタイプの信号であれば、バースト信号の休みの時間に較正信号を混ぜることにより、擬似的なリアルタイム較正ＡＤ変換が可能となる。具体的にはバースト信号に対する同期信号２００４を作り、測定対象信号２００１と較正信号源２００２を前記同期信号２００４でスイッチ２００３を介して切り替えてＡＤＣへの入力信号波形をつくり、前記同期信号２００４に対応してCalibration Data Acquisition CLKBを生成すればよい。較正信号が入力されるタイミングに同期してＡＤＣ１、ＡＤＣ２が互いにオフセットを較正するモードになり、擬似的なリアルタイム較正動作が可能となる。

［実施例の効果］
以上説明したように、第１、第２の実施例では無線系でよく使われるＩチャネル、Ｑチャネルの２信号系に適用することにより、２つのＡＤＣによる相互オフセット較正型ＡＤ変換器に内蔵される２つのＡＤＣを常に利用可能となり、集積回路実装時の面積も無駄にならなくて済む。

一方、第３の実施例では２つのＡＤＣによる相互オフセット較正ＡＤ変換器の２つのＡＤＣをタイムインターリーブ型で構成しながらも、両者の入力信号を同一化する回路を前置することにより、２つのＡＤＣを常に利用し、相互オフセット較正機能を損なうことなく、サンプリング周波数を２倍に高性能化する効果が得られる。

１０１抵抗列
１０２コンパレータ部
１０３ロジック部
５０１、９０１、９０２スイッチ
１４０１ T/Hスイッチ
１５０１ nMOSFET
１５０２キャパシタ

Claims

同一のクロック信号で動作する２つのＡＤ変換要素を含み、前記２つのＡＤ変換要素の出力を比較調整手段で比較した結果に基づいて前記２つのＡＤ変換要素のオフセット調整をキャリブレーションとして行う際に、同一の入力信号を前記ＡＤ変換要素に入力するＡＤ変換器であって、
前記２つのＡＤ変換要素の入力側に１つの切替え手段を備え、該切替え手段はキャリブレーション実行時に前記同一の入力信号を前記２つのＡＤ変換要素に入力する一方、前記キャリブレーション終了後には２つの異なる入力信号をそれぞれのＡＤ変換要素に入力することを特徴とするＡＤ変換器。
請求項１に記載のＡＤ変換器において、前記切替え手段は、前記キャリブレーション実行時には、前記同一の入力信号として前記２つの異なる入力信号のうちの一方を前記２つのＡＤ変換要素に入力することを特徴とするＡＤ変換器。
請求項２に記載のＡＤ変換器において、前記切替え手段は、前記２つのＡＤ変換要素の一方のＡＤ変換要素の入力側に接続されたスイッチを含み、該スイッチは、前記キャリブレーション実行時には他方のＡＤ変換要素への入力信号を前記一方のＡＤ変換要素に入力し、前記キャリブレーションが終了すると前記一方のＡＤ変換要素への入力信号を当該一方のＡＤ変換要素に入力することを特徴とするＡＤ変換器。
請求項１に記載のＡＤ変換器において、前記キャリブレーション実行時に前記２つの異なる入力信号とは独立な較正信号を用いることを特徴とするＡＤ変換器。
請求項１〜４のいずれか１項に記載のＡＤ変換器において、前記キャリブレーション実行時に生ずる欠損サンプリングデータを前記切替え手段による切替えの前後のサンプリングデータを用いて補間することを特徴とするＡＤ変換器。