JP5508836B2 - 設定制御装置、および設定制御装置の動作方法 - Google Patents

Description

本発明は、記憶素子への記憶技術に関する。

表示装置または撮像装置等の所定装置では、動作または処理（動作等）に用いられる各制御値を、当該所定装置内の複数の記憶素子に記憶させ、記憶素子に記憶させた制御値を用いて動作等が実行されている。所定装置では、所定装置の動作または処理の進展に応じて、或いは、当該所定装置の操作者によって制御値の変更要請が生じた場合は、制御値の更新が行われることになる。

このような制御値の更新による変更は、所定装置の動作等に影響を及ぼし、不具合を生じさせる場合がある。

例えば、所定装置に含まれる表示装置では、モニタに映像信号に基づいた表示が行われるが、制御値の更新がモニタに表示される映像に影響を及ぼす場合がある。

このため、例えば、特許文献１では、制御値（特許文献１中では、設定値）を一時記憶部に一旦保持させ、映像信号の垂直ブランキング期間において、一時記憶部から制御値を読み出し、記憶素子（特許文献１中では、レジスタ）に保持された制御値の更新を行う技術が開示されている。

特開２００６−３３７９８９号公報

しかしながら、上記特許文献１では、一時記憶部への制御値の設定完了前に制御値の更新が行われると、制御値が記憶素子に誤設定される可能性がある。

このように、垂直ブランキング期間等の特定の期間内に制御値の更新を実現させる所定装置では、制御値の誤設定の可能性が発生しうる。

そこで、本発明は、記憶素子への制御値の誤設定の可能性を低減させることが可能な技術を提供することを目的とする。

本発明に係る設定制御装置は、所定処理部において用いられる制御値の入力に応じて、当該制御値を第１記憶部に記憶させる記憶制御手段と、前記所定処理部に対して電気的に接続され、前記制御値を記憶可能な第２記憶部と、前記第１記憶部から前記第２記憶部への前記制御値の読出動作を制御する読出制御手段と、前記所定処理部に対して電気的に接続された第３記憶部とを備え、前記読出制御手段は、前記制御値の前記第１記憶部への記憶完了後の所定タイミングで、前記読出動作を実行させ、前記所定処理部における処理対象には、映像信号が含まれ、前記記憶制御手段は、前記制御値のうち、前記映像信号に影響を与えない第１制御値を前記第３記憶部に記憶させ、前記映像信号に影響を与える第２制御値を前記第２記憶部に記憶させ、前記読出制御手段は、前記第２制御値に関する読出動作を実行させる。

また、本発明に係る設定制御装置の一態様では、前記記憶制御手段は、前記制御値の前記第１記憶部への記憶完了後に、前記第１記憶部への前記制御値の記憶が完了したことを示す記憶完了信号を生成する手段を有し、前記記憶制御手段は、前記記憶完了信号を前記読出制御手段に与え、前記読出制御手段は、前記記憶完了信号の入力を前記読出動作の実行開始条件として用いる。

また、本発明に係る設定制御装置の一態様では、前記所定処理部における処理対象には、映像信号が含まれ、前記所定タイミングは、前記映像信号の垂直ブランキング期間に含まれるタイミングである。

また、本発明に係る設定制御装置の一態様では、前記第１記憶部には、ＳＲＡＭが採用され、前記記憶制御手段は、前記ＳＲＡＭへの前記制御値の記憶を、入力された制御値ごとに個別に行う。

また、本発明に係る設定制御装置の動作方法は、ａ）所定処理部において用いられる制御値の入力に応じて、当該制御値を第１記憶部に記憶させる工程と、ｂ）前記第１記憶部から前記制御値を読み出して、当該制御値を前記所定処理部に対して電気的に接続された第２記憶部に記憶させる工程とを備え、前記ｂ）工程は、前記ａ）工程完了後の所定タイミングに実行させ、前記所定処理部における処理対象には、映像信号が含まれ、前記ａ）工程は、前記制御値のうち、前記映像信号に影響を与えない第１制御値を第３記憶部に記憶させ、前記映像信号に影響を与える第２制御値を前記第２記憶部に記憶させ、前記ｂ）工程は、前記第２制御値に関する読出動作を実行させる。

本発明によれば、記憶素子への制御値の誤設定の可能性を低減させることが可能になる。

本実施形態に係る設定制御装置の構成を示すブロック図である。 初期設定段階における設定制御装置の動作を示すタイミングチャートである。 更新設定段階における設定制御装置の動作を示すタイミングチャートである。

以下、本発明の実施形態について図面を参照して説明する。

＜１．実施形態＞
［１−１．構成概要］
図１は、本実施形態に係る設定制御装置１の構成を示すブロック図である。

図１に示される設定制御装置１は、所定の処理回路（以下では、単に「処理回路」とも称する）１００における処理の実行に用いられる制御値を保持する記憶素子に対して、制御値の設定を行う。

具体的には、図１に示されるように、設定制御装置１は、ＣＰＵ５とＣＰＵインターフェース（ＩＦ）回路１０とを有している。

ＣＰＵ５は、ＣＰＵＩＦ回路１０に対して制御情報を出力し、ＣＰＵＩＦ回路１０内の記憶素子に保持される制御値（「設定値」とも称する）の設定および更新を指示する。制御情報には、ＣＰＵＩＦ回路１０に対して所定動作の実行を指示する指令信号ＣＭＳと、制御値を書き込むべき記憶素子のアドレスを示すアドレス信号ＡＤＲと、記憶素子に書き込まれる制御値を示すデータ信号ＷＤＴとがある。

ＣＰＵＩＦ回路１０は、ＣＰＵ５からの指令に応じて、制御値の設定動作を行う。具体的には、ＣＰＵＩＦ回路１０は、記憶素子２０と、一時記憶部１１と、設定制御部１２と、読出制御部１３と、第１セレクタ１４と、第２セレクタ１５とを備えている。

記憶素子２０は、例えば、レジスタで構成され、制御値を保持する機能を有している。レジスタは、処理回路１００に電気的に接続され、レジスタに保持された制御値は、画像表示装置または撮像装置に設けられた処理回路１００における処理の実行に用いられる。

このようなレジスタは、制御値ごとに設けられ、保持する制御値の種類（性質）に応じて通常レジスタ２０Ａと特殊レジスタ２０Ｂとに大別される。具体的には、画像表示装置における表示画像または撮像装置によって取得される画像信号に影響を与えない制御値は、通常レジスタ２０Ａに保持される。一方、画像表示装置における表示画像または撮像装置によって取得される画像信号に影響を与える制御値は、特殊レジスタ２０Ｂに保持される。図１中では、通常レジスタ２０Ａは、点線ＰＬ１に囲まれた第１レジスタ群を構成し、特殊レジスタ２０Ｂは、点線ＰＬ２に囲まれた第２レジスタ群を構成している。

一時記憶部１１は、特殊レジスタ２０Ｂに保持させる制御値、すなわち表示画像または画像信号に影響を与える制御値を、特殊レジスタ２０Ｂに設定する前に一時的に保持する機能を有している。一時記憶部１１としては、例えばＳＲＡＭ（Static Random Access Memory）が採用される。

特殊レジスタ２０Ｂおよび一時記憶部１１では、制御値の種類ごとに格納先（保存先）が定められていて、特殊レジスタ２０Ｂと一時記憶部１１との間では、制御値の種類に応じて格納先が互いに対応している。すなわち、或る制御値は、一時記憶部１１の所定アドレスに格納された後、当該所定アドレスに対応する特殊レジスタ２０Ｂに格納されることになる。例えば、一時記憶部１１のアドレスＡＤ（０）に格納された制御値は、特殊レジスタ２０Ｂ（０）に設定されることになり、アドレスＡＤ（Ｎ）に格納された制御値は、特殊レジスタ２０Ｂ（Ｎ）に設定されることになる。

また、一時記憶部１１および特殊レジスタ２０Ｂは、制御値の設定に際して、２段階で制御値の記憶を行うことから、総称してダブルバッファレジスタとも称される。

設定制御部１２は、ＣＰＵ５から入力された制御情報に基づいて一時記憶部１１または記憶素子２０に制御値の設定を行う記憶制御手段として機能する。また、設定制御部１２は、各記憶素子２０に設定されている現在の制御値を取得して、現在の制御値を示すデータ信号ＲＤＴをＣＰＵ５に出力する。

読出制御部１３は、第１セレクタ１４および第２セレクタ１５の切り換え制御を行い、一時記憶部１１に記憶された制御値を読み出して、特殊レジスタ２０Ｂの制御値を更新する読出動作（「制御値読出動作」または「制御値更新動作」とも称する）を制御する。なお、第１セレクタ１４および第２セレクタ１５は、読出制御部１３によって伝送路の選択を行うが、通常は、設定制御部１２からの信号に対する伝送路が確保されている。

なお、処理回路１００は、撮像装置、画像処理装置および画像表示装置等において映像信号に関連する所定処理を実行する処理回路であり、処理回路１００の例としては、例えば、画像処理回路、表示制御回路等が挙げられる。すなわち、撮像装置、画像処理装置および画像表示装置等の所定装置は、所定処理の実行に用いる制御値の記憶素子への設定を行う装置との観点からは、設定制御装置と表現される。

［１−２．動作］
次に、設定制御装置１の動作について説明する。設定制御装置１の動作は、レジスタに制御値を初期設定する段階（「初期設定段階」とも称する）と、初期設定後にレジスタの制御値を更新する段階（「更新設定段階」とも称する）とに分けられ、以下では、段階ごとに場合分けして説明する。

まず、初期設定段階における設定制御装置１の動作について詳述する。図２は、初期設定段階における設定制御装置１の動作を示すタイミングチャートである。図２では、処理回路１００の動作状態を示す信号ＫＳと、処理回路１００における垂直同期信号ＶＳと、処理回路１００における水平同期信号ＨＳと、処理回路１００における垂直ブランキング期間を示す信号ＶＢＳと、垂直ブランキング期間の開始に応じた信号（「Ｖ開始信号」とも称する）ＢＴＳとが示されている。また、図２では、上記各信号ＫＳ，ＶＳ，ＨＳ，ＶＢＳ，ＢＴＳの時間進展に対応させて、ＣＰＵ５からのアクセス状態ＰＡＣと、通常レジスタ２０Ａへのデータ（ここでは制御値）の書込動作状態ＧＡＷと、一時記憶部１１へのデータの書込動作状態ＳＷと、一時記憶部１１からのデータの読出動作状態ＳＲと、特殊レジスタ２０Ｂへのデータの書込動作状態ＧＢＷとが示されている。

初期設定段階は、所定装置への電源投入等に応じて開始され、図２では、矢印ＹＥ１で示される期間が初期設定段階となる。

初期設定段階では、ＣＰＵ５からＣＰＵＩＦ回路１０に対して初期設定のための制御情報が入力される。

具体的には、図２に示されるように、ＣＰＵ５から各通常レジスタ２０Ａへの制御値の書込指示を含む制御情報ＦＡが入力されると、設定制御部１２は、通常レジスタ２０Ａに対して、当該制御値の書込動作ＷＡ１を実行させる。当該書込動作ＷＡ１では、データ線３１Ａを介して各通常レジスタ２０Ａに制御値が入力され、各通常レジスタ２０Ａには初期値としての制御値が設定されることになる。

次に、ＣＰＵ５から各特殊レジスタ２０Ｂへの制御値の書込指示を含む制御情報ＦＢ１が入力されると、設定制御部１２は、特殊レジスタ２０Ｂに対して、当該制御値の書込動作ＷＢ１を実行させる。当該書込動作ＷＢ１では、データ線３１Ｂを介して各特殊レジスタ２０Ｂに制御値が入力され、各特殊レジスタ２０Ｂには初期値としての制御値が設定されることになる。

また、ＣＰＵ５からの制御情報ＦＢ１の入力に応じて、設定制御部１２は、一時記憶部１１に対しても制御値の書込動作ＷＳ１を実行させる。より詳細には、設定制御部１２は、データ線３２を介して制御値を一時記憶部１１に入力させるとともに、信号線３３を介して書込を指示する書込制御信号および当該制御値を記憶させる所定アドレスを一時記憶部１１に入力させ、一時記憶部１１の所定アドレスに制御値を記憶させる。

このような、各レジスタ２０Ａ，２０Ｂおよび一時記憶部１１への初期値の設定処理が終了すると、ＣＰＵ５は、信号線３４Ａを介して処理回路１００に起動信号を入力し、処理回路１００を起動させる。これにより、処理回路１００の動作状態を示す信号ＫＳは、ＨＩＧＨレベルに推移するとともに、設定制御装置１の動作段階は、初期設定段階から更新設定段階へと移行する。図２では、矢印ＹＥ２で示される期間が更新設定段階となる。

なお、設定制御部１２から各レジスタ２０Ａ，２０Ｂへのデータ線３１Ａ，３１Ｂは、図１では、まとめて単線として示されている箇所があるが、詳細には、各レジスタ２０Ａ，２０Ｂごとに対応するデータ線３１Ａ，３１Ｂが設けられている。

次に、更新設定段階について詳述する。図３は、更新設定段階における設定制御装置１の動作を示すタイミングチャートである。図３では、処理回路１００の動作状態を示す信号ＫＳと、処理回路１００における垂直同期信号ＶＳと、処理回路１００における水平同期信号ＨＳと、処理回路１００における垂直ブランキング期間を示す信号ＶＢＳと、処理回路１００から入力される、垂直ブランキング期間の開始に応じた信号（Ｖ開始信号）ＢＴＳと、一時記憶部１１への制御値の書込完了を示す信号（「書込完了信号」または「記憶完了信号」とも称する）ＷＣＳとが示されている。また、図３では、上記各信号ＫＳ，ＶＳ，ＨＳ，ＶＢＳ，ＢＴＳ，ＷＣＳの時間進展に対応させて、ＣＰＵ５からのアクセス状態ＰＡＣと、通常レジスタ２０Ａへのデータ（ここでは制御値）の書込動作状態ＧＡＷと、一時記憶部１１へのデータの書込動作状態ＳＷと、一時記憶部１１からのデータの読出動作状態ＳＲと、特殊レジスタ２０Ｂへのデータの書込動作状態ＧＢＷとが示されている。また、さらに図３では、一時記憶部１１からのデータの読出開始を示す信号（読出開始信号）ＳＴＳと、一時記憶部１１からのデータの読出終了を示す信号（読出終了信号）ＥＮＳとが示されている。

なお、処理回路１００において処理される映像信号の垂直ブランキング期間を示す信号ＶＢＳは、水平同期信号ＨＳと垂直同期信号ＶＳとに基づいて生成され、信号ＶＢＳにおいて矢印ＹＢで表される信号レベルの低い（ＬＯＷ）区間は、映像信号の垂直ブランキング期間に対応する。垂直ブランキング期間は、例えば、画像表示装置では、有効な画像が表示されない非表示期間とも称され、撮像装置では、撮像装置内の撮像素子から有効な映像信号が取得されない期間（無効データ期間）とも称される。

更新設定段階では、処理回路１００において映像信号に関する所定処理が実行されるので、設定制御装置１においては、映像信号に影響を与えない制御値の更新と映像信号に影響を与える制御値の更新とで、異なる態様の更新動作が実行される。

具体的には、映像信号に影響を与えない制御値、すなわち通常レジスタ２０Ａに保持された制御値の更新要求が生じると、設定制御部１２は、通常レジスタ２０Ａに対してデータ線３１Ａを介して制御値を入力し、制御値の更新動作を実行させる。このように、映像信号に影響を与えない制御値の更新は、設定制御部１２によって行われることになる。

一方、映像信号に影響を与える制御値、すなわち特殊レジスタ２０Ｂに保持された制御値の更新要求が生じると、設定制御部１２は、ダブルバッファレジスタを用いた制御値の更新動作を行う。

より詳細には、まず、ＣＰＵ５から各特殊レジスタ２０Ｂへの制御値の書込指示を含む制御情報ＦＢ２が入力されると、設定制御部１２は、一時記憶部１１に対して、当該制御値の書込動作ＷＳ２を実行させる。当該書込動作ＷＳ２では、データ線３２を介して制御値が一時記憶部１１に入力されるとともに、信号線３３を介して当該制御値を記憶させるアドレスが一時記憶部１１に入力され、制御値が一時記憶部１１内の所定アドレスに記憶される。

このような一時記憶部１１への制御値の書込動作ＷＳ２が完了すると、ＣＰＵ５は、制御情報ＦＢ２の送信が終了した旨の信号を含む制御情報ＦＮを出力する。ＣＰＵ５からの制御情報ＦＮに含まれる信号は、一時記憶部１１への制御値の書込完了信号ＷＣＳをＨＩＧＨレベルに推移させるための指令信号としての役割を果たす。具体的には、制御情報ＦＮを受けた設定制御部１２は、設定制御部１２内のフラグ用レジスタ１２１に所定値を格納し、フラグをセットする。フラグ用レジスタ１２１は、図３に示される一時記憶部１１への制御値の書込完了信号ＷＣＳを生成する生成手段として機能し、フラグ用レジスタ１２１にフラグがセットされると、当該書込完了信号ＷＣＳの信号レベルはＨＩＧＨレベルに推移する。

設定制御装置１では、書込完了信号ＷＣＳがＨＩＧＨレベルに設定されると、読み出しのためのトリガ信号（読出トリガ信号）の検出に応じて、制御値読出動作が開始される。

具体的には、制御値読出動作は、読出制御部１３の制御下で行われ、読出制御部１３は、書込完了信号ＷＣＳのＨＩＧＨレベル状態と、読出トリガ信号のＨＩＧＨレベル状態との同時検出を制御値読出動作の実行開始条件とする。当該実行開始条件が満たされた場合、読出制御部１３は、制御値読出動作を開始する。制御値読出動作は、図３では、破線ＨＬに囲まれた部分に表される動作であり、一時記憶部１１から制御値を読み出す読出動作ＲＳと、特殊レジスタ２０Ｂに当該制御値を記憶させる書込動作ＷＢ２とを含んでいる。

制御値読出動作をさらに詳述すると、読出制御部１３は、信号線３４Ｂを介してＣＰＵ５から入力される処理回路１００の起動信号に応じて起動される。そして、当該読出制御部１３に、信号線３５を介してＨＩＧＨレベルの書込完了信号ＷＣＳが入力されるとともに、処理回路１００から信号線３６を介して読出トリガ信号が入力されると、読出制御部１３は制御値読出動作を開始させる。

制御値読出動作では、読出制御部１３によって、第１セレクタ１４の切り換えが行われ、信号線３７から一時記憶部１１への伝送路が確保されるとともに、信号線３７を介して制御値の読出を行うアドレス（「読出アドレス」とも称する）が指定される。読出アドレスの指定は、読出を指示する読出制御信号と読出対象の制御値を格納する読出アドレスとを一時記憶部１１に対して出力して行われる。

読出制御信号と読出アドレスとが入力された一時記憶部１１では、指定された読出アドレスに格納されている制御値が出力される。一時記憶部１１から出力された制御値は、データ線３８を介して各第２セレクタ１５に入力される。ここで、読出制御部１３は、第２セレクタ１５の切り換え制御を行って、読み出された制御値を読出アドレスに対応する特殊レジスタ２０Ｂに格納させる。例えば、図１において、一時記憶部１１のアドレスＡＤ（０）に格納されている制御値を読み出す場合は、読出制御部１３は、第２セレクタ１５Ａの切り換え制御を行って、アドレスＡＤ（０）に対応する特殊レジスタ２０Ｂ（０）への伝送路を確保し、読み出された制御値を特殊レジスタ２０Ｂ（０）に格納させる。

このように、読出制御部１３は、一時記憶部１１からの読出処理を制御値ごとに行い、さらに、読み出した制御値の種類に応じて第２セレクタ１５の切り換え制御を行うことによって、制御値を変更させる特殊レジスタ２０Ｂを選択し、制御値の更新を実現する。

また、設定制御装置１では、制御値読出動作の開始に応じて読出開始信号ＳＴＳが信号線３９Ａを介して読出制御部１３からＣＰＵ５に出力されるとともに、制御値読出動作の完了に応じて読出終了信号ＥＮＳが信号線３９Ｂを介して読出制御部１３からＣＰＵ５に出力される。これらの各信号ＳＴＳ，ＥＮＳは、制御値読出動作の実行状態をＣＰＵ５に伝える役割を果たしている。ＣＰＵ５では、例えば、これらの信号ＳＴＳ，ＥＮＳを制御値読出動作実行中における、特殊レジスタ２０Ｂへの書込指示を制限するために用いることができる。

なお、本実施形態では、制御値読出動作を開始させる読出トリガ信号として、Ｖ開始信号ＢＴＳが採用され、Ｖ開始信号ＢＴＳのＨＩＧＨレベル状態の検出が制御値読出動作の実行開始条件の一つとされる。

このように、垂直ブランキング期間の開始に応じたＶ開始信号ＢＴＳの検出に応じて制御値読出動作を開始することによれば、垂直ブランキング期間において制御値の更新を行うことが可能になるので、処理回路１００の処理対象となる映像信号に影響を及ぼすことなく、制御値の更新を実現できる。

またさらに、本実施形態では、一時記憶部１１への制御値の書込完了を示す書込完了信号ＷＣＳを読出制御部１３に入力し、当該書込完了信号ＷＣＳのＨＩＧＨレベル状態を制御値読出動作の実行開始条件の一つとしている。これによれば、一時記憶部１１への制御値の書込完了後に、制御値読出動作が実行されるので、一時記憶部１１への制御値の書込が完了しない状態で、一時記憶部１１から制御値が読み出される可能性を低減することができる。このため、本実施形態の設定制御装置１では、特殊レジスタ２０Ｂへの制御値の誤設定を防止することができる。

以上のように、設定制御装置１は、処理回路１００において用いられる制御値の入力に応じて、当該制御値を一時記憶部１１に記憶させる設定制御部１２と、処理回路１００に対して電気的に接続され、制御値を記憶可能な記憶素子としての特殊レジスタ２０Ｂと、一時記憶部１１から特殊レジスタ２０Ｂへの制御値の読出動作を制御する読出制御部１３とを備えている。そして、当該読出制御部１３は、制御値の一時記憶部１１への記憶完了後の垂直ブランキング期間に含まれる所定タイミングで、読出動作を実行させる。これによれば、一時記憶部１１への制御値の記憶完了後に、記憶素子への制御値の読出動作が実行されることになるので、制御値の誤設定の可能性を低減させることが可能になる。

なお、上記では、一時記憶部１１としてＳＲＡＭを採用する場合を例示したが、ＳＲＡＭは、ＳＲＡＭを構成するメモリセルを自由に指定して、読み込みおよび書き込みを行うことが可能である。このため、本実施形態のように一時記憶部１１としてＳＲＡＭを採用した場合、設定制御部１２は、一時記憶部１１に保持されている制御値を制御値ごとに個別に変更することが可能になるので、制御値更新動作に要する時間を短縮することができる。

＜２．変形例＞
以上、この発明の実施の形態について説明したが、この発明は、上記に説明した内容に限定されるものではない。

例えば、上記実施形態では、水平同期信号ＨＳと垂直同期信号ＶＳとを処理回路１００から得ていたが、これに限定されない。具体的には、水平同期信号ＨＳおよび垂直同期信号ＶＳを生成するＨＶカウンタを設定制御装置１内に設けて、設定制御装置１内のＨＶカウンタから水平同期信号ＨＳと垂直同期信号ＶＳとを得てもよい。これによれば、映像信号の垂直ブランキング期間を示す信号ＶＢＳを設定制御装置１内で生成し、当該信号ＶＢＳを用いて、制御値読出動作を制御することができる。このような構成を採用すれば、処理回路１００から入力される信号ＶＢＳが実際の垂直ブランキング期間よりも遅れている場合に有効になる。

また、上記実施形態では、垂直ブランキング期間の開始に応じたＶ開始信号ＢＴＳの検出に基づいて制御値読出動作を開始していたが、これに限定されず、垂直ブランキング期間に含まれる所定タイミングで制御値読出動作を開始するようにしてもよい。ただし、当該所定タイミング（制御値読出動作の開始タイミング）は、制御値読出動作を開始した垂直ブランキング期間内に制御値読出動作が完了するようなタイミングであることが要求される。

また、上記実施形態の設定制御装置１では、映像信号の垂直ブランキング期間において制御値の更新が行われていたが、これに限定されず、設定制御装置１は、垂直ブランキング期間以外の他の所定期間内に制御値の更新を実現させる場合においても適用される。

１ 設定制御装置
５ ＣＰＵ
１０ ＣＰＵインターフェース回路（ＣＰＵＩＦ回路）
１００ 処理回路
１１ 一時記憶部
１２ 設定制御部
１２１ フラグ用レジスタ
１３ 読出制御部
１４ 第１セレクタ
１５，１５Ａ 第２セレクタ
２０ 記憶素子
２０Ａ 通常レジスタ
２０Ｂ 特殊レジスタ

Claims (5)

1. 所定処理部において用いられる制御値の入力に応じて、当該制御値を第１記憶部に記憶させる記憶制御手段と、
   前記所定処理部に対して電気的に接続され、前記制御値を記憶可能な第２記憶部と、
   前記第１記憶部から前記第２記憶部への前記制御値の読出動作を制御する読出制御手段と、
   前記所定処理部に対して電気的に接続された第３記憶部と、
   を備え、
   前記読出制御手段は、前記制御値の前記第１記憶部への記憶完了後の所定タイミングで、前記読出動作を実行させ、
   前記所定処理部における処理対象には、映像信号が含まれ、
   前記記憶制御手段は、前記制御値のうち、前記映像信号に影響を与えない第１制御値を前記第３記憶部に記憶させ、前記映像信号に影響を与える第２制御値を前記第２記憶部に記憶させ、
   前記読出制御手段は、前記第２制御値に関する読出動作を実行させる設定制御装置。
2. 前記記憶制御手段は、
   前記制御値の前記第１記憶部への記憶完了後に、前記第１記憶部への前記制御値の記憶が完了したことを示す記憶完了信号を生成する手段を有し、
   前記記憶制御手段は、前記記憶完了信号を前記読出制御手段に与え、
   前記読出制御手段は、前記記憶完了信号の入力を前記読出動作の実行開始条件として用いる請求項１に記載の設定制御装置。
3. 前記所定処理部における処理対象には、映像信号が含まれ、
   前記所定タイミングは、前記映像信号の垂直ブランキング期間に含まれるタイミングである請求項１または請求項２に記載の設定制御装置。
4. 前記第１記憶部には、ＳＲＡＭが採用され、
   前記記憶制御手段は、前記ＳＲＡＭへの前記制御値の記憶を、入力された制御値ごとに個別に行う請求項１から請求項３のいずれかに記載の設定制御装置。
5. ａ）所定処理部において用いられる制御値の入力に応じて、当該制御値を第１記憶部に記憶させる工程と、
   ｂ）前記第１記憶部から前記制御値を読み出して、当該制御値を前記所定処理部に対して電気的に接続された第２記憶部に記憶させる工程と、
   を備え、
   前記ｂ）工程は、前記ａ）工程完了後の所定タイミングに実行させ、
   前記所定処理部における処理対象には、映像信号が含まれ、
   前記ａ）工程は、前記制御値のうち、前記映像信号に影響を与えない第１制御値を第３記憶部に記憶させ、前記映像信号に影響を与える第２制御値を前記第２記憶部に記憶させ、
   前記ｂ）工程は、前記第２制御値に関する読出動作を実行させる設定制御装置の動作方法。

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