JP5505710B2 - 画像形成装置 - Google Patents

Description

本発明は画像形成装置に関し、詳しくは、画像形成装置の転写部に逆バイアスを印加する際の制御技術に関する。

従来、転写逆バイアス印加回路を構成する閉回路中に設けられた検出抵抗により電圧を検出し、検出値に基づき、転写順バイアス印加回路と転写逆バイアス印加回路とを制御する技術が、例えば、特許文献１に、開示されている。

特開２００６−０３９１３３号公報

しかしながら、転写順バイアス印加回路による印加開始時（画像形成動作開始時）に、帯電された感光体から転写ローラを介して流れ込む流入電流によって、転写順バイアス印加回路が起動し難くなる場合がある。この不都合を解決するために、転写順バイアス印加回路による印加開始時に検出抵抗によって検出される電圧が０Ｖとなるように転写逆バイアス印加回路を制御することにより、流入電流を抑制する制御が知られている。しかしながら、検出抵抗が、流入電流のみならず、転写逆バイアス印加回路を構成する閉回路を流れるループ電流をも検出してしまうため、精度良く流入電流を抑制できない虞があった。

そのため、さらに、検出抵抗を、転写順バイアス印加回路を構成する閉回路の外側の接地側に設ける例もあるが、この場合、検出抵抗に流れる電流の向き、あるいは電流量が大きくなると、検出される電圧が負電圧となることがあった。この場合、負電圧の検出信号を直接、ＣＰＵ等の制御回路に入力すると制御回路の動作に支障をきたすため、負電圧を正電圧に変換する手段が必要であった。したがって、転写逆バイアス印加回路を有する画像形成装置において、転写電圧印加時の流入電流抑制の精度向上と、転写逆バイアス生成制御に係る制御電圧の検出における信頼性向上とを、簡易な構成によって実現できる技術が所望されていた。

本発明は、逆バイアス印加手段を有する画像形成装置において、流入電流の抑制の精度向上と、逆バイアス生成制御に係る制御電圧の検出における信頼性向上とを、簡易な構成によって好適に提供するものである。

第１の発明に係る画像形成装置は、現像剤を担持する担持体と、前記担持体上の現像剤を被記録媒体に転写する転写部と、前記現像剤の極性と逆極性の第１電圧を前記転写部に印加する第１印加部と、前記第１印加部と直列接続され、前記現像剤の極性と同極性の第２電圧を前記転写部に印加する第２印加部と、前記第２印加部と接地との間に設けられ、前記第２印加部と直列接続される電圧検出部であって、前記転写部を介した電流を検出するために、前記電流による電圧を検出する電圧検出部と、前記電圧検出部による検出電圧を受け取り、前記検出電圧に基づき第１印加部および前記第２印加部を制御する制御部であって、前記転写部による転写動作のために前記第１電圧の前記転写部への印加開始時に、前記転写部から前記第１印加部に流入する流入電流による前記検出電圧が減少するように前記第２印加部を制御する流入電流制御を行う制御部と、前記電圧検出部の接地側とは反対側に接続され、前記検出電圧が負電圧となることを抑制する負電圧抑制部とを備える。

本構成によれば、第２電圧を用いて流入電流を抑制する際に、第２電圧の印加による、転写部を介さない電流の影響、すなわち、流入電流の抑制に関与しない余分な電流の影響を受けずに、流入電流の抑制に係る検出電圧を検出できる。そのため、精度良く流入電流を抑制（相殺）することができる。また、ＣＰＵ等の制御部は、通常、正電圧の検出信号を所定の入力ポートに受け取る。そのため、たとえ負電圧の検出電圧が発生するような場合であっても、負電圧が負電圧抑制部によって抑制されるため、電圧検出部からの検出電圧（検出信号）が入力される制御部のポートが破壊されるのを抑制できる。すなわち、流入電流の抑制の精度向上と、逆バイアス生成制御に係る制御電圧の検出における信頼性向上とを、簡易な構成によって好適に行える。

第２の発明は、第１の発明の画像形成装置において、前記電圧検出部は、前記第１電圧の前記転写部への印加によって生成される転写電流による電圧を検出し、前記制御部は、前記転写電流による検出電圧に基づいて前記第１印加部を制御し、前記負電圧抑制部は、前記流入電流および前記転写電流が当該負電圧抑制部に流入することを規制する規制部を含む。
本構成によれば、流入電流制御に係る電圧、転写電流制御に係る電圧等、複数の電流制御に係る電圧を１つの電圧検出部で兼用できる。また、規制部によって負電圧抑制部への転写電流の流入が規制されるため、転写電流（ＦＢ出力）の検出精度、ひいては転写電流の制御精度が向上される。

第３の発明は、第２の発明の画像形成装置において、前記規制部は単一の第１ダイオードによって構成され、前記第１ダイオードのアノードは接地され、該第１ダイオードのカソードは前記電圧検出部の接地側とは反対側に接続される。
本構成によれば、きわめて簡単な構成によって、好適に、検出電圧が負電圧となるのを抑制することができるとともに、転写電流が負電圧抑制部に流入するのを規制することができる。

第４の発明は、第３の発明の画像形成装置において、前記電圧検出部は、電圧検出抵抗と、前記第２印加部と前記電圧検出抵抗との間に設けられる第２ダイオードであって、該第２ダイオードのアノードが前記第２印加部および前記第１ダイオードのカソードに接続され、該第２ダイオードのカソードが前記電圧検出抵抗に接続される第２ダイオードとを含む。
本構成によれば、第１ダイオードに電流が流れる場合、第１ダイオードの順方向電圧降下による負電圧（ほぼ、−０．６Ｖ）が第１ダイオードのカソードに生成されるが、その負電圧を第２ダイオードによって吸収することができる。そのため、検出電圧が負電圧となるのをさらに抑制することができる。

第５の発明は、第１から第４のいずれか一つ発明の画像形成装置において、前記制御部は、前記転写部によって前記担持体上の前記現像剤を前記被記録媒体に転写するために前記第１印加部を制御した後、前記転写部に付着した前記現像剤を前記担持体に戻すクリーニング動作を行うために前記第２印加部を制御して前記第２電圧を前記転写部に印加させる。
本構成によれば、第２電圧を転写部に印加して転写部に付着した現像剤を担持体に戻すクリーニング時、流入電流を抑制する時よりも大きい第２電圧が使用されると、それに伴って、検出電圧も、より大きな負電圧となる。そのような場合であっても、負電圧抑制部によって検出電圧が負電圧となることが抑制されるため、クリーニング動作時の信頼性が向上される。

第６の発明は、第５の発明の画像形成装置において、前記負電圧抑制部は、前記流入電流制御時に前記電圧検出部への所定の正電圧の印加を遮断し、前記クリーニング動作時に前記電圧検出部への前記所定の正電圧の印加を可能にする切替部を含む。
本構成によれば、流入電流制御時には精度良く流入電流の制御に係る電流を検出でき、クリーニング時には電圧検出部から制御部のポートに負電圧が入力されるのを抑制できる。

第７の発明は、第６の発明の画像形成装置において、前記制御部と前記第２印加部との間に設けられ、前記クリーニング動作時に、前記電圧検出部が前記第２電圧による前記検出電圧を検出する前に、前記電圧検出部への前記所定の正電圧の印加を可能にするための印加遅延部をさらに備える。
本構成によれば、電圧検出部から制御部のポートに負電圧が入力されるのを確実に抑制できる。

本発明によれば、逆バイアス印加手段を有する画像形成装置において、流入電流の抑制の精度向上と、逆バイアス生成制御に係る制御電圧の検出における信頼性向上とを、簡易な構成によって好適に行える。

本発明の実施形態１に係る、画像形成装置としてのモノクロレーザプリンタの概略的な要部側断面図 バイアス印加回路の概略的なブロック図 負電圧抑制回路の別の例を示す回路図 負電圧抑制回路の別の例を示す回路図 逆バイアス印加処理に係る概略的なタイムチャート 実施形態２におけるバイアス印加回路の概略的なブロック図 電流と検出電圧との関係を示す概略的なグラフ

＜実施形態１＞
本発明の実施形態１を、図１〜図５を参照しつつ説明する。

１．画像形成装置の全体構成
図１は、本発明の実施形態１に係る、画像形成装置としてのモノクロレーザプリンタ１の概略的な要部側断面図である。

図１において、モノクロレーザプリンタ（以下、単に「プリンタ」と記す）１は、画像形成装置の装置本体としての本体フレーム２内に、用紙（被記録媒体の一例）３を給紙するためのフィーダ部４や、給紙された用紙３に画像を形成するための画像形成部５などを備えている。なお、画像形成装置は、モノクロレーザプリンタに限られず、カラーレーザプリンタであってもよい。また、画像形成装置は、レーザプリンタに限られず、例えば、ＬＥＤプリンタ、ファクシミリ装置、あるいはコピー機能およびスキャナ機能等を備えた複合機であってもよい。

（１）フィーダ部
フィーダ部４は、本体フレーム２内の底部に設けられ、給紙トレイ６、給紙トレイ６の一端側（以下、一端側（図１で紙面右側）を前側、その反対側（図１で紙面左側）を後側とする）端部の上方に設けられる給紙ローラ８、給紙ローラ８に対し用紙３の搬送方向の下流側に設けられるレジストローラ１２等を含む。

給紙トレイ６の最上位にある用紙３は、給紙ローラ８の回転によって１枚毎に給紙される。給紙された用紙３は、レジストローラ１２に送られる。レジストローラ１２は、用紙３をレジスト後に、画像形成位置（転写位置）に送る。

（２）画像形成部
画像形成部５は、スキャナ部１６、プロセスカートリッジ１７および定着部１８を含む。
スキャナ部１６は、本体フレーム２内の上部に設けられ、レーザ発光部（図示せず）、ポリゴンミラー１９、反射鏡２２，２３等を含む。レーザ発光部から発光される、画像データに基づくレーザビームは、鎖線で示すように、ポリゴンミラー１９、反射鏡２２、２３等を介して、感光体ドラム２７の表面上に高速走査にて照射される。

プロセスカートリッジ１７は、スキャナ部１６の下方に設けられ、ドラムユニット５１と、ドラムユニット５１に収容される現像カートリッジ２８とを含む。現像カートリッジ２８は、ドラムユニット５１に対して着脱自在に収容されており、例えば、現像ローラ３１およびトナーホッパ３４を含む。

トナーホッパ３４内には、例えば正帯電性のトナー（「現像剤」の一例）が充填されている。トナーホッパ３４の後方位置には、現像ローラ３１が設けられている。現像時に、トナーホッパ３４から放出されるトナーは、現像ローラ３１に供給される。この時、現像ローラ３１には正の現像バイアス電圧が印加される。

ドラムユニット５１は、感光体ドラム（「担持体」の一例）２７、スコロトロン型帯電器２９、および転写ローラ３０（「転写部」の一例）を含む。感光体ドラム２７は、現像ローラ３１と対向配置され、筒状のドラム本体と、そのドラム本体の軸心に、接地された金属製のドラム軸２７ａとを含む。ドラム本体の表面には、正帯電性の感光層が形成されている。また、感光体ドラム２７の上方には、レーザビームの通路として露光窓が設けられている。

スコロトロン型帯電器（以下、単に「帯電器」と記す）２９は、感光体ドラム２７の上方に、感光体ドラム２７に接触しないように所定間隔を隔てて対向配置されている。帯電器２９は、帯電ワイヤ２９ａとグリッド２９ｂとを含み、帯電ワイヤ２９ａからの放電によって、グリッド２９ｂを介して感光体ドラム２７の表面を一様に正極性（例えば、約８７０Ｖ）に帯電させる。帯電ワイヤ２９ａには所定の帯電電圧Ｖｃｈｇ（例えば、５ｋＶ〜８ｋＶ）が印加される。

感光体ドラム２７の表面は、感光体ドラム２７の回転に伴って、まず、帯電器２９により一様に正帯電される。その後、帯電表面は、スキャナ部１６からのレーザビームの高速走査により露光され、画像データに基づく静電潜像が形成される。次いで、現像ローラ３１の回転により、現像ローラ３１の表面上に担持されかつ正極性に帯電されているトナーが、感光体ドラム２７の表面上の静電潜像に供給され、静電潜像が現像される。

転写ローラ３０は、金属製のローラ軸３０ａを有し、感光体ドラム２７の下方において、感光体ドラム２７に対向配置される。ローラ軸３０ａには、例えば導電性のゴム材料からなるローラが被覆されている。

転写ローラ３０のローラ軸３０ａには、図２に示されるように、回路基板５２に実装されたバイアス印加回路６０が接続されている。そして、感光体ドラム２７に担持されたトナー像を用紙３に転写するための転写動作時には、転写ローラ３０のローラ軸３０ａに、バイアス印加回路６０から、転写電圧である、例えば−６ｋＶの転写バイアスＶｔ（ここでは、負極性：負電圧）が印加される。

また、実施形態１では、画像形成動作の前後や、画像形成動作中における各用紙３への転写動作の間などにおいては、転写ローラ３０には転写バイアスＶｔとは逆極性（ここでは、正極性：正電圧）の電圧であって、残存トナー除去用の、例えば６００Ｖの逆バイアスＶｂがバイアス印加回路６０から印加される。これにより、転写ローラ３０に付着したトナーは、感光体ドラム２７上に電気的に吐出されて、感光体ドラム２７の表面上に残存する残存トナーとともに、例えば現像ローラ３１によって回収される。

定着部１８は、図１に示すように、プロセスカートリッジ１７の後方下流側に設けられ、加熱ローラ４１、加熱ローラ４１を押圧する押圧ローラ４２を含む。そして、定着部１８では、用紙３上に転写されたトナーが、用紙３が加熱ローラ４１と押圧ローラ４２との間を通過する間に、熱定着される。その後、用紙３は、排紙ローラ４５に送られて、排紙ローラ４５によって排紙トレイ４６上に排紙される。

２．バイアス印加回路
次に、図２を参照してバイアス印加回路について説明する。図２は、転写ローラ３０に対して転写バイアスＶｔを印加するバイアス印加回路６０の要部構成のブロック図である。

バイアス印加回路６０は、ＣＰＵ（「制御部」の一例）６１、転写バイアス印加回路（「第１印加手段」の一例）６２、逆バイアス印加回路（「第２印加手段」の一例）６３、電圧検出回路（「電圧検出部」の一例）６４、および負電圧抑制回路（「負電圧抑制部」の一例）６５を含む。各バイアス印加回路６２，６３は、転写ローラ３０のローラ軸３０ａに接続される接続ライン９０に、転写バイアス印加回路６２および逆バイアス印加回路６３の順序で直列に接続されている。

前述したように、バイアス印加回路６０は、転写ローラ３０に対して、転写動作時に転写バイアス（順バイアス）Ｖｔを印加する。一方、バイアス印加回路６０は、残存トナー除去時には逆バイアスＶｂを印加する。さらに、バイアス印加回路６０は、転写バイアス電圧Ｖｔの生成開始時においても、感光体ドラム２７からの流入電流Ｉｉを抑制するために、逆バイアスＶｂを印加する。

なお、バイアス印加回路６０は、その他の高電圧、例えば帯電電圧等を印加するための回路を含むが、その図示は省略されている。また、バイアス印加回路６０は、図１に示される回路基板５２上に配置されている。

ＣＰＵ６１は、電圧検出回路６４によって検出された検出電圧Ｓ３を受け取り、検出電圧Ｓ３に基づき転写バイアス印加回路６２および逆バイアス印加回路６３を制御する。その際、実施形態１において、ＣＰＵ６１は、流入電流制御を行う。ここで、流入電流制御とは、転写ローラ３０による転写動作のために、負電圧である転写バイアスＶｔ（第１電圧の一例）の転写ローラ３０への印加開始時に、転写ローラ３０から転写バイアス印加回路６２に流入する流入電流Ｉｉによる検出電圧Ｓ３が減少するように、逆バイアス印加回路６３を制御することである。

また、ＣＰＵ６１は、ＰＷＭ（パルス幅変調）信号Ｓ１によって、転写電流Ｉｔが定電流となるように、転写バイアス印加回路６２を定電流制御する。一方、ＣＰＵ６１は、ＰＷＭ信号Ｓ２によって、逆バイアス印加回路６３を定電圧制御する。

また、ＣＰＵ６１にはメモリ１００が接続されている。このメモリ１００には、バイアス印加回路６０を制御するプログラム、転写バイアスＶｔの上限値、および各種テーブルデータ等が格納されている。そして、ＣＰＵ６１は、メモリ１００に格納された各種プログラムにしたがって、バイアス印加回路６０の制御の他に、画像形成に係るプリンタ１の各部の制御も行う。

転写バイアス印加回路６２は、高電圧（負電圧）発生回路であり、ＰＷＭ信号平滑回路７０、トランスドライブ回路７１、転写バイアス回路７２、およびブリーダ抵抗７８を含む。転写バイアス印加回路６２は、現像剤の極性と逆極性（ここでは、負極性）の転写バイアス（第１電圧）Ｖｔを生成し、負極性の転写バイアスＶｔを転写ローラ３０に印加する。

ＰＷＭ信号平滑回路７０は、ＣＰＵ６１のＰＷＭポート６１ａからのＰＷＭ信号Ｓ１を平滑し、平滑されたＰＷＭ信号Ｓ１をトランスドライブ回路７１に提供する。トランスドライブ回路７１は、平滑されたＰＷＭ信号Ｓ１に基づき、転写バイアス昇圧回路７２の１次側巻線７５ｂに発振電流を流す。

転写バイアス昇圧回路７２は、例えば、トランス７５、ダイオード７６、平滑コンデンサ７７を含む。トランス７５の２次側巻線７５ａの一端は、ダイオード７６を介して接続ライン９０に接続されている。一方、２次側巻線７５ａの他端は、逆バイアス印加回路６３の出力端に共通接続されている。また、平滑コンデンサ７７およびブリーダ抵抗７８がそれぞれ２次側巻線７５ａに並列に接続されている。

このような構成により、１次側巻線７５ｂの電圧は、転写バイアス昇圧回路７２において昇圧および整流され、バイアス印加回路６０の出力端Ａに接続された転写ローラ３０のローラ軸３０ａに転写バイアスＶｔとして印加される。

逆バイアス印加回路６３は、転写バイアス印加回路６２と同様な構成の高電圧（正電圧）発生回路であり、ＰＷＭ信号平滑回路８０、トランスドライブ回路８１、逆バイアス昇圧回路８２、およびブリーダ抵抗８８を含む。逆バイアス印加回路６３は転写バイアス印加回路６２と直列接続され、現像剤の極性と同極性（ここでは、正極性）の逆バイアス（第２電圧）Ｖｂを転写ローラ３０に印加する。

ＰＷＭ信号平滑回路８０は、ＣＰＵ６１のＰＷＭポート６１ｂからのＰＷＭ信号Ｓ２を平滑し、平滑されたＰＷＭ信号Ｓ２をトランスドライブ回路８１に供給する。トランスドライブ回路８１は、平滑されたＰＷＭ信号Ｓ２に基づき、逆バイアス昇圧回路８２の１次側巻線８５ｂに発振電流を流す。

逆バイアス昇圧回路８２は、例えば、トランス８５、ダイオード８６、平滑コンデンサ８７を含む。トランス８５の２次側巻線８５ａの一端は、ダイオード８６を介して転写バイアス印加回路６２の２次側巻線７５ａの他端に接続されている。一方、２次側巻線８５ａの他端は電圧検出回路６４に接続されている。また、２次側巻線８５ａに対し平滑コンデンサ８７およびブリーダ抵抗８８がそれぞれ並列に接続されている。

このような構成により、１次側巻線８５ｂの電圧は、逆バイアス昇圧回路８２において昇圧および整流され、バイアス印加回路６０の出力端Ａに接続された転写ローラ３０のローラ軸３０ａに、残存トナー除去用の逆バイアスＶｂとして印加される。さらに、逆バイアス印加回路６３の出力電圧は、転写バイアスＶｔ発生時に、逆バイアスＶｂとして、流入電流Ｉｉの影響を抑制するために使用される。

以上により、ＣＰＵ６１は、転写バイアスＶｔの転写ローラ３０への印加による転写電流Ｉｔを定電流制御する。定電流制御において、ＣＰＵ６１は、ＰＷＭ信号Ｓ１を転写バイアス印加回路６２に与えて駆動させつつ、接続ライン９０に流れる電流値に応じた検出信号（検出電圧）Ｓ３に基づきこの電流値が転写目標電流値になるように、デューティ比を適宜変更したＰＷＭ信号Ｓ１をＰＷＭ信号平滑回路７０に出力する。

また、ＣＰＵ６１は、残存トナー除去用の逆バイアスＶｂを発生させる場合には、逆バイアス印加回路６３を定電圧制御する。定電圧制御において、ＣＰＵ６１は、ＰＷＭ信号Ｓ２を逆バイアス印加回路６３に与えて駆動させつつ、発生電圧検出信号に基づき、逆バイアスＶｂが所定の定電圧になるように、デューティ比を適宜変更したＰＷＭ信号Ｓ２をＰＷＭ信号平滑回路８０に出力する。なお、発生電圧検出信号は、例えば、トランス８５の一次側に設けられる補助巻き線を用いた発生電圧検出回路によって生成される。

電圧検出回路６４は、逆バイアス印加回路６３と接地との間に設けられ、逆バイアス印加回路６３と直列接続される。電圧検出回路６４は、電圧検出抵抗Ｒｄと、逆バイアス印加回路６３のブリーダ抵抗８８と電圧検出抵抗Ｒｄとの間に設けられるダイオード（「第２ダイオード」に相当）Ｄ２とを含む。ダイオードＤ２のアノードがブリーダ抵抗８８に接続され、そのカソードが電圧検出抵抗Ｒｄに接続される。このような、電圧検出回路６４の接続構成によれば、流入電流制御に係る電圧、転写電流制御に係る電圧等、複数の電流制御に係る電圧を１つの電圧検出回路６４で兼用できる。

電圧検出回路６４は、転写バイアスＶｔの転写ローラ３０への印加によって生成される転写電流Ｉｔ等の、転写ローラ３０を介して流れる電流に応じた電圧を検出し、検出電圧を、ブリーダ抵抗８８とダイオードＤ２のアノードとの間の検出点Ｐｄから検出信号Ｓ３としてＣＰＵ６１のＡ／Ｄポート６１ｃにフィードバックさせる。なお、電圧検出回路６４は、残存トナー除去用の逆バイアスＶｂの転写ローラ３０への印加によって生成される電流に係る電圧や、転写バイアス印加回路６２の起動時の流入電流Ｉｉに係る微小な電圧も検出する。

負電圧抑制回路６５は、電圧検出回路６４の接地側とは反対側に接続され、電圧検出回路６４による検出電圧Ｓ３が負電圧となることを抑制する。負電圧抑制回路６５は、流入電流Ｉｉおよび転写電流Ｉｔが負電圧抑制回路６５に流入することを規制する規制ダイオード（「規制部」の一例）Ｄ１によって構成される。このような規制ダイオードＤ１によって負電圧抑制回路６５への転写電流Ｉｔの流入が規制されるため、転写電流（ＦＢ出力：検出電圧Ｓ３）の検出精度、ひいては転写電流Ｉｔの制御精度が向上される。また、転写電流Ｉｔに限られず、流入電流Ｉｉ等、他の電流の検出精度、すなわち、他の電流に係る検出電圧Ｓ３の検出精度も向上される。

負電圧抑制回路６５は、検出信号Ｓ３がフィードバックさせるＣＰＵ６１のＡ／Ｄポート６１ｃを保護するために設けられる。すなわち、転写バイアスＶｔが負電圧であるため、検出信号Ｓ３も負電圧となると、Ａ／Ｄポート６１ｃが破壊される虞があるためである。

実施形態１では、負電圧抑制回路６５は、図２に示されるように、流入電流Ｉｉおよび転写電流Ｉｔの流入することを規制する規制部を兼ねた、単一の規制ダイオード（「第１ダイオード」に相当）Ｄ１によって構成される。規制ダイオードＤ１のアノードは接地され、規制ダイオードＤ１のカソードは電圧検出回路６４のダイオードＤ２のアノードに接続される。そのため、きわめて簡単な構成によって、好適に、検出電圧Ｓ３がＡ／Ｄポート６１ｃを破壊するような負電圧となるのを抑制することができるとともに、転写電流Ｉｔ等が負電圧抑制回路６５に流入するのを規制することができる。すなわち、検出電圧Ｓ３の誤差を抑制することができる。

なお、規制ダイオードＤ１に接地側から電流が流れる場合、規制ダイオードＤ１の順方向電圧降下による負電圧（ほぼ、−０．６Ｖ）が規制ダイオードＤ１のカソード、すなわち、検出電圧Ｓ３の検出点Ｐｄに生成されるが、その負電圧を電圧検出回路６４のダイオードＤ２によって吸収することができる。そのため、検出電圧Ｓ３が負電圧となるのを確実に抑制することができる。

なお、通常、検出電圧Ｓ３が−０．５Ｖ以上ならＡ／Ｄポート６１ｃが破壊される虞がないと考えられるため、電圧検出回路６４のダイオードＤ２は、必ずしも必要でなく、状況に応じて省略されてもよい。また、負電圧抑制回路６５も図２に示される単一の規制ダイオードＤ１に限られず、例えば、図３および図４に示されるようなものであってもよい。

図３に示される負電圧抑制回路６５-1は、さらに直列接続された抵抗Ｒ１およびダイオードＤ３を含み、規制ダイオードＤ１のアノードがダイオードＤ３のアノードに接続される。ダイオードＤ３のカソードは接地され、抵抗Ｒ１は３．３Ｖ電源に接続される。このような構成であっても、検出電圧Ｓ３がＡ／Ｄポート６１ｃを破壊するような負電圧となるのを抑制することができるとともに、転写電流Ｉｔ等が負電圧抑制回路６５-1に流入するのを規制することができる。

図４に示される負電圧抑制回路６５-2は、さらに分圧抵抗Ｒ１および分圧抵抗Ｒ２を含み、規制ダイオードＤ１のアノードが分圧抵抗Ｒ１、Ｒの間に接続される。分圧抵抗Ｒ２は接地され、分圧抵抗Ｒ１は３．３Ｖ電源に接続される。このような構成であっても、検出電圧Ｓ３がＡ／Ｄポート６１ｃを破壊するような負電圧となるのを抑制することができるとともに、転写電流Ｉｔ等が負電圧抑制回路６５-2に流入するのを規制することができる。

３．逆バイアス印加処理
次に、実施形態１における、逆バイアス印加処理について、図５を参照して説明する。図５は、逆バイアス印加処理に係る概略的なタイムチャートである。

逆バイアス印加に係る処理は、所定のプログラムにしたがってＣＰＵ６１によって実行される。ＣＰＵ６１は、転写バイアス印加回路６２の立ち上げ時における流入電流Ｉｉの影響を抑制するために、例えば、レジストセンサ（図示せず）からの用紙３の位置情報に基づいて、用紙３の先端が転写位置に到達する前から、逆バイアス印加回路６３によって逆転写バイアスＶｂを転写ローラ３０に印加させる。

さて、プリンタ１に対するユーザの印字指示による印字処理の開始に伴って、図５の時刻ｔ１において、帯電電圧Ｖｃｈｇの生成開始によって、感光体ドラム２７の表面の帯電が開始されたとする。次いで、時刻ｔ１から所定期間Ｋ１が経過した時刻ｔ２において、感光体ドラム上の帯電された個所が転写ローラ３０に到達したとする。

すると、時刻ｔ２以降において、帯電による流入電流Ｉｉが感光体ドラム２７から転写ローラ３０を介して転写バイアス印加回路６２側に流入する。なお、流入電流Ｉｉは、通常、帯電電圧Ｖｃｈｇが完全に立ち上がるまで増加し、また、プリンタ内の温度が増加するにしたがって増加する。

次いで、時刻ｔ２から所定時間Ｋ２が経過した時刻ｔ３において、逆バイアス印加回路６３が起動され逆バイアスＶｂの印加が開始される。そして、検出電圧Ｓ３に基づいた逆バイアスＶｂの印加制御に伴って、流入電流Ｉｉの検出値、すなわち、検出電圧Ｓ３が所定値まで低下すると、時刻ｔ４において、順バイアス制御信号（平滑後ＰＷＭ信号）Ｓ１が生成され、転写バイアスＶｔが転写ローラ３０に印加させる。この場合、逆バイアスＶｂによって流入電流Ｉｉが低減されているため、転写バイアスＶｔの立ち上げ好適に行われる。そして、時刻ｔ４以降において、検出電圧Ｓ３基づいて転写電流Ｉｔの定電流制御が行われる。

なお、図５において、逆バイアスＶｂの変化波形は、平滑されたＰＷＭ信号Ｓ２の変化波形とほぼ等しい。また、時刻ｔ３から時刻ｔ４の間（流入電流制御時）は、流入電流Ｉｉと、逆バイアスＶｂによる流入電流Ｉｉとは逆向きの電流との合計電流による電圧が、検出電圧Ｓ３となる。

次いで、時刻ｔ５において順バイアス制御信号Ｓ１が停止され、転写動作、すなわち、印字動作が終了する。すると、時刻ｔ５以降の時刻ｔ６において、ＣＰＵ６１は、転写ローラ３０に付着したトナーを感光体ドラム２７に戻すクリーニング動作を行うために、逆バイアス印加回路６３を制御して、時刻ｔ６以前よりも大きい電圧値の逆バイアスＶｂを生成させる。そして、大きい電圧値の逆バイアスＶｂを、時刻ｔ７までの所定時間、転写ローラ３０に印加させる。

なお、転写ローラ３０のクリーニング時、流入電流Ｉｉを抑制する時よりも大きい逆バイアスＶｂが使用されると、それに伴って、検出電圧Ｓ３も、より大きな負電圧となる。そのような場合であっても、負電圧抑制回路６５によって検出電圧Ｓ３が負電圧となることが好適に抑制されるため、クリーニング動作時の信頼性が向上される。

次いで、所定時間の逆バイアスＶｂの印加による転写ローラ３０のクリーニングが時刻ｔ７に終了すると、時刻ｔ７の後、ＣＰＵ６１は帯電電圧Ｖｃｈｇの生成を停止させる（時刻ｔ８）。

４．実施形態１の効果
実施形態１においては、電圧検出回路６４が逆バイアス印加回路６３と接地との間に設けられ、逆バイアス印加回路６３と直列接続される。この電圧検出回路６４の接続構成によれば、逆バイアスＶｂ（第２電圧）を用いて流入電流Ｉｉを抑制する際に、逆バイアスＶｂの印加による、転写ローラ３０を介さない電流の影響、すなわち、流入電流Ｉｉの抑制に関与しない余分な電流の影響を受けることなく、流入電流Ｉｉの抑制に係る検出電圧Ｓ３を検出できる。そのため、精度良く流入電流Ｉｉを抑制（相殺）することができる。

また、電圧検出回路６４の接続構成から、例えば、逆バイアスＶｂの転写ローラ３０への印加時に、たとえ負電圧の検出電圧Ｓ３が発生するような場合があっても、ＣＰＵ６１のＡ／Ｄポート６１ｃを破壊するような負電圧の発生が負電圧抑制回路６５によって抑制される。そのため、検出電圧（検出信号）Ｓ３が入力されるＣＰＵ６１のＡ／Ｄポート６１ｃが破壊されるのを抑制できる。すなわち、実施形態１の電圧検出回路６４および負電圧抑制回路６５の構成によれば、流入電流Ｉｉの抑制の精度向上と、逆バイアス生成制御に係る制御電圧Ｓ３の検出における信頼性向上とを、簡易な構成によって好適に行える。

＜実施形態２＞
次に本発明の実施形態２を、図６および図７を参照して説明する。図６は、本発明の実施形態２に係るバイアス印加回路６０Ａの要部構成のブロック図である。図７は、電流Ｉｔ，Ｉｉと検出電圧（フィードバック値）Ｓ３との関係を示す概略的なグラフである。なお、図６において実施形態１の図２と同一の部材には同一の符号を付し、その説明を省略し、実施形態１との相違点のみを以下で説明する。

実施形態２の逆バイアス印加回路６３Ａは、ＰＷＭ信号平滑回路８０とトランスドライブ回路８１との間に接続される遅延回路（「印加遅延部」の一例）８３を含む。また、実施形態２の電圧検出回路６４Ａは検出抵抗Ｒｄのみによって構成される。さらに、実施形態２の負電圧抑制回路６５Ａの構成が実施形態１の負電圧抑制回路６５と異なる。

負電圧抑制回路６５Ａは、規制ダイオードＤ１、トランジスタ（「切替部」の一例）Ｑ１、インバータＩＣ１、および抵抗Ｒ１，Ｒ３を含む。

トランジスタＱ１は、流入電流制御時に電圧検出回路６４Ａへの３．３Ｖの電源電圧の分圧（「所定の正電圧」の一例）の印加を遮断し、クリーニング動作時に電圧検出回路６４Ａへの３．３Ｖの分圧の印加を可能にする。なお、ここで、３．３Ｖの分圧は、抵抗Ｒ１と、電圧検出回路６４Ａの検出抵抗Ｒｄとによって生成される所定の正電圧である。

具体的には、図６の時刻ｔ６からｔ７の間のクリーニング動作時において、平滑されたＰＷＭ信号Ｓ２がインバータＩＣ１によってローレベルとされ、ローレベルの平滑されたＰＷＭ信号Ｓ２によってトランジスタＱ１はオフされる。そのため、３．３Ｖの分圧が電圧検出回路６４Ａ、すなわち、検出点Ｐｄに印加される。

一方、図６の時刻ｔ３からｔ６の間の流入電流制御時においては、平滑されたＰＷＭ信号Ｓ２がインバータＩＣ１によってハイレベルとされ、ハイレベルの平滑されたＰＷＭ信号Ｓ２によってトランジスタＱ１はオンされる。そのため、規制ダイオードＤ１のアノードは接地される。このとき、３．３Ｖの分圧の電圧検出回路６４Ａ、すなわち、検出点Ｐｄへの印加は遮断される。すなわち、流入電流制御時において、３．３Ｖの電源から抵抗Ｒ１および規制ダイオードＤ１を介して電圧検出回路６４Ａへ流入する電流が遮断される。そのため、図７に示されるように、流入電流Ｉｉのように非常に電流値が小さい場合においても、正確に電流を検出てきる。なお、図７において、３．３Ｖの電源から流入がある場合が破線で示される。図７に示されるように、３．３Ｖの電源から流入がある場合は、流入電流Ｉｉあるいは転写電流Ｉｔがない場合であっても、検出電圧Ｓ３が検出され、電流検出精度が悪くなる。

したがって、実施形態２においては、負電圧抑制回路６５Ａによって、転写バイアスＶｔの転写ローラ３０への印加開始時の流入電流制御時（図５の時刻ｔ２から時刻ｔ４参照）において、精度良く流入電流Ｉｉの制御に係る電流を検出できる。

また、遅延回路８３は、例えば、所定の時定数を有するＣＲ遅延回路によって構成され、平滑されたＰＷＭ信号Ｓ２の立ち上がりを、図６の時刻ｔ６から所定時間、遅延させる。これによって、クリーニング動作時に、電圧検出回路６４Ａが逆バイアスＶｔによる検出電圧Ｓ３を検出する前に、電圧検出回路６４Ａへの３．３Ｖの分圧の印加を可能にする。これによって、クリーニング動作開始時において、電圧検出回路６４ＡからＣＰＵ６１のＡ／Ｄポート６１ｃに負電圧が入力されるのを確実に抑制できる。

５．実施形態２の効果
流入電流制御時のように微小な電流を検出する場合であっても、精度良く流入電流の制御に係る電流を検出できる。また、クリーニング時において、電圧検出回路６４ＡからＣＰＵ６１のＡ／Ｄポート６１ｃに負電圧が入力されるのを確実に抑制できる。

＜他の実施形態＞
本発明は上記記述および図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）上記各実施形態において、転写バイアス（第１電圧）Ｖｔが負電圧で逆バイアス（第２電圧）Ｖｂが正電圧の場合を示したが、これに限られない。本発明は、転写バイアス（第１電圧）Ｖｔが正電圧で逆バイアス（第２電圧）Ｖｂが負電圧の場合においても適用できる。

（２）上記実施形態２において、負電圧抑制回路６５Ａの切替部の構成は、図６に示す構成（トランジスタＱ１、インバータＩＣ１等）に限られない。要は、流入電流制御時に電圧検出回路６４Ａへの所定の正電圧の印加を遮断し、クリーニング動作時に電圧検出回路６４Ａへの所定正電圧の印加を可能にする切替部の構成であればよい。例えば、平滑されたＰＷＭ信号Ｓ２によって、クリーニング動作時にオンされ、流入電流制御時にオフされるトランジスタ等の切替えスイッチを、抵抗Ｒ１と規制ダイオードＤ１との間に設けるようにしてもよい。この場合、インバータＩＣ１は省略できる。
（３）検出電圧Ｓ３の最低値がゼロＶ（負電圧にならないこと）である必要はなく、例えば、負電圧抑制回路６５-2等において、検出電圧Ｓ３の最低値が０．５Ｖとなるように抵抗Ｒ１，Ｒ２による分圧値が設定されてもよい。

１…プリンタ
２７…感光体ドラム
３０…転写ローラ
６１…ＣＰＵ
６２…転写バイアス印加回路
６３，６３Ａ…逆バイアス印加回路
６４，６４Ａ…電圧検出回路
６５，６５Ａ…負電圧抑制回路
６８…遅延回路
Ｄ１…規制ダイオード
Ｉｉ…流入電流
Ｉｔ…転写電流
Ｒｄ…検出抵抗
Ｖｔ…転写バイアス
Ｖｂ…逆バイアス

Claims (5)

1. 現像剤を担持する担持体と、
   前記担持体上の現像剤を被記録媒体に転写する転写部と、
   前記現像剤の極性と逆極性の第１電圧を前記転写部に印加する第１印加部と、
   前記第１印加部と直列接続され、前記現像剤の極性と同極性の第２電圧を前記転写部に印加する第２印加部と、
   前記第２印加部と接地との間に設けられ、前記第２印加部と直列接続される電圧検出部であって、前記転写部を介した電流を検出するために、前記電流による電圧を検出する電圧検出部と、
   前記電圧検出部による検出電圧を受け取り、前記検出電圧に基づき第１印加部および前記第２印加部を制御する制御部であって、前記転写部による転写動作のために前記第１電圧の前記転写部への印加開始時に、前記転写部から前記第１印加部に流入する流入電流による前記検出電圧が減少するように前記第２印加部を制御する流入電流制御を行う制御部と、
   前記電圧検出部の接地側とは反対側に接続され、前記検出電圧が負電圧となることを抑制する負電圧抑制部と、
   を備え、
   前記制御部は、前記転写部によって前記担持体上の前記現像剤を前記被記録媒体に転写するために前記第１印加部を制御した後、前記転写部に付着した前記現像剤を前記担持体に戻すクリーニング動作を行うために前記第２印加部を制御して前記第２電圧を前記転写部に印加させ、
   前記負電圧抑制部は、前記流入電流制御時に前記電圧検出部への所定の正電圧の印加を遮断し、前記クリーニング動作時に前記電圧検出部への前記所定の正電圧の印加を可能にする切替部を含む、画像形成装置。
2. 請求項１に記載の画像形成装置において、
   前記電圧検出部は、前記第１電圧の前記転写部への印加によって生成される転写電流による電圧を検出し、
   前記制御部は、前記転写電流による検出電圧に基づいて前記第１印加部を制御し、
   前記負電圧抑制部は、前記流入電流および前記転写電流が当該負電圧抑制部に流入することを規制する規制部を含む、画像形成装置。
3. 請求項２に記載の画像形成装置において、
   前記規制部は単一の第１ダイオードによって構成され、
   前記第１ダイオードのアノードは接地され、該第１ダイオードのカソードは前記電圧検出部の接地側とは反対側に接続される、画像形成装置。
4. 請求項３に記載の画像形成装置において、
   前記電圧検出部は、
   電圧検出抵抗と、
   前記第２印加部と前記電圧検出抵抗との間に設けられる第２ダイオードであって、該第２ダイオードのアノードが前記第２印加部および前記第１ダイオードのカソードに接続され、該第２ダイオードのカソードが前記電圧検出抵抗に接続される第２ダイオードとを含む、画像形成装置。
5. 請求項１から請求項４のいずれか一項に記載の画像形成装置において、
   前記制御部と前記第２印加部との間に設けられ、前記クリーニング動作時に、前記電圧検出部が前記第２電圧による前記検出電圧を検出する前に、前記電圧検出部への前記所定の正電圧の印加を可能にするための印加遅延部をさらに備える、画像形成装置。

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