JP5504136B2 - イメージセンサ - Google Patents
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Description
この発明の本実施の形態1によるイメージセンサは、図1に示すように、画素アレイ1、垂直走査部2、水平走査部3、タイミングジェネレータ4、および出力回路5を備える。画素アレイ1は、図2に示すように、複数行複数列に配置された複数の画素回路10と、各行に対応して設けられた3本の水平信号線LR,LT,LSと、それぞれ複数列に対応して設けられた複数の垂直信号線LVとを含む。
図8は、このイメージセンサにおけるローリング電子シャッタ方式を示すタイムチャートである。図8において、ローリングシャッタ方式では、たとえば時刻t0から全画素行が1行ずつ順次リセットされる。全画素行がリセットされる前の時刻t1から全画素行の電気信号を1行分ずつ順次読み出す。時刻t0から時刻t1までの時間が露光時間となる。
CMOS方式のイメージセンサでは、露光期間を決める方式として、メカシャッタ方式、ローリング電子シャッタ方式、両方式を組み合わせたハイブリッド電子シャッタ方式が存在する。ハイブリッド電子シャッタ方式は、露光開始を電子シャッタで実施し、露光終了をメカシャッタで実施する方式である。一般に、メカシャッタ方式は静止画の撮影に使用され、ローリング電子シャッタ方式は動画の撮影に使用されるが、ローリング電子シャッタ方式でも静止画の撮影は可能である。静止画の撮影において、ハイブリッド電子シャッタ方式は、メカシャッタ方式およびローリング電子シャッタ方式にない利点がある。
図15は、この発明の実施の形態2によるイメージセンサの制御回路50の構成を示す回路ブロック図であって、図5と対比される図である。図15において、制御回路50が制御回路20と異なる点は、電圧レベルシフト回路23が除去され、成形信号生成回路22が成形信号生成回路51で置換されている点である。成形信号生成回路51は、成形信号生成回路22に論理和回路OR1<3:0>を追加したものである。
また、本実施の形態2では、実施の形態1と異なり、全行(信号)の同時ネゲート動作を実施していない。すなわち、各行選択デコード回路53にラッチ回路のセット機能とリセット機能を設けたので、ハイブリッド電子シャッタ方式において全行の同時動作を実施する必要がない。このため、実施の形態1よりも動作電流が減少して電源電圧および接地電圧GNDのIRドロップ量も小さくなり、IRドロップ量の増加による不具合が発生しない。
図20は、この発明の実施の形態3によるイメージセンサの制御回路60の構成を示す回路ブロック図であって、図5と対比される図である。図20において、制御回路60は、可変アドレス縮退機能付きプリデコーダ61、プリデコーダ62、論理積回路AND7<3:0>,AND8<3:0>、論理和回路OR2および電圧レベルシフト回路63〜66を含む。
図24(a)〜(x)は、ハイブリッド電子シャッタの画素リセット終了時(転送信号TXの非活性化(ネゲート)時)の転送信号TXを示すタイムチャートである。本実施の形態3では、各行に個別ラッチ回路L<n>を設けたので、全行の個別ラッチ回路L<n>をセットした状態から、全個別ラッチ回路L<n>を1つずつ順次リセットすることができる。
また、本実施の形態3では、制御回路60のプリデコーダ61に可変アドレス縮退機能を持たせたことを特徴としている。図20に示したように、可変アドレス縮退機能付きプリデコーダ61には、下位2ビットを除くアドレスAdN〜Ad2と縮退数制御信号UNI_REG<k:0>が入力され、縮退されたプリデコード信号AdB<3:0>,AdC<3:0>,…が出力される。
図28(a)〜(h)は、実施の形態1,3におけるローリング電子シャッタを模式的に示すタイムチャートである。実施の形態1では、図28(b)(c)に示すように、同じ行グループの複数行の画素回路10をリセットする場合、各行ごとにアクセスする必要がある。また、1水平期間ごとに1信号ずつ「アドレスによるラッチのセット」(図28(b)(c)における上向きの矢印)と「全ラッチのリセット信号による全ラッチのリセット」(図28(b)(c)における上向きの矢印)を繰り返す必要があるため、動作時間と動作電流が大きくなる。
図29(a)〜(x)は、転送信号TXのオーバーラップ動作を示すタイムチャートである。図29(a)〜(x)において、オーバーラップ動作時には、成形信号TX_DRVは「H」レベルに固定される。図29(a)〜(k)では、時刻t1において転送信号TX<0>が「H」レベルである状態が示されている。
Claims (9)
- 複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記制御信号発生回路は、
各行に対応して設けられ、前記選択回路によって対応の行が選択されている場合は第1の信号を選択レベルにし、前記選択回路によって対応の行が選択されていない場合は前記第1の信号を非選択レベルにする論理回路と、
各行に対応して設けられ、対応の第1の信号が選択レベルにされた場合にセットされて第2の信号を活性化レベルにし、リセット信号によってリセットされて前記第2の信号を非活性化レベルにするラッチ回路と、
前記選択回路に同期して成形信号を発生する成形信号発生回路と、
各行に対応して設けられ、対応の第2の信号が活性化レベルにされている場合に前記成形信号を対応の制御信号として対応の行の水平信号線に与えるゲート回路とを含み、
前記第1の信号の選択レベルは第1の電源電圧であり、
前記第2の信号の活性化レベルは前記第1の電源電圧よりも高い第2の電源電圧であり、
前記ラッチ回路は、前記第1の信号の電圧レベルを前記第1の電源電圧から前記第2の電源電圧に変換して前記第2の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。 - 複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記複数行は、予めM行(ただし、Mは2以上の整数である)ずつ複数の行グループに分割され、
前記選択回路は、
前記複数の行グループのうちのいずれかの行グループを選択する第1の副選択回路と、
前記第1の副選択回路によって選択された行グループに属するM行のうちのいずれかの行を選択する第2の副選択回路とを含み、
前記制御信号発生回路は、
各行グループに対応して設けられ、前記第1の副選択回路によって対応の行グループが選択されている場合は第1の信号を選択レベルにし、前記第1の副選択回路によって対応の行が選択されていない場合は前記第1の信号を非選択レベルにする論理回路と、
各行グループに対応して設けられ、対応の第1の信号が選択レベルにされた場合にセットされて第2の信号を活性化レベルにし、リセット信号によってリセットされて前記第2の信号を非活性化レベルにするラッチ回路と、
それぞれM行に対応して前記複数の行グループに共通に設けられ、各々が、前記第2の副選択回路によって対応の行が選択された場合に成形信号を発生するM個の成形信号発生回路と、
それぞれ各行グループのM行に対応して設けられ、各々が、対応の第2の信号が活性化レベルにされている場合に、対応の成形信号発生回路で生成された前記成形信号を対応の制御信号として対応の水平信号線に与えるM個のゲート回路とを含み、
前記第1の信号の選択レベルは第1の電源電圧であり、
前記第2の信号の活性化レベルは前記第1の電源電圧よりも高い第2の電源電圧であり、
前記ラッチ回路は、前記第1の信号の電圧レベルを前記第1の電源電圧から前記第2の電源電圧に変換して前記第2の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。 - 複数行複数列に配置され、各々が、複数の制御信号によって制御され、入射光を電気信号に変換する複数の画素回路と、各行に対応して設けられ、それぞれ前記複数の制御信号を伝達するための複数の水平信号線と、それぞれ前記複数列に対応して設けられた複数の垂直信号線とを含む画素アレイと、
前記複数行のうちのいずれかの行を選択する選択回路と、
各制御信号に対応して設けられ、前記選択回路によって選択された行の対応の水平信号線を介して、その行の複数の画素回路の各々に対応の制御信号を与える制御信号発生回路と、
前記選択回路によって選択された行の複数の画素回路から前記複数の垂直信号線に出力された複数の電気信号を読み出す読出回路とを備え、
前記複数行は、予めM行(ただし、Mは2以上の整数である)ずつ複数の行グループに分割され、
前記選択回路は、
前記複数の行グループのうちのいずれかの行グループを選択する第1の副選択回路と、
前記第1の副選択回路によって選択された行グループに属するM行のうちのいずれかの行を選択する第2の副選択回路とを含み、
前記制御信号発生回路は、
各行グループに対応して設けられ、前記第1の副選択回路によって対応の行グループが選択されている場合は第1の信号を選択レベルにし、前記第1の副選択回路によって対応の行が選択されていない場合は前記第1の信号を非選択レベルにする論理回路と、
各行グループに対応して設けられ、対応の第1の信号が選択レベルにされた場合にセットされて第2の信号を活性化レベルにし、リセット信号によってリセットされて前記第2の信号を非活性化レベルにするラッチ回路と、
前記第2の副選択回路に同期して成形信号を発生する成形信号発生回路と、
それぞれ各行グループのM行に対応して設けられて対応の第2の信号が活性化レベルにされた場合に活性化され、各々が、副セット信号によってセットされ、副リセット信号によってリセットされるM個の副ラッチ回路と、
前記M個の副ラッチ回路のうちの前記第2の副選択回路によって選択された行に対応する副ラッチ回路に前記副セット信号または前記副リセット信号を与えるラッチ制御回路と、
各行に対応して設けられ、対応の副ラッチ回路がセットされている場合に、前記成形信号を対応の制御信号として対応の水平信号線に与えるゲート回路とを含み、
前記第1の信号の選択レベルは第1の電源電圧であり、
前記第2の信号の活性化レベルは前記第1の電源電圧よりも高い第2の電源電圧であり、
前記ラッチ回路は、前記第1の信号の電圧レベルを前記第1の電源電圧から前記第2の電源電圧に変換して前記第2の信号として出力する電圧レベルシフト回路を兼ねている、イメージセンサ。 - 前記選択回路は、さらに、縮退モード時に前記複数の行グループをm個(ただし、mは2以上の整数である)ずつ複数のブロックに分割する縮退回路を含み、
前記第1の副選択回路は、前記縮退モード時には、前記複数のブロックの各々においてm個の行グループを順次選択する、請求項3に記載のイメージセンサ。 - 前記第1の信号の非選択レベルおよび前記第2の信号の非活性化レベルの各々は基準電圧であり、
前記ラッチ回路は、
第1のノードと前記基準電圧のラインとの間に接続され、対応の第1の信号が選択レベルにされている場合に導通する第1のスイッチング素子と、
前記第1のノードと第2のノードとの間に接続された第1のインバータと、
前記第2のノードと前記第1のノード間に接続された第2のインバータとを含み、
前記第1および第2のインバータの各々は、前記第2の電源電圧および前記基準電圧によって駆動され、
前記第2の信号は前記第2のノードに現れる信号である、請求項1から請求項4までのいずれかに記載のイメージセンサ。 - 前記ラッチ回路は、さらに、前記第2の電源電圧のラインと前記第1のノードとの間に接続され、前記リセット信号に応答して導通する第2のスイッチング素子を含む、請求項5に記載のイメージセンサ。
- 前記ラッチ回路は、さらに、前記第2のノードと前記基準電圧のラインとの間に接続され、対応の第1の信号が選択レベルにされている場合は前記リセット信号に応答して導通し、対応の第1の信号が非選択レベルである場合は非導通になる第2のスイッチング素子を含む、請求項5に記載のイメージセンサ。
- 前記ラッチ回路は、さらに、前記第2のノードと前記基準電圧のラインとの間に接続され、前記リセット信号に応答して導通する第2のスイッチング素子を含む、請求項5に記載のイメージセンサ。
- 前記制御信号発生回路は、さらに、前記ラッチ回路と前記ゲート回路の間に設けられ、対応の第2の信号の非活性化レベルを前記基準電圧よりも低い第3の電源電圧にシフトさせる副電圧レベルシフト回路を含み、
前記副電圧レベルシフト回路および前記ゲート回路の各々は、前記第2および第3の電源電圧によって駆動される、請求項1から請求項8までのいずれかに記載のイメージセンサ。
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