JP5500527B2 - Signal acquisition system and its calibration processing method - Google Patents
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- 238000003672 processing method Methods 0.000 title claims description 5
- 239000000523 sample Substances 0.000 claims description 187
- 238000005259 measurement Methods 0.000 claims description 56
- 238000012545 processing Methods 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 47
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims description 4
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims description 3
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 31
- 230000008569 process Effects 0.000 description 28
- 230000006870 function Effects 0.000 description 27
- 239000003990 capacitor Substances 0.000 description 22
- 230000004044 response Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 16
- 238000012546 transfer Methods 0.000 description 13
- 238000012360 testing method Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 230000001965 increasing effect Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000002500 effect on skin Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Images
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/06766—Input circuits therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
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Description
本発明は、被測定デバイスからの信号を取込むことに関し、特に、静電容量を減少させた信号取込みプローブを用いて、被測定デバイスの負荷を減少させる信号取込みシステム及びその校正処理方法に関する。 The present invention relates to capturing a signal from a device under test, and more particularly, to a signal capturing system for reducing the load on a device under test using a signal capturing probe with reduced capacitance and a calibration processing method thereof.
本願は、2009年9月30日出願の米国特許出願番号第12/571,236号を基礎とする一部継続出願である。従来の受動電圧プローブ10は、プローブ・チップ14が図1においてRT及びCTとして示される抵抗−静電容量の並列回路網12から構成され、この並列回路網12は抵抗性中心導体信号ケーブル16を介して補償ボックス中の補償回路18に結合される。補償回路18は、抵抗性要素RC1及びRC2並びに容量性要素CCを有する。RC1はケーブル16と直列であり、RC2は可変コンデンサCCと直列である。補償回路18は、オシロスコープ、スペクトラム・アナライザ、ロジック・アナライザのような測定試験装置22の入力回路20に結合される。一般に、オシロスコープの入力回路20は、RTS及びCTSで示される抵抗−静電容量の回路網24を含み、これは、10から20ピコ・ファラド(pf)のコンデンサと並列な1Mオームの入力インピーダンスをオシロスコープに与えるスイッチング入力アッテネーション回路(図示せず)に関係する。スイッチング入力アッテネーション回路の出力は、プリ増幅回路26の入力端子に結合される。オシロスコープは、オシロスコープの入力端子からプリ増幅回路の出力端子まで、名目上、周波数応答が平坦な伝達関数となるよう校正される。
This application is a continuation-in-part application based on US patent application Ser. No. 12 / 571,236, filed Sep. 30, 2009. Conventional
補償回路18は、ケーブル16の抵抗性及び容量性終端となって、反射を最小限にするとともに、測定試験装置22に名目上平坦な周波数応答を持つ伝達関数を与える。補償可変コンデンサCCは、オシロスコープの個々のチャンネルの入力静電容量のばらつきに対して、プローブの抵抗と静電容量の分配比をマッチ(整合)させるように、ユーザが調整可能である。抵抗性要素RC1は、抵抗性ケーブル16の終端マッチング(整合)を高周波数におけるオシロスコープの入力信号に与える(ここでケーブルZ0≒155Ω)。可変コンデンサCCと直列なRC2は、オシロスコープに負荷されるコンデンサに対するケーブル終端を改善する。
チップの抵抗RT、ケーブル終端抵抗RC1及び入力抵抗RTSは、直流から低周波数の入力信号に対する分圧減衰回路網を形成する。広い周波数範囲の入力信号に適応するため、抵抗性分圧減衰回路網は、チップ抵抗要素RTを横断するシャント(shunt:分路、分流)チップ・コンデンサCT、シャント終端コンデンサCC及び終端抵抗要素RTSを横断する入力コンデンサCTSを用いて補償される。適切に補償された分圧回路を得るためには、プローブ・チップ抵抗−静電容量並列回路網12の時定数が、Cケーブル及びCCを含めた終端抵抗−静電容量並列回路網24の時定数と等しくなければならない。
The chip resistor R T , cable termination resistor R C1 and input resistor R TS form a voltage divider attenuation network for DC to low frequency input signals. To accommodate a wide frequency range of input signals, the resistive voltage divider attenuation network includes a shunt chip capacitor C T , a shunt termination capacitor C C and a termination across the chip resistor element R T. Compensated using an input capacitor C TS across the resistive element R TS . In order to obtain a properly compensated voltage divider circuit, the time constant of the probe tip resistor-capacitance
その特性インピーダンスにおいて、適切に抵抗性ケーブル16を終端するには、比較的大きなシャント・コンデンサCCを補償回路網18に加えることが必要となる。これは、大きなケーブルの静電容量Cケーブルに加えてである。例えば、米国テクトロニクス社が製造販売するP2220型受動プローブ(減衰係数1X/10X=減衰比1:1と10:1の切替可)に係るチップの抵抗RT及び静電容量CTは、減衰比10:1のとき、オシロスコープの1MΩの入力インピーダンスに対し、10分の1となるように選択される。最小のチップ静電容量CTは、他の寄生容量を無視すれば、ケーブルの大きな静電容量Cケーブル、CC及びCTSの合計の9分の1である。チップ静電容量CTは、上述のパラメータに対しては、8pFから12pF程度のオーダーである。入力容量(これは、Cケーブル、CC及びCTSの合計と直列になっているCTである)は、モニター(監視)された回路で駆動されるので、プローブが回路にどの程度の負荷を与えるかの量を表す。
To properly terminate the
図2は、他の受動プローブとオシロスコープの構成を示し、プリ増幅回路28は電流増幅器として構成される。この構成には、図1のプローブ及びオシロスコープ構成と同じ制約がある。このプローブにはプローブ補償ボックスに補償回路があり、オシロスコープには従来のごとく10〜20pFの静電容量と並列な1MΩの抵抗がオシロスコープの入力部分にある。既存の受動プローブ及びオシロスコープの構成における主要な課題は、中帯域及び広帯域周波数の信号電流のかなりの部分が、抵抗性中心導体信号ケーブルの出力端において、終端容量CCによってグランドに分流(シャント:shunt)されることである。加えて、抵抗性中心導体信号ケーブルはオシロスコープの入力端より前で終端されるので、オシロスコープの入力回路の寄生容量が、電流をグランドに更に分流する非終端伝送ラインとして機能する。
FIG. 2 shows the configuration of another passive probe and oscilloscope, and the
プローブ・チップの静電容量及び抵抗性中心導体信号ケーブルは、従来の受動プローブの帯域全体に影響を得たる。更に、プローブ・チップの入力部分は、高い入力レジスタンスと並列な容量性リアクタンスが原因で、高周波数において被測定デバイスに低い入力インピーダンスを与える。プローブ・チップの静電容量を減少させて容量性リアクタンスを増加させるには、補償回路網を維持するように分圧回路網の他の構成要素の値を調整する必要がある。従来は、これは、プローブ・チップ中のレジスタンスを増加させることで実現していた。しかし、これは、回路網の分圧比を増加させ、結果として、プローブに印加される信号の減衰が大きくなる。オシロスコープに入力された減少された信号は、オシロスコープの入力回路の利得を増加させることで補償してもよいが、これは信号中のノイズを増加させる結果となり、装置における信号対ノイズ比を全般的に悪化させる。 The probe tip capacitance and resistive center conductor signal cable affect the entire bandwidth of a conventional passive probe. Furthermore, the input portion of the probe tip provides a low input impedance to the device under test at high frequencies due to capacitive reactance in parallel with high input resistance. To reduce the probe tip capacitance and increase capacitive reactance, the values of the other components of the voltage divider network need to be adjusted to maintain the compensation network. In the past, this was achieved by increasing the resistance in the probe tip. However, this increases the voltage divider ratio of the network, and as a result, the attenuation of the signal applied to the probe is increased. The reduced signal input to the oscilloscope may be compensated by increasing the gain of the oscilloscope input circuit, but this results in increased noise in the signal, and the overall signal-to-noise ratio in the device. To worsen.
特殊なタイプの受動プローブもあり、これは、比較的高いインピーダンス及びアッテネーションを50オーム入力のオシロスコープに与える。このZ0プローブは、比較的低い抵抗値、5キロ・オーム以下であり、50オームの無損失同軸ケーブルに結合される。プローブ・ヘッドの寄生容量で生じるプローブ・チップの静電容量は、通常、1pFよりも小さい。具体的にな実施形態では、プローブ・チップの抵抗値は450オームで、50オームの無損失同軸ケーブルを介して、50オーム入力のオシロスコープに結合され、これは減衰比10の受動分圧回路網を形成する。このプローブに入力される電圧は、入力抵抗値の大きさが原因で、従来からある受動プローブに比較して制限される。また、低い入力抵抗値が、直流信号に対する過度の負荷となることがある。 There is also a special type of passive probe, which gives a relatively high impedance and attenuation to a 50 ohm input oscilloscope. This Z 0 probe has a relatively low resistance, 5 kilo ohms or less, and is coupled to a 50 ohm lossless coaxial cable. The probe tip capacitance generated by the probe head parasitic capacitance is typically less than 1 pF. In a specific embodiment, the resistance of the probe tip is 450 ohms and is coupled to a 50 ohm input oscilloscope via a 50 ohm lossless coaxial cable, which is a passive voltage divider network with a 10 attenuation ratio. Form. The voltage input to this probe is limited compared to conventional passive probes due to the magnitude of the input resistance value. Moreover, a low input resistance value may become an excessive load with respect to a DC signal.
米国特許6483284号は、図3に示すポール・ゼロ・キャンセレーションを用いた広帯域プローブを開示している。抵抗RtabとキャパシタCtabと直列な抵抗Rtip及びキャパシタCtipの並列プローブ・チップ回路網は、被測定デバイスからの信号を検出し、この信号を近くの無損失同軸ケーブル40を介して補償回路網に結合する。キャパシタCtabは、回路基板上の配線、同軸ケーブルなどのようなチップ回路中の静電容量を表す。ケーブル終端抵抗Reは、ケーブル40とオペアンプ42の反転入力端子間に直列に接続される。非反転入力端子は、コモン・グランドに結合される。入力端子と出力端子間に接続されるのは、Cfbと、Cfbと直列なRpkとの抵抗Rfbの並列な組み合わせ回路である。並列なチップ抵抗Rtip及びキャパシタCtipはゼロを生成し、抵抗Rtab及びキャパシタCtabの組み合わせはポールを生成する。補償回路網中の抵抗Rfb及びキャパシタCfbによってポール(極)が生成され、抵抗Rpk及びキャパシタCfbによってゼロ(零点)が生成される。プローブ・チップ回路網中に生成されたゼロ及びポールは、補償回路網中のポール及びゼロによってキャンセルされる。補償回路網の出力は、オシロスコープなどのようなエンド・ユーザ・デバイス(又は最終用途デバイス)に結合される。開示内容によれば、2つのRC回路網の時定数は、これら零点と極が相殺し、プローブが一定の利得を得るように等しくなければならない。更に、オペアンプ42は、広帯域プローブ回路の一部であって、エンド・ユーザ・デバイスの一部ではない。
U.S. Pat. No. 6,483,284 discloses a broadband probe using the pole zero cancellation shown in FIG. A parallel probe chip network of a resistor R tip and a capacitor C tip in series with a resistor R tab and a capacitor C tab detects a signal from the device under test and compensates this signal via a nearby lossless
本発明は、信号取込みプローブ及び信号処理装置を有する信号取込みシステムである。信号取込みプローブは、抵抗性の中心導体信号ケーブルに結合されたプローブ・チップ回路を有する。抵抗性の中心導体信号ケーブルは、信号処理装置の入力ノードに結合される。入力ノードは、更に、入力回路を介して信号処理装置中の補償システムに結合される。信号取込みプローブ及び信号処理装置は、入力ノードにおいては時定数がミスマッチしているが、可変利得及び補償デジタル・フィルタを提供するフィードバック・ループ回路を有し、信号処理装置の周波数帯域に渡ってフラットに維持するための極と零点(pole-zero)の対を提供する補償システムを有している。 The present invention is a signal acquisition system having a signal acquisition probe and a signal processing device. The signal acquisition probe has a probe tip circuit coupled to a resistive center conductor signal cable. A resistive center conductor signal cable is coupled to the input node of the signal processor. The input node is further coupled to a compensation system in the signal processing device via an input circuit. The signal acquisition probe and signal processor have a time constant mismatch at the input node, but have a feedback loop circuit that provides a variable gain and compensation digital filter, and is flat over the frequency band of the signal processor. A compensation system that provides a pole-zero pair to maintain
このフィードバック・ループ回路は、可変抵抗性及び容量性要素から構成してもよく、入力増幅回路は電流増幅回路として構成してもよい。可変抵抗性及び容量性要素は、可変抵抗性及び容量性要素それぞれに複数の抵抗値及び容量値を設定するための複数のレジスタを伴っても良い。補償デジタル・フィルタは、複数のフィルタ・タップを有し、これらフィルタ・タップの値は可変である。 The feedback loop circuit may be composed of variable resistive and capacitive elements, and the input amplifier circuit may be configured as a current amplifier circuit. The variable resistive and capacitive elements may be accompanied by a plurality of registers for setting a plurality of resistance values and capacitance values in the variable resistive and capacitive elements, respectively. The compensating digital filter has a plurality of filter taps, and the values of these filter taps are variable.
信号処理装置の入力回路は、好ましくは減衰回路であり、これは抵抗性中心導体信号ケーブルの少なくとも抵抗性及び容量性終端の一方を提供する。入力ノードは、他端が入力増幅回路の入力端子に隣接して配置され、終端伝送線を形成する抵抗性要素に結合される信号線に結合される。信号処理装置内に配置され、信号処理装置の入力ノードを減衰回路を介して選択的に補償システムに結合すると共に、信号処理装置の入力ノードと減衰回路の間に追加の減衰回路を選択的に結合するスイッチング回路を信号処理装置内に更に具えるようにしても良い。追加の減衰回路は、抵抗性−容量性の減衰回路網としても良い。 The input circuit of the signal processing device is preferably an attenuation circuit, which provides at least one of resistive and capacitive termination of the resistive center conductor signal cable. The input node is coupled to a signal line having the other end disposed adjacent to the input terminal of the input amplifier circuit and coupled to a resistive element forming a termination transmission line. Located within the signal processor, the signal processor input node is selectively coupled to the compensation system via an attenuation circuit, and an additional attenuation circuit is selectively interposed between the signal processor input node and the attenuation circuit. A switching circuit to be coupled may be further provided in the signal processing device. The additional attenuation circuit may be a resistive-capacitive attenuation network.
プローブ・チップ回路は、容量性要素と並列な少なくとも第1の抵抗性要素を更に具えるようにしても良い。また、プローブ・チップ回路は、高電圧信号取込みプローブとして機能するように、複数の容量性要素と並列な複数の第1抵抗性要素を有するようにしても良い。この1つ以上の容量性要素は、2〜5ピコ・ファラッドの範囲の有効なキャパシタンスを持つようにしても良い。 The probe tip circuit may further comprise at least a first resistive element in parallel with the capacitive element. The probe chip circuit may also have a plurality of first resistive elements in parallel with a plurality of capacitive elements so as to function as a high voltage signal acquisition probe. The one or more capacitive elements may have an effective capacitance in the range of 2-5 pico farads.
補償デジタル・フィルタを有する信号取込みシステムのための校正処理は、信号取込みプローブ及び信号処理装置を用いて、広周波数コンテンツ信号のデジタル値を校正波形として取込むステップと、信号処理装置に記憶された広周波数コンテンツ信号の基準校正波形と、校正波形との間で、これら波形上の共通位置で測定エラー値を決定するステップとを含む。測定エラー係数は、少なくとも1つのレジスタ値及びフィルタ・タップ値を有し、共通位置において測定エラー値の関数として決定される。レジスタ値及び/又は測定エラーのフィルタ・タップ値は、補償デジタル・フィルタの入力増幅回路及び複数のフィルタ・タップ中の1つのフィルタ・タップのフィードバック・ループ回路中の複数のレジスタ中の適切なレジスタに適用される。校正波形及び校正基準波形の共通位置の夫々について測定エラー値及び測定エラー係数が定められる(determine:測定される)。これに代えて、信号処理装置に記憶された広周波数コンテンツ信号の基準校正波形と、校正波形との間のこれら波形上の少なくとも1つの時間位置及び周波数位置で設定される複数の共通位置における複数の第1測定エラー値を定めると共に、第1測定エラー値及びこれら波形上の複数の共通位置の関数として測定エラー係数を定める。校正波形及び校正基準波形上の最後の共通位置について測定エラー値及び測定エラー係数が定められた後、広周波数コンテンツ信号の新しいデジタル値のセット(set:組み)が校正波形として取り込まれる。この新しい校正波形は、校正を確認するために、校正仕様と比較される。もし校正が校正仕様内であれば、入力増幅回路及び補償デジタル・フィルタの複数フィルタ・タップのいくつかのフィルタ・タップのフィードバック・ループ回路中の複数のレジスタ中のレジスタ値が記憶され、校正処理が成功との結果が表示される。 A calibration process for a signal acquisition system having a compensation digital filter includes the steps of acquiring a digital value of a wide frequency content signal as a calibration waveform using a signal acquisition probe and a signal processing device, and stored in the signal processing device. Determining a measurement error value at a common position on the waveform between the reference calibration waveform of the wide frequency content signal and the calibration waveform. The measurement error coefficient has at least one register value and a filter tap value and is determined as a function of the measurement error value at a common location. The register value and / or the filter tap value of the measurement error may be obtained from an appropriate register in the compensation digital filter input amplifier circuit and in a plurality of registers in the feedback loop circuit of one filter tap in the plurality of filter taps. Applies to A measurement error value and a measurement error coefficient are determined (determine) for each common position of the calibration waveform and the calibration reference waveform. Instead, the reference calibration waveform of the wide frequency content signal stored in the signal processing device and a plurality of common positions set at at least one time position and frequency position on these waveforms between the calibration waveforms. And a measurement error coefficient as a function of the first measurement error value and a plurality of common positions on these waveforms. After the measurement error value and the measurement error coefficient are determined for the last common position on the calibration waveform and the calibration reference waveform, a new set of digital values (set) of the wide frequency content signal is captured as the calibration waveform. This new calibration waveform is compared with the calibration specification to confirm the calibration. If the calibration is within the calibration specification, the register values in multiple registers in the feedback loop circuit of several filter taps of the multiple filter taps of the input amplifier circuit and compensation digital filter are stored and the calibration process Will show the result of success.
もし校正波形が校正仕様内でなければ、校正処理が繰り返し時間制限値を超えたかどうかが判断される。もし校正処理が繰り返し時間制限値を超えていない場合、これら波形上の共通位置は初期位置に設定される。校正波形及び校正基準波形の1つ又は複数の共通位置について、1つ又は複数の測定エラー値及び測定エラー係数が決定される(determine:測定される)。そして、測定エラー係数の少なくとも1つのレジスタ値及びフィルタ・タップ値が、入力増幅回路フィードバック・ループ回路中の複数のレジスタ中の少なくとも1つの適切なフィードバック・ループ・レジスタ及び補償デジタル・フィルタの複数フィルタ・タップの1つのフィルタ・タップに適用される。校正波形及び校正基準波形の最後の共通位置について、測定エラー値及び測定エラー係数が決定された後、広周波数コンテンツ信号の新しいデジタル値のセット(set:組み)が校正波形として取り込まれる。この新しい校正波形は、校正を確認するために、校正仕様と比較される。もし校正がやはり校正仕様内にはなく、且つ校正処理が時間切れとなると、校正処理の前における入力増幅回路のフィードバック・ループ回路中の複数のレジスタ中の初期値及び補償デジタル・フィルタの初期タップ値が記憶され、校正処理が不成功との結果が表示される。 If the calibration waveform is not within the calibration specification, it is determined whether the calibration process has repeatedly exceeded the time limit value. If the calibration process does not exceed the repetition time limit value, the common position on these waveforms is set to the initial position. One or more measurement error values and measurement error coefficients are determined (measured) for one or more common positions of the calibration waveform and the calibration reference waveform. And at least one register value and a filter tap value of the measurement error coefficient are at least one suitable feedback loop register and a plurality of filters of the compensation digital filter in the plurality of registers in the input amplifier circuit feedback loop circuit • Applies to one filter tap of taps. After the measurement error value and the measurement error coefficient are determined for the last common position of the calibration waveform and the calibration reference waveform, a new set of digital values of the wide frequency content signal is captured as the calibration waveform. This new calibration waveform is compared with the calibration specification to confirm the calibration. If the calibration is still not within the calibration specification and the calibration process times out, the initial values in the registers in the feedback loop circuit of the input amplifier circuit and the initial tap of the compensation digital filter before the calibration process The value is stored and the result of the unsuccessful calibration process is displayed.
広周波数コンテンツ信号のデジタル値を校正波形として取込むステップには、信号取込みプローブを信号処理装置に装着するステップが含まれる。信号処理装置は、信号取込みプローブ中のプローブ・メモリの有無を検出し、もしプローブ・メモリが存在すれば、プローブ・メモリの記憶内容を信号処理装置にロードする。信号処理装置は、プローブ・メモリ中に記憶されたプローブ校正定数の存在を検出し、これらプローブ校正定数を入力増幅回路のフィードバック・ループ回路中の複数のレジスタ中のレジスタ値と、補償デジタル・フィルタの複数のフィルタ・タップの適切なフィルタ・タップに適用する。もし信号取込みプローブがプローブ・メモリを持たない場合は、入力増幅回路のフィードバック・ループ回路中の複数のレジスタに名目(nominal)レジスタ値を適用すると共に、名目(nominal)フィルタ・タップ値が補償デジタル・フィルタの複数のフィルタ・タップに適用される。 The step of acquiring the digital value of the wide frequency content signal as a calibration waveform includes the step of attaching a signal acquisition probe to the signal processing device. The signal processing device detects the presence or absence of the probe memory in the signal acquisition probe, and if the probe memory exists, loads the stored contents of the probe memory into the signal processing device. The signal processor detects the presence of probe calibration constants stored in the probe memory, and detects the probe calibration constants in register values in a plurality of registers in the feedback loop circuit of the input amplifier circuit and the compensation digital filter. Applies to the appropriate filter tap of multiple filter taps. If the signal acquisition probe does not have a probe memory, it applies the nominal register value to multiple registers in the feedback loop circuit of the input amplifier circuit and the nominal filter tap value is compensated digitally. • Applies to multiple filter taps on a filter.
校正処理は、周波数領域で実行されても良い。これは、広周波数コンテンツ信号の校正波形のデジタル値を高速フーリエ変換を用いて周波数領域表現に変換し、信号処理装置に記憶された広周波数コンテンツ信号の基準校正波形の周波数領域表現と、校正波形の周波数領域表現との間の、これら波形上の共通周波数位置における測定エラー値を定める(determine:測定する)ことによって実行しても良い。 The calibration process may be performed in the frequency domain. This is because the digital value of the calibration waveform of the wide frequency content signal is converted into a frequency domain representation using fast Fourier transform, the frequency domain representation of the reference calibration waveform of the wide frequency content signal stored in the signal processing device, and the calibration waveform May be performed by determining (determining) a measurement error value at a common frequency position on these waveforms between the two frequency domain representations.
本発明による補償デジタル・フィルタを有する信号取込みシステムの第1の観点としては、抵抗性中心導体信号ケーブルに結合されたプローブ・チップ回路を有する信号取込みプローブと、入力ノードを有する信号処理装置であって、上記入力ノードが上記信号取込みプローブの上記抵抗性中心導体信号ケーブルに結合されると共に、入力回路を介して上記信号処理装置中に配置された補償システムに結合される信号処理装置とを具え、上記信号取込みプローブ及び上記信号処理装置は、入力ノードにおいて時定数がミスマッチしており、フィードバック・ループ回路のある入力増幅回路及び補償デジタル・フィルタを有する上記補償システムが信号取込みシステムの周波数帯域幅に渡ってフラットを維持する極−零点(pole-zero)対を提供することを特徴とする。 A first aspect of a signal acquisition system having a compensated digital filter according to the present invention is a signal acquisition probe having a probe tip circuit coupled to a resistive center conductor signal cable and a signal processing device having an input node. A signal processor coupled to the resistive center conductor signal cable of the signal acquisition probe and coupled to a compensation system disposed in the signal processor via an input circuit. The signal acquisition probe and the signal processing device have mismatched time constants at the input node, and the compensation system having an input amplification circuit with a feedback loop circuit and a compensation digital filter has a frequency bandwidth of the signal acquisition system. Provides pole-zero pairs that remain flat across It is characterized in.
本発明の第2観点としては、上記第1観点において、上記信号処理装置の上記入力回路が、上記抵抗性中心導体信号ケーブルの少なくとも1つの抵抗性及び容量性終端を提供するようにしても良い。 As a second aspect of the present invention, in the first aspect, the input circuit of the signal processing device may provide at least one resistive and capacitive termination of the resistive central conductor signal cable. .
本発明の第3観点としては、第1観点において、フィードバック・ループ回路の入力端子及び出力端子間が結合されるようにしても良い。 As a third aspect of the present invention, the input terminal and the output terminal of the feedback loop circuit may be coupled in the first aspect.
本発明の第4観点としては、第3観点において、信号処理装置が、一端が上記入力ノードに結合され、他端が上記入力増幅回路の入力端子に隣接して終端伝送線を形成する抵抗性要素に結合される信号経路を更に具えるようにしても良い。 According to a fourth aspect of the present invention, in the third aspect, the signal processing device is configured such that one end is coupled to the input node and the other end is adjacent to the input terminal of the input amplifier circuit to form a termination transmission line. A signal path coupled to the element may further be provided.
本発明の第5観点としては、第1観点において、入力増幅回路が電流増幅回路を具えるようにしても良い。 As a fifth aspect of the present invention, in the first aspect, the input amplifier circuit may include a current amplifier circuit.
本発明の第6観点としては、第3観点において、フィードバック・ループ回路が抵抗性要素及び容量性要素を具えるようにしても良い。 As a sixth aspect of the present invention, in the third aspect, the feedback loop circuit may include a resistive element and a capacitive element.
本発明の第7観点としては、第6観点において、入力増幅回路のフィードバック・ループ回路が、フィードバック・ループ回路中の可変抵抗性要素及び可変容量性要素の抵抗性の値及び容量性の値を設定する複数のレジスタを更に有するようにしても良い。 As a seventh aspect of the present invention, in the sixth aspect, the feedback loop circuit of the input amplifier circuit is configured to set the resistance value and the capacitive value of the variable resistive element and the variable capacitive element in the feedback loop circuit. A plurality of registers to be set may be further included.
本発明の第8観点としては、第1観点において、補償デジタル・フィルタが、複数のフィルタ・タップを有し、これらフィルタ・タップ値が可変であるようにしても良い。 As an eighth aspect of the present invention, in the first aspect, the compensation digital filter may have a plurality of filter taps, and these filter tap values may be variable.
本発明の第9観点としては、第1観点において、入力回路が更に減衰回路を有するようにしても良い。 As a ninth aspect of the present invention, in the first aspect, the input circuit may further include an attenuation circuit.
本発明の第10観点としては、第9観点において、信号処理装置内に配置され、信号処理装置の入力ノードを減衰回路を介して選択的に補償システムに結合すると共に、信号処理装置の入力ノードと減衰回路の間に追加の減衰回路を選択的に結合するスイッチング回路を信号処理装置内に更に具えるようにしても良い。 According to a tenth aspect of the present invention, in the ninth aspect, the input node of the signal processing apparatus is arranged in the signal processing apparatus, and selectively couples the input node of the signal processing apparatus to the compensation system via the attenuation circuit. The signal processing device may further include a switching circuit that selectively couples an additional attenuation circuit between the signal processing circuit and the attenuation circuit.
本発明の第11観点としては、第1観点において、プローブ・チップ回路が、容量性要素と並列な少なくとも第1の抵抗性要素を更に具えるようにしても良い。 As an eleventh aspect of the present invention, in the first aspect, the probe chip circuit may further include at least a first resistive element in parallel with the capacitive element.
本発明の第12観点としては、第12観点において、容量性要素が、2〜5ピコ・ファラッドの範囲のキャパシタンスとしても良い。 As a twelfth aspect of the present invention, in the twelfth aspect, the capacitive element may have a capacitance in the range of 2 to 5 pico farads.
本発明の第13観点は、補償デジタル・フィルタを有する信号取込みシステムのための校正処理方法であって、上記信号取込みシステムが信号ケーブルを介して信号処理装置に結合された信号取込みプローブを有する場合において、
上記信号取込みプローブ及び上記信号処理装置を用いて、広周波数コンテンツ信号のデジタル値を校正波形として取込むステップa)と、
信号処理装置に記憶された広周波数コンテンツ信号の基準校正波形と、上記校正波形との間で、少なくとも1つの時間位置及び周波数位置で設定される上記波形上の共通位置で第1測定エラー値を決定するステップb)と、
少なくとも上記第1測定エラー値及び上記波形の上記共通位置の関数として、少なくとも1つのレジスタ値及びフィルタ・タップ値を有する測定エラー係数を決定するステップc)と、
入力増幅回路のフィードバック・ループ回路中の複数のレジスタ中の適切なレジスタの少なくとも1つのレジスタ値及び上記補償デジタル・フィルタ中の複数のタップ中のフィルタ・タップ値に上記測定エラー係数をそれぞれ適用するステップd)と、
上記波形上の更なる共通位置にステップb)、c)及びd)を繰り返すステップe)と、
上記波形上の最後の上記共通位置において上記測定エラー値及び上記測定エラー係数を定めた後、上記信号取込みプローブ及び上記信号処理装置を用いて広周波数コンテンツ信号のデジタル値を校正波形として取込むステップf)と、
校正仕様とステップf)で取り込んだ校正波形とを比較し、上記校正波形が上記校正仕様内であるか確認するステップg)と、
上記校正仕様内の上記校正波形に関する入力増幅回路の少なくとも1つのフィードバック・ループ回路中の複数のレジスタ及び補償デジタル・フィルタのフィルタ・タップにロードされたレジスタ値を記憶するステップh)と、
上記校正処理の成功した結果を表示するステップi)とを具えている。
A thirteenth aspect of the present invention is a calibration processing method for a signal acquisition system having a compensation digital filter, wherein the signal acquisition system has a signal acquisition probe coupled to a signal processing device via a signal cable. In
Using the signal acquisition probe and the signal processing device to acquire a digital value of a wide frequency content signal as a calibration waveform;
Between the reference calibration waveform of the wide frequency content signal stored in the signal processing device and the calibration waveform, the first measurement error value is obtained at a common position on the waveform set at at least one time position and frequency position. Determining step b);
Determining a measurement error coefficient having at least one register value and a filter tap value as a function of at least the first measurement error value and the common position of the waveform;
Applying the measurement error coefficient to at least one register value of an appropriate register in a plurality of registers in a feedback loop circuit of an input amplifier circuit and to a filter tap value in a plurality of taps in the compensation digital filter, respectively; Step d), and
Repeating steps b), c) and d) at further common positions on the waveform ; e);
After the measurement error value and the measurement error coefficient are determined at the last common position on the waveform, the digital value of the wide frequency content signal is acquired as a calibration waveform using the signal acquisition probe and the signal processing device. f) and
Comparing the calibration specification with the calibration waveform captured in step f) and confirming that the calibration waveform is within the calibration specification step g);
Storing a register value loaded in a plurality of registers and a filter tap of a compensation digital filter in at least one feedback loop circuit of the input amplifier circuit for the calibration waveform within the calibration specification; and h)
And i) displaying the successful result of the calibration process.
本発明の第14観点としては、第13観点において、決定ステップb)及びc)が、
上記信号処理装置に記憶された広周波数コンテンツ信号基準校正波形と上記校正波形の間の複数の第1測定エラー値を、少なくとも1つの時間位置及び周波数位置に設定された波形上の複数の共通位置において決定するステップa)と、
複数の第1測定エラー値及び上記波形上の共通位置の関数として、少なくとも1つのレジスタ値及びフィルタ・タップ値を有する測定エラー係数を決定するステップb)と
を更に有するようにしても良い。
As a fourteenth aspect of the present invention, in the thirteenth aspect, the determination steps b) and c)
The plurality of first measurement error values between the wide frequency content signal reference calibration waveform stored in the signal processing device and the calibration waveform are set to a plurality of common positions on the waveform set at at least one time position and frequency position. Step a) determined in
And b) determining a measurement error coefficient having at least one register value and a filter tap value as a function of the plurality of first measurement error values and the common position on the waveform.
本発明の第15観点としては、第13観点において、上記確認するステップg)が、
上記校正処理が繰り返し時間制限値を超えたかどうか決定するステップa)と、
上記校正処理が上記繰り返し時間制限値を超えていないときは、上記波形上の上記共通位置を最初の位置に設定するステップb)と、
上記波形上の複数の上記共通位置について上記第13観点のステップe)を繰り返すステップc)と
を更に有するようにしても良い。
As a fifteenth aspect of the present invention, in the thirteenth aspect, the step g) to be confirmed is
A) determining whether the calibration process has repeatedly exceeded a time limit;
When the calibration process does not exceed the repetition time limit value, the step b) of setting the common position on the waveform as the first position;
And step c) of repeating the step e) of the thirteenth aspect for a plurality of the common positions on the waveform.
本発明の第16観点としては、第15観点の方法であって、上記確認するステップg)が、
校正処理が繰り返し時間制限値を超えたかどうか決定するステップa)と、
校正処理が繰り返し時間制限値を超えたとき、上記校正処理を開始するのに先だって、入力増幅回路のフィードバック・ループ回路中の複数のレジスタ中の初期レジスタ値及び補償デジタル・フィルタの初期フィルタ・タップ値を記憶するステップb)と、
校正処理の不成功の結果を表示するステップc)とを更に有するようにしても良い。
According to a sixteenth aspect of the present invention, there is provided a method according to the fifteenth aspect, wherein the step g) to be confirmed is
A) determining whether the calibration process has repeatedly exceeded a time limit;
When the calibration process repeatedly exceeds the time limit, prior to starting the calibration process, the initial register values in multiple registers in the feedback loop circuit of the input amplifier circuit and the initial filter tap of the compensation digital filter A step b) of storing a value;
A step c) of displaying a result of unsuccessful calibration processing.
本発明の第17観点としては、第13観点において、上述した信号取込みプローブ及び上記信号処理装置を用いて、広周波数コンテンツ信号のデジタル値を校正波形として取込むステップa)が、
信号取込みプローブを信号処理装置に装着するステップa)と、
信号処理装置が信号取込みプローブ中のプローブ・メモリの有無の少なくとも一方を検出するステップb)と、
上記プローブ・メモリが有るときには、上記プローブ・メモリの記憶内容を信号処理装置にロードするステップc)と、
上記プローブ・メモリに記憶されたプローブ校正定数を検出するステップd)と、
入力増幅回路の少なくとも1つのフィードバック・ループ回路中の複数の上記レジスタの適切なレジスタ値及び補償デジタル・フィルタの複数のタップ中の適切なフィルタ・タップ値に上記プローブ校正定数を適用するステップe)と、
上記プローブ・メモリが無いときには、プローブ・メモリが無いとして上記信号取込みプローブを識別するステップf)と
を更に有するようにしても良い。
As a seventeenth aspect of the present invention, in the thirteenth aspect, the step a) of acquiring a digital value of a wide frequency content signal as a calibration waveform using the signal acquisition probe and the signal processing device described above,
Attaching the signal acquisition probe to the signal processing device a);
A step b) in which the signal processor detects at least one of the presence or absence of probe memory in the signal acquisition probe;
When the probe memory is present, step c) loading the stored contents of the probe memory into the signal processing device;
Detecting a probe calibration constant stored in the probe memory; d);
Applying the probe calibration constant to the appropriate register values of the plurality of registers in the at least one feedback loop circuit of the input amplifier circuit and the appropriate filter tap values in the taps of the compensation digital filter e) When,
If there is no probe memory, the method may further comprise the step f) of identifying the signal acquisition probe as having no probe memory.
本発明の第18観点としては、第13観点における信号処理装置に記憶された広周波数コンテンツ信号の基準校正波形と、上記校正波形の間で、少なくとも1つの時間位置及び周波数位置で設定される上記波形上の共通位置で第1測定エラー値を決定するステップb)が、
広周波数コンテンツ信号の校正波形のデジタル値をフーリエ変換を用いて周波数領域表現に変換するステップa)と、
信号処理装置に記憶された広周波数コンテンツ信号の基準校正波形の周波数領域表現と、上記校正波形の上記周波数領域表現との間の一定周波数インターバル毎に上記波形上に設定される共通位置における測定エラー値を決定するステップb)とを更に有するようにしても良い。
According to an eighteenth aspect of the present invention, there is provided the above-mentioned setting at at least one time position and frequency position between the reference calibration waveform of the wide frequency content signal stored in the signal processing device according to the thirteenth aspect and the calibration waveform Step b) of determining the first measurement error value at a common position on the waveform comprises:
Converting the digital value of the calibration waveform of the wide frequency content signal into a frequency domain representation using Fourier transform;
Measurement error at a common position set on the waveform for each fixed frequency interval between the frequency domain representation of the reference calibration waveform of the wide frequency content signal stored in the signal processing device and the frequency domain representation of the calibration waveform A step b) of determining a value.
本発明の目的、効果及び新規性は、特許請求の範囲及び図面を参照しつつ、以下の詳細な発明を読むことによって明らかとなろう。 The objects, advantages and novelty of the present invention will become apparent upon reading the following detailed invention with reference to the appended claims and drawings.
図4を参照すると、これは、被測定デバイスのプローブ負荷を減少させた本発明による信号取込み(acquisition)システム50のハイレベル・ブロック図である。信号取込みシステム50は、抵抗性中心導体信号ケーブル54を含む信号取込みプローブ52を有する。この信号ケーブルは、信号処理装置58の入力ノード56に結合される。入力ノード56は、信号処理装置58中の取込み(acquisition)回路60にも結合される。取込み回路60は、信号取込みプローブ52からの入力信号のデジタル値を生成する。入力信号のデジタル値は、更なる処理のために、コントローラ62に結合される。コントローラ62は、デジタル値をフォーマットするために、デジタル値を処理回路64に供給し、フォーマットされたデジタル値は表示デバイス66上で表示される。
Reference is now made to FIG. 4, which is a high-level block diagram of a
従来のプローブ−オシロスコープ・システムでは、信号パスの各段階がフラットな周波数及び位相応答のために補償される。オシロスコープは、名目上、フラットな周波数応答となるよう校正される。信号取込みプローブはオシロスコープに取り付けられ、オシロスコープの入力に対して、名目上、フラットな周波数応答を生成するようプローブ中の終端及び補償回路を用いて校正される。結果として得られるプローブ−オシロスコープのシステムは、信号取込みプローブ及びオシロスコープ入力がマッチングする時定数を有し、プローブ−オシロスコープのシステムの帯域幅に渡ってフラットな周波数応答を生成する。本発明では、信号取込みプローブ52の入力キャパシタンスを減少させることによって、被測定デバイスにおける信号取込みプローブ52の高周波入力インピーダンスが増加する。結果として得られる本発明の構成では、信号取込みプローブ52のプローブ・チップ回路と信号処理装置58の入力ノード56を超えたところにある回路の時定数がミスマッチとなる。取込み回路60内の補償システム68は、極−零点(pole-zero:ポール−ゼロ)の対を提供し、これらは、上述のこれら時定数がミスマッチしている信号取込みシステム50の周波数応答をフラットにする。
In conventional probe-oscilloscope systems, each stage of the signal path is compensated for a flat frequency and phase response. The oscilloscope is calibrated to have a nominally flat frequency response. A signal acquisition probe is attached to the oscilloscope and calibrated to the oscilloscope input using termination and compensation circuitry in the probe to produce a nominally flat frequency response. The resulting probe-oscilloscope system has a time constant that matches the signal acquisition probe and the oscilloscope input, and produces a flat frequency response over the bandwidth of the probe-oscilloscope system. In the present invention, by reducing the input capacitance of the
本発明の信号処理装置58は、オシロスコープ、ロジック・アナライザ、デジタイザなどであるが、以下ではデジタル・オシロスコープに関して説明する。図5は、本願発明の補償デジタル・フィルタを有する信号取込みシステム50の一部として使用されるデジタル・オシロスコープ100のハイレベル・ブロック図を示す。一般に、オシロスコープ100は、複数の信号チャンネルを有し、各信号チャンネルの入力端子には、被測定デバイス(DUT)からの電気信号を取り込むための受動プローブ、能動プローブ、電流プローブなどのような種々の形式の信号取込みプローブ105、110が接続される。オシロスコープ100の信号チャンネル入力端子は、夫々の信号チャンネル取込み回路115、120に結合される。取込み回路115、120は、内部のサンプル・クロック発生器122が供給するサンプル・クロックに従って夫々の入力信号をサンプルする。
The
取込み回路115、120は、前置増幅回路、アナログ・デジタル変換回路、トリガ回路、間引き回路、補助(supporting)取込みメモリなどを夫々含んでいる。取込み回路115、120は、1つ又は複数の被測定信号をサンプル・レートでデジタイズし、コントローラ125又は処理回路130での使用に適した1つ又は複数のサンプル・ストリームを生成する。取込み回路115、120は、コントローラ125から受けた命令に応答して、前置増幅回路のフィードバック値、補償デジタル・フィルタのフィルタ・タップ値、トリガ条件、間引き係数、その他の取込みに関するパラメータを変更する。取込み回路115、120は、夫々が得たサンプル・ストリームをコントローラ125に送る。
The
トリガ回路124は、取込み回路115、120とは別に示しているが、当業者であれば、取込み回路115、120に内蔵させてもよいことが理解できるであろう。トリガ回路124は、ユーザの入力に応答して、トリガ閾値レベル、ホールド・オフ、ポスト・トリガ・アクイジションなどのトリガ・パラメータをコントローラ125から受ける。トリガ回路124は、DUTからの被測定信号のデジタル・サンプルを捕捉するように、取込み回路115、120の状態を調整する。
Although the
コントローラ125は、取込み回路115、120が供給する1つ又は複数の取り込んだサンプル・ストリームを処理し、1つ又は複数のサンプル・ストリーム夫々に係るサンプル・ストリーム・データを生成する動作を行う。つまり、所望のディビジョン当たりの時間(time per division)、ディビジョン当たりの電圧(volts per division)の表示パラメータが与えられると、コントローラ125は、取り込んだサンプル・ストリームに係る生データを修正又はラスタライズし、所望のディビジョン当たりの時間、ディビジョン当たりの電圧を有する対応する波形データを生成する動作を行う。コントローラ125は、また、所望ではないディビジョン当たりの時間、ディビジョン当たりの電圧、ディビジョン当たりの電流のパラメータを有する波形データを基準に合うよう調整(normalize)して、所望のパラメータを有する波形データを生成するようにしてもよい。コントローラ125は、表示デバイス135において続いて表示するために波形データを処理回路130に供給する。
The
図5のコントローラ125は、米国モトローラ社で製造販売されているPowerPC(商標)プロセッサのようなプロセッサ140、サポ―ト回路145及びメモリ155を含んでいるのが好ましい。プロセッサ140は、メモリ155に記憶されたソフトウェア・ルーチンの実行を支援する回路に加えて、従来からある電源、クロック回路、キャッシュ・メモリ、バッファ/拡張回路などのようなサポート回路145と共に動作する。ここでソフウェア処理として説明する処理ステップのいくつかは、例えば、プロセッサ140と共同して種々のステップを実行する回路など、ハードウェアで実現してもよいものがあると考えられる。コントローラ125は、また、入力/出力(I/O)回路150ともインターフェイスがある。例えば、I/O回路150は、キーボード、ポインティング・デバイス、タッチスクリーンなど、ユーザのコントローラ125への入力及び出力を提供するのに適した手段を含んでいてもよい。コントローラ125は、こうしたユーザ入力に応答して、取込み回路115、120の動作を順応させ、種々のデータ取込み、トリガ、処理、表示デバイスへの通信も含めた複数の機能を実行する。加えて、ユーザ入力は、自動校正機能を開始させたり、表示デバイス135、論理分析回路、その他のデータ取込みデバイスの動作パラメータを適宜変更したりするのに用いられてもよい。
The
メモリ155は、SRAM、DRAMその他を含む揮発性メモリとしてもよい。メモリ155は、また、ディスク・ドライブやテープ・メディアを含む不揮発性メモリ・デバイス、又は、EPROMその他を含めたプログラマブル・メモリとしてもよい。信号源157は、プローブの補償のため、広い周波数成分信号を生成する。本発明の好適な実施形態では、広い周波数成分信号は、高速エッジ矩形波である。これに代えて、信号源157が一定振幅(leveled)可変周波数正弦波生成回路としてもよい。
The
図5のコントローラ125は、本発明に従って種々の制御機能を実行するようプログラムされた汎用コンピュータとして描かれているが、本発明は、例えば、特定用途向けIC(ASIC)のようなハードウェアで実現されてもよい。このように、ここに記載するコントローラ125は、広義には、ハードウェア、ソフトウェア又はこれらの組み合わせによって等価的に実行されるものに解釈されることを意図している。さらに、システム・バスは、好ましくは、種々の回路115、120、122、124、130、150及びメモリ155をプロセッサ140に接続する。
Although the
図6は、本発明による補償デジタル・フィルタを有する信号取込みシステム200の好適な実施形態の機能ブロック図である。図5と対応する要素には、図6でも同じ符号を付している。信号取込みシステム200は、信号取込みプローブ105を有し、これは、プローブ・チップ回路208を含むプロービング・ヘッド206、抵抗性中心導体信号ケーブル202及び抵抗性要素216を有する。プローブ・チップ回路208には、抵抗性要素214と直列な容量性要素212と並列な抵抗性要素210がある。容量性要素212は、低入力キャパシタンスを被測定デバイスに与えるため、2〜5ピコ・ファラッド(pF)のレンジの静電容量を有している。プローブ・チップ回路208は、抵抗性中心導体信号ケーブル202の一端に結合される。抵抗性中心導体信号ケーブル202の他端は、抵抗性要素216を介して、信号取込み回路115、120のBNC入力ノード204に結合される。抵抗性中心導体信号ケーブルには、39Ω/フィート(約128Ω/メートル)の抵抗値を有する同軸ケーブルが好ましい。抵抗性中心導体信号ケーブル202には、コンデンサ215で示される接地キャパシタンスがある。BNC入力ノード204は、スイッチング回路220に結合され、その結果、信号取込みプローブ105を入力回路224に結合する。抵抗性要素216は、容量性要素228と並列な抵抗性要素226から成る減衰回路で代表して示される入力回路224中の抵抗性要素230との組み合わせで、抵抗性中心導体信号ケーブル202の特徴的な抵抗性インピーダンスを終端する。本発明の好適な実施形態では、抵抗性中心導体信号ケーブル202の終端キャパシタンスは、約40pFであり、終端抵抗は約150Ωである。加えて、1.2メータの抵抗性中心導体信号ケーブル202には、偶然にも、約40pFの接地キャパシタンスがある。抵抗性中心導体信号ケーブル202の接地キャパシタンスは、ケーブルの長さを変更することで容易に変更可能である。抵抗性要素216には100Ωの抵抗値があり、抵抗性要素230には50Ωの抵抗値がある。抵抗性要素230は、BNC入力ノード204及び入力増幅回路232間の信号経路の非終端寄生容量を減少させるため、物理的には電流増幅回路として機能する入力増幅回路232の入力に可能な限り近い位置に配置される。このBNC及び信号経路は、ここでは、抵抗性要素230で適切に終端されるよう、50Ωの特性インピーダンスに設計されていると仮定する。入力回路224は、また、抵抗性中心導体信号ケーブル202の特性容量性インピーダンスを終端する。
FIG. 6 is a functional block diagram of a preferred embodiment of a
スイッチング回路220には、入力回路224を介して信号取込みプローブ105を補償システム225に結合するか、又は、容量性要素238と並列な抵抗性要素236から構成される抵抗−容量性減衰回路網234をプローブ・チップ回路208と入力回路224の間に追加して結合するかを選択的に行うスイッチング要素222がある。抵抗−容量性減衰回路網234は、1MΩのオシロスコープ入力インピーダンスを必要とする旧型(legacy:レガシー)の信号取込みプローブに関する後方互換性(backward compatibility)を提供する。スイッチング要素222は、好適にはスイッチング命令をコントローラ125から受けるリレー・スイッチである。
The
信号取込みプローブ105には、プローブ形式、シリアル(製造)番号などのプローブに関する情報を含むメモリ248を設けると良く、さらに、プローブ校正データを含んでいてもよい。プローブ・メモリ248には、部品番号DS2431として米国カルフォルニア州サニーヴェイルのマキシム・インテグレーテッド・プロダクツ社が製造販売する1−Wire(登録商標) EEPROMが好ましい。プローブ・メモリ248は、一本の信号線(兼電力供給線)250を介して、コントローラ125に結合される。これに代えて、I2Cバス、FireWire(登録商標)バスなどのような複数信号線バスを介してコントローラ125と通信するようにしてもよい。
The
抵抗性中心導体信号ケーブル202の抵抗性及び容量性終端を信号処理装置100の方へ移動すると、抵抗性中心導体信号ケーブル202の出力端子でグランドに分流(シャント)される中周波数帯域及び高周波数帯域の信号電流の量を実質的に減少させる。従来の抵抗性中心導体信号ケーブル受動電圧プローブでは、プローブ・ケーブルの出力端子において、中帯域及び高帯域信号電流の実質的な部分、およそ3分の2程度が、ケーブルの終端抵抗及びオシロスコープの入力の寄生容量に応じて、プローブ補償ボックス中の終端コンデンサによってグランドに分流(シャント)される。また、従来の抵抗性中心導体信号ケーブルはプローブの補償ボックスで終端されるが、これは、オシロスコープの入力部分中の寄生容量が非終端スタブとして作用し、更なる電流がグランドに分流される。本発明では、入力回路224中の抵抗性及び容量性終端は、抵抗性中心導体信号ケーブル202及び入力増幅回路232の入力端子と直列になっており、結果として、実質的により多くの電流が増幅回路の入力端子に流れることとなる。プローブ・チップのキャパシタンスは、2〜5pFの範囲の値まで減少させることができ、これによって、抵抗性中心導体信号ケーブル202の出力端子における中周波数帯域及び高周波数帯域の信号電流を減少させる。信号電流のこの減少は、入力電流増幅回路に供給される信号電流の全体的な増加で相殺され、結果として信号対ノイズ比が、既存の受動電圧プローブと同等となる。加えて、BNC入力ノード204から入力増幅回路232への信号経路の寄生インダクタンス及びキャパシタンスを、信号経路と合わせて終端する抵抗性要素230は、本質的に信号経路を終端伝送線路に変質させ、これがグランドに分流される信号電流量を更に減少させる。抵抗性及び容量性のケーブル終端をオシロスコープ100の方へ移動させると共に、その測定装置中の信号経路を終端する結果、抵抗性中心導体信号ケーブル202の出力端子における中周波数帯域及び高周波数帯域の50%を超える信号電流が入力増幅回路232に結合され、BNC入力ノード204及び入力増幅回路232間の非終端スタブが除去されるために、信号取込みシステムの帯域幅が増加する。
When the resistive and capacitive ends of the resistive center
抵抗性中心導体信号ケーブル202の終端抵抗及びキャパシタンスは、所与のケーブル形式(タイプ)について固定値があるが、抵抗性中心導体信号ケーブル202の接地されたキャパシタンスはケーブルの長さに応じて変化する。本発明の好適な実施形態では、抵抗性中心導体信号ケーブル202の終端キャパシタンスはおよそ40pFであり、終端抵抗はおよそ150Ωである。加えて、1.2メータの抵抗性中心導体信号ケーブル202には、偶然にも、約40pFの接地キャパシタンスがある。抵抗性中心導体信号ケーブル202の接地キャパシタンスは、ケーブルの長さを変更することで簡単に変更できる。プローブ・チップ回路208中の抵抗性要素210は、9.75Ωの値があり、容量性要素212は3.4pFの値がある。この容量の値は、既存の抵抗性中心導体受動電圧プローブより低く、既存のものは一般に8〜14pFの範囲のキャパシタンスがある。プローブ・チップにおける入力キャパシタンスの減少は、被測定デバイスの容量性負荷を減少させ、結果としてプローブの帯域幅が広くなる。上述したこれら値を用いたプローブ・チップ回路208に関する時定数は、3.15μ秒である。BNC入力ノード204を挟んだ時定数は、プローブ・チップ回路208の時定数とマッチしなければならない。入力回路224中の容量性要素228には、そのキャパシタンスが抵抗性中心導体信号ケーブル202の終端キャパシタンスとマッチしなければならない点で制限がある。従って、容量性要素228のキャパシタンスは40pFである。抵抗性中心導体信号ケーブル202の接地キャパシタンスは、40pFであり、終端キャパシタンスに加える必要がある。結果として、BNC入力ノード204におけるキャパシタンスは、80pFである。プローブ・チップ回路208の時定数を、終端キャパシタンス及び抵抗性中心導体信号ケーブル202の接地キャパシタンスを合計した容量の値80pFで割ると、入力回路224の抵抗性要素226に関する値414.4kΩが得られる。しかし、旧型プローブとの後方互換性に対するニーズと、オシロスコープの入力を直接ドライブする必要性から、オシロスコープの入力キャパシタンスを10〜20pFの範囲とすることが必要である。オシロスコープの入力における寄生容量は、約2pFである。容量性要素228及び238の有効キャパシタンスの最も望ましい値は、好ましくは10から12pFの間である。容量性要素228の値は、抵抗性中心導体信号ケーブル202のキャパシタンスとマッチするよう、40pFに設定される。容量性要素238の値は、約10pFの有効キャパシタンスが生じるように、約13.3pFとする必要がある。容量性要素228と容量性要素238の比率は3:1であり、抵抗性要素226及び抵抗性要素236について1:3の比率とする必要がある。抵抗性要素226及び236の値は、後方互換性のために、加算して1MΩとする必要があり、結果として抵抗性要素226が250kΩの値を有し、抵抗性要素236が750kΩの値を有する。入力回路224及び抵抗−容量性減衰回路網234について得られる時定数は、10μ秒である。入力回路224の時定数が10μ秒に設定されると、BNC入力ノード204に係る時定数は、名目上、20μ秒(80pF×250kΩ)であり、プローブ・チップ回路208の時定数は3.15μ秒である。補償デジタル・フィルタ256は、分離された(split)極−零点の対を有し、オシロスコープ100のBNC入力ノードに係るミスマッチを補償する。
The termination resistance and capacitance of the resistive center
補償システム225には入力増幅回路232があり、電流増幅回路として機能し、その反転入力端子は終端抵抗230を介して減衰回路224に結合され、非反転入力端子はグランドに結合される。入力増幅回路232にはフィードバック・ループ回路240があり、これは直列結合された容量性要素246及び抵抗性要素244と並列な抵抗性要素242を含み、これらが一緒になって周波数帯域内のアナログ利得全般を制御する。入力増幅回路232の出力は、トラック・ホールド回路252に供給される。トラック・ホールド回路252は、入力増幅回路232からの出力信号をトラック(追跡)し、サンプル・クロック122に従って出力信号のサンプルをホールド(保持)する。トラック・ホールド回路252でホールドされたサンプルは、遅延回路255で遅延して供給されるサンプル・クロックに応じてアナログ・デジタル変換回路(A/D)254でデジタル化される。出力信号のデジタル化サンプルは、補償回路225の補償デジタル・フィルタ256に供給され、これは出力信号のデジタル化サンプルにフィルタ処理を行う。補償デジタル・フィルタ256は、信号取込みシステム200中のミスマッチしている複数の時定数について補償し、信号取込みシステムの周波数帯域全体にわたってフラットな周波数応答を提供する。コントローラ125は、4本の信号線であるシリアル・ペリフェラル・インタフェース(Serial Peripheral Interface:SPI)バス257を介してフィードバック・ループ回路240と通信し、可変抵抗性及び利得要素に関するレジスタ値をロードする。システム・バス258は、A/D254、デジタル・フィルタ256、メモリ155及びオシロスコープ100の他の回路115、122、124、130、150をコントローラ125に接続する。
補償デジタル・フィルタ256の機能については、図8に示すクロスオーバ(crossover)補償がある場合と無い場合の信号取込みシステム270の代表的な周波数応答を合わせて、図7に示す機能的に類似するアナログ信号取込みシステム270に関連させて説明する。補償デジタル・フィルタを有する信号取込みシステム200のプローブ・チップ回路208中の容量性要素212のキャパシタンスが減少すると、高周波数入力インピーダンスは増加する。プローブ・チップ回路208中のキャパシタンスが減少すると、入力ノード204を挟んだ、入力回路224と組み合わせた抵抗性中心導体信号ケーブル202の接地キャパシタンス(コンデンサ)215の時定数とミスマッチする。これは、伝統的なプローブ−オシロスコープのストラクチャ(体系)を壊してしまう。ここで、信号経路の各ステージは、フラットな周波数及び位相応答のために補償される。これら時定数のミスマッチによって、図8に示すように、8kHz付近でピーク264が形成される。周波数応答262における60MHz付近での落ち込み(valley)266は、抵抗性要素216及び230並びに容量性要素228の終端要素に由来する抵抗性中心導体信号ケーブル202における往復反射に関係する。なお、抵抗性中心導体信号ケーブル202の複素(complex)インピーダンスに関しては近似に過ぎない。補償デジタル・フィルタ256は、ピーク264と落ち込み266に対して、クロスオーバ補償を提供する。
The function of the compensation
フィードバック・ループ回路240は、ピーク264及び落ち込み266に対してフィードバック・クロスオーバ補償を行う。8kHzピーク264は、可変抵抗性要素244、可変容量性要素246及び利得「K」の可変利得増幅器280のいずれか2つについてのレジスタ値を変更することによって、入力増幅回路232のフィードバック・ループ回路240で補正される。60MHz付近の落ち込み266は、容量性要素214のキャパシタンスが従来のプローブ中の同じコンデンサのキャパシタンスよりも低いことが原因で生じるが、これは分離した極及び零点の対を形成する抵抗性要素272及び276と共に、容量性要素274及び278のレジスタ値を変更することによって補正される。容量性要素274及び278の合計のキャパシタンスは、中帯域(10kHzから10MHz)利得を定め、抵抗性要素272及び276の並列なコンダクタンスは、200MHzを超える周波数の利得を定める。
入力増幅回路232のフィードバック・ループ回路中の抵抗性要素244及び容量性要素246は、信号取込みシステム270中に極−零点対を生成し、これは周波数応答中の8kHz付近のピーク264をフラットにできる十分な自由度を生じさせる。任意の利得「K」と直列に極−零点対をフィードバック・ループ中に加えることで、Kを正又は負のどちらかに設定することで、ピーク及び落ち込みのどちらもキャンセルできる。低周波数帯域(直流から中帯域交流)の伝達関数は、次の数式1で示される。
この3次システムでは、フィードバック・ループ回路240内のこれら要素を調整することによって、全部で3つのゼロ点と共に全部で3つの極を用意するのに十分な自由度があり、これによって、入力ノード204のどちら側においても時定数の任意のミスマッチが許容できる。
In this third order system, by adjusting these elements in the
R244、C246又は「K」に関する要素の値は、これらの1つを定めることで解くことができる。最も実際的な値としては、極−ゼロ点マップの実数軸上の補償零「CZ」の位置を、Tip/減衰極「TAP」と同じ位置に定めることによって、C246を定めればR244の値が求まり、又は、R244を定めればC246が求まる。補正極「CP」の式を計算に入れて、2つの極の低い方をTip零「TZ」に等しく定めれば、R244及びC246について解いた値に応じた「K」の値が求まる。これに代わり、減衰零点「AZ」に等しい解を得た高い方の極を用いて、補正極「CP」の式を計算に入れると、「K」の値が求まる。 The value of the element for R 244 , C 246 or “K” can be solved by defining one of these. As the most practical value, if C 246 is determined by setting the position of the compensation zero “C Z ” on the real axis of the pole-zero map to the same position as the Tip / attenuation pole “TA P ”. The value of R 244 is obtained, or if R 244 is determined, C 246 is obtained. If the formula for the correction pole “C P ” is taken into account and the lower of the two poles is set equal to T ip zero “T Z ”, then the “K” value corresponding to the value solved for R 244 and C 246 The value is obtained. Instead, the value of “K” is obtained by calculating the correction pole “C P ” using the higher pole that has obtained a solution equal to the attenuation zero “A Z ”.
中帯域の交流から高周波数の交流に関する伝達関数は、次の数式2で示される。 A transfer function related to medium-frequency alternating current to high-frequency alternating current is expressed by Equation 2 below.
中帯域の交流から高周波数の交流にかけての伝達関数を決定する分析には、2ポート・マイクロ波理論、特に、ABCDマトリクス又は伝達(T)マトリクスを用いる。Sパラメータは、Tパラメータに簡単に変換できるので、伝達マトリクスを用いることで、ケーブルについて測定したデータを用いることができる。伝達関数は、ポート電圧を解くことによって求められる。2ポート方法によれば、プローブ・チップ、ケーブル及び減衰回路の伝達関数を簡単に求めることができる。信号取込みシステム270中の能動回路は、加算ノードにおける電流を合計し、入力増幅回路232が理想的なオペアンプと仮定することによって解くことができる。
Two-port microwave theory, particularly ABCD matrix or transfer (T) matrix, is used for the analysis to determine the transfer function from medium-band AC to high-frequency AC. Since the S parameter can be easily converted into the T parameter, the data measured for the cable can be used by using the transmission matrix. The transfer function is obtained by solving the port voltage. According to the two-port method, the transfer functions of the probe tip, the cable, and the attenuation circuit can be easily obtained. The active circuitry in the
数式2の伝達関数は、ケーブルの時間遅延が原因で、減衰回路の時定数の間で極が***することを示す。従来は、この極の***は、複数の極を互いの上に設定するようにプローブ・チップ回路の時定数に関する値を選択することによって補償されている。これは、プローブ・ケーブルの他端にある補償ボックス中の回路網を用いて実現される。しかし、信号取込みシステム270のコンセプトとはそぐわないことであり、プローブ・チップ回路208内で負荷されるキャパシタンスは、プローブ・チップのキャパシタンスを低くすることで低減されると共に、プローブ補償回路は信号取込みシステム中に存在する。
The transfer function in Equation 2 shows that the pole splits between the time constants of the attenuation circuit due to the time delay of the cable. Traditionally, this pole split is compensated by selecting a value for the time constant of the probe tip circuit to set the poles on top of each other. This is accomplished using a network in a compensation box at the other end of the probe cable. However, the concept of the
複数の極は、チップのレジスタンスの増加に沿って並ぶが、これはプローブ−信号処理装置のシステムの周波数応答全体に渡って損失を生じさせる。中帯域周波数特性の平坦性について解決する従来の解決方法では、ケーブルのパラメータを調整するか、又は減衰回路中のキャパシタンスを除去して減衰回路の時定数を調整することが必要となる。減衰回路中のキャパシタンスを過剰に除去すると、これによって生じるシステムのノイズ利得に苦しむこととなり、入力増幅回路232は、より高い利得の帯域幅が必要となる。本発明は、伝達関数中に極−零点の対を加えて、フィードバック・ループ回路中の極−零点の対を***させて2つの極−零点対(容量性要素252及び256と、抵抗性要素250及び254)にすることによって、***した複数の極を補償する。
The poles line up with increasing chip resistance, which causes losses across the frequency response of the probe-signal processor system. Conventional solutions that solve for the flatness of the mid-band frequency characteristic require adjusting cable parameters or removing the capacitance in the attenuation circuit to adjust the time constant of the attenuation circuit. Excessive removal of capacitance in the attenuator circuit suffers from the resulting system noise gain, and the
入力増幅回路232からのアナログ出力信号は、トラック・ホールド回路252でサンプルされてアナログ・デジタル変換回路(A/D)254に供給される。A/D変換回路254は、取り込んだアナログ値を表すデジタル値を生成する。デジタル値は、補償デジタル・フィルタ256に供給される。Z変換を用いて低周波数帯域及び中帯域交流から高周波数交流の伝達関数は、離散時間領域に変換され、極−零点補償対は、無限インパルス応答フィルタとして実現されるか、又は、有限インパルス応答フィルタで近似されるようにしても良い。補償デジタル・フィルタ256は、フィルタ・タップを有するFPGA(Field Programmable Gate Array)でも良く、これは、アナログ補償増幅回路232の極−零点補償対及び関連するフィードバック・ループ回路240をエミュレートし、プローブ・チップ回路208の時定数と入力ノード204を挟んだ時定数のミスマッチを補償する。
The analog output signal from the
上述した低周波数帯域(直流から中帯域交流)と中帯域交流から高周波数交流に関する伝達関数の分析では、寄生キャパシタンス又は寄生インダクタンスが無く、入力増幅回路232は無限利得帯域を持つという理想増幅器と仮定している。中帯域の交流から高周波数の交流についての数式2中の抵抗性要素214、230、272及び276は、それぞれ容量性要素212、274及び278と直列なダンピング抵抗器である。これら周波数(中帯域の交流から高周波数の交流)においては、容量性要素212、228、274及び278のコンダクタンスは、大きな直流抵抗性要素210、226及び242よりも高いと仮定され、その結果、中帯域レンジの伝達関数が212、228及び278のキャパシタンス比の関数となる。
In the analysis of the transfer function relating to the low frequency band (DC to medium band AC) and the medium band AC to high frequency AC described above, it is assumed that there is no parasitic capacitance or parasitic inductance and the
寄生成分(parasitics)及び表皮効果による高周波数損失のため、複数の零点はもちろんのこと、接地(アース)線及びシステム270中の種々の結合部における誘導性ピーキングに由来する複数の極が存在するであろうことは理解する必要がある。入力増幅回路232の帯域幅は有限であり、位相遅延も零ではない。これらの付加的な効果を最終的な設計においては考慮する必要があり、システム200及び補償デジタル・フィルタ256のタップ値に関する部品の値を選択する際には考慮すべきである。
Due to high frequency losses due to parasitics and skin effects, there are multiple poles due to inductive peaking at ground and ground and ground and ground at various joints in
本発明の補償デジタル・フィルタを有する信号取込みシステム200の能動的な補償は、入力増幅回路232のフィードバック・ループ回路240中にある複数の抵抗性及び容量性要素のレジスタ値を電気的に変更すると共に、補償デジタル・フィルタ256のフィルタ・タップ値を変更することによって実現される。プローブ・メモリ248には、入力レジスタンス、減衰係数、ダイナミック・レンジ、帯域幅、ホストのレジスタンスなどの代表的な値をロードしておいても良い。また、工場での校正時における特定のプローブに関連する校正の定数もメモリ248にロードしておいても良い。校正の定数は、入力増幅回路232のフィードバック・ループ回路240内の既存のレジスタ値と組み合わせたレジスタ値であると共に、補償デジタル・フィルタ256に関する既存のフィルタ・タップ値と組み合わせたフィルタ・タップ値である。
The active compensation of the
工場での校正においては、信号源157から広周波数コンテツ信号が、オシロスコープ100の信号チャンネルの少なくとも1つに内部的に供給される。広周波数コンテツ信号は、「校正基準(CAL REFERENCE)波形」としてその特徴が記述され(characterize)、オシロスコープのメモリ155に記憶される。記述した波形は、選択した時間位置における広周波数コンテツ信号のデジタル化した振幅電圧であっても良い。これに代えて、記述波形は、校正基準波形のデジタル波形を生成するものであって、振幅、オフセット、立ち上がり時間、オーバーシュートなどに関連する時間領域の数学的表現として記憶されても良い。さらに別のやり方は、広周波数コンテツ信号の取り込んだデジタル時間領域データについて高速フーリエ変換(FFT)を実行することによって、周波数領域における校正基準波形を記述するものである。
In factory calibration, a wide frequency content signal from a
オシロスコープのメモリ155は、時間を特定して測定されたエラー係数テーブルのシリーズがロードされる。各テーブルは、校正基準波形上の基準時間位置(ロケーション)から、1つの時間位置を定める。各テーブルには、複数の測定エラー値を記録した測定エラー・フィールドと、対応する測定エラー係数フィールドがある。測定エラー係数フィールドは、フィードバック・ループ回路240に関するレジスタ値を記録するレジスタ・フィールドと、補償デジタル・フィルタ256に関するフィルタ・タップ値を記録するフィルタ・タップ・フィールドから構成される。これに代えて、オシロスコープのメモリ155に、周波数を特定して測定したエラー係数テーブルのシリーズをロードしても良く、このとき、広周波数コンテンツ信号のデジタル・データは、FFTを用いて周波数領域に変換されている。各テーブルは、校正基準波形上の周波数位置を定める。各テーブルには、測定エラー・フィールドと測定エラー係数フィールドがある。測定エラー・フィールドの各記録には、対応する測定エラー計数フィールドがあり、測定エラー計数フィールドは、レジスタ・フィールド中のレジスタ記録及びフィルタ・タップ・フィールド中のタップ記録を有している。加えて、複数の特定時間エラー係数テーブルをオシロスコープのメモリ155に記憶しても良い。これらテーブルは、基準時間から複数の時間位置を含んでいる。これらテーブルは、複数の時間位置及び関連する複数の測定エラー・フィールドの組み合わせと、測定エラー係数フィールドを有している。
The
図9A及び図9Bは、本発明の補償デジタル・フィルタを有する信号取込みシステム200を校正するための校正処理フローチャートを示す。信号取込みプローブ105の校正に先立ち、信号取込みプローブ105を装着しないで、信号チャンネルについて直流信号経路の補償が実施される。ステップ300において、信号取込みプローブ105はオシロスコープ100の複数あるチャンネルの1つに装着される。ステップ302において、オシロスコープ100が信号取込みプローブ・メモリ248の存在を検出し、ステップ304においてプローブ・メモリ248の記憶内容を読む。もしオシロスコープ100が信号取込みプローブ・メモリ248の存在を検出しないときは、ステップ306において装着したプローブは旧型プローブとして識別する。ステップ308に示すようにプローブ・メモリ248がプローブ校正定数を保有していたら、ステップ310において、これらプローブ校正定数は入力増幅回路232のフィードバック・ループ回路240のレジスタ値及び補償デジタル・フィルタのフィルタ・タップ値と組み合わせられる。
9A and 9B show a calibration process flow chart for calibrating a
ユーザは、信号取込みプローブ105の他端を広周波数コンテンツ信号源157に接続し、ステップ312において、表示デバイス135とキーボードやマウスなどのI/O回路を含む装置のコントローラを用いて信号チャンネルにおけるプローブの校正を開始する。ステップ314において、オシロスコープ100は、広周波数コンテンツ信号のデジタル値を校正波形として取込む。これに代えて、広周波数コンテンツ信号の取り込んだデジタル値を、FFTを用いて周波数領域に変換しても良い。ステップ316に示すように、取り込んだ校正波形と校正基準波形との間のエラー値が、選択した時間位置又は周波数位置において測定される。ステップ318において、測定エラー値の選択した時間(時点)又は周波数に対応する選択した時間又は周波数テーブルを用いて、測定したエラー係数テーブルが評価される。ステップ320において、測定エラー係数のレジスタ値及びフィルタ・タップ値は、適切なフィードバック・ループ・レジスタのレジスタ及び適切な補償デジタル・フィルタ・タップに適用される。測定エラー係数のレジスタ値は、好ましくは、フィードバック・ループ回路240の現在のレジスタ値と乗算されて新しいレジスタ値を生成する値であり、また、現在のフィルタ・タップ値と乗算されて新しいフィルタ・タップ値を生成するフィルタ・タップ値である。ステップ322において、校正基準波形の最後の時間又は周波数位置におけるエラー値が測定されたかどうか判断される。もし校正処理が校正基準波形の最後の時間又は周波数位置ではないときは、処理はステップ316に戻り、選択された次の時間又は周波数位置における校正波形と校正基準波形との間の測定エラー値が定められる。
The user connects the other end of the
もし校正波形と校正基準波形との間の最後の測定エラー値を定めると、ステップ324に示すように、新たな広周波数コンテンツ信号のデジタル値の取込みを実行し、そのデジタル値は校正波形として記憶される。ステップ326において、取り込んだばかりの校正波形は、校正の仕様と比較され、この新しい校正波形が校正仕様内に収まっているかどうか判断される。校正仕様には、次の点を検証することが含まれる。即ち、校正波形の低周波数補償測定が仕様内であるか、ピーク・ピークの短期的な異常(aberration:正常な位置からの逸脱)が校正基準波形と比較して、設定時間長内において、設定したパーセンテージより小さいか、ピーク・ピークの長期的な異常(aberration)が校正基準波形と比較して、上述と異なる設定時間長内において、設定したパーセンテージより小さいか、そして、立ち上がり時間が校正基準波形と比較して設定時間内か、である。もし新しい校正波形が校正仕様に合致すれば、ステップ328に示すように、入力増幅回路232のフィードバック・ループ回路240のレジスタ値及び補償デジタル・フィルタ256のフィルタ・タップ値が、特定のプローブ及び信号チャンネルの校正に関して保存される。ステップ330において、校正処理は成功との表示が表示デバイス135上に出て、校正処理が終了したことがユーザに知らされる。
If the last measurement error value between the calibration waveform and the calibration reference waveform is determined, the digital value of the new wide frequency content signal is acquired as shown in
もし新しい校正波形が校正仕様に合致しないと、ステップ332において、校正処理の現在の経過時間が、繰り返し時間の制限値と比較される。もし校正処理の現在の経過時間が繰り返し時間の制限値を超えていなければ、ステップ334において、新しい校正基準波形の時間又は周波数位置が開始位置にリセットされ、校正基準波形と新しい校正波形の間の測定エラー値が決定され、測定エラー係数が決定され、測定エラー係数のレジスタ値及びタップ値が、入力増幅回路232のフィードバック・ループ回路240中の複数のレジスタ及び補償デジタル・フィルタ256の複数フィルタ・タップ中のレジスタに適用される。もし校正処理の現在の経過時間が繰り返し時間の制限値を超えていると、ステップ336に示すように、フィードバック・ループ回路240の初期レジスタ値及び補償デジタル・フィルタ256の初期フィルタ・タップ値がそれぞれレジスタ値及びタップ値として設定される。初期レジスタ値及び初期フィルタ・タップ値は、プローブ校正無しにフィードバック・ループ回路240及び補償デジタル・フィルタ256中のレジスタ及びフィルタ・タップにそれぞれ適用される初期名目値とするか、又は、もしプローブと信号チャンネルの組み合わせが先に校正されているなら先に校正したレジスタ値及びフィルタ・タップ値としても良い。ステップ338において、そのプローブ−チャンネルの組み合わせが校正されていない状態について、表示デバイス135上に表示が出て、校正処理が終了したことがユーザに知らされる。
If the new calibration waveform does not meet the calibration specification, in
図10を参照すると、本発明の補償デジタル・フィルタを有する信号取込みシステム200中に実装される減衰回路224の代表的なブロック図が示されている。減衰回路224は、好ましくはマルチ・ステージ減衰ラダー400であり、減衰ステージには、入力電流ノード402A、402B、402C、402D、402Eがそれぞれある。好適な実施形態では、マルチ・ステージ減衰ラダー400には、5個のステージ404A、404B、404C、404D、404Eがある。5個の減衰ステージは、単に例に過ぎず、本発明の主旨から離れることなく、マルチ・ステージ減衰ラダー400中に種々の個数のステージを設けるようにしても良い。マルチ・ステージ減衰ラダー400への入力電流は、BNC入力214を介して、信号取込みプローブ105から受ける。入力電流は、各減衰ステージ404A、404B、404C、404D、404Eの各入力ノード402A、402B、402C、402D、402Eで分配される。各ノードの電流の最初の部分は、減衰スイッチ406A、406B、406C、406D、406Eを通して入力増幅回路232か又はグランドに結合され、電流の残りの部分は次の減衰ステージに結合される。例えば、電流入力ノード402Aに入ってくる入力電流は分配され、電流の4分の3は第1減衰ステージを通して入力増幅回路232かグランドに結合され、電流の4分の1は次の減衰ステージ404Bの電流入力ノード402Bに結合される。第2減衰ステージ404Bの電流入力ノード402Bに入ってくるこの4分の1の電流は分配されるので、マルチ・ステージ減衰ラダー400に入力される全電流の16分の3は第2ステージ404Bを通して入力増幅回路232かグランドに結合され、16分の1は次の減衰ステージ404Cの電流入力ノード402Cに結合される。第3減衰ステージ404Cの電流入力ノード402Cに入ってくるこの16分の1の電流は分配されるので、マルチ・ステージ減衰ラダー400に入力される全電流の64分の3は第3ステージ404Cを通して入力増幅回路232かグランドに結合され、64分の1は次の減衰ステージ404Dの電流入力ノード402Dに結合される。電流入力ノード402Dに入ってくるこの64分の1の電流は分配され、この電流の2分の1は第4ステージ404Dを通して入力増幅回路232の入力かグランドに結合され、2分の1は第5減衰ステージ404Eを通して入力増幅回路232の入力かグランドに結合される。
Referring to FIG. 10, a representative block diagram of an
ユーザが入力する垂直利得設定は、コントローラ125によって解釈されて、減衰スイッチ406A、406B、406C、406D、406Eをアクティブにするか、非アクティブにする。減衰ステージ404A、404B、404C、404D、404Eをそれぞれ通った電流は、入力増幅回路232の入力端子に個々に結合されるか、又は、複数のステージを通過した電流が組み合わせられて入力増幅回路232の入力端子に印加される。入力電流は、グランドに結合されるときは、入力増幅回路232には結合されない。減衰回路224は、入力増幅回路232のダイナミック・レンジに応じて電流の大きさを調整する。
The vertical gain setting entered by the user is interpreted by the
補償デジタル・フィルタを有する信号取込みシステム200に関する減衰回路224の入力インピーダンスは、既存の受動電圧プローブのものよりも低い。図1に示された従来のプローブの補償ボックス中の補償回路18のシャント・インビーダンスは、ここでは信号取込みシステム200中の直列インピーダンスである。抵抗−容量性回路網234を信号取込みプローブ105及び減衰回路224と直列に追加すれば、オシロスコープの入力レジスタンスが増加すると共に入力キャパシタンスが低くなり、旧型の受動電圧プローブを信号取込みシステム200で使用することが可能になる。
The input impedance of the
図11を参照すると、補償デジタル・フィルタを有する信号取込みシステム200用の高電圧プローブ500を実現する信号取込みプローブ105のブロック図を示す。高電圧プローブ500には、プローブ・チップ回路502を含むプロービング・ヘッド506がある。プローブ・チップ回路502には、直列に接続された複数の抵抗性要素504、506、508があり、これは直列に接続された抵抗性要素510及び512並びに容量性要素514、516及び518と並列に結合される。プローブ・チップ回路は、抵抗性中心導体信号ケーブル202の一端と結合され、信号ケーブル202の他端は、信号ケーブル終端回路520を介してシャント減衰回路522及び信号取込み回路115の1つのBNC入力ノード204に結合される。ケーブル終端回路520には、抵抗性要素524と、これに並列に結合された抵抗性要素526及び容量性要素528があり、これらは抵抗性要素530と直列になっている。シャント減衰回路522には、抵抗性要素532と、これに並列な容量性要素534とがある。シャント減衰回路522は、プローブ・チップ回路502と共に、分圧回路網の一部として機能する。好適な実施形態では、プローブ・チップ回路502の直列抵抗値の合計は約40MΩ、シャント抵抗性要素532は1MΩであって、これは40:1で分圧する結果を生じ、また、プローブ・チップ回路502から入力増幅回路232の出力端子までのトータルの減衰係数は減衰回路224で選択された減衰係数の50倍となる。プローブ・チップ回路502の分圧回路網及びシャント減衰回路522は、同軸ケーブル202の出力端子における高電位を低減し、ユーザに安全性を提供する。抵抗性中心導体信号ケーブル202には、誘電損失及び表皮効果による損失があるが、これらは、抵抗性要素526及び容量性要素528、これらと並列な抵抗性要素524によって補償される。
Referring to FIG. 11 shows a block diagram of a
当業者であれば、本発明の上述した実施形態の細部について、その原理から離れることなく種々の変更が可能なことは明らかであろう。例えば、入力増幅回路232は、反転増幅器に限定されず、本発明の要旨から離れることなく、非反転増幅器を用いても良い。補償デジタル・フィルタ256は、FPGAとして実現するのではなく、メモリ155に記憶される補償アルゴリズムとして実現しても良く、これにコントローラ125がアクセスし、A/D変換回路254からのデジタル化サンプルを処理するようにしても良い。補償デジタル・フィルタを有する信号取込みシステム200に関する校正処理におけるステップは、本願に記載の通りの順番に実行しなければならないというものではなく、本願の主旨を離れることなく、ステップは種々の順番で実現されても良い。本発明では、好ましくは、入力増幅回路232のフィードバック・ループ回路中の抵抗性及び容量性要素の抵抗性及び容量性の値を変更するのに、レジスタを用いる。しかし、補償デジタル・フィルタを有する信号取込みシステム中の抵抗性及び容量性部品の製造上の許容誤差は、補償デジタル・フィルタ256で補正するようにしても良く、これによればフィードバック・ループ回路中にレジスタを用いなくても良い。以上、本発明は、特許請求の範囲の記載に基づいて定められる。
It will be apparent to those skilled in the art that various modifications can be made to the details of the above-described embodiments of the present invention without departing from the principles thereof. For example, the
50 信号取込みシステム
52 信号取込みプローブ
54 抵抗性中心導体信号ケーブル
56 入力ノード
58 信号処理装置
60 取込み回路
62 コントローラ
64 処理回路
66 表示デバイス
68 補償システム
100 オシロスコープ
105 信号取込みプローブ
110 信号取込みプローブ
115 CH1取込み回路
120 CH2取込み回路
122 サンプル・クロック発生器
124 トリガ回路
125 コントローラ
130 処理回路
135 表示デバイス
140 プロセッサ
145 サポート回路
150 I/O回路
155 メモリ
157 広周波数コンテンツ信号源
200 信号取込みシステム
202 抵抗性中心導体信号ケーブル
206 プロービング・ヘッド
204 BNC入力ノード
208 プロービング・チップ回路
215 接地コンデンサ
216 抵抗性要素
220 スイッチング回路
222 スイッチング要素
224 入力回路
232 入力増幅回路
234 抵抗−容量性減衰回路網
248 プローブ・メモリ
240 フィードバック・ループ回路
242 抵抗性要素
244 抵抗性要素
246 容量性要素
250 信号線兼電力供給線
257 SPIバス
258 システム・バス
400 ステージ減衰ラダー
500 高電圧プローブ
502 プローブ・チップ回路
506 プロービング・ヘッド
520 ケーブル終端回路
522 シャント減衰回路
DESCRIPTION OF
Claims (2)
抵抗性中心導体信号ケーブルに結合されたプローブ・チップ回路を有する信号取込みプローブと、
入力ノードを有する信号処理装置であって、上記入力ノードが上記信号取込みプローブの上記抵抗性中心導体信号ケーブルに結合されると共に、入力回路を介して上記信号処理装置中に配置された補償システムに結合される信号処理装置とを具え、
上記信号取込みプローブ及び上記信号処理装置は、入力ノードにおいて時定数がミスマッチしており、フィードバック・ループ回路のある入力増幅回路及び補償デジタル・フィルタを有する上記補償システムが信号取込みシステムの周波数帯域幅に渡ってフラットを維持する極−零点対を提供することを特徴とする信号取込みシステム。 A signal acquisition system having a compensation digital filter,
A signal acquisition probe having a probe tip circuit coupled to a resistive center conductor signal cable;
A signal processing device having an input node, wherein the input node is coupled to the resistive center conductor signal cable of the signal acquisition probe and to a compensation system disposed in the signal processing device via an input circuit. Comprising a signal processor combined,
The signal acquisition probe and the signal processing device have mismatched time constants at the input node, and the compensation system having an input amplification circuit with a feedback loop circuit and a compensation digital filter is included in the frequency bandwidth of the signal acquisition system. A signal acquisition system characterized by providing a pole-zero pair that remains flat across.
上記信号取込みプローブ及び上記信号処理装置を用いて、広周波数コンテンツ信号のデジタル値を校正波形として取込むステップa)と、
信号処理装置に記憶された広周波数コンテンツ信号の基準校正波形と、上記校正波形との間で、少なくとも1つの時間位置及び周波数位置で設定される上記波形上の共通位置で第1測定エラー値を決定するステップb)と、
少なくとも上記第1測定エラー値及び上記波形の上記共通位置の関数として、少なくとも1つのレジスタ値及びフィルタ・タップ値を有する測定エラー係数を決定するステップc)と、
入力増幅回路のフィードバック・ループ回路中の複数のレジスタ中の適切なレジスタの少なくとも1つのレジスタ値及び上記補償デジタル・フィルタ中の複数のタップ中のフィルタ・タップ値に上記測定エラー係数をそれぞれ適用するステップd)と、
上記波形上の更なる共通位置にステップb)、c)及びd)を繰り返すステップe)と、
上記波形上の最後の上記共通位置において上記測定エラー値及び上記測定エラー係数を定めた後、上記信号取込みプローブ及び上記信号処理装置を用いて広周波数コンテンツ信号のデジタル値を校正波形として取込むステップf)と、
校正仕様とステップf)で取り込んだ校正波形とを比較し、上記校正波形が上記校正仕様内であるか確認するステップg)と、
上記校正仕様内の上記校正波形に関する入力増幅回路の少なくとも1つのフィードバック・ループ回路中の複数のレジスタ及び補償デジタル・フィルタのフィルタ・タップにロードされたレジスタ値を記憶するステップh)と、
上記校正処理の成功した結果を表示するステップi)と
を具える校正処理方法。 A calibration processing method for a signal acquisition system with a compensating digital filter, wherein the signal acquisition system comprises a signal acquisition probe coupled to a signal processing device via a signal cable,
Using the signal acquisition probe and the signal processing device to acquire a digital value of a wide frequency content signal as a calibration waveform;
Between the reference calibration waveform of the wide frequency content signal stored in the signal processing device and the calibration waveform, the first measurement error value is obtained at a common position on the waveform set at at least one time position and frequency position. Determining step b);
Determining a measurement error coefficient having at least one register value and a filter tap value as a function of at least the first measurement error value and the common position of the waveform;
Applying the measurement error coefficient to at least one register value of an appropriate register in a plurality of registers in a feedback loop circuit of an input amplifier circuit and to a filter tap value in a plurality of taps in the compensation digital filter, respectively; Step d), and
Repeating steps b), c) and d) at further common positions on the waveform ; e);
After the measurement error value and the measurement error coefficient are determined at the last common position on the waveform, the digital value of the wide frequency content signal is acquired as a calibration waveform using the signal acquisition probe and the signal processing device. f) and
Comparing the calibration specification with the calibration waveform captured in step f) and confirming that the calibration waveform is within the calibration specification step g);
Storing a register value loaded in a plurality of registers and a filter tap of a compensation digital filter in at least one feedback loop circuit of the input amplifier circuit for the calibration waveform within the calibration specification; and h)
A calibration processing method comprising: step i) displaying a successful result of the calibration processing.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/571,236 US20110074441A1 (en) | 2009-09-30 | 2009-09-30 | Low Capacitance Signal Acquisition System |
US12/571,236 | 2009-09-30 | ||
US12/846,742 | 2010-07-29 | ||
US12/846,742 US8278940B2 (en) | 2009-09-30 | 2010-07-29 | Signal acquisition system having a compensation digital filter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011075565A JP2011075565A (en) | 2011-04-14 |
JP5500527B2 true JP5500527B2 (en) | 2014-05-21 |
Family
ID=43530157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010222924A Active JP5500527B2 (en) | 2009-09-30 | 2010-09-30 | Signal acquisition system and its calibration processing method |
Country Status (4)
Country | Link |
---|---|
US (2) | US8278940B2 (en) |
EP (1) | EP2306207B1 (en) |
JP (1) | JP5500527B2 (en) |
CN (1) | CN102095904B (en) |
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JP5348389B2 (en) * | 2008-11-17 | 2013-11-20 | 横河電機株式会社 | oscilloscope |
-
2010
- 2010-07-29 US US12/846,742 patent/US8278940B2/en active Active
- 2010-09-30 JP JP2010222924A patent/JP5500527B2/en active Active
- 2010-09-30 CN CN201010501769.3A patent/CN102095904B/en active Active
- 2010-09-30 EP EP10251684.6A patent/EP2306207B1/en active Active
-
2012
- 2012-06-14 US US13/523,014 patent/US8791706B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP2306207B1 (en) | 2022-05-25 |
US8278940B2 (en) | 2012-10-02 |
CN102095904B (en) | 2015-02-18 |
US20110074391A1 (en) | 2011-03-31 |
US20120268140A1 (en) | 2012-10-25 |
CN102095904A (en) | 2011-06-15 |
US8791706B2 (en) | 2014-07-29 |
JP2011075565A (en) | 2011-04-14 |
EP2306207A3 (en) | 2017-05-03 |
EP2306207A2 (en) | 2011-04-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20121219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130712 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131022 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131025 |
|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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|
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|
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|
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