JP5492384B2 - 半導体素子及びその製造方法 - Google Patents
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Description
12 活性領域、
20 ダイレクトコンタクト、
30 ビットライン、
112 第1エッチング停止用絶縁膜、
120、120b、120c 第1層間絶縁膜、
120a 低い表面部、
122 第2エッチング停止用絶縁膜、
124 第2層間絶縁膜、
130 ハードマスクパターン、
134 第1マスクパターン、
136、136b、136c バッファ絶縁膜、
136a リセス領域、
138 第2マスク層、
138a 第2マスクパターン、
140 第3マスクパターン、
140a 開口、
152 上部コンタクトホール、
152a コンタクトホール、
158 トレンチ、
160 導電層、
162 コンタクトプラグ、
164 接触領域、
168 配線ライン、
558 トレンチ、
540 第3マスクパターン、
540a 開口、
552 コンタクトホール。
Claims (18)
- 複数の導電領域を含む基板と、
前記基板上に形成され、前記導電領域を露出させる複数のコンタクトホールが形成されており、前記コンタクトホールの上部で第1方向に沿う前記コンタクトホールの幅が前記基板からの距離によって可変的に限定されるように前記第1方向で前記コンタクトホールの上部両側壁をなすラウンド形状のコーナー部と、前記コンタクトホールの上部で前記第1方向に直交する第2方向に沿う前記コンタクトホールの幅が前記基板からの距離によって一定になるように前記第2方向で前記コンタクトホール上部の上部両側壁をなす垂直側壁を有する絶縁膜と、
前記複数のコンタクトホールを貫通して前記複数の導電領域に各々連結されており、上部で前記第1方向に沿う幅が前記絶縁膜の前記ラウンド形状のコーナー部により限定されて前記基板からの距離によって可変的な幅を有し、前記上部で前記第2方向に沿う幅が前記絶縁膜の垂直側壁により限定されて前記基板からの距離によって一定の幅を有する複数のコンタクトプラグと、
前記コンタクトプラグの上部から延びて前記コンタクトプラグと一体型構造をもって前記絶縁膜上で前記第1方向に沿って相互平行に反復形成されている複数の配線ラインを含み、
前記ラウンド形状のコーナー部は、前記絶縁膜がエッチングされて消耗されることにより形成された滑らかなラウンド形状であることを特徴とする半導体素子。 - 前記コンタクトプラグは、上部で前記第1方向に沿う幅が前記絶縁膜の前記ラウンド形状のコーナー部により限定される接触領域を有し、
前記接触領域での前記コンタクトプラグの断面積は、前記コンタクトプラグの中間部及び下部での断面積よりさらに大きいことを特徴とする請求項1に記載の半導体素子。 - 前記絶縁膜は、
前記半導体基板上に形成された第1エッチング停止用絶縁膜と、
前記第1エッチング停止用絶縁膜上に形成され、前記ラウンド形状のコーナー部及び垂直側壁を有する第1層間絶縁膜と、を備えることを特徴とする請求項1または2に記載の半導体素子。 - 前記第1エッチング停止用絶縁膜及び第1層間絶縁膜は、エッチング特性の異なる絶縁膜からなることを特徴とする請求項3に記載の半導体素子。
- 前記絶縁膜は、
前記半導体基板上に形成された第1エッチング停止用絶縁膜と、
前記第1エッチング停止用絶縁膜上に形成され、前記ラウンド形状のコーナー部及び垂直側壁を有する第1層間絶縁膜と、
前記第1層間絶縁膜の上面のうち、一部領域を覆うように前記複数の配線ライン間で前記第1層間絶縁膜上にライン形状に延びており、前記複数の配線ラインのうち、一部配線ラインの側壁を覆っているバッファ絶縁膜と、を備えることを特徴とする請求項1に記載の半導体素子。 - 前記第1エッチング停止用絶縁膜及び第1層間絶縁膜は、エッチング特性の異なる絶縁膜からなり、
前記第1層間絶縁膜及びバッファ絶縁膜は、相互エッチング特性が同一か、または類似した絶縁膜からなることを特徴とする請求項5に記載の半導体素子。 - 前記複数の配線ラインは、一定のピッチで反復形成されて相互平行に延びる複数のビットラインであり、
前記複数のコンタクトプラグは、前記ビットラインを前記基板の導電領域に連結させるための複数のダイレクトコンタクトであることを特徴とする請求項1〜6のいずれか一つに記載の半導体素子。 - 前記複数のダイレクトコンタクトは、前記複数のビットラインのピッチと同じピッチで反復形成されている一連のダイレクトコンタクトを含み、
前記一連のダイレクトコンタクトは、前記第2方向に沿って一列に配列されていることを特徴とする請求項7に記載の半導体素子。 - 前記導電領域は、前記基板に形成された活性領域であることを特徴とする請求項7または8に記載の半導体素子。
- 前記コンタクトプラグ及び配線ラインは、相互同じ導電物質からなることを特徴とする請求項1〜6のいずれか一つに記載の半導体素子。
- 半導体基板上に前記半導体基板上の導電領域を覆う絶縁膜を形成する段階と、
前記絶縁膜上に第1ピッチで第1方向に相互平行に延びる複数の第1マスクパターンを形成する段階と、
前記複数の第1マスクパターンの両側壁を覆うバッファ絶縁膜を形成する段階と、
前記複数の第1マスクパターンのうち、相互隣接した2個の第1マスクパターン間の空間に1個の第2マスクパターンが形成されるように前記複数の第1マスクパターン及び前記バッファ絶縁膜により各々自己整列されつつ、前記複数の第1マスクパターンと各々平行に延びる複数の第2マスクパターンを形成する段階と、
前記バッファ絶縁膜の一部及び前記絶縁膜の一部を除去し、前記第1マスクパターンと前記第2マスクパターンとの間でこれらと平行に延びる複数のトレンチと前記トレンチに各々連通されて、前記半導体基板の導電領域を露出させる複数のコンタクトホールを形成する段階と、
前記コンタクトホール及びトレンチ内部に導電物質を充填して前記コンタクトホール内に形成されるコンタクトプラグと、前記コンタクトプラグと一体に前記トレンチ内に形成される複数の配線ラインを同時に形成する段階と、を含み、
前記複数のトレンチ及び複数のコンタクトホールを形成する段階は、
前記複数の第1マスクパターン、第2マスクパターン及び前記バッファ絶縁膜上にこれらそれぞれの一部を露出させる開口が形成された第3マスクパターンを形成する段階と、
前記第1マスクパターン、第2マスクパターン及び第3マスクパターンを各々エッチングマスクとして用いて前記絶縁膜及びバッファ絶縁膜をエッチングして上部コンタクトホールを形成する段階と、
前記第3マスクパターンを除去する段階と、
前記第1マスクパターン及び第2マスクパターンをエッチングマスクとして前記バッファ絶縁膜及び絶縁膜をエッチングして前記第1マスクパターン及び第2マスクパターンと平行に延びる複数のライン形態のトレンチを形成すると同時に前記上部コンタクトホール下部の導電領域を露出させる前記コンタクトホールを形成するとともに、前記トレンチと前記上部コンタクトホールが相互連通される部分を滑らかなラウンド形状にする段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記第1マスクパターン及び前記第2マスクパターンは、各々酸化膜、窒化膜、酸化窒化膜、ポリシリコン膜、及び金属膜よりなる群から選択される何れか1つの膜で形成されることを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記バッファ絶縁膜は、前記第1マスクパターン及び前記第2マスクパターンとは異なる物質からなり、前記バッファ絶縁膜は酸化膜、窒化膜、酸化窒化膜、及びポリシリコン膜よりなる群から選択される何れか1つの膜で形成されることを特徴とする請求項11または12に記載の半導体素子の製造方法。
- 前記絶縁膜を形成する段階は、
前記半導体基板上の導電領域を覆う第1エッチング停止用絶縁膜を形成する段階と、
前記第1エッチング停止用絶縁膜上に第1層間絶縁膜を形成する段階と、を含むことを特徴とする請求項11〜13のいずれか一つに記載の半導体素子の製造方法。 - 前記第1エッチング停止用絶縁膜及び第1層間絶縁膜はエッチング特性の異なる絶縁膜からなり、
前記第1エッチング停止用絶縁膜及び第1層間絶縁膜は、各々酸化膜、窒化膜、酸化窒化膜及びシリコンカーバイド膜よりなる群から選択される何れか1つの膜からなることを特徴とする請求項14に記載の半導体素子の製造方法。 - 前記コンタクトホールを形成する段階は
前記第1エッチング停止用絶縁膜をエッチング停止層として用いて前記第1層間絶縁膜をエッチングする段階と、
前記第1マスクパターン及び第2マスクパターンをエッチングマスクとして用いて前記第1層間絶縁膜を通じて露出される前記第1エッチング停止用絶縁膜をエッチングして前記導電領域を露出させる段階と、を含むことを特徴とする請求項14〜15のいずれか一つに記載の半導体素子の製造方法。 - 前記コンタクトホールを形成する段階は、
前記導電領域を覆っている前記第1エッチング停止用絶縁膜が露出されるまで、前記第1層間絶縁膜をエッチングする段階と、
前記導電領域が前記第1エッチング停止用絶縁膜で覆われている状態で前記第1マスクパターン及び第2マスクパターンを除去する段階と、
前記第1層間絶縁膜及びバッファ絶縁膜をエッチングマスクとして用いて前記第1層間絶縁膜を通じて露出される前記第1エッチング停止用絶縁膜を除去して前記導電領域を露出させる段階と、を含むことを特徴とする請求項14〜15のいずれか一つに記載の半導体素子の製造方法。 - 前記第1マスクパターン及び第2マスクパターンを除去するために湿式エッチング工程を用いることを特徴とする請求項17に記載の半導体素子の製造方法。
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JP3445495B2 (ja) * | 1997-07-23 | 2003-09-08 | 株式会社東芝 | 半導体装置 |
JP3501280B2 (ja) * | 1998-08-31 | 2004-03-02 | 富士通株式会社 | 半導体装置の製造方法 |
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JP2001093910A (ja) * | 1999-09-27 | 2001-04-06 | Toshiba Corp | 半導体装置の製造方法 |
JP2002203897A (ja) * | 2000-12-27 | 2002-07-19 | Nec Corp | 半導体装置の製造方法 |
JP2002280388A (ja) * | 2001-03-15 | 2002-09-27 | Toshiba Corp | 半導体装置の製造方法 |
JP2003188252A (ja) * | 2001-12-13 | 2003-07-04 | Toshiba Corp | 半導体装置及びその製造方法 |
KR20050103689A (ko) | 2004-04-27 | 2005-11-01 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
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KR100833201B1 (ko) * | 2007-06-15 | 2008-05-28 | 삼성전자주식회사 | 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법 |
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US7829262B2 (en) * | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
US7960797B2 (en) * | 2006-08-29 | 2011-06-14 | Micron Technology, Inc. | Semiconductor devices including fine pitch arrays with staggered contacts |
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