JP5489387B2 - 能動領域の欠陥が低減されユニークな接触スキームを有する半導体デバイス - Google Patents

Description

本発明は、能動領域の欠陥を低減した半導体デバイスと、ユニークな接触スキームを有した半導体デバイスとに関する。

光通信システムでは、波長が約８００ｎｍ〜１６００ｎｍの範囲にある近赤外（ＩＲ）放射線が、使用される。殊に、重要な通信帯域は、短距離光ファイバ通信リンクでは８５０ｎｍ付近であり、長距離光ファイバ通信リンクでは１３１０ｎｍおよび１５５０ｎｍ付近である。

ＩＩＩ−Ｖ族化合物半導体光センサ（photo-detector：ＰＤ）は、現在光通信レシーバに最適な光センサである。というのは、ＧａＡｓベース材料およびＩｎＰベース材料は、良好な近赤外線吸収材であるからである。これらのセンサは、吸収長（absorption length：Ｌ_ａｂｓ）が、８００ｎｍ〜１６００ｎｍの波長帯域において約１μｍまたはそれより小さい。

ＩＩＩ−Ｖ族センサのいくつかの望ましい特性にもかかわらず、２つの理由：コストおよび機能性のため、Ｓｉベースのシステム中にＰＤを組み立てることが有利なはずである。ＩＩＩ−Ｖ族ベースの処理は、歩留まりが悪く、高価であるが、Ｓｉベースの処理は、どこでも行えて低コストである。デバイスの歩留まりが高いため、Ｓｉは、複雑な電子機能を実現するための最適な材料である。低コストのオプトエレクトロニクス・サブシステムが、Ｓｉでは、可能である。

残念ながら、Ｓｉは、実用的なＩＲ範囲（たとえば、１１００ｎｍ〜１６００ｎｍ）では、吸収が悪い材料である。通信用のＳｉのＩＲセンサは、８５０ｎｍ近辺だけで使用することができるが、そこでさえも、Ｓｉの吸収長（Ｌ_ａｂｓ）は、比較的大きい、すなわち２０μｍより大きい。吸収長は、２つの重要なＰＤ特性、すなわち、量子収量および周波数応答に有害な影響を与える。量子収量（quantum yield：ＱＹ）は、センサが吸収する入射光強度の割合である。光が、厚さＴで所与のＬ_ａｂｓを有した材料中を通過するとき、吸収される光の量は、ｅｘｐ（−Ｔ／Ｌ_ａｂｓ）である。高ＱＹを達成するためには、ＰＤの吸収領域の厚さが、個々のシステムの動作波長におけるＬ_ａｂｓより大きいまたはそれに等しいことが望ましい。

周波数応答は、３ｄＢ周波数（ｆ_３）によって数値で表される。ＱＹおよびｆ_３によって、ＰＤが正確に検出することができる最大データ速度が、決定される。少なくとも５０％のＱＹが望ましく、ｆ_３はそのデータ速度の半分より大きくなければならない。商用ＩＲ通信チャネル用の重要なデータ速度は、２．５ＧＨｚ、１０ＧＨｚおよび４０ＧＨｚである。したがって、ｆ_３＝２．５ＧＨｚの最小値が、それらの比較的高速のシステムには必要である。他方では、より低速のセンサが、ＩＲカメラおよび無線ＩＲシステムなどのいくつかのより頻繁でないデマンド用途では、役に立つ。

Ｓｉの悪いＩＲ特性に対処するために使用される従来技術の一方法は、より高くＩＲを吸収する材料とＳｉをモノリシックに集積化することである。そのような集積化に最適な材料は、Ｓｉ_１−ＸＧｅ_Ｘ、すなわちＳｉ中にｘのＧｅ濃度（モル分率）を有したＳｉとＧｅとの合金である。注目すべきは、Ｓｉ_１−ＸＧｅ_Ｘの処理は、Ｓｉ処理と両立することである。

図１ａに、純粋のＧｅ（ｘ＝１であるＳｉ_１−ＸＧｅ_Ｘ）の吸収長と、ＰＤ中に使用される標準的なＩＩＩ−Ｖ族化合物半導体であるＳｉおよびＩｎＧａＡｓＰの吸収長とを比較してある。ＧｅのＬ_ａｂｓは、対象の波長範囲全体（たとえば、１３００ｎｍ〜１６００ｎｍ）で２μｍより低い。Ｓｉ_１−ＸＧｅ_ＸのＧｅ濃度が、０＜ｘ＜１のようであるとき、吸収は、Ｓｉの吸収とＧｅの吸収の間になる。１３１０ｎｍと１５５０ｎｍの範囲のより長い波長に到達するために、ｘがほぼ１に等しいほぼ純粋のＧｅが、理想的である（たとえば、ｘが０．８〜０．９）。しかし、単一結晶Ｓｉ基板またはＳｉエピタキシャル層上に成長させることができる、高品質（欠陥密度が低い）の単一結晶Ｓｉ_１−ＸＧｅ_Ｘ層の厚さは、ＳｉとＧｅの間の４％格子定数の不整合によって限定される（図１ｂの、Ｇｅ濃度の関数としてクリティカル層厚さを示すカーブ参照）。より大きいＧｅ濃度を有したＳｉ_１−ＸＧｅ_Ｘ層は、クリティカル厚さが、より小さい。平衡成長条件下で、クリティカル厚さより厚く成長した層は、不整合転位を含む傾向がある。すなわち、その厚さより薄く成長した層は、不整合転位を有さない。これらの欠陥は、センサのノイズに加わり、それによってセンサの感受性全体を限定する、外因性の漏れ電流（暗電流）の源である。

暗電流は、光信号がないときセンサ中を流れる電流である。欠陥があるとき、その電流は、欠陥密度に比例する。欠陥は、ＱＹを減少させる再結合中心も形成する。欠陥がないとき、固有の暗電流は、ｅｘｐ（−ＥＧ（ｘ）／ｋＴ）に比例し、ここでＥＧ（ｘ）は、吸収層のバンドギャップであり、ｘは、Ｓｉ_１−ＸＧｅ_Ｘ中のＧｅのモル分率であり、ｋは、ボルツマン定数であり、Ｔは、格子温度である。ＥＧ（ｘ）は、ｘの単調減少関数であり、ｘの値が、非常に大きくなると、その結果、固有の暗電流がより大きくなる。８５０ｎｍ近辺のより短い波長におけるいくつかの用途には、ｘ＜１であるＳｉ_１−ＸＧｅ_Ｘ半導体が、望ましいことがある。というのは、Ｌ_ａｂｓが、十分短く、固有暗電流が、より低くなるはずであるからである。より長い波長での用途は、ｘの値が、ほぼ１に等しいことが必要である（たとえば、ｘが０．８〜０．９である、ほぼ純粋のＧｅ）。しかし、対象のＩＲ通信波長のいずれについても、良好な近ＩＲ吸収材であるために十分なＧｅを有したどのＳｉ_１−ＸＧｅ_Ｘ半導体のクリティカル厚さも、これらの材料中の吸収長より極めて小さい。その結果、十分な性能を有した近ＩＲのＳｉ_１−ＸＧｅ_ＸのＰＤは、直接Ｓｉ上にＳｉ_１−ＸＧｅ_Ｘを成長させる従来技術の技法を使用しては、作ることができない。

いくつかの手法が、従来技術においてクリティカル層厚さの問題を回避する試みで、提案されてきたが、それらは、すべて複雑な成長スキームを使用する。たとえば、（１）段階的バッファ（graded buffer:ＧＢ）法、（２）Ｓｉ／Ｇｅヘテロ結合（Ｓｉ／Ｇｅ heterojunction：ＳＧＨ）法として知られた、２つの互いに異なる手法を使用して、Ｓｉ上に形成するＧｅのＰＤが、文献に報告されている。

段階的バッファ（ＧＢ）法：図２ａに示すように、ＧＢ法は、単一結晶Ｓｉ基板上にＳｉ_１−ＸＧｅ_Ｘの段階的な複数層のバッファ領域を成長させアニーリングすることが関与する。［たとえば、M. T. Currie et al, Appl. Phys. Lett., Vol. 72, No. 14, p. 1718 (1998)参照。これは、参照により本明細書に組み込むものとする］。バッファ領域（層２〜４）中のＧｅ濃度は、Ｓｉ基板１との界面において０％から、Ｇｅデバイスの能動（吸収）層６中で１００％まで単調に変化させる。バッファ層２〜４は、上部Ｇｅ吸収層より低いＧｅ濃度を含むので、光は、ほとんどすべてＧｅ層６中で吸収されることになる。しかし、全体の層構造は、従来のＣＭＯＳ処理と集積化することが、困難である。というのは、層のスタックが、かなり厚くなり得、関与するアニーリング工程には、高温が必要になるからである。今日まで、表面層の品質について得られた最良の結果も、依然、欠陥７の比較的大きい密度（〜１０^５ｃｍ^−２）が、組み込まれており、便宜的にのみ構造の右側だけが概略的に示してある。実際、欠陥は、段階的領域のいたるところに存在する。

Ｓｉ／Ｇｅヘテロ結合（ＳＧＨ）法：図２ｂに示すように、ＳＧＨ法は、単一結晶Ｓｉ基板８上への純粋Ｇｅ層９の直接成長と、その後の複雑な高温シーケンス、すなわちＧｅ層中の転位（欠陥）密度の低減を目的とした周期的アニーリング工程とに関与する。［たとえば、G. Masini et al, Electronics Letters, Vol. 35, No.17, p. 1467(1999)、およびH-C Luan, et al, Appl. Phys. Lett., Vol. 75, No. 19, p. 2909(1999)参照。これらは、ともに参照により本明細書に組み込むものとする］。ＧＢ処理と同様に、この処理は、高温（９００℃）のアニーリングが必要なため、ＣＭＯＳ集積化に課題をもたらす。［L. Colace et al, Appl. Phys. Lett., Vol. 76, No. 10, p. 1231(2000)参照。これは、参照により本明細書に組み込むものとする］。しかし、この技法によって得られる最良の材料は、依然、２×１０^６ｃｍ^−２の比較的高い欠陥密度を有する。

デバイスを構築するための低欠陥密度（ときには、欠陥なしと言われる）材料は、ＰＤ中のノイズを低減し、感受性を高めるために重要である。しかし、従来技術の技法は、Ｓｉ上に低欠陥密度のＧｅを生成することが、可能でない。さらに、欠陥が、電気的な接触領域など高度にドープされた領域中すべてに位置し、その領域は、電場によって空乏化されない。欠陥領域中の大量のドーピングによって、これらの領域が、すべてのバイアス条件下で電気的に中性に留まることが保証される。そうでなければ、再結合生成電流が、大きな逆漏れ（暗）電流になる結果になる。

図２ｂの界面領域１０近傍の領域および図２ａの段階的バッファ領域２〜４は、G. Masini 他が、「G. Masini et al, IEEE Trans on Elec. Dev., Vol. 48, No. 6. p. 1092 (2001)」で指摘したように、大部分の欠陥を含む。これは、参照により本明細書に組み込むものとする。これらの領域は、高度にドープされることが必須であるが、高度なドーピングの手段によって、欠陥から生ずる暗電流をすべて無くすことは可能でない。というのは、低度にドープされたＧｅのいくらかの領域が、入射した光信号を吸収するために必要であるからである。吸収領域中の低度のドーピングによって、キャリア輸送が、より遅い拡散プロセスではなく、速いドリフト・メカニズムによって支配されることが保証される。

ＧＢ法およびＳＧＨ法は、ともに２つの共通のタイプのＰＤ、すなわち、垂直ＰＩＮＰＤ（図３ａ）および金属−半導体−金属（metal-semiconductor-metal：ＭＳＭ）ＰＤ（図３ｂ）を形成するために使用されてきた。両方のＰＤは、信号光が、センサの上部（底部）表面上に衝突し、デバイスの主な層に対し垂直なことが必須である、表面照射センサとして使用するように設計されてきた。しかし、信号光が、デバイスの縁上に衝突し、デバイスの主な層に対し平行な方向で伝播することが必須である、縁照射デバイスとして、これらのＰＤを使用することが可能である。

ここで述べる主な結論は、垂直ＰＩＮおよびＭＳＭの従来技術によるＩＲセンサについてともに関連するものである。これらのデバイスは、（１）プロセスが、従来のＣＭＯＳプロセスと両立性がないこと、（２）性能が、本来的により悪いことという２つの重大な限定を被る。さらに、これらの限定が、従来技術の方法に内在するものであると以前には理解されていなかった。

したがって、高速および高ＱＹをともに示すＳｉベースの近ＩＲのＰＤの必要が、当技術に依然として存在する。

従来技術の限界を明確にするために、ＰＩＮおよびＭＳＭデバイスの実装スキームが、ともに解析された。図３ａに示す垂直ＰＩＮ構造では、基板層１４が、単一結晶Ｓｉ基板またはそのようなＳｉ基板上のＳｉ_１−ＸＧｅ_Ｘのバッファのいずれかである。それは、１２００〜１６００ｎｍの帯域中では非吸収性である。信号光の吸収が企図された能動デバイス層１２は、ドープされていないＧｅである。上部の、すなわち高度にドープされた接触層１１もＧｅである。従来技術のＧＢ法では、底部の、すなわち高度にドープされた接触層１３もＧｅであるが、従来技術のＳＧＨ法では、それはＳｉである。信号光１９が、上部表面１８上に入射する。光は、デバイス層を貫通し、Ｇｅ能動層１２中で吸収される。電子−正孔対が、ＧＢ法ではＧｅ層１１〜１３中で、ＳＧＨ法では層１１および１２中で生成され、そこで電子−正孔対は、電場によって分離される。電場は、金属コンタクト１５と１６の間に示した極性を用いて電圧源（図示せず）を接続することによって発生される。センサ光電流が、コンタクト１５および１６に接続された検出回路（図示せず）を通って流れる。

それらの両方のデバイスでは、吸収層１２の厚さ（Ｔ_１２）は、ほぼ１μｍより大きく、その大きさは、１３１０ｎｍ〜１５５０ｎｍの範囲の光についての吸収長であり、ＱＹは、ｅｘｐ（−Ｔ_１２／Ｌ_ａｂｓ）によって与えられる。うまく設計されたデバイスでは、周波数応答は、光によって生成される電子および正孔の走行時間によって限定される。垂直ＰＩＮ構造では、２つの異なる時間、すなわち、高電場（ドープされていない能動領域１２）中でのドリフト時間（τ_ｄ）、および低電場（高度にドープされた接触領域１１および１３）中で生成されるキャリアの拡散時間（τ_ｄｉｆｆ）が、重要である。キャリアが、Ｇｅ層いたるところで生成されるので、走行時間に分布が生じる。正確な周波数応答の計算は、複雑であるが、シミュレーションによって容易に行える。しかし、ｆ_３の良好な感触は、周波数応答を限定する最長走行時間に注目することによって、得ることができる。最長ドリフト時間は、ほぼＴ_１２／Ｖ_ｄであり、ここでＶ_ｄは、層１２の電場中のキャリアの平均ドリフト速度である。最長拡散時間は、ドープされた層の接触層１１の厚さ（Ｗ）の二乗に比例する。端から端までの走行時間（τ）は、ほぼτ_ｄ＋τ_ｄｉｆｆによって与えられ、したがってｆ_３は、ほぼ１／（２πτ）になる。Ｗが０．２μｍのオーダーであってさえ、拡散時間が、全体の周波数応答を支配することができる。

図３ｂに示すＭＳＭ構造は、電場ドリフト場が、上部表面２８に対し平行であるが、図３ａのＰＩＮ構造では、その場は表面１８に対し垂直であることで、ＰＩＮ構造とは異なる。やはり、基板２４は、ＳＧＨ法では単一結晶Ｓｉ基板であり、ＧＢ法では段階的バッファ層である。信号光の吸収は、Ｇｅ能動層２３中で起こる。この場合、指状間のショットキー障壁電極２１および２２が、Ｇｅ上部表面２８上に直接配置され、そこからセンサ光電流が、流れる。このデバイスでは、垂直に入射した光が、Ｇｅ層２３を貫通し、そこで吸収されて電子−正孔対が生成される。垂直ＰＩＮ構造の場合のように、ＱＹは、Ｇｅ層の厚さＴ_２３によって決定される。ＭＳＭ構造中の該当する走行時間は、ほぼτ_ｄ〜（Ｔ_２３＋Ｄ）／Ｖ_ｄによって与えられ、ここでＤは、隣接する電極間の間隔である。ＰＩＮ構造とは違い、ＭＳＭデバイスは、キャリア拡散時間に関して問題がない。というのは、高度にドープされない低電場領域があり、そこでキャリアが、光によって発生することができるからである。

ＰＩＮ構造は、ＭＳＭ構造より好ましい。というのは、大いに欠陥のある界面領域２５が、高度にドープされず、したがってＭＳＭは、比較的大きな暗電流を有する。同じ理由のため、ＰＩＮ構造では、欠陥界面１７が、高度にドープされることを保証するために、ＧＢ法を使用する前述のデバイスのように、Ｇｅの底部接触層１３を作ることが好ましい。従来技術のＳＧＨ法は、底部接触層１３と基板１４の間にＳｉ／Ｇｅヘテロ結合の形成を示唆していないが、原理的に、これを行うことができない理由はない。したがって、その結果得られた構造は、ＧＢ法を使用して形成されたＰＩＮと電気的に同一になるはずであり、したがって同じ性能を有するはずである。したがって、以下の議論では、比較の目的で、これら従来技術のデバイスの最上のものだけ、すなわちＧＢ法またはＳＧＨ法いずれかを使用して形成され、底部接触層１３がＧｅであるＰＩＮ構造（図３ａ）の限界について考慮する必要がある。

デバイスのシミュレーションを実施して、上記で議論したＰＩＮ構造の理想的なデバイス速度を評価し、これらデバイスの周波数応答が、本来的に走行時間の考慮すべき問題によって限定されることが判明した。その結果は、以下の表Ｉに報告する。

シミュレーションは、図３ａに示したような理想化されたＰＩＮ構造について、コンタクト１５および１６に加える電圧が、能動領域１２中でドリフト速度を飽和させるのに十分な大きさで、実施した。第１組の結果は、すべてのＧｅ領域中での光による発生を含み、それは、自然に発生するはずのものである。これらのシミュレーションでは、Ｗは、０．２μｍ（良好な接触には典型的な値）に固定され、高電場領域の厚さＴ_１２を変化させた。センサを高速にするために、Ｔ_１２を減少させなければならないが、表から、Ｗ対Ｔ_１２の比が増加するにつれて、ｆ_３が減少することが明らかである。光電流の応答中、いっそう多くのキャリアが、τ_ｄによってよりτ_ｄｉｆｆによって限定されるので、Ｔ_１２とｆ_３の関係が、生じる。第２組のシミュレーションは、Ｗを変化させるが、Ｔ_１２を、妥当なＱＹをもたらすために必要な値、１μｍで固定した。やはり、Ｗ対Ｔ_１２の比が増加するにつれてｆ_３が減少し、この時間は、ほぼ１／Ｗ^２に依存し、そのことは、拡散が限定されたキャリアの走行から予想される。第３組のシミュレーションでは、人為的に接触領域１１および１３中の光による発生を除外して、これらのｎ型およびｐ型の接触層中の吸収による影響を実証する。この場合、ｆ_３は、能動領域１２中のキャリア走行時間によって限定され、予想されるように１／Ｔ_１２に関し線形に増加する。この構造では、Ｗを限りなく減少させることは、可能でないことに留意すべきである。Ｗは、良好に低漏れで接触するのに十分な厚さであり、ＧｅとＳｉの間の界面１７に存在する欠陥が、すべて完全に高度のドーピングによって覆われることを保証するのに十分な厚さであることが必要である。この界面領域は、自由キャリアが空乏化された場合、極端に大きな暗電流が、逆方向に流れることになり、耐ノイズ性能に影響を与える。周波数応答が悪いことが、そのような従来技術のデバイスでは、固有の問題である。暗電流を制御する場合、高度にドープされた接触領域は、Ｇｅ中に形成しなければならない。しかし、この設計では、周波数応答が、拡散時間τ_ｄｉｆｆに限定されることになる。したがって、従来技術のデバイスでは、高速システムの所望されるデータ速度を満足させるために、十分高いｆ_３を達成することは、極めて困難である。
M. T. Currie et al, Appl. Phys. Lett., Vol. 72, No. 14, p. 1718 (1998) G. Masini et al, Electronics Letters, Vol. 35, No.17, p. 1467(1999), H-C Luan, et al, Appl. Phys. Lett., Vol. 75, No. 19, p. 2909(1999) L. Colace et al, Appl. Phys. Lett. Vol., 76, No. 10, p. 1231(2000) G. Masini et al, IEEE Trans on Elec. Dev., Vol. 48, No. 6. p. 1092 (2001) O. Nam et al, Appl. Phys. Lett. Vol. 71, No. 18, p. 2638 (1997) S. Nakamura et al, Jap. J. Appl. Phys. Vol. 36, No. 12A, Part 2, p. L1568 (1997) T. Langdo et al, Appl. Phys. Lett., Vol. 76, No. 25, p. 3700 (2000)

本発明の一態様によれば、欠陥密度が減少された能動領域など所定のエピタキシャル領域を有した、半導体デバイスを製作する方法が、
（ａ）第１の材料の単一結晶体の主表面上に、誘電性クラッド領域を形成する工程と、
（ｂ）クラッド領域中に第１の深さまで延びる第１の開口を形成する工程と、
（ｃ）第１の開口内にあり、第１の深さより深い第２の深さまで延び、単一結晶体の主表面の下にある部分を剥き出しにする、より小さい第２の開口を形成する工程と、
（ｄ）各開口中およびクラッド領域の上部上に、第２の半導体材料の領域をエピタキシャル的に成長させる工程と、
（ｅ）第２の開口内およびクラッド領域の上部上で成長したエピタキシャル領域に欠陥を閉じ込め、第１の所定の領域が、第１の開口内に配置され、本質的に欠陥がない（すなわち、約１０^３ｃｍ^−３より少ない）ように、第２の開口の寸法を制御する工程と、
（ｆ）デバイスの上部を平坦化して、クラッド層の上部の上に延在するエピタキシャル領域をすべて除去し、それによって第２の開口中に成長した第１の所定の領域の上部を、ぜひともクラッド領域の上部と同一平面にさせる工程と、
（ｇ）デバイスの組み立てを完成させるために、追加の工程を実施する工程とを含む。
本発明のいくつかの実施形態によれば、第１の材料は、Ｓｉであり、第２の材料は、Ｓｉ_１−ｘＧｅ_ｘ（０＜ｘ≦１）またはＧａＮいずれかである。

本発明の他の様々な実施形態によれば、デバイスは、オプトエレクトロニクスまたはエレクトロニクスとすることができる。オプトエレクトロニクス用途の場合、デバイスは、第１の所定の領域が、信号光を吸収する能動領域であり、第２の所定の領域が、信号光を能動領域に送達する導波路である、光センサである。好ましい実施形態では、そのような光センサは、ＳｉＧｅ能動領域が、ＳｉのＩＣプロセスと両立性があるようにＳｉ基板上に形成され、速度が高速であり、ＱＹが大きい。光センサは、表面照射アレイ、または光が、適切な導波路によって能動領域に導波される縁照射デバイスとすることができる。エレクトロニクス用途では、デバイスは、例示的に、第１の所定の領域が、チャネル、ソースおよびドレインを含む、ＭＯＳＦＥＴである。

本発明の他の態様によれば、半導体デバイスは、
（ａ）第１の材料の単一結晶体と、
（ｂ）結晶体の主表面上に配置され、第１の深さまで延びる第１の開口を有し、第１の開口内にあり、第１の深さより深い第２の深さまで延び、主表面の下にある部分を剥き出しにするより小さい第２の開口を有した、誘電性クラッド領域と、
（ｃ）第１の開口中に能動領域、および第２の開口中にステム領域を形成するための、第２の半導体材料の第１および第２の領域であって、それぞれ第１および第２の開口を充填し、第１の領域の上部が、クラッド領域の上部と同一平面であることが必須である、第２の半導体材料の第１および第２の領域と、
（ｄ）ステム領域に欠陥を閉じ込めることになる寸法を有し、第１の領域が、本質的に欠陥から自由である、第２の開口とを含む。

表面照射ＰＤとして使用する場合、本発明のこの態様の一実施形態によれば、デバイスは、多様な能動領域およびステム領域を含み、信号光が、能動領域中で吸収されて光電流を発生しており、少なくとも１つの電極が、どんな信号光のかなりの部分も対応するステム領域中で吸収されないように阻止するために、能動領域上に配置されることを特徴とする。

表面照射ＰＤとして使用する場合、本発明のこの態様の他の実施形態によれば、デバイスは、多様な能動領域およびステム領域を含み、信号光が、能動領域中で吸収されて光電流を発生しており、各能動領域が、ドープされた接触領域を含み、金属性遮断層が、接触領域のうちの少なくとも１つの上に配置され、それによって少なくとも１つの接触領域が吸収する信号光の量が減少されることを特徴とする。この実施形態の好ましい設計では、金属性遮断層が、少なくとも１つの接触領域の表面面積の約３０％より多くを被覆する。この実施形態の他の好ましい設計では、吸収層が、少なくとも１つの接触領域と、対応する能動領域の表面面積の少なくとも約２０％とを完全に被覆する。この実施形態の他の好ましい設計では、ドープされた接触領域の体積が、対応する能動領域の体積の約２５％より少ない。この実施形態の好ましいさらに一設計では、各第２の領域の体積は、対応する能動領域の体積の約２５％より少ない。

縁照射ＰＤとして使用する場合、本発明のこの態様の他の実施形態によれば、ステム領域の幅（光の伝播方向に対し横方向に測定したとき）が、信号光の波長（ステム領域の半導体材料中で測定したとき）の半分より小さく、それによってその中への信号光の侵入が低減される。

縁照射ＰＤとして使用する場合、本発明のこの態様の他の実施形態によれば、能動領域は、信号光を能動領域に伝達する導波路領域と光学的に結合されており、導波路領域の幅が、能動領域の幅より小さく、導波路領域の中心が、能動領域の中心と位置合わせされることを特徴とする。この実施形態の好ましい設計では、導波路領域の幅が、能動領域およびステム領域の内側の縁間の間隔より小さく、導波路領域の中心が、能動領域およびそのステム領域の内側の縁間に位置合わせされる。

本発明のこの態様の他の実施形態によれば、表面照射ＰＤまたは縁照射ＰＤいずれかとして使用する場合、能動領域は、ドープされないが、ステム領域は、ドープされ、それによって暗電流が減少される。

本発明は、その様々な特徴および利点とともに、添付の図面と関連して行う以下のより詳細な説明から容易に理解することができる。

製造プロセス
本発明の一態様による新規なプロセスを使用して実現することができる、様々なデバイス設計を詳細に議論する前に、まず、ＰＤおよびＭＯＳＦＥＴなどのデバイスの比較的欠陥のない半導体能動領域を製造するための一般的な手法として、プロセスを議論する。しかし、説明では、例示する目的のため、および本発明の主な用途の１つを反映するものとして、約８００〜１６００ｎｍのＩＲ波長で動作するために、ＳｉＧｅによるＰＤの、低欠陥密度を有した吸収領域の製造に焦点を合わせる。

従来技術のＰＤの前記の議論から、光吸収が、高品質Ｇｅ中で起き、そのＧｅの大部分がドープされないまたは空乏化されるデバイスを、われわれは望んでいることが明らかである。

われわれの本発明は、エピタキシャル横方向過成長（epitaxial lateral overgrowth: ＥＬＯ）技法を使用することによって、高品質Ｇｅを形成し、Ｓｉ基板の上部上に形成されている絶縁物構造中に組み込むものである。ＥＬＯは、Ｓｉ上にＧａＮ［たとえば、O. Nam et al, Appl. Phys. Lett. Vol. 71, No. 18, p. 2638 (1997)およびS. Nakamura et al, Jap. J. Appl. Phys., Vol. 36, No. 12A, Part 2, p. L1568 (1997)参照。これらは、ともに参照により本発明明細書に組み込むものとする。］、およびＳｉ上にＧｅなど異種格子定数を有する材料をモノリシック的に集積化するために、使用されてきた。Ｓｉの上へのＧｅのためのＥＬＯプロセスは、図４ａ〜４ｃに、詳述する。ここで、薄い絶縁物（たとえば、酸化物）層４２が、単一結晶Ｓｉ基板４１の上部上に形成される。シード・ウィンドウ４３が、リソグラフィで酸化物中に画定され、エッチングによってＳｉに至るまで開口される。剥き出しにされたＳｉ表面が、Ｇｅを成長させるために洗浄される。次いで、剥き出しにされたＳｉ上だけにＧｅ４３を成長させる、選択的ＣＶＤ成長が、実施される（図４ｂ）。この成長は、Ｇｅが、シード・ウィンドウ上に過成長するまで、継続され、互いに隣接するシード・ウィンドウからの成長フロント４７が、癒着して連続膜を形成する（図４ｃ）。大きい欠陥密度が、その結果得られたＧｅ膜の２つの部分中だけに見つかる。すなわち、図４ｃに示すように、欠陥４６が、シード・ウィンドウの底部におけるＳｉ界面からシード・ウィンドウの上の膜の上部に至るまで縫うように進み、欠陥４５が、２つの成長フロントが出会う領域において形成される。酸化物マスクの上の大部分のＧｅ層が、図４ｃの４８において示すように、本質的に欠陥がない。

このプロセスは、図４ｄに示すように、シード・ウィンドウの縦横比（高さ／幅）を１：１より大きく設定することによって、改善された［T. Langdo et al, Appl. Phys. Lett., Vol. 76, No. 25, p. 3700 (2000)参照。これは、参照により本発明明細書に組み込むものとする］。この場合、曲がりくねって進む不整合転位または積み重なった欠陥が、シード・ウィンドウの上およびそれらの上の膜中に現れずに、その代わり欠陥４６が、酸化物層４２の上部より下のシード・ウィンドウ領域に閉じ込められた。しかし、大きな欠陥密度が、異なるシード・ウィンドウからの成長フロントが出会う領域４５（図４ｄ）中で依然として見つかった。シード・ウィンドウ間の間隔が増加された場合、Ｇｅ膜区域の、より大きな部分が、欠陥がなくなるはずであることに留意すべきである。しかし、これは、成長時間が、非常に長くなり、膜が厚くなる（横方向の過成長間隔が増加するにつれて、膜厚が増加する）ことを意味することになろう。膜が厚くなると、走行時間も長くなることになる。

本発明の一態様では、修正ＥＬＯを使用することによって、欠陥が引き起こす暗電流を抑制し、高度にドープされた領域中のキャリア吸収を減少させてキャリア走行時間を限定するＰＤ要素として働くための、高品質高Ｇｅ含有Ｓｉ_１−ｘＧｅ_ｘ領域を形成する。より具体的には、本発明のこの態様は、Ｓｉ基板上に配置された絶縁クラッド領域内に高Ｇｅ含有Ｓｉ_１−ｘＧｅ_ｘ領域（以下本明細書でピクセルと呼ぶ）を形成し、それによって潜在する欠陥があるＳｉ_１−ｘＧｅ_ｘの体積が、最小になり、Ｓｉ_１−ｘＧｅ_ｘのピクセルは、欠陥が本質的にないようにするための方法である。特に、本発明は、Ｓｉ_１−ｘＧｅ_ｘのＥＬＯを使用して、欠陥が、すべて図４ｄの絶縁体層４２の上部の下のシード・ウィンドウの領域に閉じ込められるように、絶縁体層４２の上部の上にピクセルを形成するものである。

従来技術の状況とは違って、本方法では、欠陥は、成長フロントの交差部において形成されない。過成長したクラッド領域上の成長フロントは、クラッド（たとえば、二酸化ケイ素）の側壁によって閉じ込め、したがって癒着して大いに欠陥がある領域を形成しない。この重要な結果は、高Ｇｅ含有Ｓｉ_１−ｘＧｅ_ｘのＥＬＯとダマシン平坦化を組み合わせることによって達成される（ＥＬＯ−Ｄ）。一般に、ダマシンは、ウェハ上の絶縁層中にウィンドウを形成する工程と、ウェハとは異なる（たとえば、半導体または金属）、絶縁層の上部表面を覆う材料でウィンドウを充填する工程と、次に、ウィンドウ中の材料が、絶縁層の上部表面とぜひとも同一平面になるように、重なり合った部分を平坦化する（たとえば、化学機械的研磨）工程とに関与する。

本プロセスでは、高Ｇｅ含有Ｓｉ_１−ｘＧｅ_ｘは、Ｇｅ濃度またはモル分率ｘが、好ましくは約０．８〜０．９より大きい、約８００〜１６００ｎｍのＩＲ動作波長におけるＰＤの大部分の用途のためのＳｉ_１−ｘＧｅ_ｘを意味する。しかし、いくつかの用途では、ｘは、０．５ほど低くてよいが、約５０％より少ないＧｅを含有するＳｉ_１−ｘＧｅ_ｘは、対象の波長において、十分に光を吸収しない。他方、他の非光学的デバイスでは、０．１ほどの低いｘを許容することができる。

ここで、表面照射ＰＤを得るこのゴールを達成するために使用される一式のプロセス工程を、図５ａ〜５ｇとともに説明する。

まず、絶縁クラッド領域５２が、図５ａに示すように、Ｓｉ基板５１の上部表面上に形成される。その図に示すように、クラッド領域５２は、基板上に形成された多数の絶縁体層（以下、本明細書でクラッド層と呼ぶ）を含む。最初、ステム・クラッド層５２．１（たとえば、１μｍの二酸化ケイ素）が、基板５１の上部の主表面上に堆積される。次に、エッチング停止層５２．２（たとえば、４０ｎｍの窒化ケイ素）が、クラッド層５２上に堆積される。最後に、ピクセル・クラッド層５２．３（たとえば、１μｍの二酸化ケイ素）が、エッチング停止層上に堆積される。クラッド層５２．１および５２．３は、それぞれ多数の層を含むことができ、またはそれらは、単一の層でもよく、それらは、厚さが異なることができ、それらは、互いに異なる組成を有することができる。あるいは、クラッド層は、窒化ケイ素またはシリコン酸窒化物（silicon oxynitride）など他の誘電性材料を含むことができる。

一実施形態では、エッチング停止層５２．２およびピクセル・クラッド層５２．３は、互いに異なる組成を有し、エッチング停止層５２．２のエッチング速度は、ピクセル・クラッド層５２．３の速度より小さくすべきである。代替実施形態では、層５２．２のエッチング速度が、層５２．３の速度と実質的に異ならない場合、周知の光学測定技法を使用して、エッチング・プロセスの進捗程度を識別し、エッチングされる層の化学的組成の差に基づき適切な時間にエッチングを停止することができる。

次に（図５ｂ）、Ｓｉ_１−ｘＧｅ_ｘ能動領域（ピクセル）のウェル５３が、ピクセル・クラッド層５２．３上にリソグラフィで画定され、標準の化学的エッチング（たとえば、ＣＨＦ_３、Ｃ_２Ｆ_６、ＣＯおよびＡｒの混合物）を使用して、選択的にピクセル・クラッド層５２．３の材料がエッチングされる。エッチングは、エッチング停止層５２．２の材料において停止することが必須である。次に、異なる化学処理（たとえば、６０秒間の熱燐酸）に切り替えてエッチング停止層５２．２をエッチングし、ステム・クラッド層５２．１上で終了する。

次に、図５ｃに示すように、構造の上全体に表面形状に沿って誘電層（コンフォーマル誘電性層５４）（たとえば、２００ｎｍのプラズマＴＥＯＳ酸化物）を堆積して、ピクセル・クラッド層５２．３、エッチング停止層５２．２および剥き出しにされたステム・クラッド層５２．１の表面を被覆する。コンフォーマル誘電性層５４は、後続の選択的エピタキシャル成長（selective epitaxial growth：ＳＥＧ）の処置中、その表面上のＳｉ_１−ｘＧｅ_ｘ材料の核形成を阻止できなければならない。

図５ｄ−１に示すように、第２のリソグラフィ工程によって、能動領域のウィンドウ５３の内部により小さなシード（ステム）ウィンドウ５５を画定する。

次に、コンフォーマル誘電性層５４およびステム・クラッド層５２．１は、図５ｄ−１にも示すように、Ｓｉ基板５１に至るまで選択的にエッチングされる。この第２のリソグラフィおよびエッチング工程によって、ＥＬＯ成長のためのシード・ウィンドウ５５が形成される。ＥＬＯを使用して、シード・ウィンドウおよび能動領域ウェルは、エピタキシャルＳｉ_１−ｘＧｅ_ｘで充填される。

ピクセルの形状（図６ａに、平面図で示す）は、対称的（たとえば、正方形、長方形または円形）であることが好ましい。というのは、過成長プロセス（以下で議論する）が、シード・ウィンドウから外側に一様に進むからである。類似の形状が、ステム領域に使用することができる。しかし、円を有した表面にタイルを張ることは困難であるので、円形の断面の使用は、ピクセルには、したがってステム領域には好ましくない。

成長中のファセットの形成が、固有なため、構造は、いくらかの量だけ過成長させて、ウェル領域の充填が完全であることを保証しなければならない。（能動領域のウィンドウが、正方形の断面である場合、過成長すると、図５ｄの５６において示すようにピラミッド形になる傾向がある）。エピタキシャル層のファセットを形成する程度は、強く成長条件によって決定され、その条件は、次には、ＳＥＧ中、剥き出しにされた誘電性材料表面によって強く影響される。この場合、剥き出しにされた誘電体は、コンフォーマル誘電層５４およびステム・クラッド層５２．１である。層５４の誘電性材料が、クラッド構造５２中に使用される他の誘電体より優れている（ＳＥＧ中、Ｓｉ_１−ｘＧｅ_ｘの核形成を拒絶する点で）場合、さらに、図５ｄ−２に示すように、コンフォーマル誘電性層の材料を追加で堆積し、それに続くシード・ウィンドウ形成後の異方性エッチングを実施して、ステム・ウィンドウの側壁上にコンフォーマル誘電性層５４．１を置き残すが、その底部には残さないようにすることによって、成長プロセスの最適化を達成することができる。異方性エッチングの後、剥き出しにされた誘電体は、層５４／５４．１の材料だけになるはずであり、成長条件は、クラッド層５２の元の材料とは無関係に最適化することができるはずである。本発明のこの実施形態は、重要である。というのは、所与のＣＭＯＳプロセスでは、中間誘電体（interlevel dielectrics：ＩＬＤ）として使用する材料によって、Ｓｉ_１−ｘＧｅ_ｘが、エピタキシャル成長工程中、ＩＬＤ上で核形成することが可能になる場合があるからである。

Ｓｉ上で歪んだＳｉ_１−ｘＧｅ_ｘ成長から生じた不整合転位が、主に６０°のタイプのものであるので、シード・ウィンドウの縦横比は、約１．７より大きくし（層の面に垂直な両方の断面において）、欠陥の侵入を、ステム・クラッド層５２の上部より上に限定することが望ましい。Ｇｅモル分率ｘが、ＰＤピクセルには１または１近辺（たとえば、ｘ〜０．８から０．９）であるので、この縦横比は、センサ・ウェル中に欠陥のない材料を実現するために、殊に重要である。他の縦横比は、他の材料システム（たとえば、Ｓｉ上に成長したＧａＮ）に適用されるはずで、当業者が容易に決定することができる。

図５ｅに、化学機械的研磨（ＣＭＰ）などの技法を使用した、図５ｄに示したように過成長させた材料５６のダマシン平坦化後の構造を示す。１つの結果は、能動領域５６．１の上部が、この実施形態ではコンフォーマル層５４を含むクラッド領域５２の上部と本質的に同一平面になることである。このことについて、層５４の組成は、Ｓｉ_１−ｘＧｅ_ｘの研磨のために、良好なＣＭＰストップになるべきである。

この点で、いくつかの体積パラメータを定義する。能動領域またはピクセル５６．１の体積は、第１の開口中に成長させた（コンフォーマル誘電体が堆積された後）エピタキシャル材料の体積であり、ステム領域の体積は、選ばれた設計または使用される製造プロセスに応じて、第２の開口中において、その中にコンフォーマル誘電体を堆積させずに（図５ｄ−１）またはコンフォーマル誘電体をそのように堆積させて（図５ｄ−２）、成長させたエピタキシャル材料の体積である。

プロセスは、図５ｅの基本構造を、図５ｆに示すように表面照射ＰＤとして機能するピクセル領域５６．１のアレイに変換する、従来の工程のシーケンスを用いて継続される。たとえば、注入スクリーン酸化物層５７（たとえば、８０ｎｍのプラズマＴＥＯＳ）が、構造全体の上に堆積され、イオン注入を使用して反対の導電性タイプ（ｐ型およびｎ型）の接触領域５９を形成する。たとえば、各注入は、以下のエネルギー／線量で、３つの別の注入のシーケンスに関与することができるはずである。すなわち、ｎ型領域−Ｐには、６０ＫｅＶ／１×１０^１５ｃｍ^−２、１７０ＫｅＶ／２×１０^１５ｃｍ^−２および３２０ＫｅＶ／４×１０^１４ｃｍ^−２、およびｐ型領域−Ｂには、２０ＫｅＶ／１×１０^１５ｃｍ^−２、６０ＫｅＶ／２×１０^１５ｃｍ^−２および１４０ＫｅＶ／４×１０^１５ｃｍ^−２である。加熱炉アニーリング（たとえば、４００℃で３０分間）または急速熱アニーリング（たとえば、６００〜６５０℃で２０〜３０秒間）によって、結晶構造格子への注入損傷を除去し、同時に注入されたドーパントを活性化する。能動領域自体は、好ましくはｉ型であり、すなわちドープされていないまたは意図せずにドープされる。（意図しないドープとは、能動領域中に存在するどんなドーピングも、極めて低いレベルであり、その領域を形成するために使用されるエピタキシャル成長チャンバ中の、バックグランドの汚染から主に引き起こされることを意味する。）

最後に、中間誘電性（ＩＬＤ）層５８が、構造の上に堆積され、接触ウィンドウが、パターン形成され、ゲルマニウムを選択的にエッチングしない化学的エッチング（たとえば、ＣＨ_４、ＣＨ_３およびアルゴンの混合物）を使用してエッチングされ、コンタクト金属が、堆積され、パターン形成された硬質の誘電体５９．３を使用して、上部表面上に電極５９．２（たとえば、Ｔｉ／ＴｉＮ／Ａｌ）、ならびにｐ型およびｎ型領域５９に電極を接続するプラグ５９．１（たとえば、Ａｌ）を形作る。

上記のプロセスは、表面照射ＰＤの製造について述べているが、図５ｅまたは５ｇに示すタイプの構造をもたらすことになる基本プロセス工程は、信号光を縁照射ＰＤに送達する半導体導波路（ＷＧ）など他のデバイスを製造するために、使用することもできる。より具体的には、ＷＧは、図５ｅの能動領域またはピクセル５６．１と同じ方法で形成することができるが、ＷＧおよび能動領域は、図６ｂおよび図７ｂに示すように、たとえば図６ｂの光ファイバ８６から、たとえばＷＧの劈開末端部８９（図６ｂ）中に結合された信号光が、隣接するピクセル（たとえば、図６ｂの８１）に送達されるように、並列に配置されることになるはずである。

製造工程では、信号光をピクセルの能動領域中に送入するために、ＷＧが、ピクセルと横および縦方向ともに位置合わせされ、光信号が、ほとんどまたはまったくＰＤのステム領域中に送出されないように取り計らうべきである。

さらに、ＷＧ材料は、ピクセルが、要求された波長帯域では光を吸収するが、ＷＧが吸収しないように、Ｇｅ含有量をピクセルより低くすべきである。

ＷＧ構造が、その光の伝播軸に沿って細長いので、ＷＧのシード・ウィンドウの縦横比（ＷＧに沿って、層の面に垂直に取られた断面中で）を、欠陥の形成を抑制し大きなＧｅ含有量を得るために必要なファクタである１．７より大きくすることは、可能でない。幸い、ＷＧが、電気的に能動的でないので、ＷＧ中の欠陥は、ピクセル中の欠陥ほど重要でない。しかし、ＷＧ中の欠陥は、拡散を通じて光が、まさに喪失されることなる。したがって、低損失導波路が必要なデバイスでは、ＷＧ中のＧｅ含有量は、低欠陥密度が保証されるように限定すべきである。通常、Ｇｅ含有量２０％が、著しい欠陥の形成を限定するのに、十分な低さである。

同様の方法で、図５ｅまたは５ｇに示すタイプの構造をもたらすことになる基本プロセス工程は、図６ｃに示すタイプの、Ｓｉ上にＳｉＧｅまたはＳｉＭＯＳＦＥＴ上にＧａＮを製造するために、使用することができる。この場合、能動領域５６．１（図５ｅ）は、当業者に周知の標準プロセス工程を使用したトランジスタの、ソース、ドレインおよびゲート領域を形成するための場所として、役割を果たすことになるはずである。

基本デバイス構造
例示的に、本発明の様々な実施形態による半導体デバイスは、いくつかの異なるデバイス、たとえば表面照射ＰＤ（たとえば、図５ｆおよび図６ａ）、集積化されたＷＧを有した縁照射ＰＤ（たとえば、図６ｂ）またはＭＯＳＦＥＴ（たとえば、図６ｃ）として機能するように設計することができる。

本発明の一態様によれば、そのような半導体デバイスの基本構造は、第１の材料（たとえば、Ｓｉ）を含む単一結晶基板２５１と、誘電性材料（たとえば、ＳｉＯ_２）を含む絶縁性クラッド領域２５２とを含む。クラッド領域中に組み込まれるのは、ステム領域２５５および能動領域２５６（たとえば、ＰＤの吸収領域、ＭＯＳＦＥＴのソース、ドレインおよびチャネル領域）の１対の単一結晶領域であり、それぞれが第２の異なる半導体材料（たとえば、ＧａＮ、または０＜ｘ≦１であるＳｉ_１−ｘＧｅ_ｘ；以下、本明細書では、簡単化のため、ＳｉＧｅと呼ぶ）を含む。ステム領域２５５は、基板を能動領域に接続し、能動領域は、本質的に上部表面２５３と同一平面である。重要なのは、ステム領域は、欠陥がそれに閉じ込められるように、すなわち能動領域２５６は、本質的に欠陥がないように設計されることである。別の言い方をすると、能動領域２５６は、欠陥密度が、極めて低く（たとえば、約１０^３ｃｍ^−３より小さい）、したがって存在する恐れがあるどんな欠陥も、デバイス性能に著しい影響を与えない。この目的のため、ステム領域の縦横比（すなわち、層に平行な面上で正方形または長方形断面の場合、その両方の幅寸法に対する深さの比）が、欠陥を所望のように閉じ込めるように設計される。たとえば、基板がＳｉであり、ピクセルおよびステム領域が、ＳｉＧｅである場合、ステム領域の縦横比は、約１．７より大きくすべきである。

理論では、クラッド領域５２は、単一層とすることができるが、実際には、それは、たとえば下側誘電性層５２．１と上側誘電性層５２．３の間に配置されるエッチング停止層５２．２を含め、複数の層であることが好ましい。上側誘電性層５２．３は、通常酸化物であるが、それと同じ材料である必要はなく、あるいは同じ厚さを有する必要もない。基板５１が、Ｓｉであり、ピクセルが、ＳｉＧｅである場合、エッチング停止層５２．２は、例示的にＳｉ_３Ｎ_４であり、上側および下側誘電性層５２．１、５２．３は、例示的に二酸化ケイ素である。これらのクラッド領域材料を使用して、基板が、Ｓｉであり、ピクセルおよびステム領域が、ＧａＮであるデバイスを製造することもできる。

表面照射光センサ（ＰＤ）
この基本デバイス構造は、図６ａの平面図で示すように、表面照射ＰＩＮＰＤとして、またはそのようなＰＤのアレイ６０として機能するように設計される。各ＰＤは、第１の材料を含み、それに欠陥を閉じ込めるように設計された単一結晶ステム領域５５（図５ｆ）を含む。ステム領域５５は、異なる材料を含む単一結晶基板５１をピクセル５６．１にエピタキシャル的に接続する。前述の製造についての項で述べたように、ステム領域は、領域５５および５６．１のエピタキシャル成長中、剥き出しにされた基板表面において、核の形成が可能になるように働く。各ＰＤは、信号光がその中で吸収される同じ材料の、本質的に欠陥がないｉ型の単一結晶能動領域（またはピクセル）５６．１を含む。図５ｆに示すように、各ピクセル５６．１の上部は、この実施形態ではコンフォーマル誘電性層５４を含む誘電性クラッド領域５２上部と、本質的に同一平面である。

ＰＩＮ設計は、反対の導電性タイプ（一方はｐ型、他方はｎ型）の接触領域５９をピクセル５６．１中に形成することによって完了する。中間誘電性（ＩＬＤ）領域５８が、クラッド領域およびピクセルの上部表面の上に配置される。電気コンタルトが、電極５９．２、５９．３からＩＬＤ５８を貫通して延びる導電性（たとえば、金属の）プラグ５９．１の手段によって、接触領域５９に対し作られる。このＰＤ設計は、Ｓｉ基板上にｘがほぼ０．８〜０．９である低欠陥密度のＳｉ_１−ｘＧｅ_ｘのピクセルを使用して製造したとき、８００〜１６００ｎｍの範囲の動作波長による比較的高速（たとえば、≧２．５Ｇｂ／ｓ）通信用途に殊によく適する。しかし、本発明は、Ｇｅ含有量がこのように高い用途に限定されない。実際、本発明は、能動領域またはピクセルが、動作波長（ＰＤの場合では）に、またはデバイス機能（ＭＯＳＦＥＴまたは他の電子デバイスの場合では）に依存して、かなりより少ないＧｅ、たとえばｘ≧０．１を有した場合、有利になることがある。たとえば、本低欠陥密度のピクセルは、従来技術のＳｉピクセルを使用して得られるより高い本ピクセルの光吸収から恩恵を受けるはずの、ＩＲまたは可視波長カメラ、あるいはＩＲ無線ローカル・エリア・ネットワーク（ＷＬＡＮ）を含む用途などのＰＤ用途では役に立つはずである。

表面照射ＰＤでは、各ピクセル５６．１（図５ｆ）の上部または底部表面いずれか（あるいはその両方）において誘電体ミラーを形成することによって、性能が高められる。

各ピクセルの底部にあるミラーは、ピクセルの底部に達した吸収されなかった光をすべてピクセル中に反射し返すことによって、デバイスのＱＹを増加する。底部のミラーは、ピクセルをより厚くせずに見かけ上の光路長を増加する。一実施形態では、クラッド領域５２（図５ｆ）、２５２（図５ｇ）のステム領域に隣接する部分が、異なる屈折率を有した交互に並ぶ１組の層を含む。ミラー層の厚さが、ピクセルの底部とクラッド領域５２．１（図５ｆ）、２５２（図５ｇ）の間で所望の反射率（動作周波数において）を生じるように選ばれる。

代替実施形態では、誘電体ミラー２５９（図５ｇ）は、各ピクセル５６．１（図５ｆ）、２５６（図５ｇ）の上部表面上にも形成される。ピクセルの上部表面および底部表面上でともに適切な反射率を有するように、誘電体ミラーを設計することによって、共振空洞が、ピクセル内に形成される。

ピクセル−ＩＬＤ界面からの反射を低減するために、反射防止（ＡＲ）膜を、ピクセル５６．１とＩＬＤ５８の間に挿入することができる。当業者は、そのようなＡＲ膜を形成する技法に精通している。

図７ａに、本発明の他の態様による、表面照射ＰＤ中にピクセルを生成するために使用される２つの関係するリソグラフィ・レベルの平面図を示す。ピクセルは、例示的に円筒の３次元形状を有し、正方形の断面を有するとして示してあるが、もちろん、他の幾何的断面、たとえば上記で議論したように長方形、円形を使用できることが、当業者に容易に明らかなはずである。さらに、４つのピクセルのアレイが、説明の目的のためだけに示してある。表面照射ＰＤは、通常、１組のより多数のピクセルを張り付けることになるはずであり、他方、区域全体が１つの大きなピクセルを含むことも可能であることを、当業者は、理解されたい。しかし、後者の設計は、通常の光スポット・サイズ（たとえば、１５μｍ×１５μｍ）を得るために、極めて長い成長時間が必要になるはずである。ピクセルの上部表面区域は、ピクセル・マスク９２によって画定され、ステム領域の対応する区域は、ピクセル・ステム・マスク９１によって画定される。ステム・マスクの区域は、全体がピクセル・マスクの区域の内部にすべきである。ピクセル間の区域は、クラッド領域９３の剥き出しにされた部分（図５ｆのコンフォーマル誘電性層５４としても示す）を含む。

さらに、クラッド領域９３の剥き出しにされた区域に対応するピクセル外部の区域と、ピクセル自体９２の区域の比は、最大量の信号光が、表面照射デバイス中で捕捉されることを保証するために、最小にすべきである。理想的には、ステム領域の区域は、ピクセルの区域より極めて小さく、ピクセル間の区域は、ピクセル自体の区域に比べて小さい。この設計によって、より多くの光が、ピクセル上に入射し（したがってＱＹがより高い）、光は、欠陥が存在し、漏出するための走行時間が長いステム中に、ほとんど進むことができないことが保証される。早期に述べたように、ステム領域への欠陥形成を限定し、欠陥がピクセル中に侵入しないようにするために、ステム領域の高さは、ステム領域のいずれの側面の幅より大きいまたはそれに等しい（好ましくは、Ｓｉ基板上に成長したＳｉＧｅステム領域の場合、＞１．７倍の大きさ、）ことが望ましい。一実施形態では、ステムの高さは、図５ｆの、堆積されたステム・クラッド層５２・１の厚さとコンフォーマル誘電性層５４の厚さの和によって与えられる。

縁照射ＰＤ
本発明の他の実施形態によれば、ＰＤは、表面照射でなく縁照射である。この場合、図６ｂに示すように、検出する信号光が、半導体導波路８３の手段によって、ピクセル８１に送達される。ピクセル８１および導波路８３は、それぞれ、同様の処置であるが異なるマスクを使用して製造されるステム領域８２および８４を有する。さらに、ピクセル・ステム領域８２の断面が、正方形として示してあるが、導波路の断面は、長方形として示してあり、やはり、説明の目的のためだけである（導波路８３の細長い形状が、その外部末端部にある、たとえば劈開表面８９によって終端され、導波路およびそのステム領域が、ともに長方形になるように設計が、どうしても導かれることになる）。

通常、ピクセルおよび導波路は、約８００〜１６００ｎｍの範囲に中心周波数のある出力信号８８．１を発生するための半導体レーザ８８（たとえば、ＩｎＰ／ＩｎＧａＡｓＰレーザ）を含む、サブシステム８０中に組み込まれる。通信用途では、ＩｎＧａＡｓＰレーザは、直接的に（図示していないが外部変調器によって）、または間接的に（図示していないが、回路を使用してレーザに加える駆動電流を変調することによって）いずれかで変調される。信号光が、適切な第１のレンズ・システム８７の手段によって（またはレーザ８８およびファイバ８６は、互いに突き合わせ結合することができる）、光ファイバ８６中に結合され、ファイバの出力が、適切な第２のレンズ・システム８５の手段によって（またはファイバ８６および導波路８３は、互いに突き合わせ結合することができる）、導波路８３中に結合される（好ましくは、ステム領域中にではなく）。導波路８３は、変調された信号光８８．２をピクセル８１（好ましくは、ステム領域８２中にではなく）へ送達する。ピクセル中で吸収された信号光は、光電流に変換され、光電流は、検出回路へ流れる（図示せず）。

図７ｂに、本発明の他の態様による、縁照射ＰＤ中にピクセルおよびＷＧを生成するために使用される関係するリソグラフィ・レベルの平面図を示す。この構造の光の伝播方向が、矢印１０６によって示してある。ピクセルは、図７ａの表面照射ＰＤを製造するために使用される手法と同様に、ピクセル・マスク１０２およびステム領域マスク１０１を用いて形成される。ＷＧは、ピクセルと同じクラッド領域１０３中に形成される。

ピクセル・マスク１０２の縁１０２．１とＷＧマスク１０４の縁１０４．１の間のギャップ・スペース１０８の長さが、好ましくは、ピクセルとＷＧの間のギャップ中においてクラッド領域１０３が引き起こす屈折率の不連続から生ずる拡散損失を、低減するように最適化される。ギャップ・スペースの長さが、クラッド領域の材料中で測定されたときの波長の半分の偶数倍数に等しい場合、最大量の光が、ＷＧからピクセル中に送られる。この設計では、ギャップが、共振空洞を構成する。

さらに、図７ｂの縁センサの速度が、ＷＧからピクセルの中央部分だけに信号光を注入することによって増加される。この目的のために、ＷＧの幅Ｗ_ｗｇは、ピクセルの幅Ｗ_ｐより小さくすべきであり、ＷＧの中心は、ピクセルの中心と位置合わせすべきである（したがってそのステム領域の上に）。この場合、光によるキャリア生成は、主にピクセルの中央部中で起こり、したがって縁までの最大キャリア走行時間が、ピクセルが一様に照射される場合に比べ、低減される。ＷＧおよびピクセルの区画のこの設計は、ＱＹも増加する。というのは、ピクセルは、ＷＧ開口の末端部から回析する、より多くの光を補足することが可能であるからである。

ＭＯＳＦＥＴ
本発明の他の実施形態によれば、図６ｃに示すように、ＭＯＳＦＥＴは、単一結晶基板７１と、ステム領域に欠陥を閉じ込めるように基板上に形成されたステム領域７５と、ステム領域上に形成された比較的欠陥のない能動領域７６とを含む。ステム領域および能動領域は、誘電性クラッド領域７２中に埋め込まれ、能動領域の上部は、本質的にクラッド領域の上部と同一平面である。別々のソースおよびドレイン領域が、能動領域中に形成され（たとえば、イオン注入によって）、ゲート構造が、それらの間に形成される。ゲート構造は、ゲート誘電体（たとえば、ＡＬＤによって成長させた、Ｈｆ_２Ｏ_３またはＡｌ_２Ｏ_３などの高ｋ誘電体）と、周知のゲート・スタック（たとえば、１つまたは複数の結晶シリコン層）とを含む。チャネル（図示せず）が、ゲート誘電体７４の下でソース領域とドレイン領域７３の間に延在する。ＩＬＤ７８が、クラッドおよび能動領域の上部の上に形成され、ウィンドウが、その中に形成されて、ソース、ドレインおよびゲート電極（それぞれ７５、７６および７７）が、対応するソースおよびドレイン領域、およびゲート構造と電気的に接触することが可能になる。

好ましくは、能動領域７６は、前記で述べた製造技法による、Ｓｉ基板上の比較的欠陥のないＳｉ_１−ｘＧｅ_ｘを含むことである。Ｇｅおよび高Ｇｅ含有ＳｉＧｅは、電子および正孔の移動度が、Ｓｉより高いので、本ＭＯＳＦＥＴは、従来技術のＳｉＭＯＳＦＥＴよりより高い性能を達成することができる。しかし、ＧｅＭＯＳＦＥＴの集積化は、集積化された高Ｇｅ含有ＳｉＧｅのＰＤと同じ問題を扱わなければならない。すなわち、従来技術におけるＳｉとＧｅの間の格子定数の不整合が、大量に成長したＧｅ膜中に比較的高い欠陥密度を引き起こすことになり、かなりの欠陥密度を有してＧｅを成長させる従来技術が使用する、厚く積み重ねるプロセスおよび高いアニーリング温度が、従来のＳｉ処理と両立しない。したがって、本発明の他の態様は、本ＥＬＯ−Ｄプロセスの手段によって、高Ｇｅ含有ＳｉＧｅ能動領域中にＭＯＳＦＥＴ構造を形成することである。

本手法によって、高品質ＧｅＭＯＳＦＥＴをＳｉ集積回路中に容易に集積化することが可能になるばかりでなく、寄生容量があるが従来のバルクＭＯＳＦＥＴより良好な性能およびより良好な短チャネル制御をもたらす、ＳＯＩ（シリコン・オン・インシュレータ）のＧｅＭＯＳＦＥＴの実現も可能になる。

ピクセル・クラッド層の厚さによって（所与のチャネル・ドーピング・レベルに対して）、これらのデバイスが、部分的または完全にどちらで空乏化されるかが決定されることは、当業者に理解されるはずである。

ＰＤ接触構成：動作速度
本発明の他の態様は、走行時間が、長い拡散時間（τ_ｄｉｆｆ）ではなく短いドリフト時間によって限定されることを保証する、ＰＤ接触構成に関するものである。これらの設計は、図８ａおよび図８ｂに示してあり、ＰＤの動作速度を高め、したがって高速（たとえば、＞２．５Ｇｂ／ｓ）の通信システムでの動作に殊によく適する。

この目的のために、図８ａに示す本発明の他の実施形態によれば、τ_ｄｉｆｆによる限界がないＭＳＭタイプのコンタクト構造を使用するが、ピクセルは、前記に述べたように、本ＥＬＯ−Ｄ技法を使用して形成される。特に、反対極性（Ｖ^＋およびＶ⁻）の電圧が、交互に並ぶ金属コンタクト１１７に加えられて、各ピクセル１１５へ印加される。所与のピクセル内で、２つの隣接する金属コンタクトは、同じ極性を有さない。この設計によって、ドリフト走行時間が最小になるように、生成された光キャリアを加速する高電場が常に存在することが、保証される。例示的に、コンタクト１１７は、ＳｉＧｅ上にショットキー障壁を形成する金属（たとえば、Ａｇ）から作られる。

図８ａのデバイスは、表面照射ＰＤとして、または縁照射デバイスとして使用することができる。表面照射ＰＤとして使用するとき、コンタクト１１７．１が、各ピクセル中の下にあるステム領域１１６．１を完全に被覆するよう位置づけられ、したがって上部表面上に入射した信号光が、ステム領域中に侵入しないように遮断される。他方、縁照射デバイスとして使用するとき、ステム領域の幅（光の伝播方向に対し横方向で測定したとき）が、その領域の材料（たとえば、ＳｉＧｅ）中における光の波長の半分より小さいことが、その中への光の侵入を遮断するために重要である。

しかし、本当のＭＳＭ接触構造を従来のＳｉ−ＣＭＯＳ処理と組み合わせて使用することは、実際的でない恐れがある。ショットキー障壁コンタクトは、従来のＳｉＩＣ処理の一部分でなく、ＣＭＯＳデバイスを汚染させることになり得る。さらに、良好な低漏れコンタクトは、形成が困難であり、ショットキー障壁金属は、通常、融点が低く、それによって通常、標準ＩＣ金属化スキーム中で使用される温度と相いれない。

したがって、本発明の他の実施形態は、図８ｂに示すように、ショットキー・コンタクトを使用する不利益を被らないＭＳＭ状の接触スキームである。この手法は、横方向ＰＩＮ接触構成と本ＥＬＯ−Ｄプロセスを組み合わせるものである。より具体的には、ＰＩＮフォトダイオードが、ｎ^＋型およびｐ^＋型の接触領域１２８および１２９の注入によって、それぞれセンサの表面上に横方向に形成され、ｉ型ピクセル１２５が、ドープされないまたは意図せずにドープされる（すなわち、それらは、完全に空乏化することができるように、十分低度にドープされる）。好ましくは、ピクセルは、ＳｉＧｅであり、本来のまま、または低度にドープされる（すなわち、約１０^１７ｃｍ^−３より少ない）のいずれかであり、ドープされた接触領域は、ドーパント濃度がより高い（たとえば、約１０^１８ｃｍ^−３より大きい）ことである。次に、これらのドープ領域は、ＩＬＤ１３１を貫通して延在し、その中に埋め込まれた金属プラグ１２７と接触させる。金属ライン（すなわち、電極）１３０が、ＩＬＤの上のプラグと接触する。プラグ、ＩＬＤおよび金属ラインは、すべてＳｉＩＣ処理の共通要素である。図８ａのＰＤと同様に、図８ｂの実施形態では、金属ライン１３０およびプラグ１２７．１は、上部表面に入射した信号光が、ステム領域中に侵入することも阻止する。

金属ライン１３０は、それぞれプラス（１３２）およびマイナス（１３３）の、検出回路（図示せず）からの電源Ｖ^＋およびＶ⁻に接続される。この設計によって、ＰＩＮダイオードが、ｎ^＋型領域１２８からピクセル１２５へ、ピクセル１２５からｐ^＋領域１２９へ逆バイアスされることが保証される。

本発明の他の態様は、所与のピクセル内で、２つの隣接するドープされた接触領域が、同じ導電性タイプではなく、または図８ａの実施形態と同様に、同じ極性の電気コンタクトに接続されない。さらに、ドープされた接触領域１２８および１２９は、プラグ１２７からの漏れが少ないことを保証するために、十分に深く（クラッド領域の上部から測定したとき）すべきである。これらの接触領域をほぼ０．２μｍの深さにすると、ＳｉＧｅピクセルの場合、十分である。

ＰＤ接触構成：暗電流
図９ａに、表面照射ピクセル・アレイ用のいくつかの可能な接触構成を実現するために使用される、マスキング形状の平面図を示す。複数のタイプの接触構成が、説明の目的だけのために、同じＰＤについて示してある。実際、たぶん、これらの構成の１つだけが、個々のＰＤについて使用されるはずである。

多数のＰＤピクセルが、光検出表面（たとえば、前方照射ＰＤの上部表面；後方照射ＰＤの底部表面）に張り付けられる。４つのピクセル１４１ａ〜１４１ｄが、説明の目的のためだけに示してある。各ピクセルは、ドープされたｎ^＋型およびｐ^＋型接触領域１４２を含む。これらのドープされた領域は、ＩＤＬ１４８の上にある金属ライン１４５と電気的に接続された金属プラグ１４３に接触させる。ピクセル・ステム領域は、１４６として示す。拡散走行時間が長いので、ドープされた接触領域１４２中で吸収される光量を限定することは、重要である。

本発明の一実施形態によれば、ドープされた領域中の拡散走行時間は、信号光が、ドープされた接触領域の一部分または全部に到達する（およびそれによって吸収される）ことを阻止する光吸収（たとえば、金属）マスクの手段によって、低減される。従来技術では、これらの高度にドープされた接触領域中での光による生成を阻止するために、注意が払われてこなかった。というのは、ＰＤ速度に対するその影響が、認識されていなかったからである。実際、従来技術のデバイスでは、金属被覆量が最小にされる。というのは、被覆が、ＰＤのＱＹを低減するからである。しかし、より速い速度のＰＤを達成するために、本発明のこの実施形態では、ＱＹを少し低下させ、ドープされた接触領域中への光の侵入を制限して、速度の大きな向上を得るようにトレード・オフする。

より具体的には、本発明のこの実施形態では、ドープされた接触領域の総表面面積の約３０％より多くの面積の上に金属を使用して、信号光のかなりの部分が、ドープされた領域に達しないように阻止する。たとえば、ピクセル１４１ａの最も左側のｎ^＋型接触領域１４２ａが、表面の上から入射する光から完全に閉塞されるが、ピクセル１４１ａの中央ｐ^＋型接触領域は、部分的にだけ閉塞される。

他の接触スキームは、接触領域中で光吸収がなく、一方金属で被覆するピクセルの表面面積の量を限定することをともに保証するように構成することができる。図９ａのピクセル１４１ｄで、この構成を示す。ここで、ドープされたｎ^＋およびｐ^＋接触領域１４２ｄが、ピクセルの隅部に配置される。金属が、ドープされた接触領域を被覆するが、接触領域が、ピクセルの一方側から他方に延在する代わりに隅部中にあるので（図９ａの他のピクセルとは異なる）、それらによって、ピクセルの表面区域のより大きい部分が、光を吸収することが可能になる。ピクセル１４１ｄなどの構成を使用したとき、高電場が、ピクセルの体積中いたるところで存在することを保証するために、ドープされた接触領域が、できるだけピクセル中に深く延びることが重要である。高電場が、ピクセル中すべてにわたり維持され、これら接触領域が金属で被覆される限り、ｎ^＋およびｐ^＋接触領域１４２ｄをピクセルの他の領域中に（隅部とは違い）配置することも可能であることは、当業者に明らかである。

表面照射ＰＤの速度は、図９ａのピクセル１４１ｃに示すように、ピクセルの中央部の一部分中だけに、たとえばドープされた接触領域間にある部分中だけに信号光を導波することによって、増加することができる。この場合、キャリアの光による生成は、ピクセルのその部分中だけで行われ、したがってドープされた接触領域までの最大キャリア走行時間は、低減される（ピクセルが一様に照射される場合に比べて）。この目的のために、ドープされた接触領域の上部表面面積の少なくとも３０％が、金属によって被覆されるべきである。ピクセル１４１ａおよび１４１ｂは、接触領域のそのような部分的な被覆を示すが、ピクセル１４１ｃは、完全な（１００％）被覆を示し、それが好ましい。さらに、各場合、金属の幅は、ドープされた接触領域だけでなく、それらの間のピクセルの真性吸収領域の上部表面区域の斜線部分（たとえば、少なくとも２０％）もカバーする。明らかに、ピクセルの金属被覆率の上限は、１００％でないが、ＱＹ（被覆率が少ないほうが有利に働く）と速度（被覆率が高いほうが有利）の間のトレード・オフによって決定される、より少ない量である。総合すると、この基準は、金属が、ドープされた接触領域の上部表面の少なくとも３０％と、ドープされた接触領域間のピクセルのドープされていない吸収領域の上部表面面積の約２０％より多くの面積とを被覆する、本発明の他の実施形態を定義する。

金属でドープされた接触領域を被覆する本発明のこの実施形態が、表面照射横方向ＰＩＮＰＤのすべてのタイプのＰＤ速度を向上させることができることを、当業者は容易に理解するはずである。

上記に述べたタイプの金属マスキングを適用しない場合、ドープされた接触領域について拡散走行時間が長くなるのを限定する他の方法は、ピクセルの体積と比較してドープされた領域の体積を限定するものである。その方法は、実際には、（ｉ）ＳｉＧｅピクセル中への注入深さを約０．２μｍまでに限定すること、（ｉｉ）ドープされたコンタクト・ストライプの幅を、ピクセルの幅と比較して小さくすることである。本発明の他の実施形態によれば、個々のピクセル内のドープされた接触領域の体積は、そのピクセルの体積の約２５％より小さい。

キャリア走行時間を限定するための他の技法は、本発明の他の実施形態によれば、金属を使用してピクセルのステム領域を被覆するものである。図９ａのピクセル１４１ｂに、この構成の例を示す。ここで、金属１４７が、ステム領域１４６を完全に被覆する。上部照射ＰＤには、この設計によって、ステム領域中への信号光の侵入がなくなり、したがってそこでキャリアが生成されない。ステム領域中で生成されるキャリアは、コンタクトまでの走行時間が、長くなるはずである。さらに、金属が、ピクセル・ステム領域の上を被覆する、または被覆しないにかかわらず、ステム領域の体積は、ピクセルの体積に比べて最小にされるべきである。ピクセル・ステム領域は、光吸収には使用されず、それは、暗電流を発生する欠陥を含む恐れがある。したがって、本発明のこの実施形態の重要な特徴は、ピクセル・ステム領域の体積が、ピクセルの体積の約２５％より小さいことである。

ここで、縁照射ＰＤの速度について考慮する事項を検討すると、図９ｂに、動作速度を高めるためのいくつかの可能な接触構成を平面図で示す。前記に述べた表面照射ＰＤとは違い、ドープされた接触領域またはピクセル・ステム領域を金属で被覆する必要がない。というのは、入射する信号光が、ＷＧの手段によって、所望のピクセル領域へ（および接触領域から離して）導波されるからである。

図９ｂに、２つの異なるＷＧ−ピクセルの組み合わせを示す。縁照射ＰＤの速度は、光をセンサの中央部の一部分中だけに投入することによって、増加する。この結果を得るために、ＷＧ区域の幅Ｗ_１ａ（Ｗ_１ｂ）を、ピクセル１５２ａのドープされた接触領域１５７ａおよび１５８ａ（ピクセル１５２ｂの１５７ｂおよびピクセル１５８ｂ）の内側の縁間の間隔Ｗ_２ａ（Ｗ_２ｂ）より小さくし、ＷＧの伝播軸を、ドープされた接触領域間にあるピクセル部分の中心に位置合わせする。この場合、キャリアの光による生成は、ドープされた接触領域間のピクセルの一部分中だけで行われ、したがって縁までの最大キャリア走行時間は、ピクセルが一様に照射される場合に比べて低減される。さらに、このタイプの位置合わせによって、拡散時間が長いはずの高度にドープされた接触領域中に、光を入れないことが保証される。ＷＧおよびピクセルのこの設計によって、ＱＹも増加される。というのは、ピクセルは、ＷＧ開口の末端部から回折する、より多くの信号光を捕捉することができるからである。さらに、ｐ^＋型接触領域がステム領域１５１ａを被覆し、ピクセル１４２ａをオフセットした設計によって、投入された信号光１５６ａのかなりの量が、ステム領域１５１ａ中に吸収されなくなり、それによって光学的に損失が少なくなることが保証される。しかし、ステム領域の幅（光の伝播方向に対し横に測定したとき）が、ステム領域の材料中の光波長の半分より小さくされた場合、実に少ない光だけが、ステム領域中に侵入することになる。この場合、ステム領域は、オフセットする必要がなく、信号光１５６ｂが吸収されるピクセル領域中どこでも（たとえば、ピクセル１５２ｂのステム領域１５１ｂが示すように、ピクセルの中心に）配置することができる。したがって、本発明のこの実施形態の他の特徴は、ステム領域の幅が、ステム領域の材料中における信号光の波長の半分より小さいことである。

ピクセル１５２ａを使用する本発明の実施形態の他の特徴は、ＷＧの幅Ｗ_１ａを、ピクセルの幅Ｗ_２ａより小さくすべきであり、ＷＧの伝播を、ピクセルの中心に位置合わせすべきことである。ピクセル１５２ａでは、ＷＧ１５４の伝播軸が、ピクセルおよびステム領域の内側の縁間（すなわち、ｎ^＋型接触領域１５７ａおよびステム領域１５１ａの内側の縁間）に位置合わせされる。この特長によって、光のかなりの量が、ステム領域１５１ａ中で吸収されないことが、保証される。

ＰＤ接触構成：暗電流の限定
本発明の他の態様は、暗電流を低減させるＰＤ接触構成に関するものである。図１０に、これらの設計を示す。

ピクセル・ステム領域中の高ドーピングが、欠陥によって生成される暗電流を抑制する。したがって、本発明の他の実施形態によれば、ピクセル・ステム領域は、暗電流生成を抑制するために、ｎ型またはｐ型のドーパントいずれかでドープされる。このドーピングは、図１０ａに示すように、ピクセル（たとえば、ＳｉＧｅ）成長中、ステム領域１８８ａ中に導入することができる。ここで、ステム領域１８８ａは、その位置でドープされたｎ型であり、ピクセルは、ドープされないまたは低度にドープされる。ドーピングのこの差は、たとえば、エピタキシャル成長中ドーパントのガス流量を変化させることによって、得られる。

他のドーピングの問題は、基板のドーパントのタイプによる機能についてである。やはり、図１０ａを参照し、基板１７１が、接触され、ドープされたｐ型（ｎ型）である場合、大きな漏れ電流が、基板コンタクトから、ピクセル中のｐ^＋接触領域１７９（ｎ^＋接触領域１７８）、いずれかに流れることができる。この理由のため、逆バイアスのＰＮ接合部を、基板とピクセルの間に配置することが重要である。この接合部は、２つの方法で実現することができる。まず、図１０ｂに示すように、ＰＮ接合遮断領域１８９ｂが、ステム・クラッド領域１８８ｂを堆積する前にイオン注入を使用して、基板１７１中でピクセル１７５の下に形成される。基板のドーピングが、ｐ型（ｎ型）である場合、薄いｎ型（ｐ型）領域１８９ｂは、基板とピクセル領域１８８ｂの間に導入すべきである。この場合、遮断ＰＮ結合部は、注入された領域１８９ｂとＳｉ基板１７１の間の界面１９０ｂによって画定される。次に、図１０ａに示すように、遮断ＰＮ接合部は、ピクセル１７５およびステム領域１８８ａのその場におけるドーピングによって形成される。この場合、遮断接合部は、ｎ型ステム領域１８８ａとｐ型基板１７１の間の界面１９０ａにおいて形成される。この設計は、暗電流の潜在的な源を低減させるメリットも有する。したがって、本発明の一態様は、ＰＮ接合部が、基板およびピクセルの低度にドープされた本体の間に入れて配置されることでもある。

上記に述べた構成は、本発明の原理の応用を代表する、考案できる多くの可能な具体的な実施形態を、単に例示しただけであることを理解すべきである。他の幾多の様々な構成は、本発明の精神および範囲を逸脱せずに、当業者が、これらの原理によって考案することができる。特に、本発明の表面照射の実施形態は、前記で述べたように、前方（上部）側で照射することができ、または後方（底部）側で照射することができる。後者の場合、信号光は、ドープされた接触領域に入ることを金属によって阻止することができず、したがって拡散時間の限界を避けるために、ドープされた接触領域の体積を小さく、すなわち、ピクセルの体積の約２５％より小さくすべきである。また、後方照射ＰＤでは、金属電極が前方表面上にある場合、信号光がステム領域に入らないように阻止する金属ラインが、存在しない。したがって、ステム領域の体積は、比較的小さく、すなわち、ピクセルの体積の約２５％より小さく保つべきである。

波長の関数としてＳｉ、ＧｅおよびＩｎＧａＡｓＰについて、光吸収長を示すグラフである。 Ｇｅのモル分率の関数として、ＳｉＧｅ層のクリティカル厚さのグラフである。 ＧＢ法によって製作される従来技術のＰＤの概略断面図である。 ＳＧＨ法によって製作される従来技術のＰＤの概略断面図である。 従来技術の垂直ＰＩＮＰＤの概略断面図である。 従来技術のＭＳＭＰＤの概略断面図である。 例示的な従来技術のＥＬＯ技法の主要なプロセス工程を説明するために使用する概略断面図である。 例示的な従来技術のＥＬＯ技法の主要なプロセス工程を説明するために使用する概略断面図である。 例示的な従来技術のＥＬＯ技法の主要なプロセス工程を説明するために使用する概略断面図である。 例示的な従来技術のＥＬＯ技法の主要なプロセス工程を説明するために使用する概略断面図である。 本発明の例示的な実施形態の主要なプロセス工程を説明するために使用する概略断面図である。 本発明の例示的な実施形態の主要なプロセス工程を説明するために使用する概略断面図である。 本発明の例示的な実施形態の主要なプロセス工程を説明するために使用する概略断面図である。 本発明の例示的な実施形態の主要なプロセス工程を説明するために使用する概略断面図である。 本発明の例示的な実施形態の主要なプロセス工程を説明するために使用する概略断面図である。 本発明の例示的な実施形態の主要なプロセス工程を説明するために使用する概略断面図である。 本発明の例示的な実施形態による半導体デバイスの概略断面図である。 本発明の一実施形態によるデバイスのアレイの概略平面図である。 本発明の他の実施形態による、光学的サブシステムの一部分として、集積化された導波路（ＷＧ）に結合された縁照射ＰＤの概略断面図である。 本発明の他の実施形態によるＭＯＳＦＥＴの概略断面図である。 図６ａに示したタイプのデバイスのアレイを製造するために使用される１組のマスクの概略平面図である。 図６ｂに示したタイプの縁照射ＰＤおよび集積化されたＷＧを製造するために使用される１組のマスクの概略平面図である。 本発明の他の実施形態による、ＭＳＭＰＤのための接触スキームの概略断面図である。 本発明のさらに１つの実施形態による、横方向ＰＩＮＰＤのための接触スキームの概略断面図である。 本発明の他の実施形態による、性能を高めるためのいくつかのスキームを説明する、表面照射ＰＤの様々なマスクの組の概略平面図である。 本発明の他の実施形態による、性能を高めるためのいくつかのスキームを説明する、縁照射ＰＤの様々なマスクの組の概略平面図である。 本発明のさらに１つの実施形態による、その位置で成長させた遮断接合部を有した横方向ＰＩＮＰＤの概略断面図である。 本発明の他の実施形態による、注入した遮断接合部を有した横方向ＰＩＮＰＤの概略断面図である。

Claims (23)

1. 欠陥密度が低減された少なくとも１つの所定のエピタキシャル領域を有した、半導体デバイス（７０）を製作する方法であって、
   （ａ）第１の材料の単一結晶体（５１）の主表面上に、誘電性クラッド領域（５２）を形成する工程と、
   （ｂ）前記クラッド領域中に第１の深さまで延びる第１の開口（５３）を形成する工程と、
   （ｃ）前記第１の開口内にあり、前記第１の深さより深い第２の深さまで延び、前記単一結晶体（５１）の主表面の下にある部分を剥き出しにする、より小さい第２の開口（５５）を形成する工程と、
   （ｄ）各前記開口（５３，５５）中および前記クラッド領域（５２）の上部上に、第２の半導体材料（５６）をエピタキシャル成長させる工程と、
   （ｅ）前記第２の開口（５５）内で成長した第１のエピタキシャル領域および前記クラッド領域（５２）の上部上に過成長したエピタキシャル領域に、欠陥が閉じ込められることになり、第１の所定の領域が、前記第１の開口（５３）内に配置され、欠陥がないように、前記第２の開口（５５）の寸法を制御する工程と、
   （ｆ）前記クラッド領域（５２）の上部を平坦化して、前記クラッド層の上部の上に延在するエピタキシャルの過成長した領域（５６）をすべて除去し、それによって前記第２の開口内で成長した前記第１の所定の領域の上部を、前記クラッド領域（５２）の上部と同一平面にさせる工程と、
   （ｇ）前記半導体デバイス（７０）の組み立てを完成させるための追加の工程を実施する工程とを含む
   方法。
2. 前記第１の材料（５１）が、Ｓｉを含み、工程（ｄ）が、０＜ｘ≦１のＳｉ_１−ｘＧｅ_ｘとして前記第２の半導体材料を成長させる、請求項１に記載の方法。
3. 前記所定の領域が、前記デバイスの能動領域（５６．１）として形成される、請求項１に記載の方法。
4. 工程（ｆ）の前に、
   （ｈ）前記クラッド領域中に第３の深さまで延びる細長い第３の開口（８３）を形成する工程と、
   （ｉ）前記第３の開口（８３）内にあり、前記第３の深さより深い第４の深さまで延び、前記単一結晶体（５１）の主表面の下にある部分を剥き出しにする、より小さい第４の開口（８４）を形成する工程と、
   （ｊ）各前記開口（５３，５５，８３，８４）中および前記クラッド領域（５２）の上部上に、第３の半導体材料の領域（５６）をエピタキシャル成長させる工程と、
   （ｋ）前記第４の開口（８４）内および前記クラッド領域の上部上で成長した第２のエピタキシャル・ステム領域に、欠陥が閉じ込められることになり、第２の所定の領域が、前記第３の開口内に配置され、欠陥がないように、前記第４の開口の寸法を制御する工程との追加の工程をさらに含む、請求項１に記載の方法。
5. 前記第１の所定の領域が、検出する光（８８．２）を吸収する能動領域（８１）であり、前記第２の所定の領域が、検出する光（８８．２）を伝播軸に沿って前記能動領域（８１）に送達する導波路領域（８３，８４）である縁照射光センサ（８０）として、前記デバイスが形成される、請求項４に記載の方法。
6. 前記能動領域（８１）および前記導波路領域（８３）が、０＜ｘ≦１のＳｉ _１−ｘＧｅ_ｘとして形成され、前記導波路領域（８３）中のＧｅのモル分率が、前記能動領域中のモル分率より小さくされる、縁照射光センサを製造するための請求項５に記載の方法。
7. 前記能動領域（８１）および前記導波路領域（８３）が、ギャップによって互いに隔てられて形成され、該ギャップの長さが、前記光センサが検出する光（８８．２）の、前記ギャップ材料中で測定されたときの波長の半分の波長の偶数倍数に等しい、縁照射光センサ（８０）を製造するための請求項５に記載の方法。
8. 前記第１の所定の領域が検出する光を吸収する能動領域（５６．１）である光センサ（８１）として、前記デバイスが形成される、請求項１に記載の方法。
9. 工程（ａ）が、
   その主表面上に第１のクラッド層（５２．１）を含む少なくとも３つの絶縁層（５２．１，５２．２，５２．３）からなるスタックと、
   前記第１のクラッド層（５２．１）上にエッチング停止層（５２．２）と、
   前記エッチング停止層（５２．２）上に第２のクラッド層（５２．３）とを形成する工程を含む、請求項１に記載の方法。
10. 形成工程（ｃ）と成長工程（ｄ）との間に、
    前記クラッド領域（５２）の上部、ならびに前記第１の開口（５３）の壁および底部と整合するように誘電性層（５４）を形成する工程と、
    前記第２の開口の底部上の前記誘電性層（５４）の一部分を異方性でエッチング除去する工程との追加の工程を含む、請求項５に記載の方法。
11. 基板（１７１）と能動領域（１７５）の間に遮断ｐ−ｎ接合部（１８９ｂ）を形成する工程を含む、請求項１に記載の方法。
12. 前記デバイスが、前記所定の領域（７６）内に配置されたソース、ドレイン（７３）およびチャネル領域を有したＭＯＳＦＥＴとして形成される、請求項１に記載の方法。
13. 半導体デバイスであって、
    （ａ）第１の材料の単一結晶半導体本体（５１）と、
    （ｂ）前記本体の主表面上に配置された誘電性クラッド領域（５２）と、
    （ｃ）第１の深さまでその中に延びる第１の開口（５３）を有した前記クラッド領域と、
    （ｄ）前記第１の開口（５３）内にあり、前記第１の深さより深い第２の深さまで延び、前記本体（５１）の下にある部分を剥き出しにする、より小さな第２の開口（５５）を有した前記クラッド領域（５２）と、
    （ｅ）前記第１の開口中に能動領域（２５６）と前記第２の開口中に第１のステム領域（２５５）とを形成するために、各前記開口（５３，５５）を充填した前記クラッド領域の上部上にある第２の半導体材料（５６）であって、前記能動領域（２５６）の上部が、前記クラッド領域（２５２）の上部と同一平面である、第２の半導体材料と、
    （ｆ）欠陥が、前記ステム領域に閉じ込められ、前記能動領域が、欠陥がないようにする前記第２の開口（５５）の寸法とを含む、半導体デバイス。
14. 前記第１の材料（５１）が、Ｓｉを含み、前記第２の半導体材料（５６）が、０＜ｘ≦１のＳｉ _１−ｘＧｅ_ｘを含む、請求項１３に記載のデバイス。
15. （ｇ）前記クラッド領域（５２）が、第３の深さまでその中に延びる細長い第３の開口（８３）を有し、
    （ｈ）前記クラッド領域（５２）が、前記第３の開口（８３）内に、前記第３の深さより深い第４の深さまで延び、前記本体（５１）の下にある部分を剥き出しにする、より小さい第４の開口（８４）を有し、
    （ｉ）第３の半導体材料（５６）が、前記第３の開口（８３）内に第２の所定の領域、および前記第４の開口（８４）を有した第２のステム領域を形成するために、各前記開口（８３，８４）を充填し、前記クラッド領域（５２）の上部と同一平面であり、
    （ｊ）前記第４の開口（８４）の寸法が、欠陥を前記第２のステム領域に閉じ込め、前記第２の所定の領域が低い欠陥密度を有するようにさせる寸法である、請求項１３に記載のデバイス。
16. 前記第１の所定領域が、検出する光（８８．２）を吸収する前記能動領域（８１）であり、前記第２の所定の領域が、検出する光（８８．２）を伝播軸に沿って前記能動領域へ送達する導波路領域（８３）である、縁照射光センサ（８０）として使用するための、請求項１５に記載のデバイス。
17. 前記能動領域（８１）および前記導波路領域（８３）が、０＜ｘ≦１のＳｉ_１−ｘＧｅ_ｘを含み、前記導波路領域中のＧｅのモル分率が、前記能動領域中のモル分率より小さい、縁照射光センサ（８０）として使用するための請求項１６に記載のデバイス。
18. 前記能動領域（８１）および前記導波路領域（８３）が、ギャップによって互いに隔離され、該ギャップの長さが、検出する光の、前記ギャップの材料中で測定したときの波長の半分の波長の偶数倍数に等しい、縁照射光センサ（８０）として使用するための請求項１７に記載のデバイス。
19. 前記能動領域が、検出する光を吸収する所定の領域である、光センサとして使用するための請求項１３に記載のデバイス。
20. 前記能動領域のアレイを含む、表面照射光センサ（６０）として使用するための請求項１９記載のデバイス。
21. 前記クラッド領域（５２）が、前記主表面上の第１のクラッド層（５２．１）と、前記第１のクラッド層（５２．１）上のエッチング停止層（５２．２）と、前記エッチング停止層（５２．２）上の第２のクラッド層（５２．３）とを含む絶縁層（５２．１，５２．２，５２．３）のスタックを含む、請求項１３に記載のデバイス。
22. 前記デバイスが、前記基板（１７１）と前記能動領域（１７５）の間に配置された遮断ｐ−ｎ接合部（１８９ｂ）を含む基板（１７１）上に形成された、請求項１３に記載のデバイス。
23. 前記能動領域（７６）内に配置されたソース、ドレイン（７３）およびチャネルを有したＭＯＳＦＥＴ（７０）として使用するための請求項１３に記載のデバイス。

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