JP5488914B2 - 波形測定装置 - Google Patents
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Description
図6において、増幅器1は、測定の対象となる入力信号が入力され、適正な電圧に変換して出力する。A/D変換器2は、増幅器1で変換された入力信号を予め設定されたサンプリング周期でサンプリングし、デジタルデータである波形データを出力する。メモリコントローラ3は、A/D変換器2からの波形データを波形メモリ4へ順次書き込むと共に書き込んだアドレスを出力する。
波形測定装置に入力信号が入力されると、増幅器1でA/D変換器2に入力できるように適正な電圧に変換される。A/D変換器2で変換された波形データは、メモリコントローラ3を介して波形メモリ4に順次記憶される。一方、同期検出回路5は、A/D変換器2からの波形データが予め設定された条件を満たした時に同期信号を出力する。アドレスコントローラ6は、同期検出回路5からの同期信号に応じて、1つ前の同期信号の発生時に記憶したアドレスである前回アドレスを波形メモリ4に出力する。
波形メモリに記憶されている入力信号の波形データの外縁にウィンドウ幅を作成し、このウィンドウ幅から前記入力信号が外れた時にトリガを発生させる波形測定装置において、
前記入力信号の波形データが記憶される前記波形メモリのアドレスを同期信号に応じて記憶すると共に1つ前の前記同期信号の発生時に記憶されたアドレスである前回アドレスを前記波形データの時間軸の前方向にずらした減算アドレスと前記前回アドレスを前記波形データの時間軸の後ろ方向にずらした加算アドレスとを生成し、前記減算アドレスと前記加算アドレスを起点として前記入力信号の取り込みタイミングに応じて前記波形メモリにアドレスを出力するアドレスコントローラと、
前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データと前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データのそれぞれに許容値を加算して得られた値の最大値と、前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データと前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データのそれぞれから許容値を減算して得られた値の最小値とを前記ウィンドウ幅として出力するウィンドウ幅作成回路と
を備えたことを特徴とするものである。
請求項2記載の発明は、請求項1記載の発明において、
前記アドレスコントローラは、
前記同期信号に応じて前記波形メモリのアドレスを保持するアドレスホールド回路と、
このアドレスホールド回路で保持した前記波形メモリのアドレスを記憶すると共に1つ前の前記同期信号の発生時に記憶されたアドレスである前回アドレスを出力するアドレスレジスタと、
前記前回アドレスを前記波形データの時間軸の前方向にずらした減算アドレスを生成するアドレス減算回路と、
前記前回アドレスを前記波形データの時間軸の後ろ方向にずらした加算アドレスを生成するアドレス加算回路と、
前記減算アドレスと前記加算アドレスを起点として前記入力信号の取り込みタイミングに応じて前記波形メモリにアドレスを出力するアドレス発生回路と
を有することを特徴とするものである。
請求項3記載の発明は、請求項1または2記載の発明において、
前記ウィンドウ幅作成回路は、
前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データに前記許容値を加算した第1の加算波形データと、前記第1の波形データから前記許容値を減算した第1の減算波形データとを生成して出力する第1のデータ加減算回路と、
前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データに前記許容値を加算した第2の加算波形データと、前記第2の波形データから前記許容値を減算した第2の減算波形データとを生成して出力する第2のデータ加減算回路と、
前記第1のデータ加減算回路からの前記第1の加算波形データと前記第2のデータ加減算回路からの前記第2の加算波形データを比較して最大値を出力する第1の比較値生成回路と、
前記第1のデータ加減算回路からの前記第1の減算波形データと前記第2のデータ加減算回路からの前記第2の減算波形データを比較して最小値を出力する第2の比較値生成回路と
を有することを特徴とするものである。
波形メモリに記憶されている入力信号の波形データの外縁にウィンドウ幅を作成し、このウィンドウ幅から前記入力信号が外れた時にトリガを発生させる波形測定装置において、前記入力信号の波形データが記憶される前記波形メモリのアドレスを同期信号に応じて記憶すると共に1つ前の前記同期信号の発生時に記憶されたアドレスである前回アドレスを前記波形データの時間軸の前方向にずらした減算アドレスと前記前回アドレスを前記波形データの時間軸の後ろ方向にずらした加算アドレスとを生成し、前記減算アドレスと前記加算アドレスを起点として前記入力信号の取り込みタイミングに応じて前記波形メモリにアドレスを出力するアドレスコントローラと、前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データと前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データのそれぞれに許容値を加算して得られた値の最大値と、前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データと前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データのそれぞれから許容値を減算して得られた値の最小値とをウィンドウ幅として出力するウィンドウ幅作成回路とを備えたことにより、入力信号が方形波の場合でも、波形の立ち上がり、立ち下がり領域の判定範囲であるウィンドウ幅を自動で生成するので、正確にリアルタイムで波形判定を行うことができる。
図1は、本発明の波形測定装置の一実施例を示した構成図である。ここで、図6と同一のものは同一符号を付し、説明を省略する。図1において、図6に示す構成と異なる点は、アドレスコントローラ6の代わりにアドレスコントローラ10が設けられている点、ウィンドウ幅作成回路7の代わりにウィンドウ幅作成回路11が設けられている点である。
図3は、ウィンドウ幅の作成動作を説明する説明図である。増幅器1、A/D変換器2、メモリコントローラ3、波形メモリ4、同期検出回路5およびデータ比較回路8の動作は、図6に示す従来例と同じため、説明を省略する。
10 アドレスコントローラ
11 ウィンドウ幅作成回路
21 アドレスホールド回路
22 アドレスレジスタ
23 アドレス減算回路
24 アドレス加算回路
25 アドレス発生回路
31,32 データ加減算回路
33,34 比較値作成回路
Claims (3)
- 波形メモリに記憶されている入力信号の波形データの外縁にウィンドウ幅を作成し、このウィンドウ幅から前記入力信号が外れた時にトリガを発生させる波形測定装置において、
前記入力信号の波形データが記憶される前記波形メモリのアドレスを同期信号に応じて記憶すると共に1つ前の前記同期信号の発生時に記憶されたアドレスである前回アドレスを前記波形データの時間軸の前方向にずらした減算アドレスと前記前回アドレスを前記波形データの時間軸の後ろ方向にずらした加算アドレスとを生成し、前記減算アドレスと前記加算アドレスを起点として前記入力信号の取り込みタイミングに応じて前記波形メモリにアドレスを出力するアドレスコントローラと、
前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データと前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データのそれぞれに許容値を加算して得られた値の最大値と、前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データと前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データのそれぞれから許容値を減算して得られた値の最小値とを前記ウィンドウ幅として出力するウィンドウ幅作成回路と
を備えたことを特徴とする波形測定装置。 - 前記アドレスコントローラは、
前記同期信号に応じて前記波形メモリのアドレスを保持するアドレスホールド回路と、
このアドレスホールド回路で保持した前記波形メモリのアドレスを記憶すると共に1つ前の前記同期信号の発生時に記憶されたアドレスである前回アドレスを出力するアドレスレジスタと、
前記前回アドレスを前記波形データの時間軸の前方向にずらした減算アドレスを生成するアドレス減算回路と、
前記前回アドレスを前記波形データの時間軸の後ろ方向にずらした加算アドレスを生成するアドレス加算回路と、
前記減算アドレスと前記加算アドレスを起点として前記入力信号の取り込みタイミングに応じて前記波形メモリにアドレスを出力するアドレス発生回路と
を有することを特徴とする請求項1記載の波形測定装置。 - 前記ウィンドウ幅作成回路は、
前記減算アドレスに基づいて前記波形メモリから読み出された第1の波形データに前記許容値を加算した第1の加算波形データと、前記第1の波形データから前記許容値を減算した第1の減算波形データとを生成して出力する第1のデータ加減算回路と、
前記加算アドレスに基づいて前記波形メモリから読み出された第2の波形データに前記許容値を加算した第2の加算波形データと、前記第2の波形データから前記許容値を減算した第2の減算波形データとを生成して出力する第2のデータ加減算回路と、
前記第1のデータ加減算回路からの前記第1の加算波形データと前記第2のデータ加減算回路からの前記第2の加算波形データを比較して最大値を出力する第1の比較値生成回路と、
前記第1のデータ加減算回路からの前記第1の減算波形データと前記第2のデータ加減算回路からの前記第2の減算波形データを比較して最小値を出力する第2の比較値生成回路と
を有することを特徴とする請求項1または2記載の波形測定装置。
Priority Applications (1)
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JP2010158711A JP5488914B2 (ja) | 2010-07-13 | 2010-07-13 | 波形測定装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010158711A JP5488914B2 (ja) | 2010-07-13 | 2010-07-13 | 波形測定装置 |
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JP2012021838A JP2012021838A (ja) | 2012-02-02 |
JP5488914B2 true JP5488914B2 (ja) | 2014-05-14 |
Family
ID=45776241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010158711A Active JP5488914B2 (ja) | 2010-07-13 | 2010-07-13 | 波形測定装置 |
Country Status (1)
Country | Link |
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US9134347B2 (en) * | 2012-10-01 | 2015-09-15 | Tektronix, Inc. | Rare anomaly triggering in a test and measurement instrument |
-
2010
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Publication number | Publication date |
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