JP5481754B2

JP5481754B2 - 生成装置、判別方法、生成方法及びプログラム

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Publication number: JP5481754B2
Application number: JP2010534766A
Authority: JP
Inventors: 孟帆呉; 俊郎黄; 暁青温; 紘平宮瀬
Original assignee: Kyushu Institute of Technology NUC; National Taiwan University NTU
Current assignee: Kyushu Institute of Technology NUC; National Taiwan University NTU
Priority date: 2008-10-23
Filing date: 2009-10-05
Publication date: 2014-04-23
Anticipated expiration: 2029-10-05
Also published as: JP2014112375A; US20110209024A1; WO2010047219A1; JP5745602B2; JPWO2010047219A1

Description

本発明は、生成装置、判別方法、生成方法及びプログラムに関し、特に、論理回路に入力されるベクトル内の未定値ビットの種別を判別する判別装置等に関する。

IC製造技術が高度になり、設計者達がさらに用途の広いシステムをチップに実現させることを可能にしている一方で、新たなテストの困難も生み出している。例えば、タイミング関連の故障やテストデータ量の増大である。

現代の回路は複雑になり、クロック速度が増大し、電源電圧が低下したことでタイミング関連のエラーが起こりやすくなっている。結果として、高品質を保証するために遅延テストが必要となっている。

遅延テストは、一般的に２パターンテスト方式が採用されている。最初のパターンが回路状態をセットし、２番目のパターンが目的とする遷移を故障箇所で活性化する。故障は、遷移が対象フリップフロップに機能的クロック周期内に伝播されなかった時に検出される。

図７は、実時間スキャンテスト方式におけるラウンチオンキャプチャ（LOC）のタイミングを示す図である。

２つのキャプチャサイクルC₁及びC₂の立ち上がりエッジは機能的クロック周期に対応している。この機能的クロック周期を以後、ラウンチサイクルと呼ぶ。C₁でラウンチされた遷移がC₂までに対象フリップフロップに伝播しなかった場合、テスト対象回路は故障ありと判別される。

ラウンチオンキャプチャ方式では、ラウンチサイクルにおける電源ノイズによる歩留りの低下に悩まされる。従来の遷移遅延故障用ATPGは、遷移によって引き起こされるラウンチの影響を無視している。生成されたパターンはラウンチサイクルにおいて過度の遷移を引き起こすことも考えられ、そうなると過度に高いIRドロップにつながり、結果としてさらなるゲート伝播遅延が生じる。そのさらなる遅延のせいで、タイミング欠陥のない検査対象回路が遅延故障テストをクリアしないことが起こりうる。この問題は、電源ノイズ由来の歩留り低下と呼ばれている。例えば、150MHZクロック周波数で動作する130nmのASIC設計において、回路の中には電源供給が1.55Vを超えるときにのみ遷移欠陥テストをクリアして、そうでなければテストをクリアしないものがある、と報告されている。

ラウンチサイクルの電源ノイズを削減することを目的としたこれまでの研究は、アーキテクチャに基づく手法とパターンに基づく手法に大別される。ノイズ意識ATPG技術とポストATPGのX-filling技術は、パターンに基づく手法である。パターンに基づく技術の方が、現在のどのフローとも親和性がよく、回路の変更を一切必要としない。X-fillingは、独立に用いられてもATPGに組み込まれても非常に強力である。なぜならX-fillingによって生成されたほとんどのテストパターンは、圧縮後であっても、逆の論理値を割当ててもパターンの故障検出能力が低下しないXビット（未定値ビット）を多く含んでいる。したがって、発生する遷移を効率よく削減するためにXビットに適切に値を割り当てることができるからである。

非特許文献１に示されているのは、JP-fillingと呼ばれるもので、このX-fillingの手法は、処理効率がよく、しかもラウンチサイクル電源ノイズを最小化する上でスケーラビリティに優れている。部分的に特定されたテストパターンが与えられたとすると、JP-fillingが目的とするのはパターン自体とその出力応答とのHamming距離を低減することである。その結果、フリップフロップのラウンチサイクルにおける遷移が低減し、間接的にラウンチサイクルWSA（重み付遷移）も引き下げられることになる。

図８は、JP-fillingのフロー図である。

まず、ステップＳＴ１では、３値（０／１／X）論理シミュレーションが行われ、与えられた部分的に特定されたパターンの出力応答が導き出される。続いて、ステップＳＴ２では、各PPI-PPOペア（疑似入力信号―疑似出力信号の対）が図９の表にしたがってタイプA、タイプB、タイプC、タイプDに判別される。これらのペアが、A、B、Cの順に処理される（タイプDはさらなる処理を必要としない）。

ここで、PPI-PPOペアについて説明する。一般に、半導体論理回路は主に順序回路である。順序回路は、アンド（ＡＮＤ）ゲート、ナンド（ＮＡＮＤ）ゲート、オア（ＯＲ）ゲート、ノア（ＮＯＲ）ゲート等の論理素子からなる組合せ回路部と、回路の内部状態を記憶するフリップフロップとよりなる。この場合、組合せ回路部は、外部入力線（PI）、フリップフロップの出力線である擬似外部入力線（PPI）、外部出力線（PO）、フリップフロップの入力線である擬似外部出力線（PPO）を有する。PPI-PPOペアとは、疑似外部入力線（PPI）の論理値又は未定値と疑似外部出力線（PPO）の論理値又は未定値との対をいう。

ステップＳＴ３では、タイプAか否かが判別され、タイプAの各ペアについては、JP-fillingによってPPOの値がPPIに割り当てられる。ステップＳＴ４では、タイプBか否かが判別され、タイプBの各ペアについては、PPOをPPIの値によって正当化する。ステップＳＴ５では、タイプCか否かが判別され、タイプCのペアについてはPPIとPPOに０か１が確率に従って割り当てられる。ここで、全てのタイプAのペアは同時に処理され、タイプBも同様である。タイプCのペアも０である確率と１である確率が所定のしきい値よりも大きなペアについては同時に処理される。このように同時処理可能であることがJP-fillingの処理効率を高いものとしている。

図９はタイプA,B,C,Dの一例を示す表を表した図であり、図１０はJP-fillingの一例である。丸をつけたPPOはイベント駆動型シミュレーション後に特定されたものである。

現代の回路テストにおける困難のうち、以上ではラウンチノイズが引き起こすタイミング関連の故障について述べた。以下ではテストデータ量の増大について述べる。

新世代の技術においてテストデータサイズがますます増大した結果、テストデータ圧縮は必要な技術となってきている。

図１１は圧縮-展開アーキテクチャを示す図である。

テストの検査対象論理回路５１に対して、展開器５３と圧縮器５５が設けられている。ATE５７から圧縮後のテスト入力が展開器５３に与えられ、その後必要なビット数のテストパターンが検査対象論理回路５１に与えられる。圧縮器５５は圧縮後のテスト応答をATE５７に戻している。すなわち、展開器５３はATE５７からの入力パターンを展開して出力される出力パターンを検査対象論理回路５１に対して入力し、圧縮器５５は検査対象論理回路５１からのテスト応答を圧縮する。

ラウンチノイズ削減X-fillingと同様、テストパターン圧縮技術は検査対象論理回路への入力パターンが圧縮可能になるようにXビットに適切に値を割り当てる。すなわち、例えばラウンチノイズ削減及びテストパターン圧縮といった複数の制約を満たすためにXビットに適切な値を割り当てることが必要となりうる。

X.Wen,K.Miyase,S.Kajihara,T.Suzuki,Y.Yamato,P.Girard,Y.Ohsumi,L.‐T.Wang、"A Novel Scheme to Reduce Power Supply Noise for High-Quality At-Speed Scan Testing."、InProc. International Test Conference, page25.1.1-23.1.10, 2007

ところで、X-fillingに基づくラウンチノイズ削減の技術の効率は、割り当てられていないXビットの割合に大きく依存する。したがって、テストパターンを圧縮するという制約を満たすことを優先した場合、最初にテストパターン圧縮が行われるとラウンチノイズ削減のためのXビットが十分に残らないために電源ノイズ削減の効果は著しく低下する。同様に、ラウンチノイズを削減するという制約を満たすことを優先した場合、ラウンチノイズ削減X-fillingを最初に実行すると、データ圧縮の性能を低下させることになる。

この問題を解決するために、例えばテストパターン圧縮性の保持及びラウンチノイズ削減という複数の制約が課せられている場合においては、用いられるテストパターン圧縮方式と親和性のよいラウンチノイズ削減技術を開発する必要がある。

半導体論理回路がＣＭＯＳ回路で構成されていれば、消費電力には、漏れ電流による静的消費電力と、論理ゲートやフリップフロップのスイッチング動作による動的消費電力とがある。さらに、後者の動的消費電力には、シフト操作時におけるシフト消費電力と、キャプチャ操作時におけるキャプチャ消費電力とがある。特に、半導体論理回路が超大規模化、超微細化、低電源電圧化した場合、キャプチャ消費電力の増大が引き起こす誤テストによる歩留り低下は顕著である。したがって、キャプチャ消費電力の低減が必要である。

従来の技術として、テストデータ圧縮とテスト電力削減を兼ね備えたものがいくつかあるが、それらが考慮しているのはシフトインによって起こる遷移のみであり、ラウンチによって起こる遷移を無視している。これらの従来の技術は、瞬間的な電源ノイズが大きいという問題に対処することでキャプチャ消費電力を低減するものではなく、平均的に電力が大きいというシフト消費電力の問題のみを解決するものである。

すなわち、従来、高い圧縮可能性と高い電源ノイズ削減率を両立させるX-fillingの手段が提案されていなかった。

図１２は、仮に圧縮可能性を保持したJP-fillingを強いて実現しようとした場合に想定されるフロー図である。なお、図１２の処理フローは、公知技術ではない。

図８と比較すると分かるように、図１２には圧縮可能か否かを判断する処理（ステップＳ１）と、ビットに割り当てられた論理値を反転させる処理（ステップＳ２）とが加えられている。さらに、それ以外にも具体的には、以下の変更が加えられている。

１つ目の変更点は、JP-filling（タイプA、タイプB、タイプCのPPI-PPOペア用）の高速処理を実現させていたマルチビット割り当てをシングルビット割り当てに置き換えた点である。このような変更が必要であった理由は、複数のXビットに値を同時に割り当てると圧縮性が失われる可能性が高いためである。従来技術のタイプAとタイプCについては、直接PPIのXに論理値を割り当てる処理であるため、複数のXにそれぞれ任意の論理値を割り当てることが可能であった。

もう１つの変更点は、以下のものである。圧縮可能性チェッカーでテストパターンがシングルビット割り当て後に圧縮可能であるか否かを判断する（ステップＳ１）。もし圧縮可能であれば、割り当ては受け入れられる。もし圧縮可能でなければ、その割り当ては却下されて割り当てたビットが反転される（ステップＳ２）。ここで、初期テストパターンは圧縮感知ATPGで生成されているので圧縮可能である。また、却下された割り当てを反転するステップＳ２があることでテストパターンが常に圧縮可能であることが保証される。

ここで問題は、図１２のフローは一度に１つのXビットしか割り当てないので効率的ではないことである。すなわち、シングル割り当てによる割り当て毎に圧縮可能性をチェックすることが必要となり、大幅にテストパターン生成のスピードが低下することとなる。

なお、上記では、図１１の検査対象回路であるチップに入力されるベクトル内のXビットの存在によって満たされるべき制約は、図１１の展開器への入力ベクトルが適切に存在するという制約である圧縮可能性の保持と検査対象回路から課せられる制約であるノイズ削減率の向上であったが、これらの制約は、Xビットの存在によって対処可能な制約であって、ベクトルに課せられる制約であれば他の制約であっても同様である。

ゆえに本発明は、論理回路に入力されるベクトルにおいて前記ベクトル内のビットのうち、論理値が決定されていないXビットについて、改善可能な複数の制約を同時に満たすことを可能とさせるべく、例えば圧縮可能性を保持しつつラウンチノイズ削減率を向上させるべく、ベクトル内のXビットの種別を判別する生成装置等を提供することを目的とする。

本願発明の第１の観点は、論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別した上で新たなベクトルを生成する生成装置であって、前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものをフリービットとして判別する第１判別手段と、前記含意ビットに前記論理値０と論理値１のいずれか定まった値を割り当てる含意値割当手段と、前記フリービットを複数の集合に分類する第２判別手段と、前記複数の集合のうち所定の集合に分類される前記フリービットが存在する場合に、前記フリービットのうち、互いに独立して任意の論理値を割り当てても前記所定のビット間制約条件が満たされる両立フリービットをさらに判別する第３判別手段と、前記両立フリービットに論理値０と論理値１のいずれかを割り当てる両立フリービット割当手段とを含み、前記第１判別手段は、前記含意値割当手段及び前記両立フリービット割当手段による割り当て後のベクトルに未定値ビットが存在する場合に、新たに、当該ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものをフリービットとして判別する、生成装置である。

本願発明の第２の観点は、論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別する判別方法であって、判別手段が、前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものをフリービットとして判別するステップを含む、判別方法である。

本願発明の第３の観点は、論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別する判別方法であって、判別手段が、前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとして判別するステップを含む、判別方法である。

本願発明の第４の観点は、論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別する判別方法であって、判別手段が、前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものであるフリービットの種別を判別するステップであって、前記フリービットのうち、互いに独立して任意の論理値を割り当てても前記所定のビット間制約条件が満たされるビットの集合に含まれる両立フリービットをさらに判別するステップを含む、判別方法である。

本願発明の第５の観点は、論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別した上で新たなベクトルを生成する生成装置における生成方法であって、前記生成装置が備える第１判別手段が、前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものをフリービットとして判別する判別ステップと、前記生成装置が備える含意値割当手段が、前記含意ビットに前記論理値０と論理値１のいずれか定まった値を割り当て、かつ、前記生成装置が備える第２判別手段が、疑似入力信号―疑似出力信号の対（PPI-PPOペア）のうち擬似入力信号に前記フリービットが含まれるものが存在するか否かを判別し、存在する場合に、前記生成装置が備える第３判別手段が、前記フリービットのうち、互いに独立して任意の論理値を割り当てても前記所定のビット間制約条件が満たされる両立フリービットをさらに判別し、前記生成装置が備える両立フリービット割当手段が、前記両立フリービットに論理値０と論理値１のいずれかを一斉に割り当てる割当ステップと、前記第１判別手段が、前記が含意値割当手段及び前記両立フリービット割当手段による割り当て後のベクトルに未定値ビットが存在する場合に、新たに、当該ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを新たな含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものを新たなフリービットとして判別する新判別ステップと、前記含意値割当手段が前記新たな含意ビットに論理値を割り当て、前記第２判別手段、前記第３判別手段及び前記両立フリービット割当手段が、前記新たなフリービットを分類して判別して論理値を割り当てる新割当ステップとを含む生成方法である。

本願発明の第６の観点は、第２から第５のいずれかの観点の判別方法をコンピュータに実行させるためのプログラムである。

ここで、ベクトルの例としてテストベクトルがある。また、パターンは１つ又は複数のベクトルによって構成されるものである。さらに、各請求項に係る発明において、例えば、論理回路に入力されるベクトルを記憶する出力バターン記憶手段、含意値割当手段による割り当て後のフリーパターンを記憶するフリーパターン記憶手段、含意値割当手段及び両立フリービット割当手段による割り当て後の論理パターンを記憶する論理パターン記憶部、テストパターン内のビットに関する情報（例えば、どのビットが論理ビット、未定値ビット、含意ビット若しくはフリービットであるか、又は、どのビットの集合が両立フリービット集合であるか、などの情報）を記憶するビット判別記憶手段などを備え、判別手段等がこれらの記憶手段を参照して処理を行うものであってもよい。

ここで、第１の観点に係る生成装置及び第５の観点に係る生成方法において、判別及び割当の処理から得られたベクトルに対して、２回目の判別及び割当の処理を行いうる構成となっているが、３回目以降の処理を行うものとしてもよい。

本発明によれば、論理回路に入力されるベクトルにおいて、前記ベクトル内の論理値が定まっていない未定値ビットのうち、前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによる制約（ここでは「第１の制約」と呼ぶ）を満たすためには特定の論理値を割り当てるべきXビット（含意ビット）とそうではないXビット（フリービット）を判別することが可能となる。したがって、フリービットに適切な論理値を割り当てることによって、さらに別に課せられる新たな制約（ここでは「第２の制約」と呼ぶ）を第１の制約と同時に満たすことが可能となる。

しかも、本発明によれば、第１の制約を満たすために未定値ビットでよいフリービットのうち、前記所定のビット間制約条件とによる制約の下で、互いに独立して論理値を割り当てても前記所定のビット間制約条件が満たされる両立フリービットをさらに判別することができる。したがって、同時に割り当てることのできる両立フリービットを特定できるため、両立フリービットに論理値を同時に割り当てることによって、図１２に示した仮に想定したものに比べてもベクトルの圧縮可能性を保持したまま高速な処理を実現できる。

さらに、本願発明の第１及び第５の観点によれば、第１の制約と第２の制約を同時に満たすベクトルを生成することが可能になる。しかも、そのようなベクトルを高速な処理によって生成することが可能となる。

したがって、例えばラウンチサイクル電源ノイズが小さい上に圧縮可能なテストパターンを生成する、圧縮と親和性がよく効率もよいJP-fillingの手法を開発することが可能である。実験によれば、提案する発明に基づく手法はISCAS’89、ITC’99、１つの実用回路によって有用性が実証されている。提案する手法は、故障検出率を維持したまま、第１の制約に相当するテスト集合の圧縮可能性も保持し、さらに第２の制約に相当するラウンチサイクルWSAの削減については、最大規模の回路で２６％、その他の回路も含めて平均して１７％削減した。

さらに、故障リストをシャッフルするメカニズムが導入することで、ローカルな最適解から脱することに役立てることができ、この手続きは大規模実用回路において非常に有効である。

本発明の実施の形態にかかる出力パターンの生成方法を説明するフロー図である。本発明の実施の形態において出力パターンのビットを判別して論理値を割り当てる情報処理装置のブロック図である。 CSNRテストフロー図である図３における圧縮可能な電源ノイズ削減ATPG（ステップＳＳＴ５）の詳細を示したフロー図である。本発明の実施の形態に係るCJP-fillingフローを示すフロー図である。本発明のCJP-fillingによってテストベクトルから両立フリービット集合が特定されるフローの一例を示す図である。実時間スキャンテスト方式におけるラウンチオンキャプチャ（LOC）のタイミングを示す図である。 JP-fillingフロー図である。タイプA,B,C,Dの一例を示す表を表した図である。 JP-fillingの一例である。圧縮-展開アーキテクチャを示す図である。公知ではないが、圧縮可能性を保持したJP-Fillingを強いて実現しようとした場合のフロー図である。

以下では、線形展開器に基づく方式に着目した内容になっている。この方式はコードに基づく方式やスキャン送信に基づく方式と比べて、圧縮率が高く、ハードウェアへの負担が非常に軽い点が優れている。その上、この方式は実用回路の分野で広く用いられている。

次に、ここで提案する手法は「圧縮可能で電源ノイズの少ないテスト」（Compressible Supply Noise Reduced Test）と呼んでおり、今後は便宜上、CSNRテストと省略する。CSNRテストの詳細を述べる前に、含意XビットとフリーXビットの概念を改めて導入してXビットがフリービットと含意ビットにどのように決定されるかを述べる。

＜定義１＞圧縮可能なパターンにおけるXビットに０（１）を割り当てた後に得たパターンが圧縮可能であるとき、そのXビットは「０（１）圧縮可能」という。
＜定義２＞圧縮可能なパターンにおけるXビットが０圧縮可能かつ１圧縮可能であるとき、そのXビットは「フリービット」という。
＜定義３＞圧縮可能なパターンにおけるXビットが０圧縮可能または１圧縮可能であるがその両方ではない時、そのXビットは「含意ビット」という。
＜定義４＞０圧縮可能な含意ビットの「含意値」は０とし、１圧縮可能な含意ビットの「含意値」は１とする。
＜定義５＞部分的に特定されたパターンのXビットが全てフリービットであるとき、そのパターンは「フリーパターン」という。

下の例ではフリービットと含意ビットの例を述べる。次の線形系を考える。

この例ではz₃及びz₄それぞれ１、０と決定されている。対応する線形方程式は次のものである。
y₁+y₂+y₃=z₁ (１)
y₁+y₃=z₂ (２)
y₁+y₄=1 (３)
y₂+y₃+y₄=0 (４)

（１）式、（３）式、（４）式より、以下のようになる。なお、排他的論理和（EXOR）の計算であるため、０＋１＝１、０＋０＝０、１＋１＝０となる。よって式（５）から式（６）への変形においてはy₄+y₄=0を用いている。
z₁=y₁+y₂+y₃ (５)
=(y₁+y₄)+(y₂+y₃+y₄) (６)
=1+0 (７)
=1 (８)

上記の式から分かるように、z₁の値はz₃及びz₄から暗に特定されている。M行列の観点から、z₁の行ベクトルとMの第１行ベクトルがz₃及びz₄の行ベクトルで生成されうるので、(８)式が導き出される。定義より、z₁は１圧縮可能な含意ビットである。逆に、(２)式につながる(３)式と(４)式の線形結合は見つけられない。すなわち、z₂の行ベクトルをz₃及びz₄の行ベクトルで生成することはできない。z₂には０も１も割り当てることが可能である。したがってz₂は０圧縮可能かつ１圧縮可能であり、定義よりフリービットとなる。

＜定理１＞圧縮可能なテストパターンVに対して、Xビットの行ベクトルが特定されたビットの行ベクトルによって生成されるとき、そのXビットは含意ビットであり、生成されなければフリービットである。

（証明） Xビットの行ベクトルが特定されたビットの行ベクトルのいくつかによって生成され得るとき、そのXビットの値は上記の例でz₁の値を算出したのと同様に算出可能である。したがって、このXビットは含意ビットである。

次に、定理の後半を証明する。テストパターンは圧縮可能であるので、
Rank([M_s|V_s])=Rank(M_s)=r (９)
となる。行ベクトルがM_sによって生成されないXビットを考える。このXビットの行ベクトルをM_sの行ベクトルに加えて得られる行列をM_s’とする。M_s’の階数はｒ＋１である。結果として対応する拡大係数行列もこのXビットに０あるいは１のどちらが割り当てられるかに関わらず階数はｒ＋１となる。したがって、定義よりこのXビットはフリービットである。（証明終わり）

＜補助定理＞圧縮可能なテストパターンVに対して、含意ビットに含意値を割り当ててもそのテストパターンの圧縮可能性に影響はない。

（証明）含意値の割り当て前にRank([M_s|V_s])=rであるとする。割り当てられたXビットは含意ビットなので定理１で定義したM_s’に対してRank(M_s’)=rである。含意値が産出された方法によると割り当て後に得られるテストパターンV_s’に対してRank([M_s’|V_s’])=rが保証される。以上で補助定理が証明された。（証明終わり）

Xビットがフリービットであるか含意ビットであるかを決定する１つの方法は以下の通りである。
１．M_sの基底を算出し、その基底における行ベクトル集合をBとする。
２．Xビットの行ベクトルがBによって生成可能かどうかをチェックする。生成可能であればそのXビットは含意ビットであり、生成可能でなければフリービットである。

ただし、フリービットは他のフリービットが特定された後で含意ビットになる可能性がある。したがって、Xビット判別はXビットへの割り当てを行う度に実行しなければならない。

図１は、本発明の実施の形態にかかる出力パターン（本願請求項の「ベクトル」の一例）の生成方法を説明するフロー図である。なお、以下では、図１１の展開器５３にあたる論理回路を「前段論理回路」の一例とし、同じく図１１の検査対象論理回路にあたる論理回路を「後段論理回路」の一例とする。前段論理回路の出力パターンは後段論理回路への入力パターンでもある。また、以下では、特に断らない限り、「入力パターン」あるいは「出力パターン」とは前段論理回路への入出力パターンを指す。

図２は、本発明の実施の形態において出力パターンのビットを判別して論理値を割り当てる情報処理装置のブロック図である。情報処理装置９は、出力パターンにおいて未定値ビットを判別する判別部１１と、未定値ビットに論理値を割り当てる割当部１２と、ベクトルやベクトル内のビットに関する情報を記憶する記憶手段である記憶部２１とを備える。判別部１１は、出力パターンにおいて未定値ビットを含意値ビットとフリービットとに判別するX判別部１３（本願請求項の「第１判別手段」の一例）と、PPI-PPOペアに基づいてフリービットを分類するフリービット分類部１４（本願請求項の「第２判別手段」の一例）と、フリービットの集合のうち、両立フリービットを特定する両立フリービット特定部１５（本願請求項の「第３判別手段」の一例）とを備える。割当部１２は、含意ビットに論理値を割り当てる含意値割当部１７（本願請求項の「含意値割当手段」の一例）と、両立フリービットに論理値を割り当てる両立フリービット割当部１９（本願請求項の「両立フリービット割当手段」の一例）とを備える。記憶部２１は、与えられた出力パターン７を記憶する記憶手段である出力パターン記憶部２３と、フリーパターンを記憶する記憶手段であるフリーパターン記憶部２５と、全てのビットに値が割り当てられた論理パターンを記憶する記憶手段である論理パターン記憶部２７と、テストパターン内のビットに関する情報、例えばどのビットが論理ビット、未定値ビット、含意ビット若しくはフリービットであるか、又は、どのビットの集合が両立フリービット集合であるかといった情報を記憶する記憶手段であるビット判別記憶部２９とを備える。

図１及び図２を参照して、具体的には、図１１に示した圧縮-展開アーキテクチャを示す図がイメージされ、その展開器５３に対応するものが前段論理回路１に対応し、その圧縮器５５に対応するものが後段論理回路３に対応する。簡単に説明すると、入力パターン５が前段論理回路１に入力され、前段論理回路１では例えばビット展開が行われて出力パターン７として出力され、その出力パターン７は後段論理回路３に対しては入力パターン（例えばテストベクトル）として入力される。

このような出力パターン７に対して、以下の処理が行われる。まず、出力パターン７は、出力パターン記憶部２３に記憶される。出力パターン７は後段論理回路３との関係における制約（例えば故障検出）により未定値ビットを含む。出力パターン７は、後段論理回路３が検査対象論理回路であれば、テストではテストキューブと言われる。ステップＳＳ１において、情報処理装置９内の判別部１１内のX判別部１３によって、出力パターン７内の未定値ビットについて、前段論理回路１を介したベクトル内の論理ビットと所定のビット間制約条件とによる制約を満たすためには論理値０と論理値１のいずれかであるかが定まる含意ビットであるか否かを判別する処理が行われる。ステップＳＳ１において、出力パターン７内の未定値ビットであって含意ビットではないものはフリービットとされる。どのビットが含意ビットでどのビットがフリービットであるかは、ビット判別記憶部２９に記憶される。

ここで本実施例では、フリービットとは以下のものとなる。出力パターン７に課せられる後段論理回路３との関係における制約（例えば故障検出）を満たすためには論理値０と論理値１とのいずれでもよい出力パターン７内の未定値ビットであって前段論理回路１を介したベクトル内の論理ビットと所定のビット間制約条件とによる制約を満たすためにも論理値０と論理値１とのいずれでもよいビットである。

ステップＳＳ２において、フリービット分類部１４が、PPI-PPOペアに基づいてフリービットを複数の集合に分類する。分類されたフリービットの一部は、ステップＳＳ３において、判別部１１内の両立フリービット特定部１５によって、出力パターン７に対して、論理回路１を介したベクトル内の論理ビットと所定のビット間制約条件とによる制約（例えば圧縮可能性）の下で、フリービットのうちからさらに互いに独立して論理値を割り当てることが可能な両立フリービットを特定する処理が行われる。どのビットの集合が両立フリービット集合であるかは、ビット判別記憶部２９に記憶される。

なお、含意ビットには含意値割当部１７により、両立フリービットには両立フリービット割当部１９により、それぞれ論理値が割り当てられて論理ビットとなる。全ての含意ビットに論理値が与えられた後のフリーパターンは、フリーパターン記憶部２５に記憶される。割り当て後のベクトルに未定値ビットが存在する場合には、さらにステップＳＳ１〜３が続けられる。全ての未定値ビットに論理値が割り当てられた論理パターンは、論理パターン記憶部２７に記憶される。

以下、より具体的に説明を行う。

図３は、CSNRテストフロー図である。

まず、圧縮可能な実時間テストパターン、すなわちEDTスタンダードを生成するATPGを用いて圧縮可能な初期テスト集合を得る（ステップＳＳＴ１）。続いてCSNRテストはテスト集合精製プロセスに入ってラウンチサイクル電源ノイズを低減する（ステップＳＳＴ２以降）。各精製反復ではラウンチサイクルWSAが現在のテスト集合における最大ラウンチサイクルWSAの９９％以上となるパターン集合が特定される（ステップＳＳＴ２〜ＳＳＴ７）。Pで表されるこれらのパターンは高電源ノイズのパターン集合を形成し、精製されるべきものである。しきい値を９９％としたのは、各反復において最大ラウンチサイクルWSAを少なくとも１％は低減するためである。

Pが一度特定されると、Pはテスト集合から除外され（ステップＳＳＴ３）、Pでしか検出できない故障の集合Fを特定するために故障シミュレーションが実行される（ステップＳＳＴ４）。ラウンチサイクルノイズ感知ATPGはFに含まれる故障を対象化する（ステップＳＳＴ５）。新たに生成されたパターンが最大ラウンチサイクルWSAを改善すればそのパターンは受け入れられ、そうでなければ却下される（ステップＳＳＴ６〜８）。後者の場合、CSNRテストはF内の故障の順序をシャッフルして精製プロセスに再び投入する（ステップＳＳＴ９）。このようにシャッフルすることでCSNRテストがローカルな最適解にトラップされずに済む。CSNRテストが連続して5回の反復の間に、すなわち5回のシャッフルの間に最大ラウンチサイクルWSAを改善できなければ、精製プロセスは終了される。実験では、シャッフル回数をもっと多く許容することで最大規模の回路３つについて大幅な改善が見られた。

図４は、図３における圧縮可能な電源ノイズ削減ATPG（ステップＳＳＴ５）の詳細を示したフロー図である。

このフロー図はEDT標準のものを修正したものである。修正を加えた部分について説明を以下のように行う。ステップＳＳＳ８、ＳＳＳ９が拡張したステップを示しており、新規な動的圧縮制限と圧縮可能なJP-fillingを含んでいる。前者（ステップＳＳＳ８）は生成パターンが十分なXビットを残していることを保証し、後者（ステップＳＳＳ９）が低ラウンチノイズのXビットへの割り当てを実行する。追加した動的圧縮制限の１つの副作用としてテスト集合サイズが増大する。しかし、CSNR ATPGは高ノイズパターンのみが検出できた故障のみを対象とするので、実験結果には深刻なテスト集合サイズの増大は見られなかった。

図１で概念的に示したが、圧縮可能なJP-filling（Compressible JP-filling: CJP-filling）はCSNR-ATPGの核となる技術である。この技術はラウンチサイクルノイズの低減とテストパターンの圧縮を密接に統合したものである。このことを以下で図５を用いて説明する。図１２に示したアプローチに比べ、図５に提案するCJP-fillingは（タイプA及びタイプCのペアに対して）マルチビット割り当てを可能にすると共に含意ビットに対して不要な割り当てをしないことによってCPU時間を大幅に改善する。

図５は、本発明の実施の形態に係るCJP-fillingフローを示すフロー図である。

このフロー図は２段階に分けることができる。上部部分はパターンを自由なままに保つ段階Ｉからなる。下部部分は圧縮可能なラウンチノイズ削減割り当てを行う段階IIからなる。パターン中の全てのXビットに論理値が割当てられるまでこのループが繰り返される。

段階Ｉでは、まず現在のパターンと関連した基底をATPG又は段階IIのものから導出又は更新（「基底更新」）する（ステップＳＳＳＴ１）。更新された基底に基づいて、「X判別」においてXビットは含意ビット又はフリービットに判別される（ステップＳＳＳＴ２）。全ての含意ビットはそれぞれの暗に特定された論理値が割り当てられる（ステップＳＳＳＴ３）。補助定理によるとこれらの割り当ては圧縮可能でなければならない。特定処理と段階Ｉにおける含意値の割り当てによってCJP-fillingは不要あるいは不適切な割り当てを段階IIでせずに済む（ステップＳＳＳＴ４）。このことによってループが実行される回数が大幅に削減され、したがってCJP-fillingの効率が向上する。

段階IIでは、イベント駆動型のシミュレーションが最初に実行され（ステップＳＳＳＴ５）、現在のパターンの出力応答を得る。それからPPI-PPOペアが判別され（ステップＳＳＴ６）、次のように処理される。

ステップＳＳＳＴ７ではタイプA（X, 0/1）か否かが判別され、ステップＳＳＳＴ８ではタイプB（0/1, X）か否かが判別され、ステップＳＳＳＴ９ではタイプC（X, X）か否かが判別される。

タイプAの場合には、まず、圧縮可能性に影響を与えることなく任意に値を割り当てることのできるXビット集合を特定する両立フリービット集合特定（CFBS特定）を実行する（ステップＳＳＳＴ１０）。続いて、オリジナルのJP-filling法を用いてこれらのXビットに値を割り当てる（ステップＳＳＳＴ１１）。得られたパターンは圧縮可能であることが保証されている。

タイプBの場合には、このステップＳＳＳＴ１２の処理は図１２に示したフローにおけるものと同じである。シングル割り当てが行われる場合は、テストパターンがフリーなので、この割り当ては圧縮可能である。

タイプCの場合には、タイプAと同様、同時に割り当てることのできるXビット集合がまず特定される（CFBS特定（ステップＳＳＳＴ１３））。続いてこれらのXビットに値を割り当てるためにオリジナルのJP-filling法が用いられる（ステップＳＳＳＴ１４）。

ただし、段階ＩとCFBS特定は、段階IIで新たに割り当てられた各Xビットの行ベクトルが１つ前と最新のビット（それ自身は除外する）の行ベクトルによっては生成され得ないことを保証する。したがって、段階Ｉの「基底更新」は単に段階IIで新たに割り当てられたビットの行ベクトルを基底に加えるだけの処理となる。

図６に本発明のCJP-fillingによってテストベクトルから両立フリービット集合が特定されるフローの一例を示す。与えられた初期テストベクトル３１は故障検出のためには０でも１でもよいXビットを含んでおり、圧縮可能なベクトルである。この初期テストベクトル３１に対して、図５のX判別ステップSSST2において圧縮可能性を保持するためには値が定まる含意ビットが判別され、ステップSSST3において含意ビットに含意値が割り当てられて中間テストベクトル３３が生成される。ステップSSST7あるいはステップSSST9においてそれぞれタイプAあるいはタイプCと分類されたPPI−PPOペアのXビットに関しては、ステップSSST10あるいはステップSSST13において生成された中間テストベクトル３３に含まれるXビット（フリービット）のうち、圧縮可能性を保持したまま互いに独立に論理値を割り当てることのできるビットの集合に含まれるビットを両立フリービットとして判別し、両立フリービット集合（CFBS）３５を特定する。特定された両立フリービット集合３５に対してはマルチ割り当てが実行されることで高速な処理が実現される。

次の定理はCFBS特定の基礎を与えるものである。
＜定理２＞フリービットの集合はランダムに同時に割り当てることが可能であり、得られるパターンは、この集合のどのフリービットの行ベクトルも割り当て以前の基底とこの集合の他のフリービットとの結合によって生成されないとき、圧縮可能である。

（証明）フリーXビットの集合をχとする。χのサイズをqとし、Rank(M_s)=r とする。χの性質から一斉にランダムに割り当てた後、Rank(M_s’)=r+qであり、したがってRank([M_s’|V_s’])=r+qとなる。このことは定理を証明している。（証明終わり）

タイプA及びタイプCに対してヒューリスティックスであるCFBS特定は以下のようなものである。これらのペアはフリップフロップの重み、すなわちファンアウトサイズに従って昇順に並べられる。こうして、大きな重みを持つフリップフロップを最初に考慮するのはそれらがラウンチノイズ削減に大きな影響を有するからである。選択プロセスは以下の通りである。

１．リスト内の最初の未処理ペアを対象ペアとして選択する。
２．対象ペアのXビットの行ベクトルが現在の基底によって他のベクトルによって生成できない場合、対象ペアのXビットが選択され、そのXビットの行ベクトルが基底に追加される。
３．未処理ペアがある場合、１．に戻る。

このようにして選択されたXビットはランダムかつ同時に値を割り当てることができる。したがって、タイプA及びタイプCのペアに対するJP-filling法を用いてこれらの選択されたXビットを一斉に対象とすることができる。

CFBS特定はCJP-filling効率をさらに引き上げることができる。その理由は以下の通りである。

第一の理由は、CFBS特定はマルチ割り当てを可能にするため、ループが実行される回数を削減できるからである。第二の理由は、CPUにかかる負担が小さいからである。なぜなら、CFBS特定は処理したペアのXビットを暗に判別して選択されたビットに対して「基底更新」を実行しているからである。選択されなかったXビットは含意ビットである一方、選択されたビットの行ベクトルは基底に加えられている。言い換えると、「基底更新」及び「X判別」のいくつかの操作はCFBSにおいてよりよい用法モデルで実行されている。

以下の定理が性能分析の基礎を与える。
＜定理３＞圧縮可能なテストパターンVに対して、CJP-fillingループが実行された最大回数はATEからの自由変数の数からCJP-filling以前の基底のサイズを差し引いた数に等しい。

（証明）最初はM_sの階数はCJP-filling前の基底のサイズに等しい。最終的にはMsすなわちMの階数は自由変数の数以下となっている。したがって、この定理は各ループでMsの階数が増加していれば証明されたことになる。そしてこのことはタイプBのペアが処理される場合にはフリービットへのシングル割り当てが実行されるので正しい。そしてこのことはタイプA及びタイプCのペアが処理される場合にも正しい。なぜならｑ個のビットが一斉に割り当てられるとCFBS特定によってM_sの階数がｑだけ増加することが保証されるからである。以上で定理は証明された。（証明終わり）

以下では、図１２のCJP-fillingのフローと今回提案する図５のCJP-fillingのフローを比較する。まず、ループ実行回数はおおよそ同じである。これはXビット判別、CFBS特定、圧縮可能性チェックがすべてガウス消去法に基づいているからである。次に、今回提案する図５のCJP-fillingループの実行回数は自由変数の数よりも小さい（定理３）が、素朴なCJP-fillingはm-l/2回ループを実行する。最後に、スピードアップ因子はおよそ(m-l/2)/l=m/l-0.5である。ここで、第１項は展開器の圧縮速度である。

なお、本実施の形態では、前段論理回路の一例として展開器を示したが、その回路が順序回路である必要はなく、組み合わせ回路でもよいし、前段論理回路あるいは後段論理回路がソフトウェアであってもよい。

また、本実施の形態では前段論理回路と後段論理回路が物理的に接続された例を示したが、前段論理回路と後段論理回路は分離した状態であってもよい。

さらに、本実施の形態では与えられた出力パターンを出力パターン記憶部２３が記憶してからステップＳＳ１が始まるとしたが、出力パターン記憶部２３が与えられた出力パターンを与えられたまま正確に記憶する限り、他のタイミングで記憶するとしてもよい。

さらに、本実施の形態ではX判別の後に両立フリービット集合の特定を行ったが、X判別又は両立フリービット集合特定の各処理はそれぞれ単独で用いられてもよい。

さらに、本実施の形態ではベクトルが検査対象回路の故障検出に用いられる場合について示したが、ベクトルは故障診断あるいは回路の設計検証に用いられる場合であってもよい。

ＳＳ１ X判別ステップ
ＳＳ３両立フリービット特定ステップ
ＳＳＳＴ２ X判別ステップ
ＳＳＳＴ１０、１３両立フリービット特定ステップ

Claims

論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別した上で新たなベクトルを生成する生成装置であって、
前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものをフリービットとして判別する第１判別手段と、
前記含意ビットに前記論理値０と論理値１のいずれか定まった値を割り当てる含意値割当手段と、
前記フリービットを複数の集合に分類する第２判別手段と、
前記複数の集合のうち所定の集合に分類される前記フリービットが存在する場合に、前記フリービットのうち、互いに独立して任意の論理値を割り当てても前記所定のビット間制約条件が満たされる両立フリービットをさらに判別する第３判別手段と、
前記両立フリービットに論理値０と論理値１のいずれかを割り当てる両立フリービット割当手段とを含み、
前記第１判別手段は、前記含意値割当手段及び前記両立フリービット割当手段による割り当て後のベクトルに未定値ビットが存在する場合に、新たに、当該ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものをフリービットとして判別する、生成装置。
論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別する判別方法であって、
判別手段が、
前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものであるフリービットの種別を判別するステップであって、
前記フリービットのうち、互いに独立して任意の論理値を割り当てても前記所定のビット間制約条件が満たされるビットの集合に含まれる両立フリービットをさらに判別するステップ
を含む、判別方法。
論理回路に入力されるベクトルにおいて、前記ベクトル内のビットのうち、論理値が決定されていない未定値ビットの種別を判別した上で新たなベクトルを生成する生成装置における生成方法であって、
前記生成装置が備える第１判別手段が、前記ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものをフリービットとして判別する判別ステップと、
前記生成装置が備える含意値割当手段が、前記含意ビットに前記論理値０と論理値１のいずれか定まった値を割り当て、
かつ、
前記生成装置が備える第２判別手段が、疑似入力信号―疑似出力信号の対（PPI-PPOペア）のうち擬似入力信号に前記フリービットが含まれるものが存在するか否かを判別し、存在する場合に、前記生成装置が備える第３判別手段が、前記フリービットのうち、互いに独立して任意の論理値を割り当てても前記所定のビット間制約条件が満たされる両立フリービットをさらに判別し、前記生成装置が備える両立フリービット割当手段が、前記両立フリービットに論理値０と論理値１のいずれかを一斉に割り当てる割当ステップと、
前記第１判別手段が、前記含意値割当手段及び前記両立フリービット割当手段による割り当て後のベクトルに未定値ビットが存在する場合に、新たに、当該ベクトル内の値が定まっている論理ビットと所定のビット間制約条件とによって論理値０と論理値１のいずれであるかが定まる未定値ビットを新たな含意ビットとし、前記未定値ビットのうち前記含意ビット以外のものを新たなフリービットとして判別する新判別ステップと、
前記含意値割当手段が前記新たな含意ビットに論理値を割り当て、前記第２判別手段、前記第３判別手段及び前記両立フリービット割当手段が、前記新たなフリービットを分類して判別して論理値を割り当てる新割当ステップと
を含む生成方法。
請求項２又は３に記載の方法をコンピュータに実行させるためのプログラム。