JP5478751B2 - 光電変換素子 - Google Patents

Description

本発明は、例えばカメラの焦点検出用の光電変換素子に関する。

カメラの焦点検出方式に関して、撮影レンズを通過した光束を一対の光電変換素子上に導き、その出力に対して焦点検出演算を行うことで撮影レンズのデフォーカス量を検出するＴＴＬ位相差自動焦点検出（ＡＦ）方式は、一般に、一眼レフレックスカメラにおいて多く採用されている。また、最近の一眼レフフレックスカメラは、撮影領域内の複数の焦点検出領域で焦点検出或いは測距を行うことも一般的となっている。

このような複数の測距点を実現するために、複数の画素からなる光電変換素子列を密に配置する。そして、これらの複数の光電変換素子列をそれぞれ測距に最適な蓄積時間で制御するために、蓄積制御は、ライン毎（光電変換素子列毎）に行う必要がある。しかしながら、蓄積制御回路をライン数分用意してしまうと、回路規模が大きくなってしまうため、蓄積制御回路は最小限の数に抑える必要がある。そこで、従来にあっては、蓄積制御回路は全ラインで共通な１つとし、時分割で蓄積制御を行うようにしている。

しかしながら、この方式は、時分割で各ラインを蓄積制御するので、１ライン毎に蓄積制御回路を占有する時間が発生してしまう。例えば、蓄積制御回路の処理に１ライン当り１０μｓｅｃ必要とすると、例えば１４ラインに対して時分割で蓄積制御を行うとすると、全ライン分の蓄積制御を行う周期が１４０μｓｅｃなってしまう。これでは、高輝度被写体に対して蓄積制御が間に合わないものとなってしまう。

また、特許文献１に示されるように、基準部、参照部の両方のモニタ出力を用いて蓄積制御する画素列と、基準部のみのモニタ出力を用いて蓄積制御する画素列とを備えるものもある。
特開平１０−３３３０２１号公報

しかしながら、特許文献１に記載のものは、配線の制約により片側の画素列のモニタ出力を用いているだけである。基準部または参照部の片側のみのモニタ出力を使用する蓄積制御は、蓄積量が飽和する、または不足するといった蓄積制御の精度を欠く点が問題となる。また、現在は、３層配線層で構成されるセンサが主流であり、配線の交差は可能であるため、特許文献１のような構成とする必要はない。

本発明は、上記に鑑みてなされたものであって、複数の測距点を有するエリアセンサの蓄積制御を必要最小限の回路で精度よく実現できる光電変換素子を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる光電変換素子は、基準部と参照部とに分割された焦点検出光束を受光する２次元的な広がりを有するエリアセンサ部を有し、該エリアセンサ部を複数の領域に分割し、該分割した分割領域内の複数画素の蓄積制御を分割領域毎に独立して行う光電変換素子において、前記基準部と前記参照部とに分割された焦点検出光束のそれぞれに対応する前記エリアセンサ部の画素の蓄積量をモニタするための複数のモニタ部と、前記分割領域毎に蓄積動作を制御する蓄積制御部と、を有し、前記蓄積制御部は、前記焦点検出光束の分割方向に垂直な方向に前記エリアセンサ部を２分割し、一方の分割領域の前記基準部の前記モニタ部の出力を用いて該一方の分割領域の蓄積動作を制御し、他方の分割領域の前記参照部のモニタ部の出力を用いて該他方の分割領域の蓄積動作を制御するとともに、前記エリアセンサ部は、一方向に分割した前記焦点検出光束に対応する複数の垂直画素列と、前記一方向と垂直な方向に分割した前記焦点検出光束に対応する複数の水平画素列とから構成され、前記複数のモニタ部のそれぞれは、前記垂直画素列と前記水平画素列との両方に隣接する四隅領域に配置されることを特徴とする。

また、本発明にかかる光電変換素子は、上記発明において、前記モニタ部は、画素列を構成する複数の画素の出力のうちの最大蓄積量を示す出力を該モニタ部の出力とすることを特徴とする。

また、本発明にかかる光電変換素子は、上記発明において、前記蓄積制御部は、前記複数のモニタ部にそれぞれ対応する複数の蓄積制御部を有することを特徴とする。

本発明によれば、複数の測距点を有するエリアセンサの蓄積制御を必要最小限の回路で精度よく実現できる光電変換素子を提供することができる。

以下に添付図面を参照して、本発明にかかる光電変換素子を備える焦点検出装置の好適な実施の形態について説明する。本発明は、本実施の形態に限らず、本発明の趣旨を逸脱しない範囲であれば、種々の変形が可能である。

図１は、本実施の形態のマルチＡＦ方式の焦点検出装置が適用されるカメラシステムのＡＦ周りの構成例を示す概略機構を含むブロック図である。ここでは、ＴＴＬ位相差ＡＦ方式を一眼レフフレックスカメラに適用した場合の例を示している。

まず、カメラ本体（図示せず）に着脱交換自在にマウントされる交換レンズ１０は、撮影レンズ１１を内蔵している。この撮影レンズ１１をモータドライバ１２により光軸方向に駆動することにより合焦状態が得られる。また、交換レンズ１０は、レンズＣＰＵ１３を備える。このレンズＣＰＵ１３は、カメラ本体側からデフォーカス量を受信して撮影レンズ１１の駆動量を演算し、その駆動量だけモータドライバ１２を介して撮影レンズ１１を駆動制御する。

一方、カメラ本体内においては、撮影レンズ１１の光軸上に位置させてメインミラー１４が設けられている。このメインミラー１４は、可動ミラー構成とされており、ＡＦ時は図示のようにダウンした位置に位置しており、撮影レンズ１１を透過した光束をファインダ光学系１６とＡＦ光学系１９とに分割し、被写体の撮影時には上方へアップ退避して、撮影レンズ１１を透過した全光束を撮像素子２４へ導く。

ここで、ファインダ光学系１６は、周知のように、ペンタプリズム等の光学素子からなり、その前段には、ファインダ用スクリーン１５が配置され、後段には撮影者が覗くファインダ接眼レンズ１７が配置されている。また、メインミラー１４の光軸方向背後にはこのメインミラー１４がダウン位置に位置しているときにメインミラー１４を透過した光束をＡＦ光学系１９側に全反射するサブミラー１８が設けられている。このサブミラー１８は、メインミラー１４がアップ退避しているときには、撮像素子２４への光束を遮らない位置に一緒にアップ退避する。

また、メインミラー１４により分割され、ＡＦ光学系１９を経た光束を、内部の一対の光電変換素子列に入射して焦点検出のための信号を発生する光電変換素子であるＡＦセンサ２０が設けられている。このＡＦセンサ２０は、詳細は後述するが、一対の光電変換素子列を複数の焦点検出領域毎に持つマルチＡＦセンサが用いられている。

さらに、カメラ本体内には、ＡＦ関係の制御を含む各部の制御処理や画像処理を司るシステムコントローラとして機能するマイクロコンピュータ（ＣＰＵ）２１が設けられている。このマイクロコンピュータ（ＣＰＵ）２１は、レンズＣＰＵ１３からは演算に先立って演算に必要なレンズデータが送信されており、レンズＣＰＵ１３に対してはＡＦ演算結果であるデフォーカス量を送信する。

ＡＦセンサ２０とマイクロコンピュータ（ＣＰＵ）２１との間には、このマイクロコンピュータ（ＣＰＵ）２１により制御され、ＡＦセンサ２０の制御を司るＡＳＩＣ構成のＡＦコントローラ２２が設けられている。

なお、図１において、撮像素子２４としては２次元ＣＣＤデバイスが用いられているが、銀塩カメラの場合であればフィルムが相当する。この撮像素子２４の前面にはフォーカルプレーンシャッタ２３が設けられている。

次に、ＡＦ光学系１９とＡＦセンサ２０の構成例について説明する。図２は、ＡＦセンサ２０を含めてＡＦ光学系１９の原理的な構成例を示す概略構成図である。ＡＦ光学系１９は、公知のＴＴＬ位相差ＡＦ光学系の構成であるので、簡単に説明する。撮影レンズ１１が合焦状態にあるときには撮影レンズ１１を透過した光束は、ＡＦ光学系１９前面の仮想面である撮像等価面３１で合焦し、コンデンサレンズ３２で集光・分割されて一対のセパレータ絞り３３で光束が絞られ、一対のセパレータレンズ３４でＡＦセンサ２０内の一対の光電変換素子列であるセンサアレイ３５Ａ，３５Ｂ上に結像される。ここで、一対のセンサアレイ３５Ａ，３５Ｂの結像間隔を測定することによって撮影レンズ１１のデフォーカス量を測定する公知のＴＴＬ位相差ＡＦ方式が構築される。

図３は、マルチ構成のＡＦセンサ２０の配置例として、撮影画面２５上の測距点配置を示す概略正面図である。本実施の形態のＡＦセンサ２０は、例えば７×５＝３５点の測距点（焦点検出領域）Ｐを持つマルチＡＦセンサへの適用例を示す。これらの測距点Ｐは、それぞれ水平画素列と垂直画素列との組合せとして設定されている。図３では図面を見やすくするために、１４ライン分の水平画素列を撮影画面２５上に逆投影して重ねて表示している。実際は、１０ライン分の垂直画素列も水平画素列と同様に、撮影画面２５上に逆投影して重ねて示すことが可能である。

図４は、図３に示すような測距点Ｐの配置に対応するＡＦセンサ２０のセンサチップ２６上での配置例を示す概略正面図である。センサチップ２６は、基準部用と参照部用とが一対のセンサアレイ３５Ａ，３５Ｂに相当して対をなすものであり、基準部と参照部とに分割された焦点検出光束を受光する２次元的な広がりを有するエリアセンサ部２７を有する。エリアセンサ部２７は、ライン構成の画素列を単位に複数の領域に分割されるとともに、複数の画素列を密に配列させることにより構成されている。具体的には、水平画素列は１４ライン、垂直画素列は１０ラインの分割領域で構成されている。そして、１４ライン分の水平画素列は、左右に位置する基準部水平画素列群２８ａと参照部水平画素列群２８ｂとからなり、１０ライン分の垂直画素列は、上下に位置する基準部垂直画素列群２９ａと参照部垂直画素列群２９ｂとからなる。すなわち、エリアセンサ部２７は、一方向に分割した焦点検出光束に対応する複数の垂直画素列群２９ａ，２９ｂと、一方向と垂直な方向に分割した焦点検出光束に対応する複数の水平画素列群２８ａ，２８ｂとから構成されている。

本実施の形態においては、分割領域である１ライン（画素列）毎に蓄積制御を行うものであり、蓄積制御は、１ライン内の画素出力の最大値が一定値Ｖth以上になったら、蓄積を終了し、該１ラインに対して読み出し信号φＲが出力されるものである。

ここで、最大値検出回路の基本動作を、図５を参照して説明する。図５は、最大値検出回路の構成例を示す回路図である。１ライン当りの画素数をＮとし、１ライン中の各画素ｎの出力をＶｎとする。ここで、１≦ｎ≦Ｎである。また、ライン数をＬとし、どのラインかを示すシンボルをｌ（エル）とする。ここで、１≦ｌ≦Ｌである。図５において、ライン毎に設けられる最大値検出回路は、各画素ｎの出力が入力される差動アンプ３１と、差動アンプ３１の出力によりオン・オフ制御されるＭＯＳスイッチ３２と、ＭＯＳスイッチ３２のオン時に対応する画素ｎの出力を出力させる電圧ホロワ３３との組を画素毎に有し、ＯＲ接続された共通な出力ラインに差動アンプ３４を有する。

このような構成において、各画素ｎから最大値検出回路ｌに入力されるＶｎ(ｌ)が差動アンプ３１において現時点の最大値Ｖｐ(ｌ)と比較され、Ｖｎ(ｌ)が最大値Ｖｐ(ｌ)を超えたならば、差動アンプ３１の出力が反転し、ＭＯＳスイッチ３２がオンとなる。そして、対応する画素出力Ｖｎ(ｌ)が電圧ホロワ３３を介して差動アンプ３４に対して出力され、画素出力Ｖｎ(ｌ)が新たな最大値Ｖp(ｌ)となる。新たな最大値Ｖｐ(ｌ)は、ダーク画素出力Ｖｄと差動アンプ３４で差動増幅され、該ラインｌの最大値ＶＰ(ｌ)が得られる。

この最大値検出回路ｌの最大値ＶＰ(ｌ)は、制御回路４１から出力されるφＳ(ｌ)信号によって、ＳＷ(ｌ)を各ライン毎に時分割にオンさせる。すると、コンパレータ４２にて、最大値ＶＰ(ｌ)が蓄積制御レベルＶthと比較され、コンパレータ４２において差動出力が設定レベルＶthを超えたら蓄積終了と判断し、制御回路４１から該当ラインｌに対して蓄積終了信号ＴＧ(ｌ)が出力される。この蓄積終了信号ＴＧ(ｌ)は、蓄積終了した該当ラインｌ中の全画素に対して出力されるものである。制御回路４１とコンパレータ４２とにより蓄積制御部４０が構成される。

この場合、例えば水平画素列に着目すると、水平画素列は１４ライン存在しているので、基準部のみで最大値検出を行おうとすると、Ｌ＝１４となる。ここで、各ラインに関して時分割で蓄積制御を行っているので、１ラインの検出に１０μｓｅｃ必要とすると、１４ライン全てに対して蓄積制御を行うためには、１４０μｓｅｃ必要となる。この結果、１４０μｓｅｃ周期でしか蓄積制御ができなくなってしまう。これでは、高輝度被写体に対する蓄積制御が正しく行われない可能性が高い。すなわち、蓄積量が飽和してしまって焦点検出に適した被写体像データが得られず、焦点検出不能となってしまう。本来であれば７０μｓｅｃで蓄積終了したい被写体に対して、１４０μｓｅｃ＋７０μｓｅｃ＝２１０μｓｅｃかかってしまう可能性がある。

そこで、本実施の形態においては、図４に示すように、１４ラインからなる水平画素列を上下方向に２分割し、上側半分の７ライン（１〜７）に対しては基準部水平画素列群２８ａ中の対応する最大値検出回路（１〜７）の出力に基づいて蓄積制御を行い、下側半分の７ライン（８〜１４）に対しては参照部水平画素列群２８ｂ中の対応する最大値検出回路（８〜１４）の出力にて蓄積制御を行うものである。最大値検出回路（１〜７）、最大値検出回路（８〜１４）は、それぞれモニタ部３０ａ，３０ｂを構成し、モニタ部３０ａ，３０ｂ毎に蓄積制御部４０のような蓄積制御部が設けられる。こうすることで、Ｌ＝７とすることができるので、本来であれば７０μｓｅｃで蓄積終了したい被写体に対して、最悪でも７０μｓｅｃ＋７０μｓｅｃ＝１４０μｓｅｃで蓄積を終了することができる。

垂直画素列１０ラインについても同様に、１０ラインを左右方向に２分割し、右側半分の５ライン（６〜１０）に対しては基準部垂直画素列群２９ａ中の対応する最大値検出回路（６〜１０）の出力に基づいて蓄積制御を行い、左側半分の５ライン（１〜５）に対しては参照部垂直画素列群２９ｂ中の対応する最大値検出回路（１〜５）の出力にて蓄積制御を行う。最大値検出回路（６〜１０）、最大値検出回路（１〜５）は、それぞれモニタ部３０ｃ，３０ｄを構成し、モニタ部３０ｃ，３０ｄ毎に蓄積制御部４０のような蓄積制御部が設けられる。

また、蓄積制御レベルＶthは、通常は、画素出力の飽和電圧の少し下で終了するように設定しておくが、本実施の形態のように高輝度被写体の場合は、蓄積制御レベルＶthを通常の１／２にすることで、適切なレベルで蓄積を終了することができる。すなわち、蓄積制御レベルＶthを蓄積量の最大変化範囲の１／２に設定することにより、７０μｓｅｃで蓄積終了したい被写体に対して蓄積制御遅れを含め、７０μｓｅｃ＋７０/２μｓｅｃ＝１０５μｓｅｃで蓄積を終了することができるので、蓄積量が飽和することなく適正な被写体像データを得ることが可能である。また、本実施の形態によれば、基準部と参照部との両方のモニタ出力を半々に使用して蓄積制御を行っているので、精度のよい蓄積制御が可能となる。

ここで、最大値検出回路からなるモニタ部３０ａ〜３０ｄは、各画素列に近いほどノイズの影響を受けにくい。また、エリアセンサ部２７に関して、水平画素列と垂直画素列が左右上下に十字状に広がっているため、センサチップ２６の中心に対して四隅方向には画素列が存在しない。そこで、本実施の形態では、図４に示したように、各モニタ部３０ａ〜３０ｄを、垂直画素列と水平画素列との両方に隣接する四隅領域に時計回りとなるように１つずつ配置させている。このような配置により、センサチップ２６上でのモニタ部３０ａ〜３０ｄの配置を容易に効率のよいものとすることができる上に、ノイズ性能の向上も可能となる。

なお、水平画素列の割り振りとしては、１４ライン中の下側半分の７ライン（８〜１４）に対しては基準部水平画素列群２８ａ中の対応する最大値検出回路の出力に基づいて蓄積制御を行い、上側半分の７ライン（１〜７）に対しては参照部水平画素列群２８ｂ中の対応する最大値検出回路の出力にて蓄積制御を行うようにしてもよい。また、垂直画素列の割り振りとしては、１０ライン中の左側半分の５ライン（１〜５）に対しては基準部垂直画素列群２９ａ中の対応する最大値検出回路の出力に基づいて蓄積制御を行い、右側半分の５ライン（６〜１０）に対しては参照部垂直画素列群２９ｂ中の対応する最大値検出回路の出力にて蓄積制御を行うようにしてもよい。この場合、４つの各モニタ部は、垂直画素列と水平画素列との両方に隣接する四隅領域に反時計回りとなるように１つずつ配置させればよい。

また、上述の説明では、１４ラインの水平画素列を上下に２分割することで蓄積制御対象を二分したが、上から順番に画素列番号を振り分け、奇数番目となる７ラインに対しては基準部水平画素列群２８ａを用いて蓄積制御を行い、偶数番目となる７ラインに対しては参照部水平画素列群２８ｂを用いて蓄積制御を行うようにしてもよい。１０ラインの垂直画素列についても同様に、左側から順番に画素列番号を振り分け、偶数番目となる５ラインに対しては基準部垂直画素列群２９ａを用いて蓄積制御を行い、奇数番目となる５ラインに対しては参照部垂直画素列群２９ｂを用いて蓄積制御を行うようにしてもよい。

図６は、このような奇数番目と偶数番目とによる二分方式のＡＦセンサ２０のセンサチップ２６上での配置例を示す概略正面図である。すなわち、上から順番に画素列番号が振り分けられた１４ラインからなる水平画素列に関して、奇数番目の７ライン（１，３，５，７，９，１１，１３）に対しては基準部水平画素列群２８ａ中の対応する最大値検出回路（１，３，５，７，９，１１，１３）の出力に基づいて蓄積制御を行い、偶数番目の７ライン（２，４，６，８，１０，１２，１４）に対しては参照部水平画素列群２８ｂ中の対応する最大値検出回路（２，４，６，８，１０，１２，１４）の出力にて蓄積制御を行うものである。最大値検出回路（１，３，５，７，９，１１，１３）、最大値検出回路（２，４，６，８，１０，１２，１４）は、それぞれモニタ部３０ａ，３０ｂを構成し、モニタ部３０ａ，３０ｂ毎に蓄積制御部４０のような蓄積制御部が設けられる。

垂直画素列１０ラインについても同様に、左から順番に画素列番号が振り分けられた１０ラインからなる垂直画素列に関して、偶数番目の５ライン（２，４，６，８，１０）に対しては基準部垂直画素列群２９ａ中の対応する最大値検出回路（２，４，６，８，１０）の出力に基づいて蓄積制御を行い、奇数番目の５ライン（１，３，５，７，９）に対しては参照部垂直画素列群２９ｂ中の対応する最大値検出回路（１，３，５，７，９）の出力にて蓄積制御を行う。最大値検出回路（２，４，６，８，１０）、最大値検出回路（１，３，５，７，９）は、それぞれモニタ部３０ｃ，３０ｄを構成し、モニタ部３０ｃ，３０ｄ毎に蓄積制御部４０のような蓄積制御部が設けられる。

この場合、例えば、水平画素列に関して、上下で二分した場合より、水平画素列と対応する最大値検出回路との距離が長くなってしまうのでノイズの影響を受けやすいが、１ライン毎に交互に蓄積制御対象ラインが異なるため、被写体条件（例えば、基準部側だけ極端に受光量が大きいような被写体）による弊害を減らすことが可能である。

例えば、基準部側にだけ主要被写体とは異なる極端に高輝度な被写体が含まれている場合、基準部側の最大値検出回路の出力により蓄積制御を行うと、上記高輝度な被写体に関して適正蓄積量となる蓄積制御が行われるので、主要被写体に関する蓄積量は適正とはならない。よって焦点検出が不能となってしまう。

これに対して、図６に示すように、ライン毎に交互に基準部側と参照部側とで蓄積制御対象ラインを異ならせることにより、参照部の最大値検出回路の出力により蓄積制御が行われる場合は主要被写体に関して適正な蓄積量となる蓄積制御がなされ、適正な焦点検出を行うことが可能となる。

なお、図６に示すように奇数番目と偶数番目とによる二分方式において、それぞれ奇数番目、偶数番目と基準部側と参照部側との組合せは入れ替えるようにしてもよい。また、各モニタ部３０ａ〜３０ｄは、垂直画素列と水平画素列との両方に隣接する四隅領域に時計回りとなるように１つずつ配置させてもよく、あるい、反時計回りとなるように１つずつ配置させてもよい。

図７は、ＡＦコントローラ２２の構成例を示す概略ブロック図である。ＡＦコントローラ２２は、マイクロコンピュータ（ＣＰＵ）２１による制御の下にＡＦセンサ２０の動作制御を行うシーケンサ５１を備える他、Ａ／Ｄ変換器５２、データメモリ５３、ＡＦ演算部５４、タイマ５５、レジスタ５６、およびフラッシュＲＯＭ５７等を備える。Ａ／Ｄ変換器５２は、ＡＦセンサ２０側から出力される画素出力をデジタルデータに変換するためのものである。データメモリ５３は、Ａ／Ｄ変換器５２によりＡ／Ｄ変換されたデータを記憶し、焦点情報の演算等に供する。

図８は、ＣＰＵ２１の制御により実行される焦点検出・焦点補正動作例を示す概略フローチャートである。まず、最初のレリーズ（半押し操作）に伴い（ステップＳ２０１；Ｙｅｓ）、各画素列に対する蓄積動作を開始させる（ステップＳ２０２）。そして、蓄積終了アイランドが発生したら、対象となる該アイランドの光電変換素子列の蓄積時間(今回)をタイマ５５により検出する（ステップＳ２０３）。この処理を全てのアイランドについて蓄積終了となるまで繰返す（ステップＳ２０４）。なお、アイランドとは、図３に示した測距点Ｐに対応する複数の画素列である。

次いで、画素出力の転送を開始し（ステップＳ２０５）、所定の照度補正を行った後（ステップＳ２０６）、ＴＴＬ位相差方式に従い相関演算を行い（ステップＳ２０７）、焦点情報としてデフォーカス量を算出する（ステップＳ２０８）。算出されたデフォーカス量に応じて採用する測距点Ｐを選択し（ステップＳ２０９）、その測距点Ｐのデフォーカス量をＣＰＵ２１によってレンズＣＰＵ１３に対して出力することにより、レンズＣＰＵ１３がモータドライバ１２を制御して撮像レンズ１１を合焦状態にレンズ駆動する（ステップＳ２１０）。これにより、撮像可能となり、撮像動作へ移行する。

図１は、本発明の実施の形態のマルチＡＦ方式の焦点検出装置が適用されるカメラシステムのＡＦ周りの構成例を示す概略機構を含むブロック図である。 図２は、ＡＦセンサを含めてＡＦ光学系の原理的な構成例を示す概略構成図である。 図３は、マルチ構成のＡＦセンサの配置例として、撮影画面上の測距点配置を示す概略正面図である。 図４は、測距点の配置に対応するＡＦセンサのセンサチップ上での配置例を示す概略正面図である。 図５は、最大値検出回路の構成例を示す回路図である。 図６は、奇数番目と偶数番目とによる二分方式のＡＦセンサのセンサチップ上での配置例を示す概略正面図である。 図７は、ＡＦコントローラの構成例を示す概略ブロック図である。 図８は、ＣＰＵの制御により実行される焦点検出・焦点補正動作例を示す概略フローチャートである。

２０ ＡＦセンサ
２７ エリアセンサ部
２８ａ 基準部水平画素列群
２８ｂ 参照部水平画素列群
２９ａ 基準部垂直画素列群
２９ｂ 参照部垂直画素列群
３０ａ〜３０ｄ モニタ部
４０ 蓄積制御部

Claims (3)

1. 基準部と参照部とに分割された焦点検出光束を受光する２次元的な広がりを有するエリアセンサ部を有し、該エリアセンサ部を複数の領域に分割し、該分割した分割領域内の複数画素の蓄積制御を分割領域毎に独立して行う光電変換素子において、
   前記基準部と前記参照部とに分割された焦点検出光束のそれぞれに対応する前記エリアセンサ部の画素の蓄積量をモニタするための複数のモニタ部と、
   前記分割領域毎に蓄積動作を制御する蓄積制御部と、
   を有し、
   前記蓄積制御部は、前記焦点検出光束の分割方向に垂直な方向に前記エリアセンサ部を２分割し、一方の分割領域の前記基準部の前記モニタ部の出力を用いて該一方の分割領域の蓄積動作を制御し、他方の分割領域の前記参照部のモニタ部の出力を用いて該他方の分割領域の蓄積動作を制御するとともに、前記エリアセンサ部は、一方向に分割した前記焦点検出光束に対応する複数の垂直画素列と、前記一方向と垂直な方向に分割した前記焦点検出光束に対応する複数の水平画素列とから構成され、前記複数のモニタ部のそれぞれは、前記垂直画素列と前記水平画素列との両方に隣接する四隅領域に配置されることを特徴とする光電変換素子。
2. 前記モニタ部は、画素列を構成する複数の画素の出力のうちの最大蓄積量を示す出力を該モニタ部の出力とすることを特徴とする請求項１に記載の光電変換素子。
3. 前記蓄積制御部は、前記複数のモニタ部にそれぞれ対応する複数の蓄積制御部を有することを特徴とする請求項１または２に記載の光電変換素子。

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