JP5476822B2

JP5476822B2 - 半導体集積回路

Info

Publication number: JP5476822B2
Application number: JP2009157722A
Authority: JP
Inventors: 佳周高橋
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2009-07-02
Filing date: 2009-07-02
Publication date: 2014-04-23
Anticipated expiration: 2029-07-02
Also published as: JP2011015534A; WO2011001838A1

Description

本発明は、ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路に関する。

従来より、ブートストラップ回路を用いたＤＣ／ＤＣコンバータが各種用途に用いられている（例えば引用文献１参照）。

図５は従来のＤＣ／ＤＣコンバータの半導体集積回路の一例のブロック構成図を示す。図５において、半導体集積回路１０の外部端子ＢＳ，外部端子ＳＷ間にはキャパシタＣ１が接続され、外部端子ＳＷ，外部端子ＧＮＤ間にはショットキーダイオードＳＤが接続されされている。外部端子ＳＷはインダクタＬ１を介して出力端子１１に接続されている。出力端子１１と外部端子ＧＮＤ間は抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は半導体集積回路１０の外部端子ＦＢに接続されている。半導体集積回路１０の外部端子ＶＩＮには例えば１２Ｖの直流電圧が外部から印加される。

半導体集積回路１０において、レギュレータ１２は外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば電圧５Ｖの直流電圧を生成して半導体集積回路１０の各部に供給すると共に、上記の電圧５Ｖの直流電圧をダイオードＤ１を介して外部端子ＢＳに印加している。

外部端子ＳＷにはスイッチング素子であるｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインが接続されている。ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続され、ゲートにはドライバ回路１３の出力するスイッチング信号が供給される。ドライバ回路１３は外部端子ＢＳ，ＳＷから動作電源が供給されている。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続され、ゲートにはドライバ回路１４の出力するスイッチング信号が供給される。

スイッチコントロール部１５はドライバ回路１３、１４に極性が反転したスイッチング信号を供給し、これによりＭＯＳトランジスタＭ１，Ｍ２は交互にオンする。ＭＯＳトランジスタＭ１のオフ時（Ｍ２のオン時）に外部端子ＳＷは接地レベルとなり、キャパシタＣ１は電圧５Ｖで充電されて外部端子ＢＳは５Ｖとなる。

次のＭＯＳトランジスタＭ１のオン時（Ｍ２のオフ時）に外部端子ＳＷは外部端子ＶＩＮから供給される１２Ｖとなり、キャパシタＣ１の充電電圧により外部端子ＢＳは１７Ｖとなる。このスイッチングを繰り返し、インダクタＬ１等により平滑して端子１１から所定電圧の直流電圧を出力する。

端子１１の出力電圧は抵抗Ｒ１，Ｒ２で分圧されて半導体集積回路２０の外部端子ＦＢからエラーアンプ１６の反転入力端子に供給される。エラーアンプ１６の非反転入力端子には基準電圧Ｖｒｅｆが供給されており、エラーアンプ１６は基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成しＰＷＭコンパレータ１７の反転入力端子に供給する。

ＰＷＭコンパレータ１７の非反転入力端子には発振器１８から所定周波数の三角波が供給されており、ＰＷＭコンパレータ１７は誤差電圧を三角波と比較してＰＷＭ（パルス幅変調）信号を生成しスイッチコントロール部１５に供給する。スイッチコントロール部１５はＰＷＭ信号を反転した信号を生成して端子ＤＲＨからドライバ回路１３に供給すると共に、ＰＷＭ信号の立ち上がり時にＰＷＭ信号を端子ＤＲＬからドライバ回路１４に供給する。

＜ドライバ回路の回路構成図＞
図６はドライバ回路１３の一例の回路構成図を示す。図６において、ドライバ回路１３はレベルシフト回路１３ａとラッチ回路１３ｂとドライブ段インバータ１３ｃを有している。レベルシフト回路１３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖの入力信号をＭＯＳトランジスタＭ１のオン時にハイレベル／ローレベルが１７Ｖ／１２Ｖの信号に変換して出力し、ＭＯＳトランジスタＭ１のオフ時に変換せずに出力する。

ラッチ回路１３ｂはレベルシフト回路１３ａの出力信号をラッチする。ドライブ段インバータ１３ｃは１段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１１及びｎチャネルＭＯＳトランジスタＭ１２と、２段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１３及びｎチャネルＭＯＳトランジスタＭ１４を有している。

特開２００３−２６４４５５号公報

図６に示す従来回路において、半導体集積回路１０の電源投入時に、レギュレータ１２からドライバ回路１３に供給される電圧がドライバ回路１３の正常動作に必要な２Ｖまで上昇するよりも早い時点で、レギュレータ１２からダイオードＤ１を介して外部端子ＢＳに印加される電圧が１．５Ｖ以上となる。

この場合、ＭＯＳトランジスタＭ１３が誤動作でオンすると、ＭＯＳトランジスタＭ１のゲート・ソース間電圧がＭＯＳトランジスタＭ１のスレッショールド電圧（例えば１．２Ｖ程度）を超えるためにＭＯＳトランジスタＭ１はオンし、これにより、外部端子ＳＷが１２Ｖとなり、キャパシタＣ１により外部端子ＢＳが１３．５Ｖとなる。その後、ドライバ回路１３が正常動作を開始しても、ＭＯＳトランジスタＭ１はオンに張り付いてオフすることができず正常動作に復帰できない、という問題があった。

本発明は上記の点に鑑みてなされたもので、電源投入時の誤動作を防止する半導体集積回路を提供することを目的とする。

本発明の一実施態様による半導体集積回路は、
ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、
電源投入時に、スイッチング素子（Ｍ１）を駆動するドライバ回路（２３）が起動を完了するまで、前記スイッチング素子（Ｍ１）のスイッチング動作を抑止する抑止回路（３０）を有し、
前記ドライバ回路（２３）は、ｐチャネルの第１トランジスタ（Ｍ１３）とｎチャネルの第２トランジスタ（Ｍ１４）で構成され前記スイッチング素子（Ｍ１）に信号を供給するインバータを有し、
前記抑止回路（３０）は、前記第１トランジスタ（Ｍ１３）のドレインと前記第２トランジスタ（Ｍ１４）のドレイン間に接続され、前記第１トランジスタ（Ｍ１３）のドレインレベルをレベルシフトして前記スイッチング素子（Ｍ１）の制御端子に供給するレベルシフト素子（Ｍ２０）を有し、
前記第２トランジスタ（Ｍ１４）は前記第２トランジスタ（Ｍ１４）のドレインレベルを前記スイッチング素子（Ｍ１）の制御端子に供給する。

好ましくは、前記抑止回路（３０）は、前記前記スイッチング素子（Ｍ１）の一端と制御端子との間を接続する抵抗素子（Ｒ１０）を有する。

好ましくは、前記レベルシフト素子（Ｍ２０，Ｍ２１）を複数直列接続する。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、電源投入時の誤動作を防止することができる。

本発明の半導体集積回路の一実施形態のブロック構成図である。図１の回路各部の信号タイミングチャートである。ドライバ回路と抑止回路の一実施形態の回路構成図である。抑止回路の変形例の回路構成図である。従来の半導体集積回路の一例のブロック構成図である。ドライバ回路の一例の回路構成図である。

以下、図面に基づいて本発明の実施形態について説明する。

＜半導体集積回路のブロック構成＞
図１は本発明のＤＣ／ＤＣコンバータの半導体集積回路２０の一実施形態のブロック構成図を示す。図１において、半導体集積回路２０の外部端子ＢＳ，外部端子ＳＷ間にはキャパシタＣ１が接続され、外部端子ＳＷ，外部端子ＧＮＤ間にはショットキーダイオードＳＤが接続されている。外部端子ＳＷはインダクタＬ１を介して出力端子２１に接続されている。

出力端子２１と外部端子ＧＮＤ間は抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は半導体集積回路２０の外部端子ＦＢに接続されている。半導体集積回路２０の外部端子ＶＩＮには例えば１２Ｖの直流電圧が外部から印加される。

半導体集積回路２０において、レギュレータ２２は外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば電圧５Ｖの直流電圧を生成して半導体集積回路２０の各部に供給すると共に、上記の電圧５Ｖの直流電圧をダイオードＤ１を介して外部端子ＢＳに印加している（図２（Ｂ）参照）。外部端子ＳＷにはスイッチング素子であるｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインが接続されている。

ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続され、ゲートにはドライバ回路２３の出力するスイッチング信号が抑止回路３０を介して供給される。ドライバ回路２３は外部端子ＢＳ，ＳＷから動作電源が供給されている。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続され、ゲートにはドライバ回路２４の出力するスイッチング信号が供給される。

スイッチコントロール部２５はドライバ回路２３、２４に極性が反転したスイッチング信号を供給し、これによりＭＯＳトランジスタＭ１，Ｍ２は交互にオンする。ＭＯＳトランジスタＭ１のオフ時（Ｍ２のオン時）に外部端子ＳＷは接地レベルとなり、キャパシタＣ１は電圧５Ｖで充電されて外部端子ＢＳは５Ｖとなる。

次のＭＯＳトランジスタＭ１のオン時（Ｍ２のオフ時）に外部端子ＳＷは外部端子ＶＩＮから供給される１２Ｖとなり、キャパシタＣ１の充電電圧により外部端子ＢＳは１７Ｖとなる（図２（Ｃ）参照）。このスイッチングを繰り返し、インダクタＬ１等により平滑して端子２１から所定電圧の直流電圧を出力する。

端子２１の出力電圧は抵抗Ｒ１，Ｒ２で分圧されて半導体集積回路２０の外部端子ＦＢからエラーアンプ２６の反転入力端子に供給される。エラーアンプ２６の非反転入力端子には基準電圧Ｖｒｅｆが供給されており、エラーアンプ２６は基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成しＰＷＭコンパレータ２７の反転入力端子に供給する。

ＰＷＭコンパレータ２７の非反転入力端子には発振器２８から所定周波数の三角波が供給されており、ＰＷＭコンパレータ２７は図２（Ａ）に示すように誤差電圧を三角波と比較して図２（Ｄ）に示すＰＷＭ（パルス幅変調）信号を生成しスイッチコントロール部２５に供給する。スイッチコントロール部２５はＰＷＭ信号を反転した信号を生成して端子ＤＲＨからドライバ回路２３に供給すると共に、ＰＷＭ信号の立ち上がり時にＰＷＭ信号を端子ＤＲＬからドライバ回路２４に供給する。

＜ドライバ回路と抑止回路の回路構成図＞
図３はドライバ回路２３と抑止回路３０の一実施形態の回路構成図を示す。図３において、ドライバ回路２３はレベルシフト回路２３ａとラッチ回路２３ｂとドライブ段インバータ２３ｃを有し、ドライブ段インバータ２３ｃの出力が抑止回路３０を通してＭＯＳトランジスタＭ１のゲートに供給される。

レベルシフト回路２３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖの入力信号をＭＯＳトランジスタＭ１のオン時にハイレベル／ローレベルが１７Ｖ／１２Ｖの信号に変換して出力し、ＭＯＳトランジスタＭ１のオフ時に変換せずに出力する。ラッチ回路２３ｂはレベルシフト回路２３ａの出力信号をラッチする。

ドライブ段インバータ２３ｃは１段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１１及びｎチャネルＭＯＳトランジスタＭ１２と、２段目のインバータを構成するＣＭＯＳ構成のｐチャネルＭＯＳトランジスタＭ１３及びｎチャネルＭＯＳトランジスタＭ１４を有している。

ＭＯＳトランジスタＭ１３のドレインは抑止回路３０を構成するｎチャネルＭＯＳトランジスタＭ２０のドレイン及びゲートに接続されている。ＭＯＳトランジスタＭ２０のソースはＭＯＳトランジスタＭ１４のドレインと、ＭＯＳトランジスタＭ１のゲートと、抑止回路３０を構成する抵抗Ｒ１０の一端それぞれに接続されている。抵抗Ｒ１０の他端は外部端子ＳＷに接続されている。

抑止回路３０のＭＯＳトランジスタＭ２０のドレインとゲートは接続されており、ＭＯＳトランジスタＭ２０のオン時にＭＯＳトランジスタＭ２０のゲート・ソース間で略１．２Ｖ程度の電位差（レベルシフト）が発生する。また、抵抗Ｒ１０はＭＯＳトランジスタ１３、１４のオフ時にＭＯＳトランジスタＭ１のゲート・ソース間電圧を接地レベルとしている。

ここで、半導体集積回路２０の電源投入時に、レギュレータ２２からドライバ回路２３に供給される電圧がドライバ回路２３の正常動作に必要な２Ｖまで上昇するよりも早い時点で、レギュレータ２２からダイオードＤ１を介して外部端子ＢＳに印加される電圧が１．５Ｖ以上となる。

この場合、ＭＯＳトランジスタＭ１３が誤動作でオンしても、ＭＯＳトランジスタＭ２０のスレッショールド電圧（例えば１．２Ｖ程度）だけＭＯＳトランジスタＭ１のゲート電圧がレベルシフトされるため、ＭＯＳトランジスタＭ１のゲート・ソース間電圧はＭＯＳトランジスタＭ１のスレッショールド電圧（例えば１．２Ｖ程度）未満となり、ＭＯＳトランジスタＭ１がオンすることが抑止される。その後、ドライバ回路２３が正常動作を開始すると、ドライバ回路２３の駆動によりＭＯＳトランジスタＭ１は正常にオン／オフ動作を行う。

＜抑止回路の変形例＞
ところで、例えばドライバ回路２３が電圧３Ｖ以上を供給されて正常動作を行うような場合には、抑止回路３０のＭＯＳトランジスタＭ２０を設けただけでは半導体集積回路２０の電源投入時にＭＯＳトランジスタＭ１のゲート・ソース間電圧がスレッショールド電圧を超える。このような場合には、図４に示すように、ＭＯＳトランジスタＭ２０のソースに、ｎチャネルＭＯＳトランジスタＭ２１のドレインとゲートの接続点を接続する。そして、ＭＯＳトランジスタＭ２０のドレイン及びゲートを端子３１からＭＯＳトランジスタＭ１３のドレインに接続し、ＭＯＳトランジスタＭ２１のソースを端子３２から抵抗Ｒ１０及びＭＯＳトランジスタＭ１４のドレイン及びＭＯＳトランジスタＭ１のゲートに接続する。つまり、レベルシフト素子であるＭＯＳトランジスタＭ２０，Ｍ２１を直列接続した構成としている。

この場合、ＭＯＳトランジスタＭ１３が誤動作でオンしても、ＭＯＳトランジスタＭ２０及びＭ２１のスレッショールド電圧（例えば２．４Ｖ程度）だけＭＯＳトランジスタＭ１のゲート電圧がレベルシフトされて、ＭＯＳトランジスタＭ１のゲート・ソース間電圧はＭＯＳトランジスタＭ１のスレッショールド電圧（例えば１．２Ｖ程度）を超えることがなく、ＭＯＳトランジスタＭ１はオフ状態を維持することができる。

なお、ＭＯＳトランジスタＭ２１に更に同様のＭＯＳトランジスタを接続してＭＯＳトランジスタＭ１のゲート電位をレベルシフトさせる構成としても良い。

なお、上記実施形態では、ＭＯＳトランジスタＭ２０，Ｍ２１をレベルシフト素子として用いているが、ＭＯＳトランジスタの代りにダイオード等の他のレベルシフト素子を用いても良く、上記実施形態に限定されない。

２０半導体集積回路
２１出力端子
２２レギュレータ
２３，２４ドライバ回路
２５スイッチコントロール部
２６エラーアンプ
２７ＰＷＭコンパレータ
２８発振器
３０抑止回路
Ｃ１，Ｃ２キャパシタ
Ｄ１ダイオード
Ｌ１インダクタ
Ｍ１〜Ｍ２１ＭＯＳトランジスタ
Ｒ１，Ｒ２抵抗
ＳＤショットキーダイオード

Claims

ブートストラップ回路を用いたＤＣ／ＤＣコンバータの半導体集積回路であって、
電源投入時に、スイッチング素子を駆動するドライバ回路が起動を完了するまで、前記スイッチング素子のスイッチング動作を抑止する抑止回路を有し、
前記ドライバ回路は、ｐチャネルの第１トランジスタとｎチャネルの第２トランジスタで構成され前記スイッチング素子に信号を供給するインバータを有し、
前記抑止回路は、前記第１トランジスタのドレインと前記第２トランジスタのドレイン間に接続され、前記第１トランジスタのドレインレベルをレベルシフトして前記スイッチング素子の制御端子に供給するレベルシフト素子を有し、
前記第２トランジスタは前記第２トランジスタのドレインレベルを前記スイッチング素子の制御端子に供給する
ことを特徴とする半導体集積回路。
請求項１記載の半導体集積回路において、
前記レベルシフト素子は、ダイオード接続されたｎチャネルトランジスタであることを特徴とする半導体集積回路。
請求項１又は２記載の半導体集積回路において、
前記抑止回路は、前記スイッチング素子の一端と制御端子との間を接続する抵抗素子を有することを特徴とする半導体集積回路。
請求項１乃至３のいずれか１項記載の半導体集積回路において、
前記レベルシフト素子を複数直列接続したことを特徴とする半導体集積回路。