JP5471364B2 - 半導体パッケージ - Google Patents
半導体パッケージ Download PDFInfo
- Publication number
- JP5471364B2 JP5471364B2 JP2009270080A JP2009270080A JP5471364B2 JP 5471364 B2 JP5471364 B2 JP 5471364B2 JP 2009270080 A JP2009270080 A JP 2009270080A JP 2009270080 A JP2009270080 A JP 2009270080A JP 5471364 B2 JP5471364 B2 JP 5471364B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic field
- magnetic
- semiconductor package
- field source
- die
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Mram Or Spin Memory Techniques (AREA)
- Storage Device Security (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
磁気メモリ素子の例としては、例えば外部から印加される磁界によって相対的に磁化されやすい自由層と、外部から印加される磁界によっては自由層に対して相対的に磁化されにくい固定層とを有するものが知られている。このような磁気メモリ素子は、自由層が磁化される方向により磁気抵抗が異なる2値の状態を作り出して情報を記憶することができる。
このような記憶装置には、個人情報やパスワードなどの秘密情報が記憶されることがあり、磁気メモリ素子上に記憶された情報が不正に獲得されることを防止する手段が求められている。
また、特許文献2に記載の方法及び装置では、磁界源と磁束クローズ層とを同時に除去することが可能であり、この場合に磁気メモリ素子に記憶された情報が破壊されずに不正に獲得されてしまうという問題があった。
本発明の半導体パッケージは、磁気を加えることにより情報を記憶する磁気メモリ素子を有する半導体回路基板を内部に備える半導体パッケージであって、前記半導体パッケージの内部に配置され、前記磁気メモリ素子を磁化可能な磁界を少なくとも前記磁気メモリ素子が位置する空間に発生させる磁界源と、前記半導体回路基板を覆って配置され、前記磁界源を溶解可能な溶媒に対する耐性が前記磁界源よりも低い材料で構成され、前記磁気メモリ素子に加わる前記磁界を減衰させる磁気シールド材と、を備えることを特徴とする。
以下、本発明の第1実施形態の半導体パッケージ1について図1ないし図5を参照して説明する。図1は、半導体パッケージ1を示す図で、(A)は斜視図、(B)は平面図である。また、図2は、半導体パッケージ1の一部の構成を示す平面図である。また、図3は、図1(B)のA−A線における断面図である。また、図4(A)及び図4(B)は、半導体パッケージ1の作用を説明するための模式図である。また、図5(A)及び図5(B)は、半導体パッケージ1に対して不正な攻撃が行われたときの作用を説明するための説明図である。
なお、パッケージ本体20にこのようなモールドを採用する場合には、発煙硝酸などの溶液をパッケージ本体20に塗布すると、ダイ10を破壊されることなくパッケージ本体20が溶解する。
また、パッケージ本体20は、ダイ10やリードフレーム30を支持し、パッケージ本体20に内蔵されたこれらの部品を機械的な力から保護する機能を有する。なお、パッケージ本体20の材料としては、セラミックス材料を採用してもよい。
磁界源41は、磁界源41の周囲に磁界MF1を発生させるもので略直方体形状に形成されている。磁界源41の磁界MF1は磁界源41の長手方向の一端41Aから出てダイ10の内部に侵入し、図2に示すY方向に沿ってダイ10を通過して磁界源41の長手方向の他端41Bに戻るようになっている。磁界MF1は、ダイ10の内部では少なくともメモリセル11の一部を通過するようになっている。なお、磁界MF1は、メモリセル11が位置する空間のすべてを通過するようになっていることが好ましい。
なお、磁界源41の材料として採用できる永久磁石の種類としては、ダイ10に形成された磁気メモリ素子11を磁化できるだけの強度の磁界の発生させる材料であれば、アルニコ磁石、フェライト磁石、ネオジム磁石などを適宜選択して採用することができる。
磁気シールド材42の配置位置は、ダイ10の少なくともメモリセル11が位置する基板面を覆う位置であることが好ましく、磁気シールド材42がダイ10の基板面のすべてを覆って配置されることがより好ましい。
図4(A)に模式的に示すように、磁気シールド材42は、磁界源41の磁界MF1が入射することで、磁気シールド材42の内部に誘導磁化を生じ、磁極を形成する。この磁極により、磁気シールド材42には磁界源41の磁界MF1と逆向きの磁界MF2が生じる。従って、ダイ10の内部において、磁界MF1と磁界MF2との合成磁界MF3の強度は、磁界MF1の強度よりも弱くなっている。合成磁界MF3の強度は、メモリセル11の磁気メモリ素子の自由層を磁化できる強度よりも弱くなるように設定されている。本実施形態では、ダイ10に形成されたメモリセル11は、磁気シールド材41によって合成磁界MF3が磁界MF1よりも弱められているので、磁気シールド材42の存在下では情報を保持できるようになっている。
以下では、本実施形態の変形例1の半導体パッケージについて図6を参照して説明する。図6(A)は本変形例の半導体パッケージの構成を示す断面図である。また、図6(B)は、本変形例の半導体パッケージに対して不正な攻撃が行われたときの作用を説明するための説明図である。
すると、磁界源141による磁界によってメモリセル11の磁気メモリ素子は磁化され、メモリセル11に記憶されていた情報は破壊される。
以下では、本実施形態の半導体パッケージ1の変形例2について図7を参照して説明する。図7は、変形例2の半導体パッケージの構成を示す断面図である。
磁界源41に設けられた被覆部材43は、硝酸塩溶液などに対する溶解性が低い材料で形成されている。具体的には、一般的に半導体回路基板の基板面を保護するために使用されるポリイミド系の材料を被覆部材43の材料として採用することができる。
なお、磁界源41を鉄やニッケルなどの合金で構成したときに磁界源41の外面に生じる酸化皮膜を、磁界源41を被覆する被覆部材として用いることもできる。
次に、本発明の第2実施形態の半導体パッケージ2について図8を参照して説明する。なお、本実施形態において、上述した第1実施形態の半導体パッケージ1と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。図8(A)は、半導体パッケージ2を示す断面図である。また、図8(B)は、半導体パッケージ2の一部の構成を示す斜視図である。
半導体パッケージ2は、耐タンパー装置40に代えて耐タンパー装置240を備えている点で上述の第1実施形態の半導体パッケージ1と構成が異なっている。
以下では、本実施形態の半導体パッケージ2の変形例について図9を参照して説明する。図9は、変形例3の半導体パッケージの構成を示す断面図である。
図9に示すように、本変形例では、ダイ10と磁気シールド材42との間に、交流の電磁界に対するシールド効果を有する電磁シールド材244を備えている点で上述の半導体パッケージ2と構成が異なっている。
これに対して、本実施形態では、磁気シールド材42の厚さは100マイクロメートル以下に形成されている。このため、メモリセル11などダイ10上の回路が発する電磁界を電磁シールド材244によって減衰させ、これらの電磁界が外部に漏洩することを抑制している。
なお、CoZrNb、CoZrO膜を多層構造とし、各層を磁化する際の方向を直交化すれば、CoZrNb、CoZrO膜を単層で配置した場合に比べて大きな電磁シールド効果が得られる。
例えば、図10ないし図12に示すように、磁界源の形状及び個数を変えて半導体パッケージを構成することができる。具体的には、図10に示すように、平面視で略C字状に形成された磁界源341を備え、磁界MF1を一端341Aから他端341Bへ向けて発生させる半導体パッケージ3を構成することもできる。この場合、磁界源341の一端341A及び他端341Bをダイ10近傍に位置させることができるので、ダイ10に対して効率的に強い磁界を外部から与えることができる。
また、インタポーザを使用する半導体パッケージに対しても本発明を好適に適用できる。
例えば、上述の第2実施形態で説明した電磁シールド材は第1実施形態の半導体パッケージにも好適に適用することができ、第2実施形態で説明したのと同様に、高周波の電磁波が不正に測定されて情報が漏洩することを抑制できる。
10 ダイ(半導体回路基板)
11 メモリセル(磁気メモリ素子)
20 パッケージ本体
30 リードフレーム
40、240 耐タンパー装置
41、141、241、341、441A、441B、541A、541B 磁界源
42、142、242 磁気シールド材
43 被覆部材
244 電磁シールド材
MF1 磁界
Claims (8)
- 磁気を加えることにより情報を記憶する磁気メモリ素子を有する半導体回路基板を内部に備える半導体パッケージであって、
前記半導体パッケージの内部に配置され、前記磁気メモリ素子を磁化可能な磁界を少なくとも前記磁気メモリ素子が位置する空間に発生させる磁界源と、
前記半導体回路基板を覆って配置され、前記磁界源を溶解可能な溶媒に対する耐性が前記磁界源よりも低い材料で構成され、前記磁気メモリ素子に加わる前記磁界を減衰させる磁気シールド材と、
を備えることを特徴とする半導体パッケージ。 - 前記磁界源は、前記半導体回路基板から前記磁気シールド材が除去されたときに前記磁気メモリ素子に記憶された情報を破壊可能な磁界を発生させるものであることを特徴とする請求項1に記載の半導体パッケージ。
- 前記磁気シールド材は、前記磁界源よりも酸に対する溶解性が高い材料で構成されている請求項1に記載の半導体パッケージ。
- 前記磁界源は、前記磁界源を溶解可能な溶媒に対する耐性が前記磁界源よりも高い被覆部材によって被覆されていることを特徴とする請求項1または2に記載の半導体パッケージ。
- 前記被覆部材は、前記磁気シールド材よりも酸に対する溶解性が低く、かつ前記磁界源よりも酸に対する溶解性が低い材料で構成されていることを特徴とする請求項4に記載の半導体パッケージ。
- 前記半導体回路基板と前記磁気シールド材との間に、交流の電磁界に対して電磁シールド効果を有する電磁シールド材が設けられていることを特徴とする請求項1から5のいずれか一項に記載の半導体パッケージ。
- 前記半導体回路基板と外部の電極とを電気的に接続するためのリードフレームと、
前記半導体回路基板を支持するパッケージ本体と、
をさらに備え、
前記リードフレームは、前記磁界源と一体に設けられていることを特徴とする請求項1から6のいずれか一項に記載の半導体パッケージ。 - 前記磁界源は静磁界を発生させ、
前記磁気シールド材は前記静磁界を遮蔽する
ことを特徴とする請求項1から7のいずれか一項に記載の半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009270080A JP5471364B2 (ja) | 2009-11-27 | 2009-11-27 | 半導体パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009270080A JP5471364B2 (ja) | 2009-11-27 | 2009-11-27 | 半導体パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011114211A JP2011114211A (ja) | 2011-06-09 |
JP5471364B2 true JP5471364B2 (ja) | 2014-04-16 |
Family
ID=44236308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009270080A Expired - Fee Related JP5471364B2 (ja) | 2009-11-27 | 2009-11-27 | 半導体パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5471364B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9041130B2 (en) | 2013-09-09 | 2015-05-26 | Kabushiki Kaisha Toshiba | Magnetic memory device |
JP6010005B2 (ja) | 2013-09-09 | 2016-10-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP6074345B2 (ja) | 2013-09-24 | 2017-02-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2895504B2 (ja) * | 1989-04-19 | 1999-05-24 | 三菱電機株式会社 | 半導体装置 |
CN1729539B (zh) * | 2002-12-18 | 2011-06-08 | Nxp股份有限公司 | 用于保护一个mram装置不受窜改的方法和装置 |
ES2400240T3 (es) * | 2002-12-18 | 2013-04-08 | Crocus Technology, Inc. | Envoltura y enfoque para circuitos integrados resistente a la manipulación |
-
2009
- 2009-11-27 JP JP2009270080A patent/JP5471364B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011114211A (ja) | 2011-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI231975B (en) | Magnetic memory device | |
US20040232536A1 (en) | Semiconductor device comprising magnetic element | |
US8269319B2 (en) | Collective and synergistic MRAM shields | |
US9070692B2 (en) | Shields for magnetic memory chip packages | |
CN105702698B (zh) | 非易失性磁存储元件的磁屏蔽封装体 | |
JP6010005B2 (ja) | 半導体装置及びその製造方法 | |
TWI240274B (en) | Magnetic memory device | |
US20080088996A1 (en) | Active Protection Device for Protecting Circuit Against Mechanical and Electromagnetic Attack | |
JP3879576B2 (ja) | 磁気不揮発性メモリ素子の磁気シールドパッケージ | |
TWI235451B (en) | Magnetic nonvolatile memory device | |
US7294910B2 (en) | Electronic component with multilayered rewiring plate and method for producing the same | |
KR20060042978A (ko) | 자기 실드체, 자기 실드 구조 및 자기 메모리 장치 | |
US11276649B2 (en) | Devices and methods having magnetic shielding layer | |
WO2011046091A1 (ja) | 磁性体装置 | |
JP2011222546A (ja) | スピン伝導素子 | |
WO2010146863A1 (ja) | Icパッケージ | |
JP5471364B2 (ja) | 半導体パッケージ | |
US20220328423A1 (en) | Package structure and method for fabricating the same | |
US20220344578A1 (en) | Package structure and manufacturing method thereof | |
WO2011111789A1 (ja) | 磁性体装置及びその製造方法 | |
JP5574281B2 (ja) | 磁性体装置 | |
US20240013022A1 (en) | Method for detecting an attack by electromagnetic waves of a chip or a system-in-package based on the gmi effect | |
JP5665584B2 (ja) | 電子機器 | |
JP2019027786A (ja) | 磁場センサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121010 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130205 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130305 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130410 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130806 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130826 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140120 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |