JP5468262B2 - 磁気抵抗トンネル接合素子およびｍｒａｍへのその適用 - Google Patents

Description

本発明は、磁気抵抗トンネル接合素子および磁気ランダムアクセスメモリ（ＭＲＡＭ）へのその利用に関する。

ランダムアクセスまたは読み出し／書き込み磁気メモリは、現存する様々な型式の半導体メモリ、すなわち、動的ランダムアクセスメモリ（ＤＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）およびフラッシュメモリの利点を兼ね備えている。ＤＲＡＭは、比較的高密度で高速であるが、揮発性、すなわち、スイッチを切ると格納された情報を保持しない。ＳＲＡＭは、かなり高速であるが、大きいスペースを占有するとともに揮発性でもある。フラッシュメモリは、不揮発性で比較的高密度であるが、書き込みが非常に遅い。

ＭＲＡＭは、まず、不揮発性の利点が役立つことがありうる例えばコンピュータでの使用に適した汎用メモリを構成することを目指している。これによると、コンピュータのスイッチを切るときに、ソフトウェアおよびデータのハードディスクへの体系的な保存を一切実行する必要がなくなる可能性がある。

とは言っても、情報格納、速度、密度、ビット辺りのコストに関して増大しつつある要求を満足するために、ＭＲＡＭの提供における進歩が依然として必要である。

図１は、単一のＭＲＡＭセルの図である。そのような単一セルは、中間層３ｂによって隔てられた２つの磁気層３ａ，３ｃで作られた磁気抵抗トンネル接合２を備えている。磁気層は、記憶層３ａと参照層３ｃとを含む。中間層３ｂは、通常、トンネル障壁を構成する酸化物の層である。

情報は、記憶層３ａの磁化の方向の形で格納される。メモリセルは、参照層３ｃおよび記憶層３ａが平行に磁化されているときに低抵抗を示し、２つの層の磁化が反平行であるときに高抵抗を示す。

ＭＲＡＭは、通常、マトリクス構成で実装される。各単一セル２は、ビット線と呼ばれる導体線６とワード線と呼ばれる導体線８とを含む少なくとも２本の導体線の交点にある。情報を読むために、一のビット線６および一のワード線８によって、個々のメモリをアドレス指定できる（図１参照）。

図１に示す構成は多くの利点をもたらすが、選択されたワード線およびビット線の交点において選択されたセルに隣接しているセルを通る、多数の他の経路のいずれにも電流が流れないようにする必要がある。

その問題を改善するために、各メモリセルに対して直列にダイオード１を挿入する提案がある（図２および図３参照）。

図２は、その型式のセル２ａを読むことの例を示している。矢印は電流が沿って進むビット線６およびワード線８を特定しており、それによって、読むべきセル２ａのアドレスを指定している。

図３は、その型式のセル２ｂに「１」を書き込むこと、および、同型式の他のセル２ｃに「０」を書き込むことの例を示している。図３の例において、２つのセル２ａ，２ｂは、同一のワード８の上にあるとともに、２つの異なるビット線６につながっている。図３において、矢印は、ビット線およびワード線での電流の流れ方向を表している。セル２ｂに「１」を書き込むため、および、セル２ｃに「０」を書き込むために、ビット線６での電流の流れ方向が相違していることが分かる。

図４，５は、多数の他の経路に沿って流れる電流に関する上述した問題を改善するための他の１つの先行技術の実施形態を示している。

図４，５の先行技術の実施形態において、各メモリセル２に対して直列にトランジスタ４が挿入されている。その型式の実施形態は、一例として、特許文献１に示されている。

接合２は、このように、スイッチトランジスタ４と、頂部導体線またはビット線を形成している給電線６との間に置かれている。給電線６に沿って流れるとともに矢印で表された電流Ｉ1は、同様に矢印で表された第１の磁場７を発生させる。給電線６に対して直交する底部線またはワード線を形成している導体８は、それに沿って流れる電流Ｉ2によって引き起こされる第２の磁場９を発生させる役目を果たす。電流Ｉ2および磁場９は、共に矢印で表されている。

「書き込み」モード（図４）において、トランジスタ４は遮断モードにあり、トランジスタに電流は流れない。電流パルスは、給電線６および導体８に流れる。接合２は、このように、２つの直交する磁場にさらされる。それらの１つは、反転磁場を減ずるために自由層３ａの難磁化軸に沿って印加される一方、他方の磁場は、自由層３ａの磁化を反転させて記憶点に書き込みを行うために自由層３ａの易磁化軸に沿って印加される。

各磁場が単独で磁化を切り替えるほど大きくないので、原理上は、２つの線６，８の交点にある記憶点のみが反転しやすい。

「読み出し」（図５）において、適切な振幅の正の電流パルスをトランジスタのグリッドに送ることによって、トランジスタ４は飽和状態（すなわち、トランジスタを流れる電流が最大）にある。線６に送られた電流Ｉ3（同様の矢印によって表されている）は、飽和モードにあるトランジスタを有する記憶点だけを流れる。

この電流Ｉ3は、この記憶点における接合の抵抗を測定する役目を果たす。参照記憶点と比較することによって、記憶点の状態（「０」または「１」）が決定されうる。その結果、記憶層３ａが参照層３ｃの磁化に対して平行に磁化されているか、反平行に磁化されているかが分かる。

上述の解決策には、ＣＭＯＳ技術（ダイオードまたはトランジスタを作製するために）と磁気技術（個々のメモリセルのために）とを組み合わせる必要があるため、ある程度技術的に複雑になる欠点がある。

さらに、それらの構造は、３次元メモリ構造を構築するためのＭＲＡＭの複数のレベルの集積を難しくする。

各磁気メモリセルの傍にトランジスタ（これ自身で３つの電気的接続を要する）を含ませることは、制限因子になる。面積が必要になり、それにより、達成される超高密度集積の妨げになるからである。

ＣＭＯＳ技術によってダイオード機能を実装することに代えて、磁気要素自身にダイオード機能を組み込む目的で、金属−絶縁体−金属−絶縁体−金属またはＭＩＭＩＭと呼ばれるダブルトンネル接合を磁気トンネル接合に直列に挿入する他の解決策も提案されている。

そうした研究は、Tiusanらの論文（非特許文献１）によって促されている。その論文では、そのようなダブルトンネル接合の様々な構成が、印加電圧の符号に関して、高度に非対称な電気的応答を示しうることが明らかになっている。その応答は、ダイオードと比べても遜色ないほどである。同様の態様で動作するダブルトンネル接合要素は、トンネルダイオードと呼ばれている。

前に上述した２つの解決策とは異なり、この解決策は、半導体、金属および酸化物を組み合わせずに済む利点があり、実装が容易である。トランジスタのように３つの電気的接続を有するコンポーネントを挿入する必要がないことから、個別のメモリセルによって占有される面積を減ずることによる高密度集積も達成しうる。その解決策は、特許文献２における特定の構成に示されている。

前述の解決策の変形例は、２つの異なる材料によってトンネル障壁を作製すること、すなわち、所望の非対称性（ダイオード機能）を示しうる金属−絶縁体１−絶縁体２−金属の構造にある。

とは言っても、トンネル接合を集積するスタックは、依然として非常に複雑である（２または３のトンネル接合を直列に有する）。また、一連の接合の応答が印加電圧に対して非線形であるため、ＭＩＭＩＭダイオードと磁気トンネル接合との間の中間層の電圧が浮いていて、制御が難しい。

最終的に、直列に接続された複数のトンネル接合の電気抵抗が必然的に高くなり、使用できる電流が制限されるとともに、特定の技術的な解決策の導入も難しくなる。そのような解決策とは、例えば、熱アシスト書き込みや偏極電流の注入による書き込みである。熱アシスト書き込みでは、保磁場（磁化を反転させうる磁場）を低減するように、アドレス指定されたトンネル接合の自由磁気層がトンネル接合に注入された電流によって有利に加熱される。その解決策および利点は、特許文献３に示されている。偏極電流の注入による書き込みでは、磁化の反転をアシストする、あるいは、引き起こすように、スピン偏極電流が強磁性電極（参照層であってもよい）から記憶層に向かって注入される。その解決策および利点も特許文献３に示されている。
国際公開第０３／０４３０１７号パンフレット 米国特許出願公開第２００５／００８３７６０号明細書 米国特許出願公開第２００５／０００２２２８号明細書 Appl. Phys. Lett. 79, 4231 (2001)

本発明の目的は、上述した欠点を改善することにあり、特に、磁気型の個別のメモリセルに組み合わせてトランジスタ、ダイオードまたはトンネルダイオードを実装することの欠点を回避することにある。

本発明の他の目的は、メモリセルのサイズを小さくするとともに２次元または３次元構造においてそのようなメモリセルの実装を容易にする観点で、最善のポテンシャルを示す磁気素子のための構成を提供することにある。

これらの目的は、
磁化の方向が固定された参照磁気層と、
磁化の方向が可変である記憶磁気層と、
本質的に半導体または電気的に絶縁性であるとともに前記参照磁気層を前記記憶磁気層から分離する、トンネル障壁としての機能を果たす中間層と、を含む磁気抵抗トンネル接合を備え、
印加電圧に応じて非対称の電流応答を生成するように、前記中間層のポテンシャルプロファイルが当該層の厚みに渡って非対称である、磁気素子によって達成される。

なお、本発明の素子は、面を規定している互いに平行な層によって構成される。したがって、「中間層の厚み」とは、それらの面に対して垂直な線寸法のことである。

第１の考えうる実施形態において、トンネル障壁としての機能を果たす中間層は、トンネル障壁内に局在かつ非対称であるポテンシャル井戸を形成するように、中間層の残部を構成している材料以外の金属または半導体材料でできた極薄層を、その厚み内であって、記憶磁気層から第１距離かつ参照磁気層から第２距離において含む。

極薄層は、１〜２原子面の厚みを示すものであってもよいし、原子面の一部を構成する厚みを与えるものであってもよい。

第２距離（ｅ₂）が第１距離（ｅ₁）とは異なる値を示してもよい。

特定の特徴によると、中間層の残部は、極薄層の各側で、異なる絶縁または半導体材料を含む。

一例として、中間層はアルミナを含んでいてもよい。

そのような状況で、極薄層は、アルミニウム、金、銀、シリコンおよびゲルマニウムから選ばれる材料でできているとよい。

中間層は、また、酸化マグネシウムを含んでいてもよい。

そのような状況で、例えば、極薄層は、クロム、ルテニウム、タンタル、金、銀、シリコンおよびゲルマニウムから選ばれる材料でできていてもよい。

他の考えうる実施形態において、トンネル障壁としての機能を果たす中間層は、その厚み内であって、記憶磁気層から第１距離かつ参照磁気層から第２距離にドープ領域を含む。第２距離が、第１距離とは異なる値を示す。ドープ領域は、トンネル障壁内に局在かつ非対称であるポテンシャル井戸を当該ドープ領域に形成するように、中間層の残部を構成する材料以外の材料の導入によってドーピングされている。

そのような状況で、詳細な実施形態において、参照磁気層との間および記憶磁気層との間における中間層の２つの外側界面の一方にドープ領域が接するように、第１および第２距離の一方がゼロである。

一例として、トンネル障壁としての機能を果たす中間層が、２ナノメートル（ｎｍ）〜３ｎｍの範囲の厚みを示し、ドープ領域が、０．５ｎｍ〜１ｎｍの範囲の厚みを示す。

好適には、中間層が、アルミナまたは酸化マグネシウムでできており、ドープ領域が、アルミニウム、金、銀、クロム、ルテニウム、タンタルおよびシリコンからなる材料の少なくとも１つを含む金属または半導体ドーピング元素を含む。

さらに他の実施形態において、トンネル障壁としての機能を果たす中間層は、第１厚みを示すとともに第１の絶縁または半導体材料でできた少なくとも１つの第１層と、第２厚みを示すとともに第１の材料とは異なる第２の絶縁または半導体材料でできた少なくとも１つの第２層とのスタックを含む。

そのような状況で、詳細な実施形態において、第２厚みが第１厚みとは異なる値を示してもよい。

有利な特徴によると、トンネル障壁としての機能を果たす中間層が、１ｎｍ〜３ｎｍの範囲の厚みを示す。

本発明は、また、
ビット線とワード線との組でアドレスを指定できるメモリセルのアレーを備えたメモリであって、
各メモリセルが、上述した型式の磁気素子を含み、
各磁気素子が、他の付加的なスイッチ要素を介挿することなく、一のビット線と一のワード線とに接続されている、メモリを提供する。

本発明のメモリは、２次元構造に分布したＮ×Ｎのメモリセルを含んでいてもよい。Ｎは整数であり、各ビット線がＮ個のメモリセルのために機能し、各ワード線がＮ個のメモリセルのために機能する。

他の実施形態において、当該メモリは、Ｐ層で一組の重ね合わせ層を含む３次元構造を示し、各層が、一のビット線と一のワード線とに接続されたＮ×Ｎのメモリセルをなすものであり、ＰおよびＮが整数であり、外層のメモリセル以外のメモリセルのために機能する各ビット線および各ワード線が、２つの異なる隣接した層に属するメモリセルに共用されている。

さらに他の実施形態において、当該メモリは、Ｎ×ＮのメモリセルによるＰ層で一組の重ね合わせ層のスタックを含む３次元構造を示し、各層のメモリセルが２次元構造で分布しており、ＰおよびＮが整数であり、一の２次元構造内において各ビット線がＮ個のメモリセルのために機能するとともに各ワード線がＮ個のメモリセルのために機能しており、Ｐ層の重ね合わせ層のスタックにおいて周期的な態様で、絶縁分離層が、連続した２次元構造の層の間に介挿されている。

本発明の他の特徴および利点は、一例として示され、添付の図面を参照して以下に説明する詳細な実施形態によって明らかとなる。

本発明の磁気素子は、固定方向に磁化された参照磁気層１２０と、方向が可変の磁化を示す記憶磁気層１１０と、本質的に半導体または電気的に絶縁性であるとともに参照磁気層１２０を記憶磁気層１２０から分離する、トンネル障壁としての機能を果たす中間層１３０と、を本質的に含む磁気抵抗トンネル接合１００（図６，８および１０〜１２）を備えている。

本発明によれば、トンネル障壁としての機能を果たす中間層１３０は、印加電圧の方向に対して非対称の電流応答を生成するように、当該層１３０の厚みに渡るポテンシャルプロファイルが非対称を示す。

このように、他のメモリセルを流れる望ましくない電流を大幅に低減することによって、選択されたワード線とビット線の交点でアドレス指定されたメモリセル自身が選択される。

電圧に対する電流の非対称応答は、各実施形態で得ることができる。それらの実施形態は、いずれも、トンネル障壁としての機能を果たす中間層１３０の厚みに渡って非対称のポテンシャルプロファイルが得られることによって特徴付けられるものであり、互いに組み合わせることもできる。中間層１３０は、それ自身、一組の層によって作製されうる。

第１の考えうる実施形態において、中間層１３０の厚みに渡る非対称ポテンシャルプロファイルは、トンネル障壁としての機能を果たす中間層１３０内に極薄層を挿入することによって得られる。極薄層は、中間層の残部を構成する材料以外の金属または半導体材料でできている。この挿入は、点を占有するか準２次元の局在化ポテンシャル井戸をトンネル障壁内に生成するように行われる。

この極薄層は、例えば、上記他の材料による１〜２原子面を構成するものであってもよいし（図６における層１３３）、上記他の材料による原子面の一部、ほんのわずかを構成するものであってもよい（図７における層１３４）。

極薄挿入形成層１３３，１３４は、中間層１３０の厚み内に非対称に位置していること、すなわち、極薄層１３３，１３４が当該中間層１３０の２つの外側界面の一方の近くになるように当該中間層１３０内に位置していることが好ましい。一例として、図６および７は、極薄層１３３，１３４と記憶磁気層１１０との間に位置している、中間層１３０の部分１３１の厚みｅ₁が、極薄層１３３，１３４と参照磁気層１２０との間に位置している、中間層１３０の部分１３２の厚みｅ₂よりも大きいことを示している。

図８および９は、中間層１３０の端子に印加された電圧の方向に応じて当該中間層１３０を通過する電子によって見られるエネルギーを示す図である。

正の電圧を記憶層（レベル５２）と参照層（レベル５３）との間に印加したとき、電子によって見られるポテンシャル５０は、中間層の記憶層５２および参照層５３の各々との界面から距離ｅ₁，ｅ₂で中間層１３０内に位置するインサート１３３，１３４において、ポテンシャル井戸５１を示す。図８は、トンネル障壁の高さｈを示している。インサート１３３，１３４に対応するポテンシャル井戸５１は、中間層１３０を通過する電子によって見られるような障壁幅の効果的な低減を可能にする。

他方、負の電圧を記憶層（レベル６３）と参照層（レベル６２）との間に印加したとき、電子によって見られるポテンシャル６０は、やはり、中間層１３０内に位置するインサート１３３，１３４において、ポテンシャル井戸６１を示す。ただし、このポテンシャル井戸６１は、電子にほとんど影響を及ぼさず、結果として電気伝導率は低くなる。

極薄層１３３，１３４の各側に位置している、中間層１３０の部分１３１，１３２は、異なる絶縁または半導体材料で作製されうる。

図１０および１１に示す１つの考えうる実施形態において、トンネル障壁としての機能を果たす中間層１３０の厚みに渡る非対称ポテンシャルプロファイルは、記憶磁気層１１０から距離ｅ₁かつ参照磁気層１２０から距離ｅ₂（ｅ₁とは異なる）で、当該層１３０内にドープ領域を設けることによって得られる。この領域は、中間層１３０の残部を構成する材料とは異なる材料の導入によってドーピングされている。このドーピングは、トンネル障壁内に局在かつ非対称であるポテンシャル井戸をドープ領域に形成するように行われている。

ドープ領域１３５は、したがって、中間層の他の部分１３１，１３２を構成している材料以外の材料を導入することによって、極低伝導率を持った中間層１３０内に挿入されており、結果としてドープ領域内にポテンシャルの局在変化がもたらされる（図１０）。

ドープ領域１３５は、中間層１３０の厚み内に非対称に位置している。すなわち、中央に位置しているわけではなく、中間層の２つの外側界面の一方の近くにある。図１０の例では、ドープ領域１３５は、記憶磁気層１１０よりも参照磁気層１２０の近くにある。

中間層１３０の２つの外側界面の一方にドープ領域が接するように、距離ｅ₁，ｅ₂の一方はゼロであってもよい。一例によれば、図１１は、中間層１３０の参照磁気層１２０との外側界面に直接位置合わせされたドープ領域１３６を示している。

図１２に示す第３の考えうる実施形態において、トンネル障壁としての機能を果たす中間層１３０の厚みに渡る非対称ポテンシャルプロファイルは、厚みｅ₁を示すとともに第１の絶縁または半導体材料でできた少なくとも１つの第１層１３１と、厚みｅ₂を示すとともに第１の材料とは異なる第２の絶縁または半導体材料でできた少なくとも１つの第２層１３７とのスタックとして、当該中間層１３０を作製することによって得られる。これにより、中間層１３０内に非対称のポテンシャルプロファイルが形成される。厚みｅ₂は、厚みｅ₁と異なることが好ましい。

本発明の磁気トンネル接合は、陰極スパッタリングまたは分子線エピタキシー等の堆積プロセスによって有利に作製できる。

記憶および参照磁気層１１０，１２０は、当業者によく知られた技術で作製できる。例えば、参照磁気層１２０は、反強磁性層と強磁性層とを含むスタックによって構成できる。反強磁性層は、例えば、ＩｒＭｎで作製される。強磁性層は、例えば、平面磁化を望むときにはＣｏＦｅ合金、垂直磁化を望むときにはＦｅＰｔ合金で作製される。外部磁場の下、反強磁性層のブロッキング温度を構成している温度を超えてアニールを行うことによって、強磁性層と反強磁性層との間で交換磁場を生じさせることができる。平面磁化のために、記憶層１１０は、例えばＦｅＮｉ合金で作製される。一方、垂直磁化のために、記憶層１１０は、ＦｅＰｔのような合金で作製されるか、多層プラチナ／コバルト構造の形となる。

中間障壁１３０を構成する材料は、例えば、酸化アルミニウム（アルミナ Ａｌ₂Ｏ₃）および酸化マグネシウム（ＭｇＯ）から有利に選ばれる。中間層１３０の厚みは、１ｎｍ〜３ｎｍの範囲で有利に選ばれる。酸化アルミニウムの層は、所望の厚みを有する金属アルミニウムの層を堆積し、続いて、例えば酸素を含むプラズマを用い、酸化工程を行うことによって得ることができる。ＭｇＯ層は、酸化マグネシウム源を蒸発させること、例えば、同様の酸化マグネシウムのターゲットを用いる電子ビームまたは陰極スパッタリングによって、直接得ることができる。

図６および７に示す実施形態において、インサート１３３，１３４を構成する材料は、アルミナ中間層１３０に対して、例えば、アルミニウム、金、銀、シリコンおよびゲルマニウムのような金属または半導体から有利に選ばれる。アルミニウムを用いる特有の状況において、特定の製造技術は、アルミニウムの第１層の堆積を行い、続いて、中間層の底部を構成するように酸化を行い、続いて、中間層１３０の頂部１３１およびインサート１３３，１３４を形成するために部分的に酸化を行いながらアルミニウムの第２層の堆積を行うことにある。インサート１３３，１３４は、その結果、アルミニウムによる第２層の非酸化部分によって構成される。アルミニウム以外の材料の一般的な状況では、インサート１３３，１３４を含む中間層１３０は、単純に、障壁形成材料による第１層１３２の堆積、インサート１３３，１３４の堆積および障壁形成材料による第２層の堆積によって作製される。

中間層１３０が酸化マグネシウムでできている場合、インサート１３３，１３４を構成する材料は、例えば、クロム、ルテニウム、タンタル、金または銀、シリコンおよびゲルマニウムのような半導体金属から有利に選ぶとよい。

特定の実施形態において、インサート１３３，１３４の各側における２つの層１３１，１３２は、異なる高さの障壁を示す材料の選択で中間層１３０の特性を最適化するために、異なる材料で作製されうる。それによって、中間層１３０を作製するときに、層１３３，１３４の各側における２つの層１３１，１３２の厚みｅ₁，ｅ₂の選択に代えて、またはこれとともに、中間層の伝導非対称を二次的に制御することが可能になる。

図１０および１１に示す実施形態において、低伝導率の中間層１３０内のドープ領域１３５，１３６は、当該層１３０を構成する材料（主要な成分としての）とドーピング元素（少量の成分としての）との同時堆積によって有利に作製される。一例によれば、低伝導率中間層１３０を構成している材料が、酸化アルミニウムまたは酸化マグネシウムであり、ドーピング元素が、アルミニウム、金、銀、クロム、ルテニウム、タンタルまたはシリコンのような金属または半導体でありうる。低伝導率中間層１３０の厚みは、有利には２ｎｍ〜３ｎｍの範囲とすることができ、ドープ領域の厚みを有利には０．５ｎｍ〜１ｎｍの範囲とすることができる。

図１２に示す実施形態において、低伝導率中間層１３０は、絶縁または難伝導材料（絶縁１、絶縁２）による２つの層１３１，１３７を積層することによって作製することができる。低伝導率中間層１３０の厚みに渡って非対称のポテンシャルプロファイルを生成するように、厚さｅ₁，ｅ₂を異ならせることができる。一例によれば、２つの層１３１，１３７を形成するのに用いられる材料は、酸化マグネシウム、シリカ、アルミナおよび酸化チタンから選ぶとよい。

本発明において、情報の書き込みおよび読み出しには、当業者にとって十分に確立かつ知られたプロセスを利用しうる。ビット線１０６およびワード線１０８（図１３参照）は、例えば、銅によって有利に作製されている。

例えば、磁気トンネル接合１３０の電気抵抗のレベルを特定することによって、読み出しを行える。磁気トンネル接合１３０の電気抵抗は、参照層１２０と記憶層１１０の磁化が反平行で相対的に高く、参照層１２０と記憶層１１０の磁化が平行で相対的に低い。この目的のために、選択された接合１３０をアドレス指定するワード線１０８とビット線１０６との間に電位差が加えられ、図１３において破線２０５で示された電流が測定される。

記憶層１１０の平面磁化に関して、例えば、問題としているメモリセル１００をアドレス指定するワード線１０８およびビット線１０６への電流パルスの同時注入で生じた磁場の結合によって、書き込みを行える。

こうして生じた２つの磁場のベクトル和は、記憶層１１０の保磁場よりも大きくなるように選定される一方、２つの磁場の各々は、分離して考えると、記憶層１１０の保磁場よりも小さい。

垂直磁化を有する記憶層１１０では、例えば、問題としているメモリセル１００に隣接するワード線１０８およびビット線１０６の一部または全部に電流パルスを同時に印加することによって、書き込みを行える。こうして生じた２〜４の磁場のベクトル和は、記憶層１１０の保磁場よりも大きくなるように選定される一方、各々の磁場は、分離して考えると、記憶層１１０の保磁場よりも小さい。なお、所望の磁場を生じさせるために２より多くのラインを用いるときには、生じた２つの磁場の結合が、記憶層１１０の保磁場よりも小さい和になることも不可欠である。

本発明の更なる利点は、熱アシスト書き込みまたは偏極電流の注入による書き込みのような書き込みプロセスと組み合わせることによって得られる。本発明には、それらの２つのプロセスのいずれを導入するのも容易にする固有の利点がある。

上述したように、ＭＲＡＭについて特許文献３には、保磁場を低減するようにトンネル接合に注入された電流によって、アドレス指定されたトンネル接合の自由磁化層が有利に加熱されるという、熱アシスト書き込みプロセス（ＴＡＳ）が示されている。

本発明のメモリセルには、そのようなＴＡＳプロセスを有利に導入できる。

図１４〜１６は、ビット線１０６およびワード線１０８がつながれた、本発明のメモリセル１００の例を示しており、熱アシスト書き込みプロセス（図１４，１５）または記憶層へのスピン偏極電流の注入による書き込みプロセス（図１６）が導入されている。

簡単には、メモリ点に書き込むために、メモリセル１００を通じてパルスを送ることによって、記憶層のブロッキング温度よりも上かつ参照層１２０のブロッキング温度よりも下に、メモリセル１００または少なくとも記憶層１１０が加熱される。このステップの目的は、書込み操作を適切に容易化することにあり、適切な位置のラインに沿って電流を流して磁場を加えること（層の面に対して磁化が垂直（図１４）か平行（図１５）かによる）、もしくは、米国特許出願公開第２００２／０１０５８２３号明細書に示されている方法で電流を注入（図１６）することによって、実行される。ブロッキング温度は、問題としている印加磁場の下で磁化を反転させるために達するべき温度に対応する。

先行技術の素子では、磁気層の相対配向を変更することが求められるメモリセル１００がまさに選択されていることを保証するために、そうした操作は、例えば、メモリセルまたは接合のグループ辺りに１つのトランジスタ（半導体技術に基づく）を使用することを必要とする。その構成において、メモリセルへの各書き込みは、組み合わされたトランジスタを電圧印加によってオン状態に切り替えることを必要とし、それによってエネルギーが消費される一方、他のメモリセルに組み合わされた他のトランジスタはオフ状態のままとなる。

本発明によると、接合自体に固有であるダイオード効果によって、このトランジスタを省略することが可能になる。参照層１２０から記憶層１１０に向かう方向にのみ電流を流せる（記憶層１１０から参照層１２０に向かう方向にのみ電子を流せる）ので、隣接するセルを通る平行な経路（読み出しおよび書き込みにおける電流経路、ならびに、ＴＡＳプロセスを用いる場合の書き込みにおける熱経路）と干渉するという、当業者によく知られている問題を完全に回避できる。高い選択性を提供することに加えて、このことは、ロスを大幅に低減できることから、使用する電流密度についての実質的な節約にもなる。

図１４は、垂直磁化を有するメモリセル１００に関するものである。図１４において、矢印Ｆは、ビット線１０６およびワード線１０８における電流の方向を表している。簡略化された例として、図１４は、線Ｂ１、線Ｂ２、線Ｂ３と称する３本のビット線１０６と、Ｗ１、Ｗ２、Ｗ３と称する３本のワード線１０８とを示している。矢印付きループ２０６，２０８は、各々、ビット線１０６およびワード線１０８を流れる電流によって生じた磁場の方向を表している。矢印２０１は、アドレス指定されたセル内での派生磁場を表している。

書き込み操作は、記憶層に局所磁場を印加することによって実行されうる。一例として、アドレス指定されるべきセル１００が線Ｂ２と線Ｗ２との交点に位置しているのであれば、セルのアレーの面に対して垂直な２つの磁場を生じさせるべく、アドレス指定されるべき接合の各側に位置している２本の導体線Ｂ１，Ｂ３に、反対向きの電流が流される。４つの磁場が記憶層で全て同じ方向を向き、かつ記憶層に対して垂直になるように、同様の操作を導体線Ｗ１，Ｗ３について行うことができる。

図１５において、矢印Ｆは、垂直かつ「上向き」の磁場２０１を印加するために、導体線Ｂ１，Ｂ３，Ｗ１，Ｗ３に電流を流す場合での方向である（反対向きの通過電流であれば 「下向き」の磁場を生じさせる）。各磁場を分離すると記憶層の反転磁場よりも小さいので、隣接する磁気トンネル接合が不慮に反転することもない。さらに、個々の磁場が総磁場のわずか４分の１であるため、磁場を生じさせるために各線で要求される電流“i”は、１本のラインのみを使用する場合に必要となるであろう電流“Ｉ”を４で割ったものとなる。電力消費に関して、節約が下記のように４の因子によることになる（Ｒは導体線の電気抵抗を表す）。
Ｐ_total＝４×Ｒｉ²＝４×Ｒ（Ｉ／４）²＝ＲＩ²／４

平面磁化を持ったメモリセルについては、図１５に示すように、矢印２０２によって表された局所磁場を記憶層に印加することによって書き込み操作を行える。図１５のメモリセルは、図１４のメモリセルと同様の幾何平面に配列されうる。ただし、簡略化の目的のために、図１５は、ビット線Ｂ２とワード線Ｗ２との交点に位置するセル１００を１つのみ示している。反転に関する磁化が層の面内を向いていることから、局所磁場を生じさせる電流は、線Ｂ２またはＷ２に沿って流される。図１５において、線Ｗ２に沿って進む電流２が破線２０３によって表されている。

平面磁化を持ったメモリセルについて、図１６も書き込み操作の他の例を示している。

図１６において、記憶層の磁化の動きの歳差を導く電流の注入によって、書き込み操作が行われる。米国特許出願公開第２００２／０１０５８２３号明細書に示されたこの方法を用いるために、記憶層１１０の磁化に対して垂直な磁化を有する電子偏極体としての機能を果たす、磁気素子１４０を挿入する必要がある。この偏極体１４０の磁化の方向は、当該偏極体によって構成された薄層の面に垂直であってもよいし、その他にも、記憶層の磁化に対して垂直な磁化方向を有している（または垂直に近い角度を示す）、平面的なケースであってもよい。偏極体１４０は、米国特許出願公開第２００２／０１５８２３号明細書に示されているように、頂部銅線と記憶層との間に位置している。さらに、偏極体１４０と記憶層１００との間に分離層１５０を挿入する必要がある。この分離層１５０は、非磁性金属（または複数の金属）によって構成されていてもよいし、その他にも絶縁層によって構成されていてもよい。電流Ｉは、垂直偏極体１４０から記憶層１１０に向かって電子が注入されるのに対応して、メモリセルを通じて線Ｗ２から線Ｂ２に向かって流れる（破線２０４）。この構成は、このように、本発明のメモリセルと実に相性がよい。

もちろん、図１５と１６の実施形態を組み合わせることも可能である。

図１７〜２０を参照しつつ、本発明の磁気素子１００の２次元または３次元メモリへの適用について以下に示す。本発明によると、単位面積辺りのメモリセル密度が向上する。

図１７は、本発明に従って製造されたＮ×Ｎのメモリ素子１００を備えたメモリに関する２次元構造の断面図である。ここで、Ｎは整数である。

ビット線１０６は、したがって、Ｎ個のメモリ素子１００のために機能する。各ワード線１０８もＮ個のメモリ素子１００に接続されている。

図１８は、そのような２次元構造を示す斜視図である。図示および形の簡略化の目的で、ビット線Ｂ１，Ｂ２，Ｂ３およびワード線Ｗ１，Ｗ２，Ｗ３について、Ｎ数は３に減じられている。

メモリ要素に記録された情報を読むために、読み出しに関するメモリ要素で交差するビット線とワード線との間に電位差が加えられる。

したがって、図１８の例においては、線Ｂ２とＷ２との間に電位差が加えられ、読み出し電流Ｉ_tが、格納された情報の値（「０」または「１」）を決定するために読まれる。

記憶点で情報を読むことは、参照層および記憶層として用いられた強磁性層の磁化の相対方向に依存する。

平面磁化では、当業者によく知られている従来の方法を使用でき、それは、図２〜５を参照して上述した通りである。

垂直磁化では、問題としているメモリセルに接続されたものに隣り合っているワード線およびビット線（図１８ではＢ１，Ｂ３，Ｗ１，Ｗ３）に沿って進む電流パルスＩ_cの結合によって使用方法がもたらされる。各線での電流パルスによって生じた磁場２０１は、記憶層の保磁場よりも小さい。しかし、４つの全磁場の和は、それより大きい。４本の線を使用すれば、意図していないのに他のメモリセルに情報が書き込まれるのを回避できる。

本発明は、ＭＲＡＭから情報を読み出す従来の方法と相性がよい。メモリセル内でトンネル障壁に非対称電気伝導が組み合わされているので、本発明によると、書き込みおよび読み出しにおける所望の選択性を保証するための、メモリセル（またはメモリセル群）に直列接続せざるを得ないトランジスタまたは他の要素の導入を省略できる。したがって、本発明によると、従来の方法を有利な態様で使用することが可能になるとともに、高い記憶密度が得られる。

上述したように、このメモリの構成および本発明の導入は、熱アシスト書き込み、または、記憶層へのスピン偏極電流の注入による書き込みとも相性がよい。本発明によると、記憶密度の向上を達成しつつ、これらの方法を有利な態様で導入することが可能になる。

図１９は、３次元構造への本発明の適用例を示している。ワード線１０８およびビット線１０６が２つのメモリ層に使用されているので、スペースを省略でき、集積化が容易となる。

このように、図１９の３次元構造は、Ｐ層で一組の重ね合わせ層を含む。各重ね合わせ層は、各々が一のビット線１０６と一のワード線１０８とに接続されたＮ×Ｎのメモリセルを有する。ここで、ＰとＮは整数である。

外層のメモリセル以外のメモリセル１００のために機能する各ビット線１０６および各ワード線１０８は、２つの異なる隣接した層Ｐ_i，Ｐ_i+1に属するメモリセル１００に共用されている。

図２０は、２次元構造を積層するとともに絶縁分離層１６０を挿入することによって得られた３次元構造を示している。そのような状況において、ワード線および／またはビット線は、３次元メモリにおけるメモリセルの異なる面同士で、もはや共用でない。

より詳しくは、図２０の３次元構造は、Ｐ層の重ね合わせ層のスタックを備えている。各層がＮ×Ｎのメモリセル１００を有している。各層Ｐ_i，Ｐ_i+1のメモリセル１００が２次元構造で分布している。ＰおよびＮは整数である。一の２次元構造内において各ビット線１０６がＮ個のメモリセル１００のために機能するとともに各ワード線１０８がＮ個のメモリセル１００のために機能する。Ｐ層の重ね合わせ層のスタックにおいて周期的な態様で、絶縁分離層１６０が、連続した２次元構造の層Ｐ_i，Ｐ_i+1の間に介挿されている。

この技術によると、密度を損なうことなく、製造技術を単純化することが可能となるとともに、メモリ層（ｎ）および絶縁分離層の作製後であって、メモリ層（ｎ＋１）の成長に先立って、再平坦化を行うことが可能になる。本発明の変形例において、各メモリ層の後ではないように、絶縁分離層を構造内に周期的に挿入してもよい（例えばｊ面毎に１つ、ここでｊは整数である）。本発明のこの変形例は、例えばメモリ層の水平接続を容易にするために、ｊメモリ層を超える連続積層をするときに起こる可能性がある成長欠陥を修正しようとする、もしくは、各々がｊ面を含む要素へとメモリを細分化しようとする。

記憶層の磁化の方向に応じて、２次元構造における情報書き込みのための上述した方法が用いられる。メモリのこの構成も、ＴＡＳ（熱アシスト）書き込み、および、電流導入磁気スイッチング（ＣＩＭＳ）すなわちスピン偏極電流の注入による書き込みと相性がよい。

ＭＲＡＭの単一のメモリセルの先行技術の概略図 ダイオードが組み合わされた先行技術の磁気トンネル接合の読み出し機能を示す図 ダイオードが組み合わされた先行技術の磁気トンネル接合の書き込み機能を示す図 トランジスタが組み合わされた先行技術の磁気トンネル接合の書き込み機能を示す図 トランジスタが組み合わされた先行技術の磁気トンネル接合の読み出し機能を示す図 本発明のトンネル接合メモリセルの第１の例における実施形態の断面図 本発明のトンネル接合メモリセルの第１の例における他の実施形態の断面図 印加電圧の方向に応じて、図６または図７のトンネル接合の中間層内の電子によって見られるポテンシャルを示す図 印加電圧の方向に応じて、図６または図７のトンネル接合の中間層内の電子によって見られるポテンシャルを示す図 本発明のトンネル接合メモリセルの第２の例における実施形態の断面図 本発明のトンネル接合メモリセルの第２の例における他の実施形態の断面図 本発明のトンネル接合メモリセルの第３の例の断面図 本発明のトンネル接合メモリセルの読み出し機能を示す図 ３つの考えうる実施形態において、熱アシスト書き込みプロセスを導入したメモリセルの特定の状況に関する、本発明のトンネル接合メモリセルの書き込み機能を示す図 図１４に続く図 図１５に続く図 本発明を導入した２次元メモリの断面図 本発明を導入した２次元メモリの斜視図 本発明を導入した３次元メモリの断面図 本発明を導入した他の３次元メモリの断面図

Claims (16)

1. 磁化の方向が固定された参照磁気層（１２０）と、
   磁化の方向が可変である記憶磁気層（１１０）と、
   本質的に半導体または電気的に絶縁性であるとともに前記参照磁気層（１２０）を前記記憶磁気層（１１０）から分離する、トンネル障壁としての機能を果たす中間層（１３０）と、を含む磁気抵抗トンネル接合（１００）を備え、
   前記中間層（１３０）のポテンシャルプロファイルが当該中間層（１３０）の厚みに渡って非対称であり、この非対称はトンネル障壁内に局在かつ非対称であるポテンシャル井戸を形成することによって生じており、
   この非対称が印加電圧に応じて非対称の電流応答を生成し、
   トンネル障壁内に局在かつ非対称である前記ポテンシャル井戸は、第１態様および第２態様のいずれかによって形成されており、
   前記第１態様によれば、トンネル障壁としての機能を果たす前記中間層（１３０）は、前記中間層の残部（１３１，１３２）を構成している材料以外の金属または半導体材料でできた極薄層（１３３，１３４）を、その厚み内であって、前記記憶磁気層（１１０）から第１距離（ｅ₁）かつ前記参照磁気層（１２０）から第２距離（ｅ₂）において含み、前記第１距離（ｅ₁）が第２距離（ｅ₂）とは異なる値を示し、前記極薄層（１３３）は、１〜２原子面の厚みまたは原子面の一部の厚みを示し、
   前記第２態様によれば、トンネル障壁としての機能を果たす前記中間層（１３０）は、その厚み内であって、前記記憶磁気層（１１０）から第１距離（ｅ₁）かつ前記参照磁気層（１２０）から第２距離（ｅ₂）にドープ領域（１３５，１３６）を含み、前記第２距離（ｅ₂）が、前記第１距離（e₁）とは異なる値を示し、前記ドープ領域（１３５，１３６）は、前記ポテンシャル井戸を当該ドープ領域に形成するように、前記中間層の残部（１３１，１３２）を構成する材料以外の材料の導入によってドーピングされており、
   前記第１態様において、前記中間層の残部（１３１，１３２）が、前記極薄層（１３３，１３４）の各側で、異なる絶縁または半導体材料を含む、磁気素子。
2. 前記第２態様において、前記参照磁気層（１２０）との間および前記記憶磁気層（１１０）との間における前記中間層（１３１）の２つの外側界面の一方に前記ドープ領域（１３６）が接するように、前記第１および第２距離（ｅ₁，ｅ₂）の一方がゼロである、請求項１に記載の素子。
3. 前記第２態様において、前記第１および第２距離（ｅ₁，ｅ₂）のいずれもゼロでない、請求項１に記載の素子。
4. 前記第２態様において、前記ドープ領域（１３５）は、前記記憶磁気層（１１０）よりも前記参照磁気層（１２０）の近くにある、請求項１に記載の素子。
5. 前記中間層（１３０）が、アルミナを含む、請求項１に記載の素子。
6. 前記第１態様の前記極薄層（１３３，１３４）が、アルミニウム、金、銀、シリコンおよびゲルマニウムから選ばれた材料でできている、請求項５に記載の素子。
7. 前記中間層が、酸化マグネシウムを含む、請求項１に記載の素子。
8. 前記第１態様の前記極薄層（１３３，１３４）が、クロム、ルテニウム、タンタル、金、銀、シリコンおよびゲルマニウムから選ばれた材料でできている、請求項７に記載の素子。
9. トンネル障壁としての機能を果たす前記中間層（１３０）が、１ｎｍ〜３ｎｍの範囲の厚みを示す、請求項１に記載の素子。
10. 前記第２態様において、トンネル障壁としての機能を果たす前記中間層（１３０）が、２ｎｍ〜３ｎｍの範囲の厚みを示し、前記ドープ領域（１３６）が、０．５ｎｍ〜１ｎｍの範囲の厚みを示す、請求項１に記載の素子。
11. 前記第２態様において、
    前記中間層（１３０）が、アルミナまたは酸化マグネシウムでできており、
    前記ドープ領域（１３５，１３６）が、アルミニウム、金、銀、クロム、ルテニウム、タンタルおよびシリコンからなる材料の少なくとも１つを含む金属または半導体ドーピング元素を含む、請求項１、請求項２および請求項１０のいずれか１項に記載の素子。
12. 前記参照磁気層（１２０）は反強磁性層と強磁性層とを含むスタックによって構成されており、
    前記反強磁性層は、ＩｒＭｎであり、
    前記強磁性層は、ＣｏＦｅ合金またはＦｅＰｔ合金であり、
    前記記憶磁気層（１１０）は、ＦｅＮｉ合金、ＦｅＰｔ合金及び多層プラチナ／コバルト構造のいずれかで構成されている、請求項１に記載の素子。
13. ビット線（１０６）とワード線（１０８）との組でアドレスを指定できるメモリセルのアレーを備えたメモリであって、
    各メモリセルが、請求項１に記載の磁気素子（１００）を含み、
    各磁気素子（１００）が、他の付加的なスイッチ要素を介挿することなく、一のビット線（１０６）と一のワード線（１０８）とに接続されている、メモリ。
14. ２次元構造に分布したＮ×Ｎのメモリセルを含み、Ｎが整数であり、各ビット線（１０６）がＮ個のメモリセルのために機能し、各ワード線（１０８）がＮ個のメモリセルのために機能する、請求項１３に記載のメモリ。
15. 当該メモリは、Ｐ層で一組の重ね合わせ層を含む３次元構造を示し、
    各層が、一のビット線（１０６）と一のワード線（１０８）とに接続されたＮ×Ｎのメモリセルをなすものであり、ＰおよびＮが整数であり、
    外層のメモリセル以外のメモリセル（１００）のために機能する各ビット線（１０６）および各ワード線（１０８）が、２つの異なる隣接した層（Ｐ_i，Ｐ_i+1）に属するメモリセル（１００）に共用されている、請求項１３に記載のメモリ。
16. 当該メモリは、Ｎ×ＮのメモリセルによるＰ層の重ね合わせ層のスタックを含む３次元構造を示し、各層（Ｐ_i，Ｐ_i+1）のメモリセル（１００）が２次元構造で分布しており、ＰおよびＮが整数であり、一の２次元構造内において各ビット線（１０６）がＮ個のメモリセル（１００）のために機能するとともに各ワード線（１０８）がＮ個のメモリセル（１００）のために機能しており、
    Ｐ層の重ね合わせ層のスタックにおいて周期的な態様で、絶縁分離層（１６０）が、連続した２次元構造の層（Ｐ_i，Ｐ_i+1）の間に介挿されている、請求項１３に記載のメモリ。

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