JP5452842B2 - 薄膜トランジスタ、および薄膜トランジスタの製造方法 - Google Patents
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Description
また、ここでは、図面の煩雑さを回避するために、ゲート電極1が形成される絶縁基板(ガラス基板)と、ゲート電極1の上面を覆うゲート絶縁膜との図示を省略している。
さらに、櫛歯状のソース電極3およびドレーン電極4の各平行電極肢の数は、それぞれ、2個、3個の場合を示しているが、必要に応じて、任意数だけ設定され得る。また、両電極がともに櫛歯状を有している場合には限定されず、ソース電極3およびドレーン電極4の各平行電極肢の数は、一方が1個の平行電極肢を有し、他方が櫛歯状の2個の平行電極肢を有する場合もある。
a−Si層(真性半導体層)2は、ゲート絶縁膜を介して絶縁基板上に形成され、櫛歯状のソース電極3およびドレーン電極4は、両電極間にTFTのチャネル領域5を形成するように、a−Si層2上に対向配置されている。
ドレーン電極4は、一片を共有する2個のコ字状電極部7と、コ字状電極部7からチャネル領域5内に延長された3個の平行電極肢とを有する。
つまり、図6に示すように、特許文献1に記載の櫛歯状のソース電極3およびドレーン電極4を用いたTFT特性は、4つの「平行対向電極TFT」と3つの「コ字状電極TFT」とからなる並列接続TFT特性の合成と考えることができる。
このとき、両電極の相互関係は、平行対向電極TFTにおいては、いずれの極性の場合もほぼ同一であるが、コ字状電極TFTにおいては、両電極の相互関係が極性によって異なる。
つまり、櫛歯状電極を用いたTFTにおいては、コ字状電極TFT部分の相対的寄与率に起因して、ドレーン電流IdsがマイナスVgs領域で増加する。
また、特に、この種の薄膜トランジスタを表示装置用駆動回路に用いた場合には、Idsの増加が、駆動回路に接続されるコンデンサに蓄積された電荷の流出(リーク)を招くので、所望の表示電位が維持できない(すなわち、表示画面に支障を及ぼす)という課題があった。
以下、図面を参照しながら、この発明の実施の形態1に係る薄膜トランジスタおよびその製造方法について詳細に説明する。
ここでは、前述と同様に、半導体層としてa−Si層(アモルファスシリコン層)を用いた場合を例にとって説明する。
また、櫛歯状の平行電極肢を根本でつなぐ櫛歯根本連結部の形状としては、図1においてはコ字状のものを一例として示しており、図2以降においてはU字状のものを一例として示している。
また、図1においても、煩雑さを回避するために、絶縁基板およびゲート絶縁膜(図2とともに後述する)の図示を省略している。また、前述と同様に、第1の電極をソース電極3とし、第2の電極をドレーン電極4としているが、これに限定されることはなく、第1の電極をドレーン電極4とし、第2の電極をソース電極3としてもよい。
各除去領域8、9は、コ字状電極部6、7内にTFT構造が形成されることがないように、所要サイズ(たとえば、1μm×1μm程度)以上の面積に設定される。
これにより、コ字状電極部6、7内にTFT構造が形成されることはない。
このとき、除去領域8には、a−Si層2Aおよびオーミックコンタクト層12からなる島は形成されず、ゲート絶縁膜11が露出する形になる。
これにより、先の図1に示したように、平行対向電極TFT領域のみにa−Si層2Aが残され、U字状電極部の除去領域8(櫛歯根本連結部におけるTFT領域)では、a−Si層2Aが除去されたTFT構造が実現できる。これにより、平行対向電極TFTのみが形成され、U字状電極部のTFTが形成されることはない。
まず、図4Aにおいて、ガラス基板(図示せず)上にゲート電極1を形成する。その後、少なくともゲート電極1の上面を覆うように、たとえばP(プラズマ)−CVD法により、ガラス基板上にSiO2からなるゲート絶縁膜11を形成する(図示せず)。
図5において、破線は、従来(図6参照)の薄膜トランジスタによる特性曲線であり、実線は、この発明の実施の形態1(図1参照)に係る薄膜トランジスタによる特性曲線である。また、1点鎖線は、円弧状電極の薄膜トランジスタによる特性曲線である。
これにより、ゲート電極1の周辺端部の段差部とソース電極3およびドレーン電極4との交差領域に、a−Si層2Aが残されるので、薄膜トランジスタの製造時の歩留りや長時間動作後に発生する画質不良を向上させることができる。
すなわち、ゲート絶縁膜11には段差部にならって段差が生じるので、ゲート絶縁膜11の段差部においては、絶縁膜成膜前の洗浄工程でも除去しきれない微小なゴミや汚れに起因する絶縁膜の不均質が生じる。また、工程中の熱衝撃や経時劣化などによって絶縁膜にクラックが発生しやすい。しかしながら、半導体であるa−Si層2Aを介在させることにより、上面電極とゲート電極1との電極間ショートやリークを回避することができる。
また、半導体層として、a−Si(アモルファスシリコン)層2Aを用いたが、たとえば有機半導体層などを用いてもよい。
この場合、たとえば液晶表示装置を駆動するために一体集積形成される駆動回路のドライブTFTのリーク電流を低減することができ、a−Si−TFTを使用したTFT−LCD駆動回路(ゲート駆動回路またはデータ駆動回路)の電荷保持特性を向上させることができる。
さらに、上記薄膜トランジスタは、表示装置のどの回路部に用いられてもよく、大電流が要求されない画素部に用いられてもよい。
Claims (4)
- 絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性半導体層と、前記真性半導体層上に低抵抗半導体層を介して配置されソース電極およびドレーン電極となる第1および第2の電極とを有する薄膜トランジスタであって、
前記薄膜トランジスタのチャネル領域は、互いに対向配置された前記第1および第2の電極の平行電極肢間にだけ形成され、
前記第1の電極は、互いに平行に配置されたM(Mは自然数)個の第1平行電極肢と、前記M個の第1平行電極肢を共通に連結する第1共通連結部とを有し、
前記第2の電極は、前記M個の第1平行電極肢と互いに平行し、前記M個の第1平行電極肢と交番的に配置されたM+1個の第2平行電極肢と、前記M+1個の第2平行電極肢を共通に連結する第2共通連結部とを有し、
前記真性半導体層は、前記チャネル領域と、少なくとも前記第1および第2の電極と前記ゲート電極とが平面的に重なる領域とに形成され、
前記低抵抗半導体層は、前記真性半導体層と、前記第1および第2の電極との重畳する領域にだけ形成され、
前記真性半導体層および前記低抵抗半導体層は、前記第1共通連結部と前記第2平行電極肢の先端部との間の領域と、前記第2共通連結部と前記第1平行電極肢の先端部との間の領域で、完全に除去され、
前記第1電極の前記第1共通連結部および前記第1平行電極肢と、前記第2電極の前記第2共通連結部および前記第2平行電極肢との全体が、前記ゲート電極の平面と重畳されており、前記チャネル領域の全体が、前記ゲート電極の平面と重畳されており、
前記各第1平行電極肢と前記各第2平行電極肢の間に形成される、前記真性半導体層の前記各チャネル領域の幅は、前記各第1平行電極肢と前記各第2平行電極肢が互いに対向する部分における前記各第1平行電極肢および前記各第2平行電極肢のそれぞれの幅と同一である
ことを特徴にする薄膜トランジスタ。 - 請求項1に記載の薄膜トランジスタにおいて、
前記第1共通連結部および前記第2平行電極肢の先端部は、それぞれ互いに対向する曲線型エッジ部を有し、
前記第2共通連結部および前記第1平行電極肢の先端部は、それぞれ互いに対向する曲線型エッジ部を有し、
前記真性半導体層および前記低抵抗半導体層は、
前記第1共通連結部の曲線型エッジ部と、前記第2平行電極肢の曲線型エッジ部の間の領域で完全に除去され、
前記第2共通連結部の曲線型エッジ部と、前記第1平行電極肢の曲線型エッジ部の間の領域で完全に除去された
ことを特徴にする薄膜トランジスタ。 - 絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性半導体層と、前記真性半導体層上に低抵抗半導体層を介して配置されソース電極およびドレーン電極となる第1および第2の電極とを有する薄膜トランジスタの製造方法であって、
前記薄膜トランジスタのチャネル領域は、互いに対向配置された前記第1および第2の電極の平行電極肢間にだけ形成され、
前記第1の電極は、互いに平行に配置されたM(Mは自然数)個の第1平行電極肢と、前記M個の第1平行電極肢を共通に連結する第1共通連結部とを有し、
前記第2の電極は、前記M個の第1平行電極肢と互いに平行し、前記M個の第1平行電極肢と交番的に配置されたM+1個の第2平行電極肢と、前記M+1個の第2平行電極肢を共通に連結する第2共通連結部とを有し、
前記真性半導体層は、前記チャネル領域と、少なくとも前記第1および第2の電極と前記ゲート電極とが平面的に重なる領域とに形成され、
前記低抵抗半導体層は、前記真性半導体層と、前記第1および第2の電極との重畳する領域にだけ形成され、
前記真性半導体層および前記低抵抗半導体層は、前記第1共通連結部と前記第2平行電極肢の先端部との間の領域と、前記第2共通連結部と前記第1平行電極肢の先端部との間の領域で、完全に除去され、
前記第1電極の前記第1共通連結部および前記第1平行電極肢と、前記第2電極の前記第2共通連結部および前記第2平行電極肢との全体が、前記ゲート電極の平面と重畳されており、前記チャネル領域の全体が、前記ゲート電極の平面と重畳されており、
前記各第1平行電極肢と前記各第2平行電極肢の間に形成される、前記真性半導体層の前記各チャネル領域の幅は、前記各第1平行電極肢と前記各第2平行電極肢が互いに対向する部分における前記各第1平行電極肢および前記各第2平行電極肢のそれぞれの幅と同一である
ことを特徴とする薄膜トランジスタの製造方法。 - 請求項3に記載の薄膜トランジスタの製造方法において、
前記絶縁基板上にゲート電極を形成した後に、前記ゲート電極の上面を覆うゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、前記真性半導体層および低抵抗半導体層を順次形成するステップと、
前記低抵抗半導体層上に、前記ソース電極および前記ドレーン電極の電極材料を成膜するステップと、
ハーフトーンマスクを適用するフォトリソグラフィおよびエッチングにより、前記成膜された電極材料膜をパターニングして、前記第1および第2電極と、前記第1および第2電極を連結する前記第1および第2平行電極肢の間の平行電極部分を形成するステップであって、前記第1および第2平行電極肢の間の前記平行電極部分の上には、前記第1および第2電極の上に形成されるレジストより薄いレジストが形成されているステップと、
ドライエッチング法により、前記互いに連結された第1および第2電極が形成された部分以外の部分の前記真性半導体層および前記低抵抗半導体層を除去するステップと、
追加のドライエッチング法により、前記薄いレジストに対応する、前記第1および第2平行電極肢の間の前記平行電極部分を前記低抵抗半導体層まで除去するステップと
を備えたことを特徴とする薄膜トランジスタの製造方法。
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