JP5435594B2 - 情報処理装置及びプログラム - Google Patents

Description

本発明は、スパイク・パルスのタイミングにより計算を行う画像・信号処理技術に関する。

ロボットビジョンや自動車、監視カメラなどのアプリケーションにおいて知的画像認識機能（物体認識・歩行者認識・不審者認識など）が必要とされており、そのために、デジタル方式による各種メディアプロセッサが提案されている。しかし、脳の情報処理機能に学んだような高度に知能的な画像処理や情報処理では、単純な積和演算ではなく、時間的にダイナミックに変化する（非線形）計算を必要とすることが多く、既存のデジタル方式では効率良く実行ができない。特に非線形演算はデジタル方式では通常SRAMベースのルックアップ・テーブルを用いるため、面積効率が非常に低下する。

そこで、デジタル方式ではなく、時間軸にアナログ的に情報を展開して計算を行うＰＷＭ信号を用いたＡ−Ｄ融合方式が提案されている（非特許文献２、非特許文献３）。この方式は小規模な回路で積和演算および任意の非線形演算を実現できるため、非線形ダイナミクス演算を実行する並列処理システムに適するが、同期動作による離散時間演算を行うため、演算効率は高くない。

ところで、従来から、セルラー構造ネットワークを用いて信号処理を行う技術は、網膜視覚系情報処理等の分野において研究開発が行われている。このセルラー構造ネットワークにおいて前記のＰＷＭ信号を用いた技術により、抵抗ネットワークによるガボール型フィルタを構成した例が知られている（非特許文献１，２，３、特許文献１）。

ここで、ガボール・フィルタ（Gabor Filter）とは、そのインパルス応答が、sin/cos関数とガウス関数の積で表される線形フィルタと定義されている。また、ガボール型フィルタ（Gabor-Type Filter）とは、ガボール・フィルタのインパルス応答又はそれに近似するインパルス応答を有するフィルタをいう。

図６１に２次元の抵抗ネットワークによるガボール型フィルタの回路モデルの一例を示す（特許文献１の図４０）。

図６１は、１節点分（１つの節点とそれに隣接する節点）の回路を表している。各節点はそれぞれ正方格子上の格子点に配置されている。また、各節点は、実部節点と虚部節点の組み合わせからなる。Ｖ_m,n ^ｒ（m,n∈整数）は実部節点、Ｖ_m,n ^ｉ（m,n∈整数）は虚部節点の電圧（節点電圧）を表す。Ｇ_０は各節点と基準（接地）電位との間のコンダクタンス、Ｇ_１ｘは、水平方向に隣接する実部節点同士又は隣接する虚部節点同士の間のコンダクタンス、Ｇ_１ｙは、垂直方向に隣接する実部節点同士又は隣接する虚部節点同士の間のコンダクタンス、Ｇ_２ｘは、水平方向に隣接する実部節点と虚部節点との間のコンダクタンス、Ｇ_２ｙは、垂直方向に隣接する実部節点と虚部節点との間のコンダクタンスを表す。

初期時刻において、各実部節点の節点電圧Ｖ_m,n ^ｒには、初期値（例えば、処理画像の画素値に対応する電圧）が与えられ、時間の経過とともに、隣接節点に電流が拡散していく。そして、ある時刻における各節点電圧を同時検出することによって、処理信号を得ることができる。

このガボール型フィルタの時刻ｔにおける各節点の節点電圧をＶ_m,n ^ｒ（ｔ），Ｖ_m,n ^ｉ（ｔ）とすると、キルヒホッフの電流則より、時刻ｔ＋ｄｔにおける各節点の節点電圧Ｖ_m,n ^ｒ（ｔ＋ｄｔ），Ｖ_m,n ^ｉ（ｔ＋ｄｔ）は次式によって表される。

図６１のモデルでは、抵抗ネットワークの過渡状態をみるため、ＲＣの時定数で動作する通常の連続時間型アナログ回路で制御することは難しい。そこで、本発明者らは、抵抗ネットワークの各節点の電流式により、離散時間で動作する画素並列型モデルを提案し、パルス変調（ＰＷＭ）方式の回路を考案し、それを集積化した（非特許文献２，３参照）。

特開２００４−２７２８０６号公報

森江隆, 梅澤淳, 岩田穆，"抵抗ネットワークの過渡状態を利用するガボール型フィルタ回路"，電子情報通信学会 信学技報, NC2003-82, pp. 13-18, 2003年11月． T. Morie, J. Umezawa, and A. Iwata, "A Pixel-Parallel Image Processor for Gabor Filtering Based on Merged Analog-Digital Architecture," in Symposium on VLSI Circuits, pp.212-213, 2004. 森江隆，梅澤淳，岩田穆，"AD融合回路方式による画素並列型ガボール・フィルタLSI"，電子情報通信学会 信学技報, SDM2004-126/ICD2004-68, 2004年8月19日． 銅谷賢治他編，"脳の情報表現"，第１版，朝倉書店，２００２年３月２０日，pp. 87-97. 川嶋佑輔他，"領域ベース結合MRFモデルによる大局的画像領域分割とCMOS回路実現"，信学技報，日本，電子情報通信学会，２００８年３月，pp.49-54. K. Matsuzaka and T. Morie, "A Simplified Region-Based Coupled MRF Model for Coarse Image Region Segmentation Toward its VLSI Implementation", Proc. of Int. Symp. on Nonlinear Theory and its Applications (NOLTA2009), pp. 202-205, Sapporo, Japan, Oct. 18-21(19), 2009.

しかしながら、既開発のＰＷＭ方式では、同期型動作であるため、処理の高速化が難しいという問題があった。また、図６１に示したように、差分回路を必要とするため、回路が複雑となるという問題があった。

そこで、本発明の目的は、これらの問題を解消する、積分発火型スパイキング・ニューロンモデルもしくはスパイク駆動型位相振動子モデルを用いた非同期スパイク駆動方式の回路モデルに基づく情報処理装置及び情報処理方法を提供することを目的とする。

本発明の説明の構成の説明に当たって、まず、最初にガボール型フィルタのモデル化について〔１〕で簡単に説明した後に、〔２〕で本発明の構成および作用効果について説明する。

〔１〕モデル化
まず、式（１ａ）〜（１ｄ）における各節点の状態値を、節点電圧に代えて、時間的に一定速度で進行する位相を用いて位相差により表現する。時刻ｔにおける節点（m,n）の位相を（θ_m,n ^ｒ（ｔ），θ_m,n ^ｉ（ｔ））と記す。ここで、θ_m,n ^ｒ（ｔ）は実部、θ_m,n ^ｉ（ｔ）は虚部である。それぞれの節点の位相の実部及び虚部は、位相速度ωで定常的に変化する。すなわち、状態値の更新がないときは、各節点の位相は次のように表される。

各節点の時刻ｔにおける状態値は、時刻ｔにおける各節点の位相θ_m,n ^ｒ（ｔ），θ_m,n ^ｉ（ｔ）と所定の基準位相θ_ｂ（ｔ）（例えば、θ_ｂ（ｔ）＝ωｔ）との位相差θ_m,n ^ｒ（ｔ）−θ_ｂ（ｔ），θ_m,n ^ｉ（ｔ）−θ_ｂ（ｔ）をとることによって求めることができる。

そこで、まず式（１ａ）〜（１ｄ）の節点電圧Ｖ_m,n ^ｒ（ｔ），Ｖ_m,n ^ｉ（ｔ）を、位相差θ_m,n ^ｒ（ｔ）−θ_ｂ（ｔ），θ_m,n ^ｉ（ｔ）−θ_ｂ（ｔ）に置き換えて整理すると、節点（m,n）の状態値の更新を含む位相の更新式が次のように得られる。

以下では、表記を簡単にするため、各節点の位相の実部及び虚部を切り離して別々の節点とみなし、各節点に固有のインデックスｉ（虚数部を表すｉとは異なる。）を付す。そして、上記位相θ_m,n ^ｒ，θ_m,n ^ｉを、それらの節点に付されたインデックスi,jによってθ_ｉ，θ_ｊと表記する。また、ある節点ｉに対して、それに隣接する節点の集合をＮ_ｉと記す。節点ｉの位相θ_ｉの更新において、隣接節点ｋの位相θ_ｋの寄与度を表す更新係数をＧ_ｉ，ｋと記し、自己更新係数をＧ_０と記す。そうすると、式（２ａ），（２ｂ）及び式（３ａ）〜（３ｄ）は次式のように簡単に表される。

ところで、式（４）の表現では、θ_ｉ（ｔ）が時間とともに無限大に向かって増加するため、実用上甚だ不都合である。一方、上述したように、状態値は位相差θ_ｉ（ｔ）−θ_ｂ（ｔ）さえ計算できれば求めることができるため、θ_ｉ（ｔ）の変化は当該位相差が保存される変化でありさえすればよいことがわかる。そこで、各θ_ｉは最大値θ_maxに達すると強制的に最小値θ_minにリセットされる式で表現する（ここで，θ_max＞θ_min）。つまり、θ_ｉ（ｔ）を、状態値の更新がないときは位相を周期Ｔ＝（θ_max−θ_min）／ωで周期的に変化する鋸歯波関数によって表すこととし、式（４），（３ｅ）及び基準位相θ_ｂの表現を、それぞれ次式のように書き直す。

また、状態値の更新を含む位相の更新式（５ａ）は、それぞれ次式のように書き直される。

また、式（５ｂ）は状態値が連続時間で更新される式であるが、式（５ｂ）は時間ｔのシフトに対して不変なので、状態値の更新を離散時間において行うように変更することも可能である。一方、基準位相θ_ｂを式（６ｃ）のような周期Ｔの鋸歯波関数とした場合、ｍｏｄ演算による位相のリセットにより位相変化が不連続となる時刻が生じる。この時刻において状態値の更新を行うと、誤った更新がされる場合がある。そこで、この時刻を避けて、状態値の更新は鋸歯波関数の周期Ｔの途中のタイミングで離散的に実行することとし、式（５ｂ）を次式のような式に書き直す。

ここで、ｔ_ｓは、ｍｏｄ演算により位相がリセットされる時刻を避けるためのシフト時間である。ｔ_ｐは、基準位相θ_ｂ（ｔ）がθ_minにリセットされる時刻で、ｔ_ｐ＝ｐＴ（ｐは整数）である。δ（ｔ）はディラックのデルタ関数である。

式（８）では、更新項Ｇ_０（θ_ｉ（ｔ）−θ_０（ｔ））及び更新項Ｇ_ｉｋ（θ_ｉ（ｔ）−θ_ｋ（ｔ））のすべてが同期的に同時に計算される。そこで、次に、これらの各更新項の演算をより簡単に非同期的に並列実行することを考える。

時刻ｔ_ｐ及び時刻ｔ_ｐ＋１の間で節点ｉ，ｋの状態値がともに更新されない時間区間を（ｔ_ｐ ^（ｉｋ），ｔ_ｐ＋１ ^（ｉｋ））とする。式（６ａ）より、互いに隣接する２つの節点ｉ，ｋの状態値がともに更新されない間は、隣接する節点ｉ，ｋ間の位相差θ_ｉ（ｔ）−θ_ｋ（ｔ）は一定の値に保たれる。従って、位相差θ_ｉ（ｔ）−θ_ｋ（ｔ）は時間区間（ｔ_ｐ ^（ｉｋ），ｔ_ｐ＋１ ^（ｉｋ））の間では常に一定となるので、この時間区間（ｔ_ｐ ^（ｉｋ），ｔ_ｐ＋１ ^（ｉｋ））内のどの時刻でθ_ｉ（ｔ）−θ_ｋ（ｔ）を計算しても同じ値が得られる。しかしながら、実際に状態値の更新を非同期で行う場合には、時刻ｔ_ｐ及び時刻ｔ_ｐ＋１の間のどの時刻で節点ｉ，ｋの状態値が更新されるかは節点の組ごとに異なるので、すべての隣接接点の組が更新されない時間区間は存在しないか又は存在したとしてもその位置を特定することができない。従って、一般にはθ_ｉ（ｔ）−θ_ｋ（ｔ）は時間区間（ｔ_ｐ，ｔ_ｐ＋１）の中で一定値には保存されないと考えたほうがよい。しかし、Ｇ_０及びＧ_ｉｋが小さい場合、状態値の途中更新による誤差はＯ（Ｇ_ｉｋ・Ｇ_０），Ｏ（Ｇ_ｉｋ・Ｇ_ｉｊ）のオーダーであるので無視することができ、位相差θ_ｉ（ｔ）−θ_ｋ（ｔ）は時間区間（ｔ_ｐ，ｔ_ｐ＋１）の間でほぼ一定であると近似してもよい。位相差θ_ｉ（ｔ）−θ_０（ｔ）の項についても同様である。

そこで、式（８）の右辺の更新項Ｇ_ｉｋ（θ_ｉ（ｔ）−θ_ｋ（ｔ））が実行される時刻を、時刻ｔ_ｓ＋ｔ_ｐから、時間区間（ｔ_ｐ ^（ｉｋ），ｔ_ｐ＋１ ^（ｉｋ））の間でθ_ｋ（ｔ）が０となる時刻ｔ_ｐｋ（∈（ｔ_ｐ ^（ｉｋ），ｔ_ｐ＋１ ^（ｉｋ）））へシフトする。また、更新項Ｇ_０（θ_ｉ（ｔ）−θ_０（ｔ））が実行される時刻についても、同様に、時間区間（ｔ_ｐ ^（ｉ），ｔ_ｐ＋１ ^（ｉ））の間で任意にシフトすることができる。そこで、この更新時刻も、時刻ｔ_ｓ＋ｔ_ｐから、θ_０（ｔ）が０となる時刻（ｔ_ｐ０＝（｜θ_min｜−θ_０）／ω＋ｐ・Ｔ）へシフトすることにする。そうすると、式（８）を近似的に次式のように書き直すことができる。

式（７），（９）より、位相を用いて表現したガボール型フィルタの状態値の更新を含む位相の更新式は次のように表される。

式（１０）の位相θ_ｉ（ｔ）は、ｍｏｄ演算により位相がリセットされる時刻以外で微分可能であり、微分形式で表すと次式のように表される。

従って、位相θ_ｉ（ｔ）は、次のように表すことができる。

式（１０）〜（１２）は、節点の配置が図６１のような平面四方格子状の場合に限らず、例えば、図６２のように平面六方格子状の節点配置に対しても同様に適用することができる。さらに、２次元の節点配置に限らず、１次元や３次元の節点配置にも同様に適用することができる。

また、式（５ｂ）の更新項Ｇ_ｉｋ（θ_ｉ（ｔ）−θ_ｋ（ｔ）），Ｇ_０（θ_ｉ（ｔ）−θ_０（ｔ））は、更新係数に位相状態値差を乗じた形であるが、さらに一般化したフィルタでは、各更新項は更新係数に位相状態値差の関数を乗じた形Ｇ_ｉｋ・ｆ（θ_ｉ（ｔ）−θ_ｋ（ｔ）），Ｇ_０・ｆ（θ_ｉ（ｔ）−θ_０（ｔ））で表される。ここで、ｆは、線形関数であっても非線形関数であってもよい。その場合には、式（１０）〜（１２）の更新項Ｇ_ｉｋθ_ｉ（ｔ）δ（ｔ−ｔ_ｐｋ），Ｇ_０θ_ｉ（ｔ）δ（ｔ−ｔ_ｐ０）は、それぞれ、Ｇ_ｉｋ・ｆ（θ_ｉ（ｔ））δ（ｔ−ｔ_ｐｋ），Ｇ_０・ｆ（θ_ｉ（ｔ））δ（ｔ−ｔ_ｐ０）と置き換えられる。

更新式（１０）を回路により実現するために、各節点に積分発火型ニューロンを用いる。すべてのニューロンの内部状態を表す変数θ_ｉは同じ位相速度ωで増加するものとする。各ニューロンｉは、変数θ_ｉが位相０に対応する閾値Ｖ_ｍに達すると発火して、隣接するニューロンにスパイクを伝達する。また、変数θ_ｉが最大位相θ_maxに対応する閾値Ｖ_highに達すると、最小位相θ_minに対応する電圧Ｖ_lowにリセットされる。また、時刻ｔ_ｐｋにおいて隣接するニューロンｋからスパイクが伝達されると、変数θ_ｉを（１＋Ｇ_ｉｋ）θ_ｉ（ｔ_ｐｋ）に逐次更新する。尚、θ_０を含む項の更新は、全ニューロンに一定の周期Ｔでスパイクを入力することによって実現すればよい。

尚、節点の配置が図６１のような平面四方格子状の場合において、式（１０）について、を隣接方位及び実部・虚部を明示すると、次式のようになる。

〔２〕本発明の構成
本発明に係る情報処理装置の第１の構成は、複数の節点ユニットが格子状に相互結合した節点ユニットネットワークを有する情報処理装置であって、
前記各節点ユニットは、
当該節点ユニットの固有の位相を表す位相状態値を保持する位相状態値保持手段と、
前記位相状態値保持手段が保持する前記位相状態値を所定の位相速度ωで経時的に変化させる位相進行手段と、
前記位相状態値保持手段が保持する前記位相状態値が所定の閾値である最大位相状態値に達したときに、前記位相状態値を所定の初期値である最小位相状態値にリセットする位相復位手段と、
前記位相状態値保持手段が保持する前記位相状態値が、位相が零値であることを表す所定の零位相状態値を過ぎったときに、更新トリガを出力するトリガ発生手段と、
隣接する前記節点ユニットである隣接節点ユニットの前記トリガ発生手段が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点で前記位相状態値保持手段が保持する前記位相状態値を、当該位相状態値に前記隣接方位により予め設定された更新係数を乗じた値だけ変化させ、又は当該位相状態値を前記隣接方位により予め設定された所定の関数ｆで変換した値だけ変化させることにより、前記位相状態値の更新を行う位相更新手段と、
を備え、
当該節点ユニットの位相状態値と、隣接接点ユニットの位相状態値との差に比例する値、又は前記差を前記関数ｆで変換した値だけ，当該節点ユニットの位相状態値を更新する計算を行うことを特徴とすることを特徴とする。

この構成により、各節点ユニットの位相状態値は、位相進行手段によって、所定の位相速度で経時的に増加し、位相状態値が最大位相状態値に達したときに、位相復位手段により最小位相状態値にリセットされる。従って、位相状態値は、式（６ａ）又は式（７）に示したように変化する。一方、位相状態値が零位相状態値を過ぎったときにトリガ発生手段はトリガを出力する。すなわち、トリガ発生手段によりトリガが出力された時点が、位相が０となった時点である。位相更新手段は、隣接する節点ユニットのトリガ発生手段がトリガを出力したとき（すなわち、隣接する節点ユニットの位相が０となったとき）、該節点ユニットの隣接位置に応じて、自己の位相状態値を所定量だけ変化させることにより位相状態値を更新する。これにより、式（１０）に示した更新式（但し、Ｇ_０の更新項を除く。）の演算が実行される。

尚、本発明は、「背景技術」において説明したようにガボール型フィルタ演算から発展させたものであるが、本発明の適用範囲はガボール型フィルタ演算に限られるものではなく、節点ユニットの接続の仕方、更新係数や関数ｆの設定の仕方を用途に合わせて適宜設定することによって、様々なセルラー構造ネットワーク演算に適用することが可能である（例えば、実施例６，７参照）。

ここで、「複数の節点ユニットが格子状に相互結合した節点ユニットネットワーク」とは、結晶構造のように並進対称性を有する格子や円心対称な格子などの格子点上に節点ユニットが配置され、各節点ユニットが隣接する節点ユニットと相互に結合されたネットワーク構造をいう。格子状の構造であればよく、例えば、四方格子状、六方格子状、三方格子状、円心対称格子等の様々な格子ネットワーク構造が含まれる。さらに、節点ユニットの配置は２次元配置に限られず、１次元配置や３次元配置も含まれる。尚、ここでいう配置は、空間的な配置ではなく、抽象的な配置である。すなわち、空間的に並進対称な格子状な配置と同位相（同じトポロジー）の配置をいう。また、「隣接する節点」（又は「隣接する節点ユニット」）も、空間的に隣接していることをいうのではなく、更新時において、他の節点（節点ユニット）を介することなく、位相が互いに直接相互作用をする節点（節点ユニット）のことをいう。例えば、図６２の場合、節点Ｏに対して節点Ａは空間的に隣接するが、節点Ｂは空間的には隣接していない。しかしながら、位相の更新時には節点Ｏと節点Ｂとは互いの位相が式（１０）により相互作用を及ぼすため、節点Ｏと節点Ｂとは「隣接する節点」である。また、節点Ｏと節点Ｃとは位相の更新時に互いの位相が相互作用を及ぼさないので、「隣接する節点」とはいわない。

また、本明細書において「位相（位相値）」、「状態値」、「位相状態値」は、それぞれ異なる意味で用いられる。「位相（位相値）」とは、各節点（節点ユニット）が有する位相（位相値）そのものをいう。「状態値」とは、各節点（節点ユニット）の位相から基準位相を差し引いた差をいう。ここで、「基準位相」とは、各節点（節点ユニット）の位相と同じ角速度で進行する位相であって、節点間の位相の相互作用による更新を受けないものをいい、式（６ｃ）で表される。「位相状態値」とは、各節点の位相を表現する値をいい、位相値そのものの場合以外にも例えば電圧値、電荷値等の場合もある。位相（位相値）と位相状態値とは一対一対応する。

（例）
基準位相θ_ｂ（ｔ）が式（６ｃ）で表されるとする。また、ある節点ｉの位相θ_ｉ（ｔ）は式（６ａ）で表されるとする。このとき、この節点ｉの「状態値」は、Δθ_ｉ（ｔ）＝θ_ｉ（ｔ）−θ_ｂ（ｔ）である。また、節点ｉにおいて、位相θ_ｉ（ｔ）の値は、節点ｉに備えられたコンデンサに充電される電荷量Ｑ_ｉ（ｔ）によって表現されるものとする。このとき、電荷量Ｑ_ｉ（ｔ）は節点ｉの「位相状態値」である。
（例終わり）

尚、本構成では、位相状態値を与える量は、特に特定はしておらず、例えば、回路的に構成する場合には、電圧、電荷、電流などの物理量を用いることができる。また、ソフトウェア的に構成する場合には、位相状態値を表す変数として与えられる。

「一定の位相速度ωで経時的に変化させる」とは、位相速度ωで経時的に増加させる又は経時的に減少させることをいう。「隣接方位により予め設定された更新係数」とは、例えば式（１０）に示したＧ_ｉｋのことをいう。また、「所定の関数ｆ」は、線形関数でも非線形関数でもよい。

また、回路的に構成する場合には、「位相状態値保持手段」としては、位相状態値を電荷として保持するキャパシタや、位相状態値を抵抗値として保持する抵抗変化型メモリ素子等を使用することができる。電荷を蓄えるキャパシタとしては、近年実用化が進んでいる強誘電体材料を高誘電体材料として用いることで、LSIチップ上の専有面積を小さくすることができ、素子の微細化、回路の高集積化が可能になる。ここで、「高誘電体材料」として用いるという意味は、強誘電体材料において電圧-分極特性が線形な領域を用いることにより、ヒステリシスがなく、誘電率が通常のシリコン酸化膜の１０倍から１００倍以上高い材料として用いることができるということである。また、２０００年代後半頃よりメモリスタと称される抵抗変化型メモリ素子が開発されている。これは、素子に流した電流の積分量に応じて抵抗が変化する素子なので、その変化が線形である領域を用いれば、この素子も、電荷を蓄えるキャパシタの代わりに、微細化可能な記憶素子として利用することができる。抵抗変化にしきい値があり、一定の電流量以下では抵抗が変化しないタイプの素子を用いれば、そのしきい値以下の電流を流すことで、素子の両端に発生する電圧を公知の方法で読み出すことにより、保持している抵抗値（すなわち電流の積分値）を読み出すことができる。これにより、本発明の「位相状態値保持手段」の記憶部分として用いることができる。

本発明に係る情報処理装置の第２の構成は、前記第１の構成において、前記最大位相状態値から前記最小位相状態値を差し引いた差を前記位相速度ωの平均値で除して得られる時間を基本周期Ｔとしたとき、基本周期Ｔで自己更新トリガを出力する自己更新トリガ発生手段を備え、
前記各節点ユニットは、
前記自己更新トリガ発生手段が前記自己更新トリガを出力したとき、その時点で前記位相状態値保持手段が保持する前記位相状態値を、当該位相状態値に予め設定された自己更新係数を乗じた値だけ変化させ、又は当該位相状態値を前記隣接方位により予め設定された所定の関数ｆで変換した値だけ変化させることにより、前記位相状態値の更新を行う自己位相更新手段を備えたことを特徴とする。

この構成により、式（１０）に示した更新式の自己更新項（Ｇ_０の更新項）の演算を実行することもできる。

本発明に係る情報処理装置の第３の構成は、前記第１又は２の構成において、前記トリガ発生手段は、前記位相状態値保持手段が保持する前記位相状態値が前記位相復位手段によりリセットされた時点から所定の遅延時間Ｔ_ｄだけ遅延した時点で前記更新トリガを出力することを特徴とする。

この構成によれば、位相状態値が最小位相状態値にリセットされた時点から所定の遅延時間Ｔ_ｄだけ遅延した時刻における位相を位相０とみなす。すなわち、位相状態値は、位相が負を表す最小位相状態値にリセットされた後、所定の位相速度で増加して時刻Ｔ_ｄに位相０となり、時刻Ｔ_ｄ経過後に位相が正となって最大値に達するものとみなす。そして、トリガ発生手段は、位相復位手段が位相状態値が最小位相状態値にリセットした時点から遅延時間Ｔ_ｄだけ遅延して、トリガを出力する。そして、位相更新手段は、隣接する節点ユニットのトリガ発生手段のトリガ出力により、自己の位相状態値の更新を行う。本構成では、式（１０）の更新演算を厳密に実行することとはならないが、各更新係数Ｇ_ｉｋが小さい場合には、近似的に式（１０）と同等の更新演算を実行することができる。

本発明に係る情報処理装置の第４の構成は、前記第１又は２の構成において、前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする。

本発明に係る情報処理装置の第５の構成は、前記第１又は２の構成において、前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
前記位相復位手段は、
前記最大位相状態値に対応する最大値電圧Ｖ_highと、前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒとが入力され、両者の大小関係を示す電圧信号を出力する第１のコンパレータと、
前記第１のコンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記最大値電圧Ｖ_highより大きいことを示す状態に反転した場合に、前記位相状態値保持用キャパシタの端子電位を、前記最小位相状態値に対応する最小値電圧Ｖ_lowにリセットするリセット回路と、を備え、
前記トリガ発生手段は、
前記零位相状態値に対応する零値電圧Ｖ_middleと、前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒとが入力され、両者の大小関係を示す電圧信号を出力する第２のコンパレータと、
前記第２のコンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記零値電圧Ｖ_middleより大きいことを示す状態となったときに、前記更新トリガとしてパルスを出力するトリガパルス生成器と、を備え、
前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする。

この構成による作用については、実施例１に詳述する。

ここで、状態値更新回路の構成については、上記機能を奏効するような回路であれば、その詳細な構成は特に限定はしないが、例えば、状態値更新回路を、前記各隣接節点ユニットのそれぞれに対応して設けられた更新パルス生成器、正値更新回路及び負値更新回路を備えた構成とし、（ａ）前記更新パルス生成器は、対応する前記隣接節点ユニットの前記トリガパルス生成器からパルスが出力されたとき、当該隣接節点ユニットの隣接方位に対して予め決められている更新係数の正負に応じて、当該更新係数が正の場合は当該更新係数に比例する時間幅の正値パルスを、当該更新係数が負の場合は当該更新係数に比例する時間幅の負値パルスを出力する回路であり、（ｂ）前記各正値更新回路は、対応する前記隣接節点ユニットの前記更新パルス発生器から前記正値パルスが出力されたとき、前記端子間電圧Ｖ_ｒが前記零値電圧Ｖ_middleよりも大きい場合には、当該正値パルスのパルス幅の時間だけ、前記位相状態値保持用キャパシタに対して前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差に比例する電流を給電し、前記端子間電圧Ｖ_ｒが前記零値電圧Ｖ_middleよりも小さい場合には、当該正値パルスのパルス幅の時間だけ、前記位相状態値保持用キャパシタから前記零値電圧Ｖ_middleと前記端子間電圧Ｖ_ｒとの差に比例する電流を放電する回路であり、（ｃ）前記各負値更新回路は、対応する前記隣接節点ユニットの前記更新パルス発生器から前記負値パルスが出力されたとき、前記端子間電圧Ｖ_ｒが前記零値電圧Ｖ_middleよりも大きい場合には、当該正値パルスのパルス幅の時間だけ、前記位相状態値保持用キャパシタから前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差に比例する電流を放電し、前記端子間電圧Ｖ_ｒが前記零値電圧Ｖ_middleよりも小さい場合には、当該正値パルスのパルス幅の時間だけ、前記位相状態値保持用キャパシタに対し前記零値電圧Ｖ_middleと前記端子間電圧Ｖ_ｒとの差に比例する電流を給電する回路であるような構成とすることができる。

本発明に係る情報処理装置の第６の構成は、前記第１又は２の構成において、前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
前記位相進行手段は、前記位相状態値保持用キャパシタに対して一定所定の充電電流を給電する電流源であり、
前記トリガ発生手段は、
一方の入力端子に前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒが入力され、他方の入力端子に、前記最大位相状態値に対応する最大値電圧Ｖ_high又は前記零位相状態値に対応する零値電圧Ｖ_middleの何れかである対照電圧入力電圧が入力され、両者の大小関係を示す電圧信号を出力するコンパレータと、
前記コンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記対照電圧入力電圧より大きいことを示す状態となったときに、パルスを出力するトリガパルス生成器と、
前記トリガパルス生成器がパルスを出力すると、当該パルスを遅延させた遅延パルスを生成するパルス遅延器と、
前記パルス遅延器から遅延パルスが出力される毎に、前記コンパレータの前記他方の入力端子に入力される前記対照電圧入力電圧を、前記最大値電圧Ｖ_highと前記零値電圧Ｖ_middleに交互に切り替える対照電圧入力電圧切替回路と、
前記対照電圧入力電圧が前記零値電圧Ｖ_middleの状態で前記トリガパルス生成器がパルスを出力したとき、当該パルスを前記更新トリガとして出力する出力スイッチ回路と、を備え、
前記位相復位手段は、前記対照電圧入力電圧が前記最大値電圧Ｖ_highのときに、前記トリガパルス生成器がパルスを出力すると、前記電流源を遮断するとともに、前記位相状態値保持用キャパシタにの端子電位を、前記最小位相状態値に対応する最小値電圧Ｖ_lowを印加するにリセットするリセット回路を備え、
前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middle又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに給電し又は前記位相状態値保持用キャパシタから充電又は放電する状態値更新回路であることを特徴とする。

この構成による作用については、実施例２に詳述する。

本発明に係る情報処理装置の第７の構成は、前記第１又は２の構成において、前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
前記トリガ発生手段は、
前記位相状態値電圧Ｖ_ｒ、前記零位相状態値に対応する零値電圧Ｖ_middle、又は前記最大位相状態値に対応する最大値電圧Ｖ_highの何れかに入力電圧を切り替える入力電圧切替回路、一端が前記入力電圧切替回路に接続されたゼロオフセット用キャパシタ、入力側端子が前記ゼロオフセット用キャパシタの他端に接続されたインバータ、及び前記インバータの入出力端子間に接続されたゼロオフセット設定用スイッチ回路を具備するチョッパー型コンパレータと、
前記チョッパー型コンパレータの前記インバータから出力されるパルスのエッジにおいてスパイク・パルスを出力するトリガパルス生成器と、
前記トリガパルス生成器が前記スパイク・パルスを出力すると、当該スパイク・パルスの出力時点から一定の時間遅延して遅延パルスを出力するパルス遅延器と、
前記トリガパルス生成器が前記スパイク・パルスを２回出力する毎に、当該スパイク・パルスを前記更新トリガとして出力する出力スイッチ回路と、
前記入力電圧切替回路、前記ゼロオフセット設定用スイッチ回路、及び前記出力スイッチ回路の切り替えを制御する切替制御回路と、を備え、
前記位相復位手段は、前記トリガパルス生成器が前記スパイク・パルスを２回出力する毎に、前記電流源の給電を遮断するとともに前記位相状態値保持用キャパシタを放電し端子間電圧Ｖ_ｒを前記最小位相状態値に対応する最小値電圧Ｖ_lowにリセットするリセット回路を備え、
前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器から前記更新トリガを出力されたとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする。

この構成による作用については、実施例３に詳述する。

本発明に係る情報処理装置の第８の構成は、前記第３の構成において、前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
前記位相復位手段は、
前記最大位相状態値に対応する最大値電圧Ｖ_highと、前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒとが入力され、両者の大小関係を示す電圧信号を出力するコンパレータと、
前記コンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記最大値電圧Ｖ_highより大きいことを示す状態に反転した場合に、前記位相状態値保持用キャパシタの端子電圧を、前記最小位相状態値に対応する最小値電圧Ｖ_lowにリセットするリセット回路と、を備え、
前記トリガ発生手段は、前記コンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記最大値電圧Ｖ_highより大きいことを示す状態に反転した場合に、その反転時点から所定の時間だけ遅延して遅延パルスを出力する遅延パルス生成器を備え、
前記位相更新手段は、前記各隣接節点ユニットのそれぞれに対応して設けられた更新パルス生成器、正値更新回路及び負値更新回路を備え、
前記位相更新手段は、前記隣接節点ユニットの前記遅延パルス生成器が前記遅延パルスを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする。

この構成による作用については、実施例４に詳述する。

また、本発明に係る再構成プログラムは、プログラマブル論理デバイス用の再構成プログラムであって、プログラマブル論理デバイスにおいて当該再構成プログラムに基づき論理回路の再構成を行うことにより、請求項１乃至３の何れかに記載の情報処理装置が再構成されることを特徴とする。

以上のように、本発明に係る情報処理装置及びプログラムによれば、周期的に変化する位相を各節点の状態量を表す変数として各節点ユニットに保持させ、隣接節点の位相状態値が０となったときに位相更新手段により中心節点の状態値の更新を行う構成とすることで、差分回路が不要となり回路を単純化することができる。

また、各節点ユニットを非同期的に動作させることができるため、従来よりも処理の高速化を図ることが可能となる。

本発明の実施例１に係る情報処理装置の全体構成を表す図である。 節点ユニットネットワーク２の構成を示す図である。 図２のピクセル・アレイ１３の内部構成を表す図である。 各節点ユニット６の全体構成を表す図である。 実部節点ユニット７（及び虚部節点ユニット８）の内部構成を表すブロック図である。 実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の構成例（ａ）及びその動作（ｂ）を示す図である。 実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の他の構成例を示す図である。 図７のスパイク・ニューロン回路２０の各スイッチ及び各ノードに入力される信号のタイミング図である。 実部節点ユニット７及び虚部節点ユニット８のセレクタ付きパルス生成器２３，２４，２５，２６の構成（ａ）及び動作（ｂ）を表す図である。 実部節点ユニット７及び虚部節点ユニット８の状態値更新回路２７の全体構成を表す図である。 図１０の正パルス更新回路３５の（ａ）構成を表す回路図（ｂ）電圧電流特性図、及び（ｃ），（ｄ）動作を表す図である。 図１０の負パルス更新回路３６の（ａ）構成を表す回路図、（ｂ）電圧電流特性図、及び（ｃ），（ｄ）動作を表す図である。 図１０の正パルス更新回路３５の他の構成例を表す回路図である。 図１３の回路の各部の動作を表すタイミング・チャートである。 図１０の負パルス更新回路３６の他の構成例を表す回路図である。 図１５の回路の各部の動作を表すタイミング・チャートである。 正パルス更新回路３５と負パルス更新回路３６を合体した回路の構成例である。 出力部４における状態値パルス生成回路４０の回路構成の一例（ａ）及びその動作（ｂ），（ｃ）を表す図である。 本実施例の情報処理装置により、ガボール型フィルタ演算を実行し、インパルス応答を求めた結果を表す図である。 本実施例の情報処理装置によりガボール型フィルタ演算を実行した際の各節点ユニットのパルス位置の変化の一例である。 図２０のガボール型フィルタ演算結果例と理論値との比較を表す図である。 本発明の実施例２に係る情報処理装置における実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の構成（ａ）及び動作（ｂ）を示す図である。 本発明の実施例３に係る情報処理装置における実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の構成を示す図である。 図２３のスパイク・ニューロン回路２０の各部の動作を表すタイミング・チャートである。 実施例４に係る情報処理装置の実部節点ユニット７（及び虚部節点ユニット８）の内部構成を表すブロック図である。 図２５のスパイク・ニューロン回路２０の構成（ａ）及び動作（ｂ）を表す図である。 図２５の遅延パルス生成器２１の構成（ａ）及び動作（ｂ）を表す図である。 実施例４に於けるセレクタ付きパルス生成器２３，２４，２５，２６の動作を表すタイミング・チャートである。 実施例５に係る情報処理装置の各節点ユニット６の全体構成を表す図である。 実部節点ユニット７（及び虚部節点ユニット８）の内部構成を表すブロック図である。 本実施例に係る情報処理装置の各実部節点ユニット７及び虚部節点ユニット８における位相の進行・更新処理を表すフローチャートである。 各節点ユニット６における位相状態値の更新処理の流れを表すフローチャートである。 各節点ユニット６における位相状態値の更新処理の流れを表すフローチャートである。 １次元の領域ベース結合ＭＲＦのニューラル・ネットワーク・モデルを示す図である。 関数Ａ，Ｂ，Ｃ，Ｄのグラフである。 実施例６のおける節点ユニットネットワーク２の構成を示す図である。 時間関数Ａ（ｔ），Ｂ（ｔ），Ｓ（ｔ），Ｃ（ｔ）を示す図である。 図３６の各各節点ユニット６の機能構成を表すブロック図である。 図３８の節点ユニット６の回路ブロック図である。 強度過程節点ユニット７’の内部構成を表すブロック図である。 ラベル過程節点ユニット８’の内部構成を表すブロック図である。 ラベル過程節点ユニット８’におけるスパイク・ニューロン回路２０ｌの構成例（ａ）及びその動作（ｂ）を示す図である。 Ａ関数演算回路７１ａ，７１ｂの構成例を示す回路図である。 図４３のＡ関数演算回路７１ａ，７１ｂの動作例を示すタイムチャートである。 Ｂ関数演算回路７２ａ，７２ｂの構成例を示す回路図である。 図４５のＢ関数演算回路７２ａ，７２ｂの動作例を示すタイムチャートである。 Ｃ関数演算回路７５及びＳ関数演算回路７６の構成例を示す回路図である。 図４７のＣ関数演算回路７５及びＳ関数演算回路７６の動作例を示すタイムチャートである。 図４１のＡ・Ｓ関数演算回路７７の回路構成を示す図である。 図４０のＢ・Ｃ関数演算回路７３（Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄ）の回路構成を示す図である。 図４０のパルス更新回路７４（パルス更新回路７４ａ，７４ｂ，７４ｃ，７４ｄ）及び図４１のパルス更新回路７８（パルス更新回路７８ａ，７８ｂ，７８ｃ，７８ｄ）の構成例を示す回路図である。 本実施例の情報処理装置１の演算動作を表すタイムチャートである。 ニューロン活動の放射状伝搬に基づく動き検出プロセスの説明図である。 本実施例のセルラー・ニューラル・ネットワークの全体構成を表す図である。 図５３，図５４のセルラー・ニューラル・ネットワークを用いた動き検出の原理を説明する図である。 本発明の実施例６に係る情報処理装置の全体構成を表す図である。 上象限に対応するＣＡ３ネット（ＣＡ３（ｕ））内の各ニューロン・セルとそれに対応するＣＡ１ネット（ＣＡ１（ｕａ），ＣＡ１（ｕｂ），ＣＡ１（ｕｌ），ＣＡ１（ｕｒ））内の各ニューロン・セルとの結線状態を表す図である。 図５７のＣＡ３ネット（ＣＡ３（ｕ））内の１つのニューロン・セル（m,n）に結線されるＣＡ１ネット内のニューロン・セルを示した図である。 図５６の４個のＣＡ３ネット内の各節点ユニットＣＡ３（ξ）（m,n）の回路構成を示す図である。 実施例６に係る情報処理装置の各節点ユニットＣＡ１（ξη）（m,n）の動作を示すタイムチャートである。 ２次元の抵抗ネットワークによるガボール型フィルタ（Gabor Type Filter）の回路モデルの一例である。 ２次元の抵抗ネットワークによるガボール型フィルタ（Gabor Type Filter）の回路モデルの他の一例である。

以下、本発明を実施するための形態について、図面を参照しながら説明する。

本実施例では、式（１３ａ）〜（１３ｄ）で説明した平面四方格子状のガボール型フィルタ演算をアナログ回路によって高速に演算することが可能となるように構成する例について説明する。

〔１〕全体構成
図１は、本発明の実施例１に係る情報処理装置の全体構成を表す図である。情報処理装置１は、節点ユニットネットワーク２、基準位相発生部２ａ、入力部３、出力部４、及び全体制御部５を備えている。

節点ユニットネットワーク２は、複数の節点ユニット（後述）が並進対称な格子状に相互結合したネットワーク構造を有している。基準位相発生部２ａは、基準位相信号の生成を行う。入力部３は、節点ユニットネットワーク２の各節点ユニットに、位相状態値の初期値を設定する。出力部４は、節点ユニットネットワーク２の各節点ユニットの位相状態値を出力する。全体制御部５は、節点ユニットネットワーク２の各節点ユニットに、更新係数やパルス遅延量などのパラメータを設定するとともに、それら節点ユニットの動作制御を行う。

図２は、節点ユニットネットワーク２の構成を示す図である。図３は、図２のピクセル・アレイ１３の内部構成を表す図である。図４は、各節点ユニット６の全体構成を表す図である。各節点ユニット６は、図４に示したように、実部節点ユニット７と虚部節点ユニット８とを備えている。ここで、節点ユニット６は、２次元ガボール型フィルタの状態値を保持する各節点に対応する。また、実部節点ユニット７は、節点の状態値の実部を保持・更新する部分、虚部節点ユニット８は状態値の虚部を保持・更新する部分である。

節点ユニットネットワーク２は、Ｎ行Ｍ列に配列されたＭ×Ｎ個の節点ユニット６を備えている。各節点ユニット６は、図２のように、平面四方格子点状に配列されている。これをピクセル・アレイ１３と呼ぶ。各節点ユニット６は、図３に示すように、上下左右に隣接する４つの節点ユニット６と互いに結合されている。以下、ｎ行ｍ列目の節点ユニット６を、「節点ユニットＵ_m,n」と呼ぶことにする。

また、節点ユニットネットワーク２は、図２のように、列セレクタ１４と２つのドライバ１５，１６を備えている。

ドライバ１５は、ピクセル・アレイ１３のすべての列の各節点ユニット６に対して、自己更新係数Ｇ_０に対応する電圧を印加するためのドライバである。

ピクセル・アレイ１３の各列の節点ユニット６には、共通の列選択信号線９（図４参照）が接続されている。列選択信号線９は全部でＭ本ある。列セレクタ１４は、各列の列選択信号線９の何れかに対して、選択列を指定するための列選択信号を入力する（Ｈレベルにする）ことによって、ピクセル・アレイ１３の列の選択を行う。

ピクセル・アレイ１３の各行の実部節点ユニット７には、図４に示したように、共通の初期値入力線１０が接続されている。初期値入力線１０は全部でＮ本である。各初期値入力線１０には、入力部３から、位相状態値の初期値を設定するための初期化信号が入力される。ガボール型フィルタの演算を実行するのに先立ち、全体制御部５が、列セレクタ１４により列を選択した後、入力部３が各初期値入力線１０から各行の実部節点ユニット７の位相状態値の初期値（初期化信号）を入力することにより、各実部節点ユニット７に位相状態値の初期値を設定することができる。

ピクセル・アレイ１３の各行の実部節点ユニット７と虚部節点ユニット８には、図４に示したように、それぞれ、共通の実部外部出力線１１及び虚部外部出力線１２が接続されている。実部外部出力線１１及び虚部外部出力線１２も、それおれ、全部でＮ本ずつある。

各実部外部出力線１１及び各虚部外部出力線１２は、ドライバ１６を介して、出力部４に接続されている。ドライバ１６は、列セレクタ１４により選択された列にある各行の実部節点ユニット７及び虚部節点ユニット８が発火したときに出力するスパイク・パルス（spike pulse）spk_fを、外部回路である出力部４に出力するための出力バッファである。ガボール型フィルタの演算がすべて終了した後に、全体制御部５が、列セレクタ１４により列を選択した後、出力部４が各行の実部外部出力線１１及び虚部外部出力線１２から各行の実部節点ユニット７及び虚部節点ユニット８の位相状態値を読み出して出力することができる。

尚、本実施例では、もっとも一般に用いられる例として、節点ユニット６が平面四方格子状に結合した例を説明するが、本発明では、節点ユニットネットワーク２の構成としてこれ以外にも、目的に応じて、三方格子状、六方格子状等の様々なネットワーク構造を採ることができる。

図３に示すように、各節点ユニット６には、隣接する各節点ユニット６から、表１のようなパルス（更新トリガ又は自己更新トリガ）が入力される。表１において、「隣接節点方位」欄は、注目する節点ユニットＵ_m,nに対しパルス（更新トリガ）を出力する隣接節点ユニットＵ_{ｍ’,ｎ’}の方位（節点ユニットＵ_m,nから見た方位）である。例えば、「上」は隣接節点ユニットＵ_m-1,nを指す。「隣接節点種類」欄は、パルスを出力する隣接節点ユニットＵ_{ｍ’,ｎ’}の種類（「実部節点ユニット７」又は「虚部節点ユニット８」）を表す。例えば、節点ユニットＵ_m,nに対し左側の隣接節点ユニットＵ_m-1,nの実部節点ユニット７が更新項−Ｇ_１ｘθ_m,n ^ｒ（ｔ）δ（ｔ_{ｐ（m-1,n）} ^ｒ∈［ｔ，ｔ＋Δｔ］）が出力される場合において、当該更新係数Ｇ_１ｘが正の場合（すなわち、−Ｇ_１ｘが負の場合）、節点ユニットＵ_m,nに対しパルスR_left_m_gx1が入力される。

尚、表１の最下段のg0_p，g0_mは、すべての節点ユニットＵ_m,nに対し共通に入力されるパルス（自己更新トリガ）であり、式（１３ｃ），（１３ｄ）の自己更新係数−Ｇ_０が負の場合g0_mが、自己更新係数−Ｇ_０が正の場合g0_pが入力される。

また、各節点ユニット６からは、隣接する各節点ユニット６に対し、表２のようなパルス（更新トリガ又は自己更新トリガ）が出力される。表２において、「隣接節点方位」欄は、注目する節点ユニットＵ_m,nからパルス（更新トリガ）を出力する隣接節点ユニットＵ_{ｍ’,ｎ’}の方位（節点ユニットＵ_m,nから見た方位）である。「隣接節点種類」欄は、パルスを出力する隣接節点ユニットＵ_{ｍ’,ｎ’}の種類（「実部節点ユニット７」又は「虚部節点ユニット８」）を表す。

ここで、上記各入力パルスの記号法について説明すると、先頭の「R」又は「I」は、実部節点ユニット７の出力（R）か虚部節点ユニット８の出力（I）かを表す。先頭から２番目の「left」，「right」，「top」，「bottom」はトリガパルスが入力される隣接方向を表し、それぞれ「left」が左隣接，「right」が右隣接，「top」が上隣接，「bottom」が下隣接の隣接節点ユニット６から入力されるトリガパルスであることを表す。先頭から３番目の「p」，「m」はトリガパルスの正負（すなわち更新係数Ｇ_ｉｋの符号）を表し、「p」が正，「m」が負であることを表す。末尾の「gx1」，「gx2」，「gy1」，「gy2」は、トリガパルスに乗算されている更新係数の種類を表し、それぞれ、「gx1」がＧ_１ｘ，「gx2」がＧ_２ｘ，「gy1」がＧ_１ｙ，「gy2」がＧ_２ｙが乗算されていることを表す。例えば、「R_left_p_gx1」は、左隣接の実部節点ユニット７から出力される正のトリガパルスに更新係数Ｇ_１ｘを乗算した入力パルスであることを表す。

また、上記各出力パルスの記号法について説明すると、先頭の「R」又は「I」は、実部節点ユニット７の出力（R）か虚部節点ユニット８の出力（I）かを表す。先頭から２番目の「OUT」はトリガパルスが出力パルスであることを表す。先頭から３番目の「P」，「M」はトリガパルスの正負（すなわち更新係数Ｇ_ｉｋの符号）を表し、「P」が正，「M」が負であることを表す。末尾の「gx1」，「gx2」，「gy1」，「gy2」は、トリガパルスに乗算されている更新係数の種類を表し、それぞれ、「gx1」がＧ_１ｘ，「gx2」がＧ_２ｘ，「gy1」がＧ_１ｙ，「gy2」がＧ_２ｙが乗算されていることを表す。例えば、「I_OUT_M_gy2」は、虚部節点ユニット８から出力される負のトリガパルスに更新係数Ｇ_2yを乗算した出力パルスであることを表す。

図５は、図４の実部節点ユニット７の内部構成を表すブロック図である。尚、虚部節点ユニット８の内部構成についてもこれと同様であるため、ここでは、代表として実部節点ユニット７についてのみ説明する。

実部節点ユニット７（虚部節点ユニット８）は、スパイク・ニューロン回路２０、遅延パルス生成器２１、更新許可スイッチ２２、セレクタ付きパルス生成器２３，２４，２５，２６、状態値更新回路２７、及び列選択スイッチ２８，２９を備えている。

スパイク・ニューロン回路２０は、実部節点ユニット７（虚部節点ユニット８）に固有の位相状態値を保持する位相状態値保持手段として機能するとともに、位相状態値保持手段が保持する位相状態値を一定の位相速度ωで経時的に変化させる位相進行手段、位相状態値保持手段が保持する位相状態値が最大位相状態値に達したときに、位相状態値を最小位相状態値にリセットする位相復位手段、及び位相状態値が零位相状態値を過ぎたときに発火して更新トリガを出力するトリガ発生手段として機能する。このスパイク・ニューロン回路２０は、発火したときにスパイク・パルスspk_fを出力し、このスパイク・パルスspk_fは更新許可スイッチ２２を介してセレクタ付きパルス生成器２３，２４，２５，２６に入力される。

更新許可スイッチ２２は、ＡＮＤ回路で構成され、一方の入力がスパイク・ニューロン回路２０の出力に接続され、他方の入力には、全体制御部５から出力される更新許可信号update_enaが入力される。更新許可スイッチ２２は、更新許可信号update_enaがＨレベルのときには、スパイク・ニューロン回路２０が出力するスパイク・パルスspk_fをセレクタ付きパルス生成器２３，２４，２５，２６に伝達し、更新許可信号update_enaがＬレベルのときは伝達しない。これにより、状態値の更新を実行するかしないかを切り替えることができる。

セレクタ付きパルス生成器２３，２４，２５，２６は、スパイク・パルスspk_fが入力されると、それぞれ、各更新係数Ｇ_１ｘの大きさに比例したパルス幅を持つトリガパルス（更新トリガ）R_OUT_P_gx1, R_OUT_M_gx1，Ｇ_２ｘの大きさに比例したパルス幅を持つトリガパルス（更新トリガ）R_OUT_P_gx2, R_OUT_M_gx2，Ｇ_１ｙの大きさに比例したパルス幅を持つトリガパルス（更新トリガ）R_OUT_P_gy1, R_OUT_M_gy1，Ｇ_２ｙの大きさに比例したパルス幅を持つトリガパルス（更新トリガ）R_OUT_P_gy2, R_OUT_M_gy2を出力する。

状態値更新回路２７は、隣接節点ユニット６から各トリガパルスが入力されると、それらのトリガパルスの符号及びパルス幅に応じて、スパイク・ニューロン回路２０内の位相状態値保持手段が保持する位相状態値を増加又は減少させることにより、状態値の更新を行う。

従って、本実施例では、セレクタ付きパルス生成器２３，２４，２５，２６及び状態値更新回路２７が協働することによって、隣接する隣接節点ユニットのトリガ発生手段がトリガ（更新トリガ）を出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点で保持する位相状態値を、当該位相状態値に隣接方位により予め設定された更新係数を乗じた値だけ変化させることにより、状態値の更新を行う位相更新手段として機能することになる。

次に、図５の実部節点ユニット７（虚部節点ユニット８）の各部の詳細な構成とその動作について述べる。

〔２〕実部節点ユニット７及び虚部節点ユニット８の各部の詳細構成と動作
（１）スパイク・ニューロン回路２０
図６は、実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の構成例（ａ）及びその動作（ｂ）を示す図である。図６に示したスパイク・ニューロン回路２０は、位相状態値保持用キャパシタＣ_０、２つの電流源Ｉ１，Ｉ２、２つのコンパレータＣＭＰ１，ＣＭＰ２、２つのトリガパルス生成器ＰＧ１，ＰＧ２、及び３つのスイッチ回路Ｓ１，Ｓ２，Ｓ３を備えている。

位相状態値保持用キャパシタＣ_０は一端が接地され、他端が出力ノードｎ１に接続されている。電流源Ｉ１は、出力ノードｎ１を介して位相状態値保持用キャパシタＣ_０に接続されており、他端子がスイッチ回路Ｓ１を介して電源に接続されている。スイッチ回路Ｓ２は、一端が出力ノードｎ１に接続され、他端には、位相の最小値（最小位相値）θ_minに相当する電圧である最小値電圧Ｖ_lowが入力されている。

コンパレータＣＭＰ１は、プラス側入力端子が出力ノードｎ１に接続され、マイナス側入力端子に最大値電圧Ｖ_highが入力されている。最大値電圧Ｖ_highは、位相の最大値（最大位相値）θ_maxに相当する電圧であり、全体制御部５で生成され入力される。また、コンパレータＣＭＰ１の出力は、トリガパルス生成器ＰＧ１を介してスイッチ回路Ｓ１，Ｓ２の制御端子に接続されている。トリガパルス生成器ＰＧ１が生成するパルス幅は、キャパシタの電荷を放電してＶ_lowに設定するのに要する時間を決定する。コンパレータＣＭＰ１の出力がＨレベルのときは、スイッチ回路Ｓ１が開路（切断）状態、スイッチ回路Ｓ２が閉路（接続）状態となり、Ｌレベルのときはその逆となる。

コンパレータＣＭＰ２は、プラス側入力端子が出力ノードｎ１に接続され、マイナス側入力端子に零値電圧Ｖ_middleが入力されている。零値電圧Ｖ_middleは、位相が零値であることを表す電圧であり、全体制御部５で生成され入力される。また、コンパレータＣＭＰ２の出力は、トリガパルス生成器ＰＧ２に接続されている。

トリガパルス生成器ＰＧ２は、コンパレータＣＭＰ２が出力するパルス波形の立ち上がりにおいて、短時間幅のスパイク・パルスspk_fを出力する回路である。トリガパルス生成器ＰＧ２の出力側は、スパイク・ニューロン回路２０の出力端子に接続されている。

電流源Ｉ２は、一端が出力ノードｎ１を介して位相状態値保持用キャパシタＣ_０に接続されており、他端がスイッチ回路Ｓ３を介して電源に接続されている。スイッチ回路Ｓ３の制御端子には、初期値入力線１０が接続されている。スイッチ回路Ｓ３は、入力部３から入力される初期化信号がＨレベルのときに閉路状態、Ｌレベルのときに開路状態となる。

この回路では、出力ノードｎ１の電圧（位相状態値電圧）Ｖ_ｒ又は位相状態値保持用キャパシタＣ_０に充電された電荷量Ｑ_ｒ＝Ｃ_０Ｖ_ｒが、この実部節点ユニット７又は虚部節点ユニット８の「位相状態値」となる。

状態値更新回路２７が状態値の更新を行っていない（すなわち、出力ノードｎ１に状態値更新回路２７からの電流の入出力がない）状態では、出力ノードｎ１の位相状態値電圧Ｖ_ｒ、コンパレータＣＭＰ１の出力電圧spk_r、及びスパイク・ニューロン回路２０の出力電圧spk_fは、図６（ｂ）に示したような時間変化をする。すなわち、まず、コンパレータＣＭＰ１の出力電圧spk_rがＨレベルとなると、スイッチ回路Ｓ２が閉路するとともにスイッチ回路Ｓ１が開路して、位相状態値保持用キャパシタＣ_０が放電され、Ｖ_ｒ＝Ｖ_low（すなわち、位相値θ＝θ_min＜０）にリセットされる。次に、前記トリガパルス幅の時間後にコンパレータＣＭＰ１の出力電圧spk_rはＬレベルとなり、スイッチ回路Ｓ２が開路しスイッチ回路Ｓ１が閉路される。そうすると、電流源Ｉ１により、位相状態値保持用キャパシタＣ_０に一定の充電電流Ｉ_ｓが供給され、出力ノードｎ１の位相状態値電圧Ｖ_ｒは一定の勾配で上昇し始める。すなわち、位相θがθ_min＋ωｔで変化する。このとき、Ｖ_ｒ＜Ｖ_middleなので、コンパレータＣＭＰ２の出力電圧はＬレベルである。

位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleを過ぎた直後（すなわち、位相θが０を過ぎたとき）、コンパレータＣＭＰ２の出力電圧がＬレベルからＨレベルに反転する。トリガパルス生成器ＰＧ２は、このコンパレータＣＭＰ２の出力電圧の立ち上がりにおいて、短時間のスパイク・パルスspk_fを出力する。すなわち、スパイク・ニューロン回路２０が「発火（fire）」する。

位相状態値電圧Ｖ_ｒがさらに上昇して最大値電圧Ｖ_highに達したとき（すなわち、位相θが最大値θ_maxに達したとき）、コンパレータＣＭＰ１の出力がＨレベルとなる。これに伴って、スイッチ回路Ｓ１が開路して、スイッチ回路Ｓ２が閉路され、位相状態値保持用キャパシタＣ_０に充電された電荷は瞬時に放電されて、Ｖ_ｒ＝Ｖ_lowとなる。この放電に伴って、コンパレータＣＭＰ１，ＣＭＰ２の出力が再びＬレベルとなり、再びスイッチ回路Ｓ２が開路しスイッチ回路Ｓ１が閉路されて、電流源Ｉ１により、位相状態値保持用キャパシタＣ_０に一定の電流Ｉ_１が供給される。従って、状態値更新回路２７が状態値の更新を行っていない状態では、位相θは、式（６ａ）に示したように常にθ_min＋ωｔで鋸歯波状に変化し、スパイク・ニューロン回路２０は、常に一定の時間間隔（更新周期）Ｔ＝（θ_max−θ_min）／ωで発火して、一定の更新周期Ｔのスパイク・パルスspk_fを出力することになる。（ここでは、コンパレータＣＭＰ１のトリガパルス生成器ＰＧ１を介した出力パルスの時間幅は十分短いものとしている。）

図７は、実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の他の構成例を示す図である。図７に示したスパイク・ニューロン回路２０は、位相状態値保持用キャパシタＣ_０、２つの電流源Ｉ１，Ｉ２、２つのコンパレータＣＭＰ１，ＣＭＰ２、２つのトリガパルス生成器ＰＧ１，ＰＧ２、スイッチ回路Ｓ１，Ｓ２，Ｓ３、バッファ回路ＢＵＦ１，ＢＵＦ２，ＢＵＦ３、及びインバータＩＮＶ３，ＩＮＶ４を備えている。また、コンパレータＣＭＰ１は、キャパシタＣ_３、インバータＩＮＶ１、及びスイッチ回路Ｓ４，Ｓ５，Ｓ６を備え、コンパレータＣＭＰ２は、キャパシタＣ_４、インバータＩＮＶ２、及びスイッチ回路Ｓ７，Ｓ８，Ｓ９を備えている。尚、図７において、図６に対応する構成部分については、図６と同符号を付している。また、図６の場合と同様に、図７の回路のノードｎ１は状態更新回路２７の出力端子に接続されており、ノードｎ１０（トリガパルス生成器ＰＧ２の出力ノード）は列選択スイッチ２９及び更新許可スイッチ２２の一方の入力端子に接続されている（図５参照）。

図７の回路では、コンパレータＣＭＰ１，ＣＭＰ２が、サンプルホールド機能を有するチョッパ型比較器として設計されている。

図８は、図７のスパイク・ニューロン回路２０の各スイッチ及び各ノードに入力される信号のタイミング図である。図８は、状態更新回路２７から出力ノードｎ１に電流の入出力がない（状態値の更新が行われていない）定常状態に於ける動作を表している。以下、図７のスパイク・ニューロン回路２０の動作を図８に従って説明する。

（フェーズ１）
まず、フェーズ１において、コンパレータＣＭＰ１の出力電圧spk_rがＨレベルであるとする。このとき、スイッチ回路Ｓ２，Ｓ５，Ｓ６，Ｓ８，Ｓ９は閉路（接続）状態、スイッチ回路Ｓ１，Ｓ４，Ｓ７は開路（切断）状態となる。スイッチ回路Ｓ１が開路することにより、電流源Ｉ１からノードｎ１への電流の供給は停止される。スイッチ回路Ｓ２が閉路することにより、ノードｎ１の位相状態値電圧Ｖ_ｒは最小値電圧Ｖ_lowとなる。スイッチ回路Ｓ４が開路しスイッチ回路Ｓ５が閉路することにより、キャパシタＣ_３の入力側ノードｎ３の電圧Ｖ_３は最大値電圧Ｖ_highとなる。スイッチ回路Ｓ７が開路しスイッチ回路Ｓ８が閉路することにより、キャパシタＣ_４の入力側ノードｎ７の電圧Ｖ_７は零値電圧Ｖ_middle＝（Ｖ_high＋Ｖ_low）／２となる。スイッチ回路Ｓ６が閉路することにより、インバータＩＮＶ１の入力ノードｎ４と出力ノードｎ５とが接続されて同電位となり、ノードｎ４，ｎ５の電圧Ｖ_４，Ｖ_５は、それぞれ、インバータＩＮＶ１の閾値電圧Ｖ_ｔｈ１となる。同様に、スイッチ回路Ｓ９が閉路することにより、インバータＩＮＶ２の入力ノードｎ８と出力ノードｎ９とが接続されて同電位となり、ノードｎ８，ｎ９の電圧Ｖ_８，Ｖ_９は、それぞれ、インバータＩＮＶ２の閾値電圧Ｖ_ｔｈ２となる。このとき、トリガパルス生成器ＰＧ２の出力はＬレベルである。

フェーズ１において、キャパシタＣ_３には電圧Ｖ_high−Ｖ_ｔｈ１が印加されるため、電荷Ｑ_３１＝Ｃ_３（Ｖ_high−Ｖ_ｔｈ１）が充電される。また、キャパシタＣ_４には電圧Ｖ_middle−Ｖ_ｔｈ２が印加されるため、キャパシタＣ_４の充電電荷はＱ_4１＝Ｃ_３（Ｖ_middle−Ｖ_ｔｈ２）となる。

（フェーズ２）
時刻ｔ_１において、コンパレータＣＭＰ１の出力電圧spk_rがＬレベルに立ち下がりフェーズ２に移行する。フェーズ２では、スイッチ回路Ｓ２，Ｓ５，Ｓ６，Ｓ８，Ｓ９は開路状態、スイッチ回路Ｓ１，Ｓ４，Ｓ７は閉路状態となる。スイッチ回路Ｓ４が閉路しスイッチ回路Ｓ５が開路することにより、キャパシタＣ_３の入力側ノードｎ３には、ノードｎ１の位相状態値電圧Ｖ_ｒが印加される。同様に、スイッチ回路Ｓ７が閉路しスイッチ回路Ｓ８が開路することにより、キャパシタＣ_４の入力側ノードｎ７にも、ノードｎ１の位相状態値電圧Ｖ_ｒが印加される。

一方、スイッチ回路Ｓ６，Ｓ９が開路することによって、インバータＩＮＶ１，ＩＮＶ２の入力側ノードｎ４，ｎ８はフローティング状態となる。従って、キャパシタＣ_３，Ｃ_４の充電電荷Ｑ_３１，Ｑ_4１は放電されることがないため、ノードｎ４，ｎ８の電圧Ｖ_４，Ｖ_８はノードｎ３，ｎ７の電圧Ｖ_３，Ｖ_７に追随して変化する。時刻ｔ_１では、Ｖ_ｒ＝Ｖ_lowなので、スイッチ回路Ｓ４，Ｓ７の閉路とともに、電圧Ｖ_３，Ｖ_７は、それぞれＶ_high−Ｖ_ｔｈ１，Ｖ_middle−Ｖ_ｔｈ２だけ降下する。従って、それに追随して、電圧Ｖ_４，Ｖ_８は、時刻ｔ_１で、それぞれＶ_low−（Ｖ_high−Ｖ_ｔｈ１），Ｖ_low−（Ｖ_middle−Ｖ_ｔｈ２）となる。それに伴い、インバータＩＮＶ１，ＩＮＶ２の出力Ｖ_５，Ｖ_９はＨレベル（Ｖ_high）となる。

また、時刻ｔ_１にコンパレータＣＭＰ１の出力電圧spk_rがＬレベルになると、スイッチ回路Ｓ１が閉路して、電流源Ｉ１によりノードｎ１への電流供給が開始される。従って、フェーズ２では、ノードｎ１の位相状態値電圧Ｖ_ｒは最小値電圧Ｖ_lowから最大値電圧Ｖ_highに向かって一定勾配で上昇する。そして、それに追随してノードｎ４，ｎ８の電圧Ｖ_４，Ｖ_８も、それぞれＶ_low−Ｖ_middle，Ｖ_lowから同じ勾配で上昇する。

（フェーズ３）
時刻ｔ_２において、ノードｎ８の電圧Ｖ_８がインバータＩＮＶ２の閾値電圧Ｖ_ｔｈ２に達すると、インバータＩＮＶ２の出力電圧Ｖ_９がＬレベル（Ｖ_low）に反転し、フェーズ３に移行する。フェーズ３では、インバータＩＮＶ２の出力電圧Ｖ_９の立ち下がりに伴って、トリガパルス生成器ＰＧ２から一定の時間幅（ｔ_３−ｔ_２）のスパイク・パルスが出力電圧spk_fに出力される。このとき、各スイッチ回路の切り替わりはなく、引き続き電圧Ｖ_ｒ，Ｖ_３，Ｖ_４，Ｖ_７，Ｖ_８は一定勾配で上昇を続ける。

（フェーズ４）
フェーズ４では、トリガパルス生成器ＰＧ２の出力は再びＬレベルに戻り、引き続き電圧Ｖ_ｒ，Ｖ_３，Ｖ_４，Ｖ_７，Ｖ_８は一定勾配で上昇を続ける。

（フェーズ１）
時刻ｔ_４において、ノードｎ４の電圧Ｖ_４がインバータＩＮＶ１の閾値電圧Ｖ_ｔｈ１に達すると、インバータＩＮＶ１の出力電圧Ｖ_５がＬレベル（Ｖ_low）に反転し、フェーズ５に移行する。フェーズ５では、インバータＩＮＶ１の出力電圧Ｖ_５の立ち下がりに伴って、トリガパルス生成器ＰＧ１から一定の時間幅（ｔ_５−ｔ_４）のスパイク・パルスが出力電圧spk_rに出力される。

出力電圧spk_rはＨレベル（Ｖ_high）となると、スイッチ回路Ｓ２，Ｓ５，Ｓ６，Ｓ８，Ｓ９は閉路（接続）状態、スイッチ回路Ｓ１，Ｓ４，Ｓ７は開路（切断）状態となる。スイッチ回路Ｓ４が開路しスイッチ回路Ｓ５が閉路することにより、ノードｎ３の電圧Ｖ_３は最大値電圧Ｖ_highとなる。スイッチ回路Ｓ７が開路しスイッチ回路Ｓ８が閉路することにより、ノードｎ７の電圧Ｖ_７は零値電圧Ｖ_middleとなる。

また、スイッチ回路Ｓ６，Ｓ９が開路することにより、ノードｎ４，ｎ５，ｎ８，ｎ９の電圧Ｖ_４，Ｖ_５，Ｖ_８，Ｖ_９はすぐにそれぞれのインバータの閾値電圧に引き戻される。以下は、上述したとおりの同様の動作が繰り返される。

（２）セレクタ付きパルス生成器２３，２４，２５，２６
図９は、実部節点ユニット７及び虚部節点ユニット８のセレクタ付きパルス生成器２３，２４，２５，２６の構成（ａ）及び動作（ｂ）を表す図である。セレクタ付きパルス生成器２３，２４，２５，２６は、ｐ型の電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍ１，Ｍ２、ｎ型の電界効果トランジスタＭ３、インバータ回路３０，３１、ＮＯＲ回路３２、及びデマルチプレクサ３３を備えている。

トランジスタＭ１，Ｍ２及びトランジスタＭ３は、電源と接地面との間にこの順序で直列に接続されている。セレクタ付きパルス生成器２３，２４，２５，２６のトランジスタＭ２のゲートには、それぞれ、更新係数Ｇ_１ｘ，Ｇ_２ｘ，Ｇ_１ｙ，Ｇ_２ｙの大きさを決定するための更新係数電圧Ｖ_ｇが入力される。尚、更新係数電圧Ｖ_ｇは全体制御部５において生成され、全ての節点ユニット６に共通に入力される。

トランジスタＭ１，Ｍ３のゲートには、更新許可スイッチ２２を介してスパイク・ニューロン回路２０が発火したときに出力するスパイク・パルスspk_fが入力される。インバータ回路３０，３１は直列接続されており、インバータ回路３０の入力側はトランジスタＭ２，Ｍ３の共通接続ノード（以下「中間ノードｎ２」という。）に接続され、インバータ回路３１の出力側は、ＮＯＲ回路３２の一方の入力端子に接続される。ＮＯＲ回路３２の他方の入力端子には、スパイク・ニューロン回路２０が発火したときに出力するスパイク・パルスspk_fが直接入力される。ＮＯＲ回路３２の出力端子は、デマルチプレクサ３３の入力端子に接続されている。デマルチプレクサ３３の選択制御入力端子には、更新係数Ｇ_１ｘ，Ｇ_１ｙ，Ｇ_２ｘ，Ｇ_２ｙの符号（正負）を決定する更新係数符号信号signが入力される。更新係数符号信号signは全体制御部５において生成され、全ての節点ユニット６に共通に入力される。デマルチプレクサ３３の２つの出力端子は、セレクタ付きパルス生成器２３，２４，２５，２６の出力端子OUT_P, OUT_Mとなっている。デマルチプレクサ３３は、更新係数符号信号signが「正」を表すとき（ここでは、Ｈレベルとする。）は出力端子OUT_Pを出力先に選択し、更新係数符号信号signが「負」を表すとき（ここでは、Ｌレベルとする。）は出力端子OUT_Mを出力先に選択する。

スパイク・ニューロン回路２０からのスパイク・パルスspk_fの入力がない（spk_fが常時Ｌレベルの）初期状態では、トランジスタＭ１，Ｍ３のゲートはＬレベルであり、トランジスタＭ１がオン、トランジスタＭ３がオフである。従って、トランジスタＭ１，Ｍ２を介して、電源から中間ノードｎ２に電荷が流入し、中間ノードｎ２と接地面間の寄生容量が充電され、中間ノードｎ２の電圧はほぼ電源電圧Ｖ_０となる。このとき、インバータ回路３１の出力側のノード（以下「中間ノードｎ３」という。）の電圧ＶｃはＨレベルであり、ＮＯＲ回路３２の出力側のノード（以下「中間ノードｎ４」という。）の電圧OUT_PMはＬレベルである。従って、出力端子OUT_P, OUT_Mの電圧もＬレベルである。

スパイク・ニューロン回路２０が発火して、スパイク・パルスspk_fがＨレベルに立ち上がると、トランジスタＭ１がオフ、トランジスタＭ３がオンとなり、中間ノードｎ２と接地面間の寄生容量が瞬時に放電されて中間ノードｎ２の電圧は０となる。中間ノードｎ２の電圧が０となるのに伴い、中間ノードｎ３の電圧ＶｃもＬレベルとなる。しかし、スパイク・パルスspk_fがＨレベルであるため、ＮＯＲ回路３２の出力電圧である中間ノードｎ４の電圧OUT_PMはＬレベルのままである。

次に、スパイク・パルスspk_fがすぐにＬレベルに立ち下がると、ＮＯＲ回路３２の出力電圧である中間ノードｎ４の電圧OUT_PMはＨレベルとなる。それと共に、再びトランジスタＭ１がオン、トランジスタＭ３がオフとなるので、トランジスタＭ１，Ｍ２を介して、電源から中間ノードｎ２に電荷が流入し、中間ノードｎ２の電圧は電源電圧Ｖ_０となるまで上昇する。ここで、中間ノードｎ２の電圧が０からＶ_０まで上昇する時間は、トランジスタＭ２のゲート電圧により制御され、更新係数電圧Ｖ_ｇに依存する。この過程で中間ノードｎ２の電圧がインバータ回路３０の閾値電圧を過ぎた瞬間に、インバータ回路３０及びインバータ回路３１の出力電圧が切り替わり、中間ノードｎ３の電圧ＶｃはＨとなり、ＮＯＲ回路３２の出力電圧である中間ノードｎ４の電圧OUT_PMは再びＬレベルとなる。中間ノードｎ４の電圧OUT_PMがＨレベルに立ち上がってから再びＬレベルに立ち下がるまでの時間をパルス幅ｔ_ｇとすると、パルス幅ｔ_ｇは更新係数電圧Ｖ_ｇの大きさに依存する。従って、中間ノードｎ４の出力パルスの時間軸上の位置は位相θが０を過ぎる時刻を表し、出力パルスのパルス幅ｔ_ｇは更新係数Ｇ_１ｘ，Ｇ_１ｙ，Ｇ_２ｘ，Ｇ_２ｙの大きさを表すことになる。

最後に、デマルチプレクサ３３は、更新係数符号信号signに従って、中間ノードｎ４に出力される出力パルスの出力方向を切り替える。更新係数Ｇ_１ｘ，Ｇ_１ｙ，Ｇ_２ｘ，Ｇ_２ｙの符号が正のときは、出力端子OUT_Pにパルス幅ｔ_ｇの出力パルスが出力され、更新係数Ｇ_１ｘ，Ｇ_１ｙ，Ｇ_２ｘ，Ｇ_２ｙが負のときは、出力端子OUT_Mにパルス幅ｔ_ｇの出力パルスが出力される。

尚、出力端子OUT_Pは、状態値更新回路２７の入力端子R_top_p_gy1, R_bottom_p_gy1, R_right_p_gx1, R_left_p_gx1, I_top_p_gy2, I_bottom_p_gy2, I_right_p_gx2, I_left_p_gx2の何れかに接続される。また、出力端子OUT_Mは、状態値更新回路２７の入力端子R_top_m_gy1, R_bottom_m_gy1, R_right_m_gx1, R_left_m_gx1, I_top_m_gy2, I_bottom_m_gy2, I_right_m_gx2, I_left_m_gx2の何れかに接続される。

また、後述する状態値更新回路２７において、正パルス更新回路３５と負パルス更新回路３６を合体した図１７の回路を使用する場合には、中間ノードｎ４の電圧OUT_PMと更新係数符号信号signを、隣接する節点ユニット６の状態値更新回路２７へ出力すればよいことになる。従って、その場合には、図９のデマルチプレクサ３３は省略することができる。

（３）状態値更新回路２７
図１０は、実部節点ユニット７及び虚部節点ユニット８の状態値更新回路２７の全体構成を表す図である。状態値更新回路２７は、更新係数の符号が正の場合の各入力パルスg0_p，R_left_p_gx1，R_left_p_gx2，I_left_p_gx1，I_left_p_gx2，R_right_p_gx1，R_right_p_gx2，I_right_p_gx1，I_right_p_gx2，R_top_p_gy1，R_top_p_gy2，I_top_p_gy1，I_top_p_gy2，R_bottom_p_gy1，R_bottom_p_gy2，I_bottom_p_gy1，I_bottom_p_gy2のそれぞれに対応して、１７個の正パルス更新回路３５を備え、また、更新係数の符号が負の場合の各入力パルスg0_m，R_top_m_gy1，R_top_m_gy2，I_top_m_gy1，I_top_m_gy2，R_bottom_m_gy1，R_bottom_m_gy2，I_bottom_m_gy1，I_bottom_m_gy2，R_left_m_gx1，R_left_m_gx2，I_left_m_gx1，I_left_m_gx2，R_right_m_gx1，R_right_m_gx2，I_right_m_gx1，I_right_m_gx2のそれぞれに対応して、１７個の負パルス更新回路３６を備えている。各正パルス更新回路３５及び各負パルス更新回路３６の入力側端子は、それぞれ、対応する入力パルスを出力する節点ユニット６，７のセレクタ付きパルス生成器２３，２４，２５，２６の何れかの出力端子OUT_Pに接続される。また、各正パルス更新回路３５及び各負パルス更新回路３６の入力側端子は、スパイク・ニューロン回路２０の出力ノードｎ１に共通に接続されている。

図１１は、図１０の正パルス更新回路３５の（ａ）構成を表す回路図（ｂ）電圧電流特性図、及び（ｃ），（ｄ）動作を表す図である。正パルス更新回路３５の入力端子OUT_Pからは、隣接する節点ユニット６のセレクタ付きパルス生成器２３，２４，２５，２６が出力する出力パルスOUT_Pが入力される。但し、入力端子G0_pに対応する正パルス更新回路の入力端子OUT_Pからは、全体制御部５内に設けられたセレクタ付きパルス生成器が出力する出力パルスOUT_Pが入力される。全体制御部５内に設けられたセレクタ付きパルス生成器も図９と同様の構成であり、このセレクタ付きパルス生成器からが、更新係数Ｇ_０に対応する出力パルスが出力される。

正パルス更新回路３５は、ｐ型の電界効果トランジスタＭ４、ｎ型の電界効果トランジスタＭ５、及びスイッチ回路Ｓ４，Ｓ５を備えている。スイッチ回路Ｓ４，トランジスタＭ４，トランジスタＭ５，スイッチ回路Ｓ５は、電源と接地面との間にこの順序で直列に接続されている。正パルス更新回路３５の入力OUT_PのレベルがＨレベルのときに、スイッチ回路Ｓ４，Ｓ５が閉路され、Ｌレベルのときに、スイッチ回路Ｓ４，Ｓ５が開路される。また、トランジスタＭ４，Ｍ５はダイオード接続されている。すなわち、トランジスタＭ４，Ｍ５のゲートは、トランジスタＭ４，Ｍ５のドレインの共通接続ノードである出力ノードｎ１に接続されている。

この回路の電圧−電流特性は、図１１（ｂ）に示したようになる。位相状態値電圧Ｖ_ｒは０から電源電圧Ｖ_０の間で変動する。これに対して、トランジスタＭ４のドレイン電流は、図１１（ｂ）のＩ_Ｍ４で示した曲線のように変化し、トランジスタＭ５のドレイン電流は、図１１（ｂ）のＩ_Ｍ５で示した曲線のように変化する。尚、図１１（ｂ）において、電流の向きについては、出力ノードｎ１に流入する方向を正、出力ノードｎ１から流出する方向を負としている。

トランジスタＭ４のドレイン電流Ｉ_Ｍ４は、出力ノードｎ１の位相状態値電圧Ｖ_ｒが０のときに最大となり、位相状態値電圧Ｖ_ｒが上昇するにつれて減少し、位相状態値電圧Ｖ_ｒが電源電圧Ｖ_０では０となる。一方、トランジスタＭ５のドレイン電流Ｉ_Ｍ５は、出力ノードｎ１の位相状態値電圧Ｖ_ｒが０のときに０となり、位相状態値電圧Ｖ_ｒが上昇するにつれて増加し、位相状態値電圧Ｖ_ｒが電源電圧Ｖ_０では最大となる。トランジスタＭ５のドレイン電流Ｉ_Ｍ５の電圧−電流特性は、上記ドレイン電流Ｉ_Ｍ４の電圧−電流特性の左右を反転し、正負を反転した形となっている。従って、正パルス更新回路３５全体として出力ノードｎ１に流出入する電流Ｉ_totalは、ドレイン電流Ｉ_Ｍ４，Ｉ_Ｍ５の電圧−電流特性を足し合わせたものであり、図１１（ｂ）に示したようになる。電流Ｉ_totalは、トランジスタＭ４，Ｍ５のサイズを調整してドレイン電流Ｉ_Ｍ４，Ｉ_Ｍ５の電圧−電流特性を調節することにより、図１１（ｂ）に示したように線形化される。図１１（ｂ）では、出力ノードｎ１に流出入する電流Ｉ_totalは、位相状態値電圧Ｖ_ｒが０のときに流入方向に最大Ｉ_ｐ０となり、位相状態値電圧Ｖ_ｒが上昇するにつれて直線的に減少し、位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleになったときに０となる。さらに位相状態値電圧Ｖ_ｒが上昇すると、今度は、電流Ｉ_totalは流出方向に直線的に増加し、位相状態値電圧Ｖ_ｒが電源電圧Ｖ_０のときに流出方向に最大｜−Ｉ_ｐ０｜となる。出力ノードｎ１の位相状態値電圧Ｖ_ｒと流出入する電流Ｉ_totalとの関係を近似的に次式のように表す。

尚、本実施例においては、図１１（ａ）の回路においてトランジスタＭ４，Ｍ５のサイズを調整して、図１１（ｂ）に示したように電圧−電流特性を線形化しているが、実現したいフィルタ計算モデルによっては、この電圧−電流特性を非線形とすることもできる。この場合、図１１（ａ）の回路でも各トランジスタのサイズを変えて所望の関数Ｉ_total＝ｆ（Ｖ_ｒ−Ｖ_middle）で表される非線形特性を実現すればよい。また，別の電圧電流特性をもつ回路を用いて、前述の関数Ｉ_total＝ｆ（Ｖ_ｒ−Ｖ_middle）を実現するようにすることももちろん可能である。

次に、図１１（ａ）の回路の動作について説明する。まず、セレクタ付きパルス生成器２３，２４，２５，２６からパルスが入力されていない状態では、スイッチ回路Ｓ４，Ｓ５は開路した状態であり、トランジスタＭ４，Ｍ５には電流は流れない。従って、出力ノードｎ１の位相状態値電圧Ｖ_ｒは、スパイク・ニューロン回路２０によって、図６（ｂ）に示したような鋸歯波状の変化を続ける。

セレクタ付きパルス生成器２３，２４，２５，２６からパルス幅ｔ_ｇのパルスOUT_Pが入力された場合、正パルス更新回路３５は次のように動作する。

（Ｉ）パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより小さい場合
パルスOUT_MがＨレベルに立ち上がると、スイッチ回路Ｓ４，Ｓ５が閉路される。この場合、図１１（ｂ）に示したように、Ｖ_ｒ＜Ｖ_middleでは、全体として出力ノードｎ１に電流が流入する。従って、パルスOUT_PがＨレベルの間、スパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０に電荷が流入し、位相状態値電圧Ｖ_ｒは引き上げられる。すなわち、図１１（ｃ）に示したように、パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒは位相が進む方向に更新される。
このとき、図１１（ｂ）より、流入する電流Ｉ_totalの大きさは、位相状態値電圧Ｖ_ｒと零値電圧Ｖ_middleとの差電圧の絶対値｜Ｖ_ｒ−Ｖ_middle｜に比例する。ここで、位相状態値電圧Ｖ_ｒは、実部節点ユニット７又は虚部節点ユニット８の位相θ_ｉに対応し、零値電圧Ｖ_middleは位相０に対応する。従って、絶対値｜Ｖ_ｒ−Ｖ_middle｜は位相θ_ｉに対応する位相状態量である。また、位相状態値保持用キャパシタＣ_０に電荷が流入する時間は、パルスOUT_Pのパルス幅ｔ_ｇであるが、これは、更新係数Ｇ_ｉｋの大きさに比例する。

時刻ｔ_ｐｋにおいて、パルス幅ｔ_ｇのパルスOUT_Pが、隣接節点ユニットＵ_ｋのセレクタ付きパルス生成器２３，２４，２５，２６から隣接節点ユニットＵ_ｉの正パルス更新回路３５に入力された場合、パルス幅ｔ_ｇのパルスOUT_Pによる位相状態値保持用キャパシタＣ_０の更新電荷量δＱはパルス幅ｔ_ｇが十分に狭い場合、次式（１５）のように近似することができる。

式（１５）より、更新電荷量δＱは｜Ｇ_ｉｋ｜θ_ｉ（ｔ_ｐｋ）に比例する。従って、パルスOUT_Pに対し、Ｖ_ｒ＜Ｖ_middleの場合には、正パルス更新回路３５により式（１３ａ）〜（１３ｄ）に示したような位相の更新演算が実行されることがわかる。

（ＩＩ）パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより大きい場合
この場合、図１１（ｂ）に示したように、全体として出力ノードｎ１から電流が流入する。従って、パルスOUT_PがＨレベルの間、スパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０から電荷が流出し、位相状態値電圧Ｖ_ｒは引き下げられる。すなわち、図１１（ｄ）に示したように、パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒは位相が遅れる方向に更新される。

この場合も、同様に、パルス幅ｔ_ｇが十分に狭く、Ｉ_ｐ０ｔ_ｇ／Ｃ_０Ｖ_middle＜＜１の場合、更新電荷量δＱは式（１５）のように近似することができる。

故に、パルスOUT_Pに対し、Ｖ_ｒ＞Ｖ_middleの場合にも、正パルス更新回路３５により式（１３ａ）〜（１３ｄ）に示したような位相の更新演算が実行されることがわかる。

図１２は、図１０の負パルス更新回路３６の（ａ）構成を表す回路図、（ｂ）電圧電流特性図、及び（ｃ），（ｄ）動作を表す図である。負パルス更新回路３６の入力端子OUT_Mからは、隣接する節点ユニット６のセレクタ付きパルス生成器２３，２４，２５，２６が出力する出力パルスOUT_Mが入力される。但し、入力端子g0_mに対応する負パルス更新回路の入力端子OUT_Mからは、全体制御部５内に設けられたセレクタ付きパルス生成器が出力する出力パルスOUT_Mが入力される。

負パルス更新回路３６は、ｐ型の電界効果トランジスタＭ６，Ｍ８、ｎ型の電界効果トランジスタＭ７，Ｍ９、及びスイッチ回路Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０を備えている。トランジスタＭ６，トランジスタＭ７の直列接続回路とトランジスタＭ８，トランジスタＭ９の直列接続回路との並列回路が、スイッチ回路Ｓ６，Ｓ７の間に接続されている。スイッチ回路Ｓ６の他端は電源に接続され、スイッチ回路Ｓ７の他端は接地面に接続されている。トランジスタＭ８はダイオード接続されている。また、トランジスタＭ６，Ｍ８のゲートは、トランジスタＭ８，Ｍ９のドレインの共通接続ノード（以下「中間ノードｎ５」という。）に接続されている。中間ノードｎ５は、スイッチ回路Ｓ９を介して、電源に接続されている。また、トランジスタＭ７のゲートは、スイッチ回路Ｓ１０を介して接地面に接続されるとともに、スイッチ回路Ｓ８を介して中間ノードｎ５に接続されている。また、トランジスタＭ９のゲートは、トランジスタＭ６，Ｍ７のドレインの共通接続ノード（以下「出力ノードｎ１」という。）に接続されている。この出力ノードｎ１は、負パルス更新回路３６の出力となり、図６のスパイク・ニューロン回路２０の出力ノードｎ１と共通となるように接続されている（図１０参照）。スイッチ回路Ｓ６，Ｓ７，Ｓ８は、負パルス更新回路３６の入力OUT_MのレベルがＨレベルのときに閉路され、Ｌレベルのときに開路される。一方、スイッチ回路Ｓ９，Ｓ１０は、負パルス更新回路３６の入力OUT_MのレベルがＨレベルのときに開路され、Ｌレベルのときに閉路される。

この回路の電圧−電流特性は、図１２（ｂ）に示したようになる。図１２（ｂ）は、図１２（ａ）に示した負パルス更新回路３６の出力ノードｎ１の位相状態値電圧Ｖ_ｒに対するトランジスタＭ６，Ｍ７のドレイン電流の大信号特性を表したものである。位相状態値電圧Ｖ_ｒは０から電源電圧Ｖ_０の間で変動する。これに対して、トランジスタＭ６のドレイン電流は、図１２（ｂ）のＩ_Ｍ６で示した曲線のように変化し、トランジスタＭ７のドレイン電流は、図１２（ｂ）のＩ_Ｍ７で示した曲線のように変化する。尚、図１２（ｂ）において、電流の向きについては、出力ノードｎ１に流入する方向を正、出力ノードｎ１から流出する方向を負としている。

トランジスタＭ６のドレイン電流Ｉ_Ｍ６は、出力ノードｎ１の位相状態値電圧Ｖ_ｒが０のときは０であり、位相状態値電圧Ｖ_ｒが増加するにつれて下に凸の曲線に沿って増加する。そして、位相状態値電圧Ｖ_ｒがＶ_０／２を越えた付近で、ドレイン電流Ｉ_Ｍ６は、今度は上に凸の放物曲線状に変化し、最大値に達する。そしてさらに位相状態値電圧Ｖ_ｒが増加するに従って、ドレイン電流Ｉ_Ｍ６は減少し、位相状態値電圧Ｖ_ｒが電源電圧Ｖ_０となったときに０となる。トランジスタＭ７のドレイン電流Ｉ_Ｍ７の電圧−電流特性は、上記ドレイン電流Ｉ_Ｍ６の電圧−電流特性の左右を反転し、正負を反転した形となる。従って、負パルス更新回路３６全体として出力ノードｎ１に流出入する電流Ｉ_totalは、ドレイン電流Ｉ_Ｍ４，Ｉ_Ｍ５の電圧−電流特性を足し合わせたものであり、図１２（ｂ）に示したようになる。出力ノードｎ１に流出入する電流Ｉ_totalの特性曲線は、位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleのときに０となり、Ｖ_ｒ＜Ｖ_middleにおいて極小値、Ｖ_ｒ＞Ｖ_middleにおいて極大値をもつ曲線となる。また、Ｖ_ｒ＝Ｖ_middleの近傍のＶ_middle−ΔＶ_Ｌ＜Ｖ_ｒ＜Ｖ_middle＋ΔＶ_Ｌの領域においては、電流Ｉ_totalは電圧Ｖ_ｒに対してほぼ線形となる。そこで、Ｖ_middle−ΔＶ_Ｌ＜Ｖ_ｒ＜Ｖ_middle＋ΔＶ_Ｌの領域における位相状態値電圧Ｖ_ｒと電流Ｉ_totalとの関係を近似的に次式のように表す。

尚、図１２（ａ）の回路では、位相状態値の更新は、出力ノードｎ１の位相状態値電圧Ｖ_ｒがＶ_middle−ΔＶ_Ｌ＜Ｖ_ｒ＜Ｖ_middle＋ΔＶ_Ｌの領域内にあるときにのみ実行されるものとする。Ｖ_ｒ＜Ｖ_middle−ΔＶ_Ｌ及びＶ_ｒ＞Ｖ_middle＋ΔＶ_Ｌの領域では、図１２（ｂ）の電圧Ｖ_ｒ−電流Ｉ_total特性が非線形となり、正常な更新演算が行われないからである。

尚、本実施例においては、図１２（ａ）の回路において各トランジスタのサイズを調整して、図１２（ｂ）に示したように電圧−電流特性を線形化しているが、実現したいフィルタ計算モデルによっては、この電圧−電流特性を非線形とすることもできる。この場合、図１２（ａ）の回路でも各トランジスタのサイズを変えて所望の関数Ｉ_total＝ｆ（Ｖ_ｒ−Ｖ_middle）で表される非線形特性を実現すればよい。また，別の電圧電流特性をもつ回路を用いて、前述の関数Ｉ_total＝ｆ（Ｖ_ｒ−Ｖ_middle）を実現するようにすることももちろん可能である。

次に、図１２（ａ）の回路の動作について説明する。まず、セレクタ付きパルス生成器２３，２４，２５，２６からパルスOUT_Mが入力されていない状態では、スイッチ回路Ｓ６，Ｓ７は開路した状態であり、トランジスタＭ６，Ｍ７には電流は流れない。従って、出力ノードｎ１の位相状態値電圧Ｖ_ｒは、スパイク・ニューロン回路２０によって、図６（ｂ）に示したような鋸歯波状の変化を続ける。また、このとき、スイッチ回路Ｓ９が閉路した状態、スイッチ回路Ｓ８が開路した状態にあるため、中間ノードｎ５は電源に接続され、中間ノードｎ５と接地面との間の浮遊容量が充電され、中間ノードｎ５の電圧は電源電圧Ｖ_０にある。

セレクタ付きパルス生成器２３，２４，２５，２６からパルス幅ｔ_ｇのパルスOUT_Mが入力された場合、負パルス更新回路は次のように動作する。

（Ｉ）パルスOUT_Mの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより小さい場合
パルスOUT_MがＨレベルに立ち上がると、スイッチ回路Ｓ８，Ｓ９が開路し、スイッチ回路Ｓ５，Ｓ６，Ｓ７が閉路される。この場合、図１２（ｂ）に示したように、Ｖ_ｒ＜Ｖ_middleでは、全体として出力ノードｎ１から電流が流出する。従って、パルスOUT_MがＨレベルの間、スパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０から電荷が流出し、位相状態値電圧Ｖ_ｒは引き下げられる。すなわち、図１２（ｃ）に示したように、パルスOUT_Mの入力時に位相状態値電圧Ｖ_ｒは位相が遅れる方向に更新される。

このとき、図１２（ｂ）より、流出する電流Ｉ_totalの大きさは、位相状態値電圧Ｖ_ｒと零値電圧Ｖ_middleとの差電圧の絶対値｜Ｖ_ｒ−Ｖ_middle｜に比例する。ここで、位相状態値電圧Ｖ_ｒは、実部節点ユニット７又は虚部節点ユニット８の位相θ_ｉに対応し、零値電圧Ｖ_middleは位相０に対応する。従って、絶対値｜Ｖ_ｒ−Ｖ_middle｜は位相θ_ｉに対応する位相状態量である。また、位相状態値保持用キャパシタＣ_０に電荷が流入する時間は、パルスOUT_Mのパルス幅ｔ_ｇであるが、これは、更新係数Ｇ_ｉｋの大きさに比例する。

時刻ｔ_ｐｋにおいて、パルス幅ｔ_ｇのパルスOUT_Mが、隣接節点ユニットＵ_ｋのセレクタ付きパルス生成器２３，２４，２５，２６から隣接節点ユニットＵ_ｉの負パルス更新回路３６に入力された場合、パルス幅ｔ_ｇのパルスOUT_Mによる位相状態値保持用キャパシタＣ_０の更新電荷量δＱはパルス幅ｔ_ｇが十分に狭く、Ｉ_ｍ０ｔ_ｇ／Ｃ_０ΔＶ_Ｌ＜＜１の場合、次式（１７）のように近似することができる。

式（１７）より、更新電荷量δＱは−｜Ｇ_ｉｋ｜θ_ｉ（ｔ_ｐｋ）に比例する。従って、パルスOUT_Mに対し、Ｖ_ｒ＜Ｖ_middleの場合には、負パルス更新回路３６により式（１３ａ）〜（１３ｄ）に示したような位相の更新演算が実行されることがわかる。

（ＩＩ）パルスOUT_Mの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより大きい場合
この場合、図１２（ｂ）に示したように、全体として出力ノードｎ１へ電流が流入する。従って、パルスOUT_MがＨレベルの間、スパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０へ電荷が流入し、位相状態値電圧Ｖ_ｒは引き上げられる。すなわち、図１２（ｄ）に示したように、パルスOUT_Mの入力時に位相状態値電圧Ｖ_ｒは位相が進む方向に更新される。

この場合も、同様に、パルス幅ｔ_ｇが十分に狭く、Ｉ_ｍ０ｔ_ｇ／Ｃ_０ΔＶ_Ｌ＜＜１の場合、更新電荷量δＱは式（１７）のように近似することができる。

故に、パルスOUT_Mに対し、Ｖ_ｒ＞Ｖ_middleの場合にも、負パルス更新回路３６により式（１３ａ）〜（１３ｄ）に示したような位相の更新演算が実行されることがわかる。

（３．１）正パルス更新回路３５の他の構成例
次に、図１１の正パルス更新回路３５を改良した回路構成例を示す。図１３は、図１０の正パルス更新回路３５の他の構成例を表す回路図（ａ）及び電圧電流特性図（ｂ）である。

図１３（ａ）の正パルス更新回路３５は、ｐ型の電界効果トランジスタＭ４、ｎ型の電界効果トランジスタＭ５、オフセット補償用キャパシタＣ_off、及びスイッチ回路Ｓ１，Ｓ２，Ｓ３，Ｓ４を備えている。各スイッチ回路Ｓ１，Ｓ２，Ｓ３，Ｓ４の制御入力端子には、隣接する節点ユニット６のセレクタ付きパルス生成器２３，２４，２５，２６が出力する出力パルスOUT_Pが入力される。スイッチ回路Ｓ１，Ｓ２は、制御入力がＬレベルで閉路しＨレベルで開路する。また、スイッチ回路Ｓ３，Ｓ４は、制御入力がＨレベルで閉路しＬレベルで開路する。

トランジスタＭ４，トランジスタＭ５は、電源と接地面との間にこの順序で直列に接続されている。また、トランジスタＭ４，Ｍ５のゲートは、ノードｎ３に共通に接続されている。トランジスタＭ４，Ｍ５のドレインが共通に接続されたノードｎ４は、スイッチ回路Ｓ２を介してノードｎ３に接続されている。また、オフセット補償用キャパシタＣ_offの一端はノードｎ３に接続され、他端はノードｎ２に接続されている。このノードｎ２には、スイッチ回路Ｓ１を介して零値電圧Ｖ_middleが入力される。

さらに、ノードｎ２はスイッチ回路Ｓ３を介して、図６又は図７のスパイク・ニューロン回路２０のノードｎ１に接続されており、また、ノードｎ４はスイッチ回路Ｓ４を介して当該ノードｎ１に接続されている。このノードｎ１の電圧は位相状態値電圧Ｖ_ｒとなっている。また、この回路においては、ノードｎ４からスイッチ回路Ｓ４を介して当該ノードｎ１に電流ｉ_Ｖｒが出力される。

図１３（ａ）の回路において、パルスOUT_PがＨレベルのときのＶ_ｒ−ｉ_Ｖｒ特性は、図１３（ｂ）のようになり、トランジスタＭ４，Ｍ５がカットオフ状態でない領域で出力電流ｉ_Ｖｒは位相状態値電圧Ｖ_ｒに対し線形（負勾配）である。

図１４は、図１３の回路の各部の動作を表すタイミング・チャートである。図１４（ａ）は、パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより小さい場合を示し、図１４（ｂ）は、パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより大きい場合を示している。

パルスOUT_PがＬレベルの状態では、スイッチ回路Ｓ１，Ｓ２が閉路し、スイッチ回路Ｓ３，Ｓ４が開路する。従って、ノードｎ２及びノードｎ４は、ノードｎ１から切り離される。スイッチ回路Ｓ１が閉路することで、ノードｎ２の電圧Ｖ_２は零値電圧Ｖ_middleに設定される。一方、ノードｎ４はノードｎ３と接続され、トランジスタＭ４，Ｍ５はダイオード接続となる。そのため、ノードｎ３，ｎ４の電位Ｖ_３，Ｖ_４は、トランジスタＭ４，Ｍ５で構成されるインバータの閾値電圧Ｖ_ｉｎｖ＝Ｖ_middle＋Ｖ_ｏｆｆとなる。故に、オフセット補償用キャパシタＣ_offには、オフセット電圧Ｖ_ｏｆｆ＝Ｖ_ｉｎｖ−Ｖ_middleが加わり、電荷Ｑ_ｏｆｆ＝Ｃ_ｏｆｆＶ_ｏｆｆが充電される。

パルスOUT_PがＨレベルの状態となると、スイッチ回路Ｓ１，Ｓ２が開路し、スイッチ回路Ｓ３，Ｓ４が閉路する。これにより、ノードｎ３はノードｎ４から切り離されてフローティング状態となる。一方、ノードｎ２，ｎ４には位相状態値電圧Ｖ_ｒが印加される。このとき、オフセット補償用キャパシタＣ_offの充電電荷Ｑ_ｏｆｆは保存されるため、ノードｎ３の電圧Ｖ_３は、Ｖ_ｒ＋Ｖ_ｏｆｆとなり、トランジスタＭ４，Ｍ５のゲート電圧のオフセット補償がされる。トランジスタＭ４，Ｍ５のゲートに電圧Ｖ_３＝Ｖ_ｒ＋Ｖ_ｏｆｆが加わることにより、図１３（ｂ）の特性に従ってノードｎ４からノードｎ１へ電流ｉ_Ｖｒが出力される。

パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより小さい場合（図１４（ａ））、ノードｎ４からノードｎ１へ電流ｉ_Ｖｒが供給され、パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより大きい場合（図１４（ｂ））、ノードｎ１からノードｎ４へ電流ｉ_Ｖｒが引き抜かれる。これにより、図１１の正パルス更新回路３５と同様に、更新電荷量δＱが図６又は図７のスパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０に供給されて、位相の更新演算が実行される。

（３．２）負パルス更新回路３６の他の構成例
次に、図１２の負パルス更新回路３６を改良した回路構成例を示す。図１５は、図１０の負パルス更新回路３６の他の構成例を表す回路図（ａ）及び電圧電流特性図（ｂ）である。

図１５（ａ）の負パルス更新回路３６は、ｐ型の電界効果トランジスタＭ４、ｎ型の電界効果トランジスタＭ５，Ｍ６，Ｍ７、オフセット補償用キャパシタＣ_off、及びスイッチ回路Ｓ１，Ｓ２，Ｓ３，Ｓ４を備えている。各スイッチ回路Ｓ１，Ｓ２，Ｓ３，Ｓ４の制御入力端子には、隣接する節点ユニット６のセレクタ付きパルス生成器２３，２４，２５，２６が出力する出力パルスOUT_Mが入力される。スイッチ回路Ｓ１，Ｓ２は、制御入力がＬレベルで閉路しＨレベルで開路する。また、スイッチ回路Ｓ３，Ｓ４は、制御入力がＨレベルで閉路しＬレベルで開路する。

トランジスタＭ４，トランジスタＭ５は、電源と接地面との間にこの順序で直列に接続されている。また、トランジスタＭ４，Ｍ５のゲートは、ノードｎ３に共通に接続されている。トランジスタＭ４，Ｍ５のドレインが共通に接続されたノードｎ４は、スイッチ回路Ｓ２を介してノードｎ３と接続されている。

トランジスタＭ６，トランジスタＭ７は、電源と接地面との間にこの順序で直列に接続されている。トランジスタＭ６のゲートには、最小値電圧Ｖ_lowと最大値電圧Ｖ_highとの和電圧Ｖ_ｂ＝Ｖ_low＋Ｖ_highが印加されている。トランジスタＭ６の基板バイアス端子は、トランジスタＭ６，Ｍ７のドレインが共通に接続されたノードｎ２に接続されている。トランジスタＭ７のゲートは、ノードｎ５に接続されている。このノードｎ５は、スイッチ回路Ｓ１を介して零値電圧Ｖ_middleが入力される。また、ノードｎ５は、スイッチ回路Ｓ３を介して図６又は図７のスパイク・ニューロン回路２０のノードｎ１に接続されており、このノードｎ１の電圧は位相状態値電圧Ｖ_ｒとなっている。

また、オフセット補償用キャパシタＣ_offの一端はノードｎ３に接続され、他端はノードｎ２に接続されている。

この回路においては、ノードｎ４からスイッチ回路Ｓ４を介してノードｎ１に電流ｉ_Ｖｒが出力される。

図１５（ａ）の回路において、パルスOUT_MがＨレベルのときのＶ_ｒ−ｉ_Ｖｒ特性は、図１５（ｂ）のようになり、トランジスタＭ４，Ｍ５がカットオフ状態でない動作領域で出力電流ｉ_Ｖｒは位相状態値電圧Ｖ_ｒに対し線形（正勾配）である。

また、トランジスタＭ６，Ｍ７は、電圧反転回路を構成しており、ノードｎ２の電圧Ｖ_２は、Ｖ_２＝Ｖ_ｂ−Ｖ_ｒで表される（図１５（ｂ）参照）。

図１６は、図１５の回路の各部の動作を表すタイミング・チャートである。図１６（ａ）は、パルスOUT_Mの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより小さい場合を示し、図１６（ｂ）は、パルスOUT_Mの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより大きい場合を示している。

パルスOUT_PがＬレベルの状態では、スイッチ回路Ｓ１，Ｓ２が閉路し、スイッチ回路Ｓ３，Ｓ４が開路する。従って、ノードｎ４及びノードｎ５は、ノードｎ１から切り離される。スイッチ回路Ｓ１が閉路することで、ノードｎ５の電圧Ｖ_２は零値電圧Ｖ_middleに設定される。従って、ノードｎ２の電圧Ｖ_２は、図５（ｂ）より零値電圧Ｖ_middleに設定される。一方、ノードｎ４はノードｎ３と接続され、トランジスタＭ４，Ｍ５はダイオード接続となる。そのため、ノードｎ３，ｎ４の電位Ｖ_３，Ｖ_４は、トランジスタＭ４，Ｍ５で構成されるインバータの閾値電圧Ｖ_ｉｎｖ＝Ｖ_middle＋Ｖ_ｏｆｆとなる。故に、オフセット補償用キャパシタＣ_offには、オフセット電圧Ｖ_ｏｆｆ＝Ｖ_ｉｎｖ−Ｖ_middleが加わり、電荷Ｑ_ｏｆｆ＝Ｃ_ｏｆｆＶ_ｏｆｆが充電される。

パルスOUT_PがＨレベルの状態となると、スイッチ回路Ｓ１，Ｓ２が開路し、スイッチ回路Ｓ３，Ｓ４が閉路する。これにより、ノードｎ３はノードｎ４から切り離されてフローティング状態となる。一方、ノードｎ５，ｎ４には位相状態値電圧Ｖ_ｒが印加される。
ノードｎ５に電圧Ｖ_ｒが印加されると、図１５（ｂ）より、ノードｎ２の電圧Ｖ_２はＶ_２＝Ｖ_ｂ−Ｖ_ｒとなる。ノードｎ３はフローティング状態なのでオフセット補償用キャパシタＣ_offの充電電荷Ｑ_ｏｆｆは保存されるため、ノードｎ３の電圧Ｖ_３は、Ｖ_２＋Ｖ_ｏｆｆ＝Ｖ_ｂ−Ｖ_ｒ＋Ｖ_ｏｆｆとなり、トランジスタＭ４，Ｍ５のゲート電圧のオフセット補償がされる。トランジスタＭ４，Ｍ５のゲートに電圧Ｖ_３＝Ｖ_ｂ−Ｖ_ｒ＋Ｖ_ｏｆｆが加わることにより、図１３（ｂ）の特性に従ってノードｎ４からノードｎ１へ電流ｉ_Ｖｒが出力される。

パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより小さい場合（図１６（ａ））、ノードｎ１からノードｎ４へ電流ｉ_Ｖｒが引き抜かれ、パルスOUT_Pの入力時に位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleより大きい場合（図１６（ｂ））、ノードｎ４からノードｎ１へ電流ｉ_Ｖｒが供給される。これにより、図１２の負パルス更新回路３６と同様に、更新電荷量δＱが図６又は図７のスパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０に供給されて、位相の更新演算が実行される。

（３．３）正パルス更新回路３５と負パルス更新回路３６を合体した構成例
図１３（ａ）の正パルス更新回路３５と図１５（ａ）の負パルス更新回路３６は、回路構成に共通部分が多いため、部品の共有化が可能である。図１７は、正パルス更新回路３５と負パルス更新回路３６を合体した回路の構成例である。図１７の回路において、図１３（ａ），図１５（ａ）と共通する構成部分については同符号を付している。また、正パルス更新回路３５と負パルス更新回路３６を合体したことにより、新たに、セレクタＳＥＬ及びスイッチ回路Ｓ５，Ｓ６が追加されている。

セレクタＳＥＬは、スイッチ回路Ｓ１，Ｓ３の共通接続ノードｎ６を、トランジスタＭ７のゲートノードｎ５又はオフセット補償用キャパシタＣ_offの入力ノードｎ２のいずれかに選択的に接続する。セレクタＳＥＬの制御信号として、更新係数符号信号sign（図９参照）が入力される。更新係数符号信号signがＨレベル（「正」）のときセレクタＳＥＬはノードｎ６をノードｎ２に接続し、Ｌレベル（「負」）のときセレクタＳＥＬはノードｎ６をノードｎ５に接続する。

スイッチ回路Ｓ５は、トランジスタＭ６のゲートに接続されており、当該ゲートに和電圧Ｖ_ｂ＝Ｖ_low＋Ｖ_highを印加するか否かを切り替える。スイッチ回路Ｓ５の制御端子には更新係数符号信号signが入力される。スイッチ回路Ｓ５は、更新係数符号信号sign（図９参照）がＨレベル（「正」）のとき開路し、Ｌレベル（「負」）のとき閉路する。

スイッチ回路Ｓ６は、トランジスタＭ６のドレインとトランジスタＭ７のドレインとが共通に接続されたノードｎ２１と、オフセット補償用キャパシタＣ_offの一端に接続するノードｎ２との間に接続されている。スイッチ回路Ｓ６の制御端子には、更新係数符号信号sign（図９参照）が入力される。スイッチ回路Ｓ６は、更新係数符号信号signがＨレベル（「正」）のとき開路し、Ｌレベル（「負」）のとき閉路する。

更新係数符号信号signがＨレベル（「正」）のときには、図１７の回路は図１３の回路と等価になる。また、更新係数符号信号signがＬレベル（「負」）のときには、図１７の回路は図１５の回路と等価になる。従って、図１７の回路は正パルス更新回路３５と負パルス更新回路３６を合体した回路となっていることが分かる。図１０に示したように、状態値更新回路２７は、隣接する節点ユニット６から入力される各入力パルスと入力パルスg0_p，g0_mに対応して、正パルス更新回路３５と負パルス更新回路３６の組を１７組備えている。従って、それぞれの正パルス更新回路３５と負パルス更新回路３６の組を図１７の回路により置き換えればよい。

このように、正パルス更新回路３５と負パルス更新回路３６を合体した回路構成を採るとにより、正パルス更新回路３５と負パルス更新回路３６のオフセット補償用キャパシタＣ_offを共有することができ、状態値更新回路２７の回路規模を削減することができる。

（４）基準位相発生部２ａ
基準位相発生部２ａ（図１参照）の構成も、基本的に図６（ａ）に示したスパイク・ニューロン回路２０と同様であるので、説明は省略する。

〔３〕全体動作
（１）初期化
ガボール型フィルタ演算を開始する前に、全体制御部５は初期化処理を行う。初期化処理では、まず、全体制御部５が、更新許可信号update_ena（図５参照）をＬ状態として、セレクタ付きパルス生成器２３，２４，２５，２６のパルス出力を停止することによって、状態値更新回路２７によるスパイク・ニューロン回路２０の位相状態値電圧Ｖ_ｒの更新を停止する。この状態で、入力部３が、各スパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０に初期電荷を与える。

位相状態値保持用キャパシタＣ_０に初期電荷を与える場合、全体制御部５は、まず、列選択信号線９に列選択信号を与えて（すなわち、列選択信号を順次Ｈレベルとして）各列を順次選択する。列選択信号がＨレベルとなると、列選択スイッチ２８（図５参照）が接続される。そして、入力部３は、選択した列の各実部節点ユニット７内のスパイク・ニューロン回路２０に対して、初期値入力線１０から初期化パルスを与える。各スパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０には、初期化パルスのパルス幅に比例して電荷が充電され、これにより初期化がされる。

初期化処理が終了すると、入力部３は、すべての列選択信号をＬレベルとし、全体制御部５は、更新許可信号update_ena（図５参照）をＨ状態とする。

（２）ガボール型フィルタ演算
ガボール型フィルタ演算を開始する場合、全体制御部５は、更新許可信号update_ena（図５参照）をＨ状態とする。これにより、各節点ユニットＵ_i,jの実部節点ユニット７及び虚部節点ユニット８において、位相θ_i,j ^ｒ，θ_i,j ^ｉに対応する位相状態量の更新処理が非同期的に並列に実行される。各節点ユニットに於ける位相状態量の更新処理の回路動作については、〔２〕（３）で既に説明した通りである。

（３）ガボール型フィルタ演算の終了
一定の時間、ガボール型フィルタ演算を実行した後、ガボール型フィルタ演算を終了する。ガボール型フィルタ演算を打ち切る場合、全体制御部５は、更新許可信号update_ena（図５参照）をＬ状態とする。これにより、セレクタ付きパルス生成器２３，２４，２５，２６のパルス出力が停止され、状態値更新回路２７によるスパイク・ニューロン回路２０の位相状態値電圧Ｖ_ｒの更新が行われなくなる。ガボール型フィルタ演算の結果は、各スパイク・ニューロン回路２０の位相状態値電圧Ｖ_ｒの位相θ_i,j ^ｒ，θ_i,j ^ｉとして保持されているので、出力部４がこの位相θ_i,j ^ｒ，θ_i,j ^ｉをパルスとして取り出すことによって演算結果を得ることができる。

位相θ_i,j ^ｒ，θ_i,j ^ｉの取り出しは、具体的には、例えば、次のようにして行う。まず、スパイク・ニューロン回路２０の位相状態値電圧Ｖ_ｒの更新が行われない状態では、各節点ユニット６の実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０は、図６（ｂ）に示したように一定の周期Ｔでスパイク・パルスspk_fを出力し続ける状態にある。各実部節点ユニット７及び虚部節点ユニット８の保持する状態値は、このスパイク・パルスspk_fの位相θ_i,j ^ｒ，θ_i,j ^ｉの差として保持されている。一方、基準位相発生部２ａは、位相状態値の更新がされないため、基準位相θ_ｂ（ｔ）＝ωｔのスパイク・パルスspk_fを出力し続けている。ここで、ω＝（θ_max−θ_min）／Ｔ∝（Ｖ_high−Ｖ_low）／Ｔである。

出力部４は、まず、列選択信号線９に列選択信号を与えて（すなわち、列選択信号を順次Ｈレベルとして）各列を順次選択する。選択された列の実部節点ユニット７及び虚部節点ユニット８では、列選択信号がＨレベルとなると、列選択スイッチ２９が接続して、スパイク・ニューロン回路２０が出力するスパイク・パルスspk_fが、それぞれ、実部外部出力線１１及び虚部外部出力線１２へ出力される。いま、節点ユニットＵ_m,nの実部節点ユニット７が出力するスパイク・パルスをspk_f_m,n ^ｒ、虚部節点ユニット８が出力するスパイク・パルスをspk_f_m,n ^ｉと記す。また、基準位相発生部２ａが出力するスパイク・パルスを基準パルスspk_f_ｂと記す。

これらの信号をもとに、例えば、図１８（ａ）のような回路を使用すれば、各節点の状態値に比例する時間幅のパルスを容易に生成することができる。図１８（ａ）において、状態値パルス生成回路４０は、パルス遅延回路４１、ＥＸＯＲ論理回路４２、ＯＲ論理回路４３、トリガー・フリップフロップ４４，４５、及びデマルチプレクサ４５を備えている。パルス遅延回路４１は入力されたパルスを時間Ｔ／２だけ遅延させる回路である。パルス遅延回路４１とＯＲ論理回路４３により逓倍器が構成されている。パルス遅延回路４１には、周期Ｔの基準パルスspk_f_ｂが入力される。パルス遅延回路４１からは、半周期Ｔ／２だけ遅延した遅延パルスＤ（spk_f_ｂ）が出力される。ＯＲ論理回路４３には、基準パルスspk_f_ｂと遅延パルスＤ（spk_f_ｂ）が入力され、ＯＲ論理回路４３からは周期Ｔ／２の逓倍パルスが出力される。そして、この逓倍パルスがトリガー・フリップフロップ４４に入力され、トリガー・フリップフロップ４４からは図１８（ｂ），（ｃ）に示したような符号切替信号signが出力される。符号切替信号signは、基準パルスspk_f_ｂにより立ち上がり、遅延パルスＤ（spk_f_ｂ）により立ち下がるパルスである。

一方、ＥＸＯＲ論理回路４２には、実部節点ユニット７又は虚部節点ユニット８から出力されるスパイク・パルスspk_f_m,n ^ｒ／ｉと基準パルスspk_f_ｂとが入力され、これらのパルスのＥＸＯＲ論理をとった合成パルスが出力される。この合成パルスはトリガー・フリップフロップ４５に入力され、トリガー・フリップフロップ４５からは図１８（ｂ），（ｃ）に示したような状態値の絶対値に比例する幅の状態値パルスout_m,n ^ｒ／ｉが出力される。この状態値パルスout_m,n ^ｒ／ｉはデマルチプレクサ４５に入力される。デマルチプレクサ４５は、符号切替信号signにより出力方向を切り替える。図１８（ｂ），（ｃ）に示したように、符号切替信号signがＨレベル（正）のときは、正値状態値パルスout_p_m,n ^ｒ／ｉが出力され、符号切替信号signがＬレベル（負）のときは、負値状態値パルスout_m_m,n ^ｒ／ｉが出力される。このようにして、各節点の状態値の大きさに比例する幅のパルスを生成することができる。

尚、図１８（ａ）の回路は、各節点の状態値を取り出す回路の一例であり、各節点の状態値の取り出し方はこれに限るものではない。

出力部４は、こうして生成された正値状態値パルスout_p_m,n ^ｒ／ｉ、負値状態値パルスout_m_m,n ^ｒ／ｉのパルス幅を量子化することによってデジタル化し、状態値をデジタル値として出力する。パルス幅を量子化回路に関しては、公知の回路が使用される。

〔４〕回路シミュレーション結果
図１９は、本実施例の情報処理装置により、ガボール型フィルタ演算を実行し、インパルス応答を求めた結果を表す図である。尚、図１９の結果は、回路の数値シミュレーションによって得た結果である。図１９（ａ）は、上述した回路を使用して演算処理を行ったシミュレーション結果そのものである。

原理的にガボール型フィルタのインパルス応答（実部と虚部の二乗和）は、インパルス入力点に対して等方的に広がるが、図１９（ａ）の計算結果は等方的ではない。これは、各節点のスパイク・ニューロン回路２０の発火の順番が更新量に及ぼす影響によるものと考えられる。このため、実数部と虚数部の出力で、正負のバランスが崩れてしまうという問題が生じる。ガボール型フィルタの結果は、実数部・虚数部の出力の二乗和（エネルギー）を用いることが多いため、正負のバランスの崩れは結果に大きな影響を及ぼすと考えられる。

この問題は、時間領域で非同期的に更新演算を行う演算処理では、必然的に生じる因果関係によるものである。

そこで、出力部４に、最終的に出力される状態値に対して、実数部と虚数部の正負の最大振幅が揃うように、負方向の値を一定の倍率で引き延ばす補正処理機能を持たせる。

接点ユニットネットワーク２から最終的に出力される状態値を｛（ｘ_i,j，ｙ_i,j）｜ｉ＝１，…，Ｍ，ｊ＝１，…，Ｎ｝とする。ここで、ｘ_i,j＝θ_i,j ^ｒ−θ_ｂは節点Ｕ_i,jの状態値の実数部、ｙ_i,j＝θ_i,j ^ｉ−θ_ｂは節点Ｕ_i,jの状態値の虚数部である。出力部４は、これら状態値の実数部｛ｘ_i,j｝及び虚数部｛ｙ_i,j｝の最大値ｘ_max，ｙ_max（＞０）及び最小値ｘ_min，ｙ_min（＜０）を求める。そして、Ｒ_ｘ＝ｘ_max／｜ｘ_min｜，Ｒ_ｙ＝ｘ_max／｜ｘ_min｜を計算し、実数部｛ｘ_i,j｝のうちｘ_i,j＜０のものをＲ_ｘ倍、虚数部｛ｙ_i,j｝のうちｙ_i,j＜０のものをＲ_ｙ倍する補正処理を行い、この補正がされた状態値を出力する。

図１９（ｂ）に、インパルス応答について上記補正処理を加えた結果を示す。この補正処理によって、インパルス入力点に対してほぼ等方的に広がる結果が得られることがわかる。

図２０は、本実施例の情報処理装置によりガボール型フィルタ演算を実行した際の各節点ユニットのパルス位置の変化の一例である。図２０において、横軸は時間、縦軸は各実部節点ユニット７及び各虚部節点ユニット８が出力する電圧OUT_PMのパルス位相値を表す。なお、図２０のガボール型フィルタ演算に際しては、図３のような正方格子型のフィルタを用い、初期値として中央の節点ユニット（＃５，＃５）の実部にインパルス（図２０の“input”）を入力し、その応答を経時的に測定した。図２０は、節点ユニット（＃１，０）〜（＃９，０）の出力電圧OUT_PMを示したものである。スパイク・ニューロン回路２０の更新周期Ｔは１．１μｓとし、ガボール関数の周期は４pixcelとした。

図２０の上段のタイムチャートは各節点ユニット（＃ｎ，０）（ｎ＝１〜９）の実部節点ユニット７が出力する電圧OUT_PMであり、下段のタイムチャートは各節点ユニット（＃ｎ，０）（ｎ＝１〜９）の虚部節点ユニット８が出力する電圧OUT_PMである。また、右端の折線グラフは、３０回更新が行われた時点に於ける各実部節点ユニット７及び各虚部節点ユニット８が出力する電圧パルスOUT_PMの位相差を表している。ガボール型フィルタ演算の結果は、各実部節点ユニット７及び各虚部節点ユニット８の出力電圧OUT_PMのパルスの位相差として得られる。

図２１は、図２０のガボール型フィルタ演算結果例（３０回更新）と理論値との比較を表す図である。図２１において、実線（Ａ）は図２０の位相差として得られたガボール型フィルタ演算の結果を示す。点線（Ｂ）は、理想的なガボール関数の値を表す。また、図２１（ａ）は実部、図２１（ｂ）は虚部の値である。

図２１より、本実施例の情報処理装置により、ガボール型フィルタ特性が得られていることが確認できる。尚、図２１の両端のピクセル（１，２及び８，９）において理論値とのずれが見られるが、これは格子の大きさが有限であることによる影響と考えられ、このずれの補正は可能である。

以上のように、本実施例の情報処理装置では、各節点ユニットＵ_i,jの実部節点ユニット７及び虚部節点ユニット８において、位相状態量θ_i,j ^ｒ，θ_i,j ^ｉの更新処理が非同期的に並列に実行される。従って、ガボール型フィルタ演算を高速に演算することが可能となる。また、従来のように、隣接節点ユニットの状態値と自己の状態値との減算回路などを必要としないため、回路構成が単純となり、実装面積も縮小される。

実施例２では、スパイク・ニューロン回路２０を１個のコンパレータを使用して構成する例について説明する。

図２２は、本発明の実施例２に係る情報処理装置における実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の構成（ａ）及び動作（ｂ）を示す図である。なお、本実施例の情報処理装置は、スパイク・ニューロン回路２０以外の構成は実施例１と同様である。

本実施例のスパイク・ニューロン回路２０は、位相状態値保持用キャパシタＣ_０、２つの電流源Ｉ１，Ｉ２、コンパレータＣＭＰ３、トリガパルス生成器ＰＧ、９つのスイッチ回路Ｓ１，Ｓ２，Ｓ３，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５、パルス遅延器Ｄ、トリガー・フリップフロップＴ−ＦＦ、及びインバータＩＮＶ１を備えている。

位相状態値保持用キャパシタＣ_０は一端が接地され、他端が出力ノードｎ１に接続されている。電流源Ｉ１は、カソード側端子が出力ノードｎ１を介して位相状態値保持用キャパシタＣ_０に接続されており、アノード側端子がスイッチ回路Ｓ１を介して電源に接続されている。スイッチ回路Ｓ２は、一端が出力ノードｎ１に接続され、他端には、位相の最小値（最小位相値）θ_minに相当する電圧である最小値電圧Ｖ_lowが入力されている。スイッチ回路Ｓ１，Ｓ２にはｎ型ＭＯＳＦＥＴが用いられている。尚、スイッチ回路Ｓ１の制御端子は、インバータＩＮＶ１の出力側に接続されている。スイッチ回路Ｓ２の制御端子は、中間ノードｎ８に接続されている。

電流源Ｉ２は、カソード側端子が出力ノードｎ１を介して位相状態値保持用キャパシタＣ_０に接続されており、アノード側端子がスイッチ回路Ｓ３を介して電源に接続されている。スイッチ回路Ｓ３にはｎ型ＭＯＳＦＥＴが用いられている。スイッチ回路Ｓ３の制御には、初期値入力線１０が接続されている。スイッチ回路Ｓ３は、入力部３から入力される初期化信号がＨレベルのときに閉路状態、Ｌレベルのときに開路状態となる。

コンパレータＣＭＰ１は、プラス側入力端子が出力ノードｎ１に接続され、マイナス側入力端子に中間ノードｎ６に接続されている。中間ノードｎ６には、対照電圧Ｖ_refが印加される。また、コンパレータＣＭＰ３の出力は、トリガパルス生成器ＰＧに接続されている。

中間ノードｎ６は、スイッチ回路Ｓ１０を介して、位相が零値であることを表す零値電圧Ｖ_middleが印加され、また、スイッチ回路Ｓ１１を介して、位相の最大値（最大位相値）θ_maxに相当する最大値電圧Ｖ_highが印加される。従って、中間ノードｎ６に印加される対照電圧Ｖ_refは、位相の最大値（最大位相値）θ_maxに相当する最大値電圧Ｖ_high、又は位相が零値であることを表す零値電圧Ｖ_middleの何れかとなる。尚、スイッチ回路Ｓ１０には、ｎ型ＭＯＳＦＥＴが用いられている。スイッチ回路Ｓ１１には、ｐ型ＭＯＳＦＥＴが用いられている。

トリガパルス生成器ＰＧは、コンパレータＣＭＰ３が出力するパルス波形の立ち上がりにおいて、短時間幅のスパイク・パルスspkを出力する回路である。トリガパルス生成器ＰＧの出力側は、中間ノードｎ７に接続されている。

スイッチ回路Ｓ１３は、一端が中間ノードｎ７に接続され、他端がスパイク・ニューロン回路２０の出力端子に接続されている。また、スイッチ回路Ｓ１３は、一端がスパイク・ニューロン回路２０の出力端子に接続され、他端が接地されている。スイッチ回路Ｓ１２，Ｓ１３にはｎ型ＭＯＳＦＥＴが用いられている。

スイッチ回路Ｓ１４は、一端が中間ノードｎ７に接続され、他端が中間ノードｎ８に接続されている。スイッチ回路Ｓ１５は、一端が中間ノードｎ８に接続され、他端が接地されている。スイッチ回路Ｓ１４，Ｓ１５にはｎ型ＭＯＳＦＥＴが用いられている。また、インバータＩＮＶ１は、入力側が中間ノードｎ８に接続され、出力側がスイッチ回路Ｓ１の制御端子に接続されている。

パルス遅延器Ｄは、入力側が中間ノードｎ７に、出力側がトリガー・フリップフロップＴ−ＦＦの入力側に接続されている。パルス遅延器Ｄは、トリガパルス生成器ＰＧから中間ノードｎ７にスパイク・パルスspkが入力されると、それを遅延した遅延パルスDelay-spkを出力する。

トリガー・フリップフロップＴ−ＦＦは、１つの入力端子と２つの出力端子Ｑ，¬Ｑを備えており、入力端子からパルスが入力されると、そのパルスの立ち上がりエッジにおいて、出力端子Ｑ，¬Ｑのレベルを反転させる。尚、出力端子¬Ｑには、出力端子Ｑの出力電圧の反転電圧が出力される。トリガー・フリップフロップＴ−ＦＦの出力端子Ｑは、スイッチ回路Ｓ１０，Ｓ１２，Ｓ１５の制御端子に接続されている。また、トリガー・フリップフロップＴ−ＦＦの出力端子¬Ｑは、スイッチ回路Ｓ１１，Ｓ１３，Ｓ１４の制御端子に接続されている。

この回路では、出力ノードｎ１の位相状態値電圧Ｖ_ｒ又は位相状態値保持用キャパシタＣ_０に充電された電荷量Ｑ_ｒ＝Ｃ_０Ｖ_ｒが、この実部節点ユニット７又は虚部節点ユニット８の「位相状態値」となる。

以上のように構成された本実施例の情報処理装置のスパイク・ニューロン回路２０について、以下その動作を説明する。

位相状態値保持用キャパシタＣ_０に初期値を設定する動作については、実施例１と同様である。すなわち、全体制御部５（図１参照）が列選択信号線９に列選択信号を与えて（すなわち、列選択信号を順次Ｈレベルとして）各列を順次選択し、入力部３が、選択した列の各実部節点ユニット７内のスパイク・ニューロン回路２０に対して、初期の状態値の大きさに比例するパルス幅の初期化パルスを初期値入力線１０から入力する（図２２参照）。これにより、初期化パルスのパルス幅の時間だけスイッチ回路Ｓ３が接続状態となり、電流源Ｉ２から位相状態値保持用キャパシタＣ_０に電流が供給され、位相状態値保持用キャパシタＣ_０に初期の状態値に比例する量の電荷が充電される。

次に、状態値更新回路２７が状態値の更新を行っていない（すなわち、出力ノードｎ１に状態値更新回路２７からの電流の入出力がない）状態（定常状態）の動作について説明する。

まず、時刻０において、出力ノードｎ１の位相状態値電圧Ｖ_ｒがＶ_low、スイッチ回路Ｓ１が閉路（接続）状態、スイッチ回路Ｓ２が開路（切断）状態とする。このとき、電流源Ｉ１から位相状態値保持用キャパシタＣ_０に一定の充電電流Ｉ_ｓが供給される。これにより、出力ノードｎ１の位相状態値電圧Ｖ_ｒは、一定の時間勾配で上昇する（図２２（ｂ）参照）。

このとき、コンパレータＣＭＰ３の出力はＬレベルでトリガパルス生成器ＰＧからはパルスが出力されていない。また、トリガー・フリップフロップＴ−ＦＦの出力端子Ｑの出力電圧はＨレベル、出力端子¬Ｑの出力電圧はＬレベルである。従って、スイッチ回路Ｓ１０，Ｓ１２，Ｓ１５は閉路状態、スイッチ回路Ｓ１１，Ｓ１３，Ｓ１４は開路状態である。従って、中間ノードｎ６の対照電圧Ｖ_refは零値電圧Ｖ_middleである。また、中間ノードｎ８はスイッチ回路Ｓ１５が閉路状態となることで接地されるので、スイッチ回路Ｓ２は開路状態、スイッチ回路Ｓ１は閉路状態が維持される。

位相状態値電圧Ｖ_ｒが上昇し、時刻Ｔ／２で零値電圧Ｖ_middleを超えると、コンパレータＣＭＰ３の出力はＨレベルに反転する。このコンパレータＣＭＰ３の立ち上がりエッジにおいて、トリガパルス生成器ＰＧは短時間幅のスパイク・パルスspkを出力する。このとき、スイッチ回路（出力スイッチ回路）Ｓ１２は閉路状態にあるので、スパイク・パルスspkはスパイク・ニューロン回路２０の出力端子には伝達され、スパイク・ニューロン回路２０からスパイク・パルスspk_fが出力される。すなわち、スパイク・ニューロン回路２０が発火する。

スパイク・パルスspkが出力されると、パルス遅延器Ｄは、スパイク・パルスspkを時間Ｔ／４だけ遅延させ、時刻３Ｔ／４に遅延パルスDelay-spkを出力する（図２２（ｂ）参照）。

遅延パルスDelay-spkが出力されると、トリガー・フリップフロップＴ−ＦＦの出力端子Ｑの出力電圧はＬレベル、出力端子¬Ｑの出力電圧はＨレベルに反転される。これにより、スイッチ回路Ｓ１０，Ｓ１３，Ｓ１５は開路状態スイッチ回路Ｓ１１，Ｓ１２，Ｓ１４は閉路状態となる。従って、中間ノードｎ６の対照電圧Ｖ_refは最大値電圧Ｖ_highとなり、これにより、コンパレータＣＭＰ３の出力電圧は再びＬレベルとなる。また、中間ノードｎ７はスパイク・ニューロン回路２０の出力端子に接続される。また、中間ノードｎ８は接地面から切り離され、中間ノードｎ７に接続される。

さらに位相状態値電圧Ｖ_ｒが上昇し、時刻Ｔで最大値電圧Ｖ_highを超えると、コンパレータＣＭＰ３の出力はＨレベルに反転する。このコンパレータＣＭＰ３の立ち上がりエッジにおいて、トリガパルス生成器ＰＧは短時間幅のスパイク・パルスspkを出力する。このとき、スイッチ回路（出力スイッチ回路）Ｓ１２は開路状態にあるので、スパイク・パルスspkはスパイク・ニューロン回路２０の出力端子には伝達されない。

また、このとき、スイッチ回路Ｓ１４は閉路状態、スイッチ回路Ｓ１５は開路状態にあるので、スパイク・パルスspkは中間ノードｎ８に伝達され、このスパイク・パルスspkがＨレベルとなる時間幅だけ、スイッチ回路Ｓ１が開路され、スイッチ回路Ｓ２が閉路される。これにより、位相状態値保持用キャパシタＣ_０に蓄電された電荷が放電され、出力ノードｎ１の位相状態値電圧Ｖ_ｒは最小値電圧Ｖ_lowにリセットされる。これにより、コンパレータＣＭＰ３の出力電圧は再びＬレベルとなる。

さらに、スパイク・パルスspkが出力されると、パルス遅延器Ｄは、スパイク・パルスspkを時間Ｔ／４だけ遅延させ、時刻５Ｔ／４に遅延パルスDelay-spkを出力する（図２２（ｂ）参照）。

遅延パルスDelay-spkが出力されると、トリガー・フリップフロップＴ−ＦＦの出力端子Ｑの出力電圧はＨレベル、出力端子¬Ｑの出力電圧はＬレベルに反転される。これにより、スイッチ回路Ｓ１０，Ｓ１３，Ｓ１５は閉路状態スイッチ回路Ｓ１１，Ｓ１２，Ｓ１４は開路状態となる。従って、中間ノードｎ６の対照電圧Ｖ_refは零値電圧Ｖ_middleとなる。また、中間ノードｎ７はスパイク・ニューロン回路２０の出力端子から切り離される。また、中間ノードｎ８は接地面に接続され、中間ノードｎ７から切り離される。

以降は、同様の動作が繰り返される。

以上のように、本実施例のスパイク・ニューロン回路２０では、１個のコンパレータＣＭＰ３を用いて、実施例１のスパイク・ニューロン回路２０と同等の機能の回路を実現することができる。

実施例３では、チョッパー型コンパレータを使用してスパイク・ニューロン回路２０を構成する例について説明する。

図２３は、本発明の実施例３に係る情報処理装置における実部節点ユニット７及び虚部節点ユニット８のスパイク・ニューロン回路２０の構成を示す図である。なお、本実施例の情報処理装置は、スパイク・ニューロン回路２０以外の構成は実施例１と同様である。

本実施例のスパイク・ニューロン回路２０は、位相状態値保持用キャパシタＣ_１、ゼロオフセット用キャパシタＣ_２、２つの電流源Ｉ１，Ｉ２、５つのインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５、トリガパルス生成器ＰＧ、パルス遅延器Ｄ、２つのトリガー・フリップフロップＴ−ＦＦ１，Ｔ−ＦＦ２、バッファｂｕｆｆ、及び１５個のスイッチ回路Ｓ１，Ｓ２，Ｓ３，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ２０，Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４，Ｓ２５を備えている。

位相状態値保持用キャパシタＣ_１は一端が接地され、他端が出力ノードｎ１に接続されている。電流源Ｉ１は、一端が出力ノードｎ１を介して位相状態値保持用キャパシタＣ_１に接続されており、他端がスイッチ回路Ｓ１を介して電源に接続されている。スイッチ回路Ｓ２は、一端がバッファｂｕｆｆを介して出力ノードｎ１に接続され、他端には、位相の最小値（最小位相値）θ_minに相当する電圧である最小値電圧Ｖ_lowが入力されている。スイッチ回路Ｓ２にはｎ型ＭＯＳＦＥＴが用いられている。尚、スイッチ回路Ｓ１の制御端子は、インバータＩＮＶ１の出力側に接続されている。スイッチ回路Ｓ２の制御端子は、中間ノードｎ８に接続されている。尚、バッファｂｕｆｆは、スイッチ回路Ｓ２０のオンオフで、位相状態値保持用キャパシタＣ_１の電荷が漏れてしまうことを防止するために挿入されたものである。

電流源Ｉ２は、一端が出力ノードｎ１を介して位相状態値保持用キャパシタＣ_１に接続されており、他端がスイッチ回路Ｓ３を介して電源に接続されている。スイッチ回路Ｓ３の制御には、初期値入力線１０が接続されている。スイッチ回路Ｓ３は、入力部３から入力される初期化信号がＨレベルのときに閉路状態、Ｌレベルのときに開路状態となる。

また、出力ノードｎ１は、スイッチ回路２０を介して中間ノードｎ９に接続されている。また、中間ノードｎ９には、スイッチ回路Ｓ１０を介して零値電圧Ｖ_middleが印加され、また、スイッチ回路Ｓ１１を介して最大値電圧Ｖ_highが印加される。さらに、中間ノードｎ９は、ゼロオフセット用キャパシタＣ_２の一方の端子に接続されている。

ゼロオフセット用キャパシタＣ_２の他方の端子は、中間ノードｎ１０を介して、比較用インバータＩＮＶ２の入力端子に接続され、当該インバータＩＮＶ２の出力信号は、出力用インバータＩＮＶ３，ＩＮＶ４を介してトリガパルス生成器ＰＧの入力端子に入力される。トリガパルス生成器ＰＧに入力されるデジタル出力信号をＤ_ｏｕｔと記す。

トリガパルス生成器ＰＧは、デジタル出力信号をＤ_ｏｕｔの立ち下がりエッジにおいて、短時間幅のパルスを出力する。

また、インバータＩＮＶ２にはゼロオフセット設定用のスイッチ回路Ｓ２１が接続されている。

これらスイッチ回路Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１、インバータＩＮＶ２，ＩＮＶ３，ＩＮＶ４、及びゼロオフセット用キャパシタＣ_２により、チョッパー型コンパレータが構成されている。

トリガパルス生成器ＰＧの出力端子は、中間ノードｎ７に接続されており、この中間ノードｎ７は、スイッチ回路（出力スイッチ回路）Ｓ１２を介して、スパイク・ニューロン回路２０の出力端子Ｔ_ｏｕｔに接続されている。出力端子Ｔ_ｏｕｔは、また、スイッチ回路Ｓ１３を介して接地面に接続されている。

また、中間ノードｎ７は、トリガー・フリップフロップＴ−ＦＦ１の入力端子に接続されている。トリガー・フリップフロップＴ−ＦＦ１は、１つの入力端子と２つの出力端子Ｑ，¬Ｑを備えており、トリガー・フリップフロップＴ−ＦＦ１は、入力端子からパルスが入力されると、そのパルスの立ち上がりエッジにおいて、出力端子Ｑ１，¬Ｑ１のレベルを反転させる。出力端子Ｑ１には、出力端子¬Ｑ１の出力の反転値が出力される。トリガー・フリップフロップＴ−ＦＦ１の出力端子¬Ｑ１は、スイッチ回路Ｓ２２，Ｓ２５の制御端子に接続されている。トリガー・フリップフロップＴ−ＦＦ１の出力端子Ｑ１は、スイッチ回路Ｓ２３，Ｓ２４の制御端子に接続されている。

また、中間ノードｎ７は、スイッチ回路Ｓ１４を介してスイッチ回路Ｓ２の制御端子に接続されており、スイッチ回路Ｓ１４及びインバータＩＮＶ１を介してスイッチ回路Ｓ１の制御端子に接続されている。

また、中間ノードｎ７は、パルス遅延器Ｄの入力端子に接続されている。パルス遅延器Ｄの出力端子は、トリガー・フリップフロップＴ−ＦＦ２の入力端子に接続されている。また、中間ノードｎ７は、インバータＩＮＶ５を介してスイッチ回路Ｓ２０の制御端子に接続されている。

さらに、中間ノードｎ７は、スイッチ回路Ｓ２２を介してスイッチ回路Ｓ１０の制御端子に接続されており、スイッチ回路Ｓ２３を介してスイッチ回路Ｓ１１の制御端子に接続されている。また、中間ノードｎ７は、スイッチ回路Ｓ２３及びスイッチ回路Ｓ２５を介して接地面に接続されており、スイッチ回路Ｓ２２及びスイッチ回路Ｓ２４を介して接地面に接続されている。

トリガー・フリップフロップＴ−ＦＦ２は、１つの入力端子と２つの出力端子Ｑ，¬Ｑを備えており、トリガー・フリップフロップＴ−ＦＦ２は、入力端子からパルスが入力されると、そのパルスの立ち上がりエッジにおいて、出力端子Ｑ２，¬Ｑ２のレベルを反転させる。出力端子Ｑ２には、出力端子¬Ｑ２の出力の反転値が出力される。トリガー・フリップフロップＴ−ＦＦ２の出力端子¬Ｑ２は、スイッチ回路Ｓ１２，Ｓ１５の制御端子に接続されている。トリガー・フリップフロップＴ−ＦＦ１の出力端子Ｑ２は、スイッチ回路Ｓ１４，Ｓ１３の制御端子に接続されている。

以上のように構成された本実施例のスパイク・ニューロン回路２０について、その構成を説明する。図２４は、図２３のスパイク・ニューロン回路２０の各部の動作を表すタイミング・チャートである。

（１）まず、時刻０において、スイッチ回路Ｓ２０，Ｓ１１が開路され、スイッチ回路Ｓ１０，Ｓ２１が閉路される。すると、スイッチ回路Ｓ１０の閉路により、ゼロオフセット用キャパシタＣ_２の端子ｎ９の電位Ｖ_９は零値電圧Ｖ_middleとなり、スイッチ回路Ｓ２１の閉路によりゼロオフセット用キャパシタＣ_２の端子ｎ１０の電位Ｖ_１０は、インバータＩＮＶ２の閾値電圧Ｖ_ｔｈとなる。従って、ゼロオフセット用キャパシタＣ_２には、Ｖ_middle−Ｖ_thに相当する電荷が充電され、これにより、チョッパー型コンパレータのゼロオフセット動作が行われる。

このとき、スイッチ回路Ｓ１は開路され、スイッチ回路Ｓ２が閉路されている。従って、位相状態値保持用キャパシタＣ_１が放電され、出力ノードｎ１の位相状態値電圧Ｖ_ｒは最小値電圧Ｖ_lowにリセットされる。

（２）次いで、スイッチ回路Ｓ１０，Ｓ２１が開路され、スイッチ回路Ｓ２０が閉路される。また、スイッチ回路Ｓ１が閉路され、スイッチ回路Ｓ２が開路される。また、スイッチ回路Ｓ１２，Ｓ１５は閉路状態、スイッチ回路Ｓ１３，Ｓ１４は開路状態にある。

これにより、中間ノードｎ９が出力ノードｎ１と接続される。スイッチ回路Ｓ２１が開路されているので、ゼロオフセット用キャパシタＣ_２の端子間電圧Ｖ_Ｃ２はＶ_middle−Ｖ_thに維持される。従って、中間ノードｎ１０の電圧Ｖ_１０は、（Ｖ_low−Ｖ_middle）＋Ｖ_thに引き下げられる。初期状態ではＶ_ｒ＜Ｖ_middleなので、中間ノードｎ１０の電圧Ｖ_１０は、インバータＩＮＶ２の閾値電圧Ｖ_ｔｈよりも低い電圧となる。従って、インバータＩＮＶ４のデジタル出力信号Ｄ_outはＨレベルとなる。

（３）続いて、電流源Ｉ１から位相状態値保持用キャパシタＣ_１に充電電流Ｉ_ｓが給電され、出力ノードｎ１の位相状態値電圧Ｖ_ｒが一定の勾配で上昇する。

（４）隣接ユニットからのスパイク入力がない場合、時刻Ｔ／２で出力ノードｎ１の位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleに達すると、中間ノードｎ１０の電圧Ｖ_１０は閾値電圧Ｖ_thに達し、インバータＩＮＶ４のデジタル出力信号Ｄ_outはＬレベルに反転する。デジタル出力信号Ｄ_outの立ち下がりエッジで、トリガパルス生成器ＰＧが中間ノードｎ７にスパイク・パルスspkを出力する。このとき、スイッチ回路Ｓ１４は開路されているので、スパイク・パルスspkは中間ノードｎ８には伝達されない。スイッチ回路（出力スイッチ回路）Ｓ１２は閉路されているので、スパイク・パルスspkは出力端子Ｔ_ｏｕｔにスパイク・パルスspk_fとして出力される。

また、このスパイク・パルスspkの立ち上がりエッジにおいて、トリガー・フリップフロップＴ−ＦＦ１の出力値は反転する。これにより、出力端子Ｑ１の電圧はＨレベル、出力端子¬Ｑ１の電圧はＬレベルとなり、スイッチ回路Ｓ２３，Ｓ２４は閉路状態、スイッチ回路Ｓ２２，Ｓ２５は開路状態となる。また、このスパイク・パルスspkはパルス遅延器Ｄに入力される。

（５）パルス遅延器Ｄは、時刻Ｔ／２でスパイク・パルスspkが入力された後、適当な時間後、例えば時間Ｔ／４だけ遅延して、時刻３Ｔ／４に、短時間の遅延パルスDelay-spkを出力する。遅延パルスDelay-spkの立ち上がりエッジにおいて、パルス時間だけスイッチ回路Ｓ２１が閉路、スイッチ回路Ｓ２０が開路される。このとき、スイッチ回路Ｓ２２，Ｓ２５は開路状態、スイッチ回路Ｓ２３，Ｓ２４は閉路状態にあるため、遅延パルスDelay-spkはスイッチ回路Ｓ１１の制御端子に伝達され、パルス時間だけスイッチ回路Ｓ１１が閉路される。スイッチ回路Ｓ１１の閉路により、中間ノードｎ９にはパルス時間だけ最大値電圧Ｖ_highが印加される。また、スイッチ回路Ｓ２１の閉路により、中間ノードｎ１０にはパルス時間だけ閾値電圧Ｖ_thとなる。従って、ゼロオフセット用キャパシタＣ_２の端子間電圧Ｖ_Ｃ２はＶ_th−Ｖ_highとなり、これにより、チョッパー型コンパレータのゼロオフセット動作が行われる。

また、この遅延パルスDelay-spkにより、トリガー・フリップフロップＴ−ＦＦ２の出力値は反転する。これにより、出力端子Ｑ２の電圧はＨレベル、出力端子¬Ｑ２の電圧はＬレベルとなり、スイッチ回路Ｓ１３，Ｓ１４は閉路状態、スイッチ回路Ｓ１２，Ｓ１５は開路状態となる。これにより、出力端子Ｔ_ｏｕｔは中間ノードｎ７から切り離されて接地され、中間ノードｎ８は接地面から切り離されて中間ノードｎ７に接続される。

（６）遅延パルスDelay-spkが立ち下がると、スイッチ回路Ｓ２０が閉路状態、スイッチ回路Ｓ２１，Ｓ１１が開路状態となる。これにより、中間ノードｎ９は最大値電圧Ｖ_highから切り離され、中間ノードｎ９は出力ノードｎ１に接続され、中間ノードｎ９の電圧Ｖ_９は位相状態値保持用キャパシタＣ_１の位相状態値電圧Ｖ_ｒとなる。また、スイッチ回路Ｓ２１の開路により、ゼロオフセット用キャパシタＣ_２の充電電荷は保存されるので、中間ノードｎ９の電圧Ｖ_９が位相状態値電圧Ｖ_ｒとなるのに伴い、中間ノードｎ１０の電圧Ｖ_１０は（Ｖ_ｒ−Ｖ_high）＋Ｖ_ｔｈとなる。

（７）続いて、電流源Ｉ１から位相状態値保持用キャパシタＣ_１に充電電流Ｉ_ｓが給電されることで、出力ノードｎ１の位相状態値電圧Ｖ_ｒが一定勾配で上昇する。

（８）時刻Ｔにおいて、中間ノードｎ１０の電圧Ｖ_１０は閾値電圧Ｖ_thに達する。これにより、インバータＩＮＶ２の出力はＬレベルに反転し、インバータＩＮＶ４のデジタル出力信号Ｄ_outもＬレベルに反転する。デジタル出力信号Ｄ_outの立ち下がりエッジで、トリガパルス生成器ＰＧが中間ノードｎ７にスパイク・パルスspkを出力する。このとき、スイッチ回路（出力スイッチ回路）Ｓ１２は開路されているので、スパイク・パルスspkは出力端子Ｔ_ｏｕｔには伝達されない。また、スイッチ回路Ｓ１４は閉路されているので、スパイク・パルスspkは中間ノードｎ８には伝達される。従って、スパイク・パルスspkのパルス幅の期間中、スイッチ開路Ｓ１が開路され、スイッチ開路Ｓ２は閉路される。これにより、電流源Ｉ１の通電は遮断され、出力ノードｎ１に最小値電圧Ｖ_lowが印加されるため、位相状態値保持用キャパシタＣ_１が放電されて位相状態値電圧Ｖ_ｒは最小値電圧Ｖ_lowにリセットされる。このとき、スイッチ開路Ｓ２０は閉路状態にあるため、中間ノードｎ９の電圧Ｖ_９も位相状態値電圧Ｖ_ｒに連動して最小値電圧Ｖ_lowとなる。中間ノードｎ９の電圧Ｖ_９が閾値電圧Ｖ_th以下となることに伴い、インバータＩＮＶ２の出力が再びＨレベルに戻り、それに伴って、インバータＩＮＶ４のデジタル出力信号Ｄ_outも再びＨレベルに戻る。従って、デジタル出力信号Ｄ_outは、上記スイッチング動作が行われる短い時間だけ、Ｌレベルとなる。

また、このときスイッチ開路Ｓ２１は開路状態にあるため、中間ノードｎ９の電圧Ｖ_９が最小値電圧Ｖ_lowとなるのに連動して、電圧Ｖ_９は（Ｖ_ｒ−Ｖ_low）＋Ｖ_ｔｈに引き下げられる。

また、このスパイク・パルスspkの立ち上がりエッジにおいて、トリガー・フリップフロップＴ−ＦＦ１の出力値は反転する。これにより、出力端子Ｑ１の電圧はＬレベル、出力端子¬Ｑ１の電圧はＨレベルとなり、スイッチ回路Ｓ２３，Ｓ２４は開路状態、スイッチ回路Ｓ２２，Ｓ２５は閉路状態となる。また、このスパイク・パルスspkはパルス遅延器Ｄに入力される。

（９）スパイク・パルスspkが立ち下がると、スイッチ開路Ｓ１が閉路され、スイッチ開路Ｓ２は開路される。従って、出力ノードｎ１は接地面から切り離されて、電流源Ｉ１に再び通電がされ、位相状態値保持用キャパシタＣ_１への充電が開始される。

（１０）続いて、電流源Ｉ１から位相状態値保持用キャパシタＣ_１に充電電流Ｉ_ｓが給電され、出力ノードｎ１の位相状態値電圧Ｖ_ｒが一定の勾配で上昇する。

（１１）パルス遅延器Ｄは、時刻Ｔでスパイク・パルスspkが入力された後、時間Ｔ／４だけ遅延して、時刻５Ｔ／４に、短時間の遅延パルスDelay-spkを出力する。遅延パルスDelay-spkの立ち上がりエッジにおいて、パルス時間だけスイッチ回路Ｓ２１が閉路、スイッチ回路Ｓ２０が開路される。このとき、スイッチ回路Ｓ２２，Ｓ２５は閉路状態、スイッチ回路Ｓ２３，Ｓ２４は開路状態にあるため、遅延パルスDelay-spkはスイッチ回路Ｓ１０の制御端子に伝達され、パルス時間だけスイッチ回路Ｓ１０が閉路される。スイッチ回路Ｓ１０の閉路により、中間ノードｎ９にはパルス時間だけ零値電圧Ｖ_middleが印加される。また、スイッチ回路Ｓ２１の閉路により、中間ノードｎ１０にはパルス時間だけ閾値電圧Ｖ_thとなる。従って、ゼロオフセット用キャパシタＣ_２の端子間電圧Ｖ_Ｃ２はＶ_th−Ｖ_middleとなり、これにより、チョッパー型コンパレータのゼロオフセット動作が行われる。

また、この遅延パルスDelay-spkにより、トリガー・フリップフロップＴ−ＦＦ２の出力値は反転する。これにより、出力端子Ｑ２の電圧はＬレベル、出力端子¬Ｑ２の電圧はＨレベルとなり、スイッチ回路Ｓ１３，Ｓ１４は開路状態、スイッチ回路Ｓ１２，Ｓ１５は閉路状態となる。これにより、出力端子Ｔ_ｏｕｔは中間ノードｎ７に接続され、中間ノードｎ８は中間ノードｎ７から切り離されて接地される。

（１２）遅延パルスDelay-spkが立ち下がると、スイッチ回路Ｓ２０が閉路状態、スイッチ回路Ｓ２１，Ｓ１０が開路状態となる。これにより、中間ノードｎ９は零値電圧Ｖ_middleから切り離され、中間ノードｎ９は出力ノードｎ１に接続され、中間ノードｎ９の電圧Ｖ_９は位相状態値保持用キャパシタＣ_１の位相状態値電圧Ｖ_ｒとなる。また、スイッチ回路Ｓ２１の開路により、ゼロオフセット用キャパシタＣ_２の充電電荷は保存されるので、中間ノードｎ９の電圧Ｖ_９が位相状態値電圧Ｖ_ｒとなるのに伴い、中間ノードｎ１０の電圧Ｖ_１０は（Ｖ_ｒ−Ｖ_middle）＋Ｖ_ｔｈまで引き上げられる。

（１３）以降は、上記（３）〜（１２）と同様の動作を繰り返すことになる。

以上の動作によって、スパイク・ニューロン回路２０は、状態値更新回路２７による状態値の更新がなければ、位相状態値保持用キャパシタＣ_１の位相状態値電圧Ｖ_ｒが周期Ｔの鋸歯波関数となり、位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleを過ぎた時刻に発火して、出力端子Ｔ_ｏｕｔからスパイク・パルスspk_fを出力する。状態値更新回路２７による状態値の更新があれば、位相状態値電圧Ｖ_ｒの鋸歯波関数の位相が、状態値の更新時点で進行又は遅延されるだけで、上記と同様の動作が行われる。

従って、本実施例のスパイク・ニューロン回路２０では、チョッパー型コンパレータを用いて、実施例１のスパイク・ニューロン回路２０と同等の機能の回路を実現することができる。

実施例１〜３においては、スパイク・ニューロン回路２０が、位相状態値保持用キャパシタＣ_０（又はＣ_１）の位相状態値電圧Ｖ_ｒが零値電圧Ｖ_middleとなったときに発火してスパイク・パルスspk_fを出力する回路構成の例について説明した。本実施例では、これとは異なり、スパイク・ニューロン回路２０が、位相状態値保持用キャパシタＣ_０の位相状態値電圧Ｖ_ｒが最小値電圧Ｖ_lowにリセットされた時刻からＴ_ｄだけ遅延した時刻に発火してスパイク・パルスspk_fを出力する回路構成の例について説明する。Ｔ_ｄとしては周期の半分Ｔ／２が適当である。

〔１〕全体構成
本実施例に係る情報処理装置の全体構成は図１と同様であり、また、節点ユニットネットワーク２の内部構成は図２と同様であり、ピクセル・アレイ１３の内部構成は図３と同様であるとする。また、ピクセル・アレイ１３内の各節点ユニット６の全体構成についても図４と同様であるとする。

図２５は、実施例４に係る情報処理装置の実部節点ユニット７の内部構成を表すブロック図である。尚、虚部節点ユニット８の内部構成についても同様であるため、ここでは、代表として実部節点ユニット７についてのみ説明する。

実部節点ユニット７（虚部節点ユニット８）は、スパイク・ニューロン回路２０、遅延パルス生成器２１、更新許可スイッチ２２、セレクタ付きパルス生成器２３，２４，２５，２６、状態値更新回路２７、及び列選択スイッチ２８，２９を備えている。尚、図５と対応する構成部分については、同符号を付してある。

本実施例のスパイク・ニューロン回路２０は、実部節点ユニット７（虚部節点ユニット８）に固有の位相状態値を保持する位相状態値保持手段として機能するとともに、位相状態値保持手段が保持する位相状態値を一定の位相速度ωで経時的に変化させる位相進行手段、及び位相状態値保持手段が保持する位相状態値が最大位相状態値に達したときに、位相状態値を最小位相状態値にリセットする位相復位手段として機能する。スパイク・ニューロン回路２０は、スパイク・パルスspkを出力し、このスパイク・パルスspkは遅延パルス生成器２１に入力される。

パルス生成器２１は、スパイク・ニューロン回路２０がスパイク・パルスspkを出力すると、その時点から所定の遅延時間Ｔ_ｄだけ遅延してトリガ（更新トリガ）を出力するトリガ発生手段として機能する。遅延パルス生成器２１は、遅延パルスD_spkを出力する。

更新許可スイッチ２２は、ＡＮＤ回路で構成され、一方の入力が遅延パルス生成器２１の出力に接続され、他方の入力には、全体制御部５から出力される更新許可信号update_enaが入力される。

セレクタ付きパルス生成器２３，２４，２５，２６は、遅延パルスD_spkによるトリガが入力されると、それぞれ、各更新係数Ｇ_１ｘの大きさに比例したトリガパルス（更新トリガ）R_OUT_P_gx1, R_OUT_M_gx1，Ｇ_２ｘの大きさに比例したトリガパルス（更新トリガ）R_OUT_P_gx2, R_OUT_M_gx2，Ｇ_１ｙの大きさに比例したトリガパルス（更新トリガ）R_OUT_P_gy1, R_OUT_M_gy1，Ｇ_２ｙの大きさに比例したトリガパルス（更新トリガ）R_OUT_P_gy2, R_OUT_M_gy2を出力する。

状態値更新回路２７は、隣接節点ユニット６から各トリガパルス（更新トリガ）が入力されると、それらのトリガパルスの符号及びパルス幅に応じて、スパイク・ニューロン回路２０内の位相状態値保持手段が保持する位相状態値を増加又は減少させることにより、位相状態値の更新を行う。

従って、本実施例では、状態値更新回路２７と隣接節点ユニット６のセレクタ付きパルス生成器２３，２４，２５，２６とが協働することによって、隣接節点ユニット６の遅延パルス生成器２１がトリガを出力したとき、該節点ユニットの隣接位置に応じて、位相状態値保持手段が保持する位相状態値を、当該位相状態値に当該位相状態値を所定倍した値を加えた値だけ変化させる位相更新手段として機能することになる。

〔２〕実部節点ユニット７及び虚部節点ユニット８の各部構成と動作
（１）スパイク・ニューロン回路２０
図２６は、図２５のスパイク・ニューロン回路２０の構成（ａ）及び動作（ｂ）を表す図である。スパイク・ニューロン回路２０は、位相状態値保持用キャパシタＣ_０、電流源Ｉ１，Ｉ２、コンパレータＣＭＰ１、パルス生成回路ＰＧ、及びスイッチ回路Ｓ１，Ｓ２，Ｓ３を備えている。

位相状態値保持用キャパシタＣ_０は一端が接地され、他端が出力ノードｎ１に接続されている。この出力ノードｎ１には、状態値更新回路２７の出力端子が接続されている。電流源Ｉ１は、一端が出力ノードｎ１を介して位相状態値保持用キャパシタＣ_０に接続されており、他端がスイッチ回路Ｓ１を介して電源に接続されている。スイッチ回路Ｓ２は、一端が出力ノードｎ１に接続され、他端には、位相の最小値（最小位相値）θ_minに相当する電圧である最小値電圧Ｖ_lowが入力されている。初期値電圧Ｖ_lowは、位相状態値の初期値θ_minに相当する電圧であり、全体制御部５で生成され入力される。尚、スイッチ回路Ｓ２にはｎ型ＭＯＳＦＥＴが用いられている。

コンパレータＣＭＰ１は、プラス側入力端子が出力ノードｎ１に接続され、マイナス側入力端子に最大値電圧Ｖ_highが入力されている最大値電圧Ｖ_highは、位相状態値の最大値θ_maxに相当する電圧であり、全体制御部５で生成され入力される。また、コンパレータＣＭＰ１の出力は、パルス生成回路ＰＧを介してスパイク・ニューロン回路２０の出力端子Ｔ_ｏｕｔに接続されている。また、コンパレータＣＭＰ１の出力は、スイッチ回路Ｓ１，Ｓ２の制御端子に接続されている。スイッチ回路Ｓ１は、コンパレータＣＭＰ１の出力電圧がＬレベルのときに閉路され、Ｈレベルのときに開路される。また、スイッチ回路Ｓ２は、コンパレータＣＭＰ１の出力電圧がＨレベルのときに閉路され、Ｌレベルのときに開路される。

電流源Ｉ２は、一端が出力ノードｎ１を介して位相状態値保持用キャパシタＣ_０に接続されており、他端がスイッチ回路Ｓ３を介して電源に接続されている。スイッチ回路Ｓ３の制御端子には、初期値入力線１０が接続されている。スイッチ回路Ｓ３は、入力部３から入力される初期化信号がＨレベルのときに閉路状態、Ｌレベルのときに開路状態となる。

この回路では、出力ノードｎ１の位相状態値電圧Ｖ_ｒ又は位相状態値保持用キャパシタＣ_０に充電された電荷量Ｑ_ｒ＝Ｃ_０Ｖ_ｒがこの節点ユニットの「位相状態値」を表しているものとみなされる。

このスパイク・ニューロン回路２０は、次のように動作する。状態値更新回路２７が状態値の更新を行っていない（すなわち、出力ノードｎ１に状態値更新回路２７からの電流の入出力がない）状態では、出力ノードｎ１の位相状態値電圧Ｖ_ｒ及びスパイク・ニューロン回路２０の出力電圧spkは、図２６（ｂ）に示したような時間変化をする。すなわち、まず、コンパレータＣＭＰ１の出力電圧spkがＨレベルとなると、スイッチ回路Ｓ２が短時間閉路されるとともにスイッチ回路Ｓ１が開路して、Ｖ_ｒ＝Ｖ_low（すなわち、位相状態値θ＝θ_min＜０）にリセットされる。
次に、Ｖ_ｒ＜Ｖ_highなので、即座にコンパレータＣＭＰ１の出力電圧spkはＬレベルとなり、スイッチ回路Ｓ２が開路しスイッチ回路Ｓ１が閉路される。そうすると、電流源Ｉ１により、位相状態値保持用キャパシタＣ_０に一定の充電電流Ｉ_ｓが供給され、出力ノードｎ１の位相状態値電圧Ｖ_ｒは一定の勾配で上昇する。すなわち、位相状態値θがθ_min＋ωｔで変化する。このとき、Ｖ_ｒ＜Ｖ_middleなので、コンパレータＣＭＰ２の出力電圧はＬレベルである。

位相状態値電圧Ｖ_ｒが最大値電圧Ｖ_highに達したとき（すなわち、位相状態値θが最大値θ_maxに達したとき）、コンパレータＣＭＰ１の出力がＨレベルに反転する。これに伴って、スイッチ回路Ｓ１が開路して、スイッチ回路Ｓ２が閉路し、位相状態値保持用キャパシタＣ_０に充電された電荷は即座に放電されて、位相状態値電圧Ｖ_ｒは初期値電圧ノードＶ_lowとなる。それに伴って、コンパレータＣＭＰ１の出力が再びＬレベルに反転し、再びスイッチ回路Ｓ２が開路し、スイッチ回路Ｓ１が閉路して、再び電流源Ｉ１により、位相状態値保持用キャパシタＣ_０に一定の電流が供給され始める。

コンパレータＣＭＰ１の出力がＨレベルとなる短時間に、スパイク・ニューロン回路２０の出力端子にスパイク・パルスspkが出力される。すなわち、スパイク・ニューロン回路２０が「発火」する。従って、状態値の更新が行われないときには、位相状態値θは常にθ_min＋ωｔで鋸歯波状に変化し、スパイク・ニューロン回路２０からは、常に一定の時間間隔Ｔでスパイク・パルスspkが出力されることになる。

尚、ガボール型フィルタ演算を開始するにあたって、スパイク・ニューロン回路２０の位相状態値を初期値に設定する場合には、初期値入力線１０から、初期の位相状態値に比例する幅のパルスを入力する。これにより、電流源Ｉ２から位相状態値保持用キャパシタＣ_０に、初期の位相状態値に比例する量の電荷が供給され、初期値が設定されることになる。

（２）遅延パルス生成器２１
図２７は、図２５の遅延パルス生成器２１の構成（ａ）及び動作（ｂ）を表す図である。遅延パルス生成器２１は、ｐ型の電界効果トランジスタＭ７，Ｍ８、ｎ型の電界効果トランジスタＭ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びＮＯＲ回路５１を備えている。

トランジスタＭ７，Ｍ８及びトランジスタＭ９は、電源と接地面との間にこの順序で直列に接続されている。トランジスタＭ７のゲートには、パルスの遅延量を決定するための遅延電圧Ｖ_delayが入力される。遅延電圧Ｖ_delayは全体制御部５において生成され、全ての節点ユニット６に共通に入力される。トランジスタＭ８，Ｍ９のゲートには、前述のスパイク・ニューロン回路２０が出力するスパイク・パルスspkが入力される。インバータ回路ＩＮＶ５，ＩＮＶ６は直列接続されており、インバータ回路ＩＮＶ５の入力側はトランジスタＭ８，Ｍ９の共通接続ノード（以下「中間ノードｎ１１」という。）に接続され、インバータ回路ＩＮＶ６の出力側は、ＮＯＲ回路５１の一方の入力端子に接続される。ＮＯＲ回路５１の他方の入力端子には、スパイク・ニューロン回路２０が出力するスパイク・パルスspkが直接入力される。ＮＯＲ回路５１の出力端子は、遅延パルス生成器２１の出力端子Ｔ_ｏｕｔとなっている。

スパイク・ニューロン回路２０からスパイク・パルスspkが入力されていない初期状態では、トランジスタＭ８，Ｍ９のゲートはＬレベルであり、トランジスタＭ８がオン、トランジスタＭ９がオフである。従って、トランジスタＭ７，Ｍ８を介して、電源から中間ノードｎ１１に電荷が流入し、中間ノードｎ１１と接地面間の寄生容量が充電され、中間ノードｎ１１の電圧Ｖ_ａはほぼ電源電圧Ｖ_０となる。このとき、インバータ回路ＩＮＶ６の出力側のノード（以下「中間ノードｎ１２」という。）の電圧Ｖ_ｂはＨレベルであり、ＮＯＲ回路５１の出力電圧（遅延パルス）D_spkはＬレベルである。

スパイク・ニューロン回路２０からスパイク・パルスspkが入力されると、スパイク・パルスspkがＨレベルの短期間だけ、トランジスタＭ８がオフ、トランジスタＭ９がオンとなり、中間ノードｎ１１と接地面間の寄生容量が放電されて中間ノードｎ１１の電圧Ｖ_ａは０となる。中間ノードｎ１１の電圧Ｖ_ａが０となるのに伴い、中間ノードｎ１２の電圧Ｖ_ｂはＬレベルとなる。しかし、スパイク・パルスspkがＨレベルであるため、ＮＯＲ回路５１の出力電圧（遅延パルス）D_spkはＬレベルのままである。

スパイク・パルスspkが立下ると、ＮＯＲ回路５１の出力電圧（遅延パルス）D_spkはＨレベルとなる。それと共に、再びトランジスタＭ８がオン、トランジスタＭ９がオフとなるので、トランジスタＭ７，Ｍ８を介して、電源から中間ノードｎ１１に電荷が流入し、図２７（ｂ）に示すように、中間ノードｎ１１の電圧Ｖ_ａはほぼ一定の勾配で電源電圧Ｖ_０となるまで上昇する。この過程で中間ノードｎ１１の電圧Ｖ_ａがインバータ回路ＩＮＶ５の閾値電圧を過ぎった瞬間に、インバータ回路ＩＮＶ６の出力はＨレベルとなり、ＮＯＲ回路５１の出力電圧（遅延パルス）D_spkは再びＬレベルとなる。スパイク・パルスspkの立ち上がり時刻から、ＮＯＲ回路５１の出力電圧（遅延パルス）D_spkの立ち下がり時刻までをＴ_ｄとすると、ＮＯＲ回路５１の出力電圧（遅延パルス）D_spkの立ち下がりエッジにより、スパイク・パルスspkの立ち上がり時刻から時間Ｔ_ｄだけ遅延したトリガを得ることができる。尚、遅延時間Ｔ_ｄは、遅延電圧Ｖ_delayを調整することによって調整することができる。

尚、遅延パルスD_spkの立ち下がりエッジの時間軸上の位置は、ほぼ位相状態値θが０となる時刻を表す。

（３）セレクタ付きパルス生成器２３，２４，２５，２６
セレクタ付きパルス生成器２３，２４，２５，２６の構成は、実施例１の図９に示したものと同様であり、回路構成についての説明は省略する。ここでは、回路動作についてのみ説明する。

図２８は、本実施例４に於けるセレクタ付きパルス生成器２３，２４，２５，２６の動作を表すタイミング・チャートである。

遅延パルス生成器２１から遅延パルスD_spkが入力されていない（D_spkがＬレベルの）初期状態では、トランジスタＭ１，Ｍ３のゲートはＬレベルであり、トランジスタＭ１がオン、トランジスタＭ３がオフである。また、トランジスタＭ２のゲートには、更新係数電圧Ｖ_ｇが印加されており、このトランジスタＭ２は線形領域で動作する。従って、トランジスタＭ１，Ｍ２を介して、電源から中間ノードｎ２に電荷が流入し、中間ノードｎ２と接地面間の寄生容量が充電され、中間ノードｎ２の電圧はほぼ電源電圧Ｖ_０となる。このとき、インバータ回路３１の出力側のノード（以下「中間ノードｎ３」という。）の電圧ＶｃはＨレベルであり、ＮＯＲ回路３２の出力側のノード（以下「中間ノードｎ４」という。）の電圧OUT_PMはＬレベルである。

遅延パルスD_spkがＨレベルに立ち上がると、トランジスタＭ１がオフ、トランジスタＭ３がオンとなり、中間ノードｎ２と接地面間の寄生容量が放電されて中間ノードｎ２の電圧は０となる。中間ノードｎ２の電圧が０となるのに伴い、中間ノードｎ３の電圧ＶｃもＬレベルとなる。しかし、遅延パルスD_spkがＨレベルであるため、ＮＯＲ回路３２の出力電圧である中間ノードｎ４の電圧OUT_PMはＬレベルのままである。

次に、遅延パルスD_spkがＬレベルに立ち下がると、ＮＯＲ回路３２の出力電圧である中間ノードｎ４の電圧OUT_PMはＨレベルとなる。それと共に、再びトランジスタＭ１がオン、トランジスタＭ３がオフとなるので、トランジスタＭ１，Ｍ２を介して、電源から中間ノードｎ２に、更新係数電圧Ｖ_ｇに比例する電流が流入し、中間ノードｎ２の電圧はほぼ一定の勾配で電源電圧Ｖ_０になるまで上昇する。この過程で中間ノードｎ２の電圧がインバータ回路３０の閾値電圧を過ぎった瞬間に、インバータ回路３０及びインバータ回路３１の出力電圧が反転し、中間ノードｎ３の電圧ＶｃはＨレベルとなり、ＮＯＲ回路３２の出力電圧である中間ノードｎ４の電圧OUT_PMは再びＬレベルとなる。中間ノードｎ４の電圧OUT_PMがＨレベルに立ち上がってから再びＬレベルに立ち下がるまでの時間をパルス幅ｔ_ｇとすると、パルス幅ｔ_ｇは更新係数電圧Ｖ_ｇの大きさに比例する。従って、出力パルスの時間軸上の位置はほぼ位相状態値θが０となる時刻を表し、出力パルスのパルス幅ｔ_ｇは更新係数Ｇ_１ｘ，Ｇ_１ｙ，Ｇ_２ｘ，Ｇ_２ｙの大きさを表すことになる。

最後に、デマルチプレクサ３３は、更新係数符号信号signに従って、中間ノードｎ４に出力されるパルスの出力方向を切り替える。更新係数Ｇ_１ｘ，Ｇ_１ｙ，Ｇ_２ｘ，Ｇ_２ｙが正のときは、出力端子OUT_Pにパルス幅ｔ_ｇの出力パルスが出力され、更新係数Ｇ_１ｘ，Ｇ_１ｙ，Ｇ_２ｘ，Ｇ_２ｙが負のときは、出力端子OUT_Mにパルス幅ｔ_ｇの出力パルスが出力される。

尚、出力端子OUT_Pは、状態値更新回路２７の入力端子R_top_p_gy1, R_bottom_p_gy1, R_right_p_gx1, R_left_p_gx1, I_top_p_gy2, I_bottom_p_gy2, I_right_p_gx2, I_left_p_gx2の何れかに接続される。また、出力端子OUT_Mは、状態値更新回路２７の入力端子R_top_m_gy1, R_bottom_m_gy1, R_right_m_gx1, R_left_m_gx1, I_top_m_gy2, I_bottom_m_gy2, I_right_m_gx2, I_left_m_gx2の何れかに接続される。

（４）状態値更新回路２７
状態値更新回路２７の構成及び動作は、実施例１と同様であり、既に説明したため、ここでは説明は省略する。

〔３〕全体動作
（１）初期化
ガボール型フィルタ演算を開始する前に、全体制御部５は初期化処理を行う。初期化処理では、まず、更新許可信号update_enaをＬ状態として、セレクタ付きパルス生成器２３，２４，２５，２６のパルス出力を停止することによって、状態値更新回路２７によるスパイク・ニューロン回路２０の位相状態値電圧Ｖ_ｒの更新を停止する。この状態で、各スパイク・ニューロン回路２０の位相状態値保持用キャパシタＣ_０に初期電荷を与える。尚、位相状態値保持用キャパシタＣ_０に初期電荷を与える方法については、〔２〕（１）で既に説明した通りである。

（２）ガボール型フィルタ演算
ガボール型フィルタ演算を開始する場合には、全体制御部５は更新許可信号update_enaをＨ状態とする。これにより、各節点ユニットＵ_i,jの実部節点ユニット７及び虚部節点ユニット８において、位相状態量θ_i,j ^ｒ，θ_i,j ^ｉの更新処理が非同期的に並列に実行される。各節点ユニットに於ける位相状態量θ_i,j ^ｒ，θ_i,j ^ｉの更新処理の回路動作については、実施例１で既に説明した通りである。

（３）ガボール型フィルタ演算の終了
ガボール型フィルタ演算を打ち切る場合には、全体制御部５は更新許可信号update_enaをＬ状態とする。これにより、セレクタ付きパルス生成器２３，２４，２５，２６のパルス出力が停止され、状態値更新回路２７によるスパイク・ニューロン回路２０の位相状態値電圧Ｖ_ｒの更新が行われなくなる。ガボール型フィルタ演算の結果は、各スパイク・ニューロン回路２０の位相状態値電圧Ｖ_ｒの位相として保持されているので、出力部４がこの位相をパルスとして取り出すことによって演算結果を得ることができる。尚、位相パルス変換回路については図１では図示していないが、例えば、図１８のような回路を使用することができる。

以上のように、本実施例の情報処理装置では、各節点ユニットＵ_i,jの実部節点ユニット７及び虚部節点ユニット８において、位相状態量θ_i,j ^ｒ，θ_i,j ^ｉの更新処理が非同期的に並列に実行される。従って、ガボール型フィルタ演算を高速に演算することが可能となる。また、従来のように、隣接節点ユニットの状態値と自己の状態値との減算回路などを必要としないため、回路構成が単純となり、実装面積も縮小される。

本実施例では、本発明の情報処理装置の各節点ユニットをデジタル回路で構成する例について説明する。尚、本実施例５の情報処理装置の全体構成については、実施例１の図１〜図３と同様であるものとする。

図２９は、実施例５に係る情報処理装置の各節点ユニット６の全体構成を表す図である。尚、図２９において、実施例１に対応する各部構成については同符号を付している。

各節点ユニット６には、左側に隣接する節点ユニット６の実部節点ユニット７及び虚部節点ユニット８から、それぞれ更新トリガR_left, I_left、右側に隣接する節点ユニット６の実部節点ユニット７及び虚部節点ユニット８から、それぞれ更新トリガR_right, I_right、上側に隣接する節点ユニット６の実部節点ユニット７及び虚部節点ユニット８から、それぞれ更新トリガR_top, I_top、下側に隣接する節点ユニット６の実部節点ユニット７及び虚部節点ユニット８から、それぞれ更新トリガR_bottom, I_bottomが入力される。

また、各節点ユニット６の実部節点ユニット７及び虚部節点ユニット８からは、それぞれ、左側に隣接する節点ユニット６に対し更新トリガR_OUT_left, I_OUT_left、右側に隣接する節点ユニット６に対し更新トリガR_OUT_right, I_OUT_right、上側に隣接する節点ユニット６に対し更新トリガR_OUT_top, I_OUT_top、下側に隣接する節点ユニット６に対し更新トリガR_OUT_bottom, I_OUT_ bottomが出力される。

また、全体制御部５から各節点ユニット６に対しては、自己更新トリガg0が入力される。

図３０は、実部節点ユニット７（及び虚部節点ユニット８）の内部構成を表すブロック図である。実部節点ユニット７（及び虚部節点ユニット８）は、位相状態値保持手段６１、位相進行手段６２、位相復位手段６３、トリガ発生手段６４、及び位相更新手段６５を備えている。

位相状態値保持手段６１は、そのモジュールに固有の位相状態値θ_ｉ（ｉは実部節点ユニット７又は虚部節点ユニット８を特定するインデックス）を保持する。
位相進行手段６２は、位相状態値保持手段６１が保持する位相状態値θ_ｉを一定の位相速度ωで経時的に増加させる。

位相復位手段６３は、位相状態値保持手段６１が保持する位相状態値θ_ｉが所定の最大値θ_maxに達すると、位相状態値θ_ｉを最小位相状態値θ_minにリセットする。

トリガ発生手段６４は、位相状態値保持手段６１が保持する位相状態値θ_ｉが位相が零値であることを表す所定の零位相状態値θ_middleを過ぎったときに、更新トリガtrigger_OUTを出力する。この更新トリガtrigger_OUTは、上下左右に隣接する各節点ユニット６の実部節点ユニット７及び虚部節点ユニット８に対して、それぞれ、更新トリガR_OUT_top, I_OUT_top、更新トリガR_OUT_bottom, I_OUT_ bottom、更新トリガR_OUT_left, I_OUT_left、更新トリガR_OUT_right, I_OUT_rightとして出力される。

位相更新手段６５は、隣接する節点ユニット６のトリガ発生手段６４が更新トリガtrigger_OUTを出力したとき、該節点ユニット６の隣接位置ｋに応じて、位相状態値保持手段６１が保持する位相状態値θ_ｉ（ｔ_ｋ）を、当該位相状態値θ_ｉ（ｔ_ｋ）に当該位相状態値を所定倍した値Ｇ_ｉｋθ_ｉ（ｔ_ｋ）を加えた値（１＋Ｇ_ｉｋ）θ_ｉ（ｔ_ｋ）に更新する。図３０において、上側に隣接する実部節点ユニット７及び虚部節点ユニット８のトリガ発生手段６４から入力される更新トリガを、それぞれ、更新トリガR_top, I_top、下側に隣接する実部節点ユニット７及び虚部節点ユニット８のトリガ発生手段６４から入力される更新トリガを、それぞれ、更新トリガR_bottom, I_ bottom、左側に隣接する実部節点ユニット７及び虚部節点ユニット８のトリガ発生手段６４から入力される更新トリガを、それぞれ、更新トリガR_left, I_left、右側に隣接する実部節点ユニット７及び虚部節点ユニット８のトリガ発生手段６４から入力される更新トリガを、それぞれ、更新トリガR_right, I_rightと表記している。

また、位相更新手段６５は、全体制御部５から自己更新トリガg0が入力されると、その時点における自己の位相状態値θ_ｉ（ｔ_０）を、当該位相状態値θ_ｉ（ｔ_０）に当該位相状態値θ_ｉ（ｔ_０）をＧ_０倍した値を加えた値（θ_ｉ（ｔ_０）＋Ｇ_０θ_ｉ（ｔ_０））に更新する。

以上のように構成された本実施例の情報処理装置について、以下その動作を説明する。尚、本実施例の情報処理装置はデジタル信号で演算処理を行うため、位相の更新式（１０）は時間について離散化する必要がある。式（１０）を時間について離散化して差分方程式に書き直すと、次式のようになる。

ここで、ｔ_{ｐ（ｍ’，ｎ’）} ^ｒ，ｔ_{ｐ（ｍ’，ｎ’）} ^ｉは、時間区間（ｔ_ｐ，ｔ_ｐ＋１）の間で位相θ_{ｍ’，ｎ’} ^ｒ（ｔ），θ_{ｍ’，ｎ’} ^ｉ（ｔ）が０となる時刻である。また、δ（ｔ∈［ｔ_１，ｔ_２］）は、クロネッカ記号を表し、ｔが区間［ｔ_１，ｔ_２］に含まれるときには１、それ以外のときには０となることを表す。また、Δｔは任意に設定できるので、Δｔ＝１としてよい。

図３１は、本実施例に係る情報処理装置の各実部節点ユニット７及び虚部節点ユニット８における位相の進行・更新処理を表すフローチャートである。

まず、ステップＳ１において、全体制御部５は、内部変数として有する時刻ｔを０にリセットする。尚、時刻ｔについては、すべての節点ユニット６について共通とし、全体制御部５において管理され、クロック信号として各節点ユニット６に入力されるものとする。

次に、ステップＳ２において、入力部３は、外部から入力される初期値（例えば、画像データ）を各節点ユニット６の実部節点ユニット７の位相状態値保持手段６１に、位相状態値θとして設定する。この初期値の設定の仕方は、実施例１と同様であり、全体制御部５が、列セレクタ１４により列を選択した後、入力部３が各初期値入力線１０から各行の実部節点ユニット７の位相状態値の初期値（初期化信号）を入力することにより、各実部節点ユニット７に位相状態値の初期値を設定することができる。また、全ての節点ユニット６の虚部節点ユニット８の位相状態値保持手段６１の位相状態値θはθ_min（＜０）にリセットされる。

次に、以下のステップＳ３〜Ｓ８が反復実行される。

まず、ステップＳ３において、全体制御部５は、時刻ｔを１だけインクリメントする。

次いで、ステップＳ４において、全体制御部５は、t+t_s mod T₀（ｔ_ｓはθ_０を決めるシフト量、Ｔ_０は周期（＝（θ_max−θ_min）／ω））が０か否かを判定し、t+t_s mod T₀＝０の場合には、ステップＳ５において全体制御部５は自己更新トリガg0を出力し（g0 = Trueとする）、それ以外の場合はステップＳ６において自己更新トリガg0を出力しない（g0 = Falseとする）。

ステップＳ７において、各実部節点ユニット７及び各虚部節点ユニット８の位相更新手段６５は、位相状態値の更新処理を実行する。この更新処理の詳細については、後述する（図３２，図３３参照）。尚、この処理は、すべての節点ユニット６において並列に同時実行される。

ステップＳ８において、全体制御部５は、時刻ｔが所定の計算終了時刻ｔ_ｅｎｄに達したか否かを判定する。計算終了時刻ｔ_ｅｎｄに達していない場合には、ステップＳ３に戻り、計算終了時刻ｔ_ｅｎｄに達した場合には、反復処理を終了してステップＳ９に移行する。

ステップＳ９において、出力部４は、全ての節点ユニット６の実部節点ユニット７及び虚部節点ユニット８に保持された位相状態値θを出力し、処理を終了する。これにより、出力された各位相状態値θとして、ガボール型フィルタにより処理されたデータが得られる。尚、この出力の仕方は、全体制御部５が、列セレクタ１４により列を選択した後、出力部４が実部外部出力線１１及び虚部外部出力線１２各行の実部節点ユニット７及び虚部節点ユニット８の位相状態値を読み出すことにより行われる。

次に、上記ステップＳ７における位相状態値の更新処理の詳細について説明する。尚、ここでは、実部節点ユニット７と虚部節点ユニット８の両方をまとめて説明する。

図３２，図３３は、各節点ユニット６における位相状態値の更新処理の流れを表すフローチャートである。ここでは、節点ユニットＵ_i,j（ｉ∈｛１，…，Ｍ｝，ｊ∈｛１，…，Ｎ｝）の実部節点ユニット７及び虚部節点ユニット８について記述する。節点ユニットＵ_i,jの実部節点ユニット７及び虚部節点ユニット８の位相状態値保持手段６１は、それぞれ、内部変数として位相状態値θ_i,j ^r，θ_i,j ^r(0)及び位相状態値θ_i,j ⁱ，θ_i,j ⁱ⁽⁰⁾を有しているものとする。

（１）前時刻の位相状態値のバックアップ
まず、ステップＳ１１において、実部節点ユニット７及び虚部節点ユニット８は、前時刻の位相状態値θ_i,j ^r，θ_i,j ⁱを、それぞれ内部変数θ_i,j ^r(0)，θ_i,j ⁱ⁽⁰⁾に複写して保存する。これらは、後のステップＳ３１，Ｓ３４において自己節点が発火するか否かの判定に使用される。

（２）位相状態値の進行
次に、ステップＳ１２において、実部節点ユニット７及び虚部節点ユニット８の位相進行手段６２は、自己の位相状態値保持手段６１に保持された位相状態値θ_i,j ^r，θ_i,j ⁱをωだけ進行させる。すなわち、θ_i,j ^r←θ_i,j ^r＋ω，θ_i,j ⁱ←θ_i,j ⁱ＋ωの演算を実行する。これは、式（１８ａ），（１８ｂ）の位相進行項（右辺第３項）の演算に相当する。

（３）更新演算及び発火処理
次に、以下の（３−１）〜（３−１１）の処理が並列に実行される。

（３−１）自己更新演算
ステップＳ１３において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、全体制御部５から入力される自己更新トリガg0が真値（True）であるか否かを判定する。自己更新トリガg0が真値（True）の場合には、ステップＳ１４において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、−Ｇ_０θ_i,j ^r，−Ｇ_０θ_i,j ⁱを加えて更新をし、次のステップＳ１５に移行する。これは、式（１８ｃ），（１８ｄ）の累算括弧内の自己更新項（右辺括弧内第１項）の演算に相当する。また、自己更新トリガg0が偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−２）左隣接節点の実部の発火による更新演算
ステップＳ１５において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、左側の隣接節点ユニットＵ_ｉ-1，ｊから入力される更新トリガR_leftが真値（True）であるか否かを判定する。更新トリガR_leftが真値（True）の場合には、ステップＳ１６において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、−Ｇ_1xθ_i,j ^r，−Ｇ_2xθ_i,j ⁱを加えて更新をし、次のステップＳ１７に移行する。これは、式（１８ｃ）の累算括弧内の右辺第２項の更新項及び式（１８ｄ）の累算括弧内の右辺第６項の更新項の演算に相当する。また、更新トリガR_leftが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−３）右隣接節点の実部の発火による更新演算
ステップＳ１７において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、右側の隣接節点ユニットＵ_ｉ+1，ｊから入力される更新トリガR_rightが真値（True）であるか否かを判定する。更新トリガR_rightが真値（True）の場合には、ステップＳ１８において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、−Ｇ_1xθ_i,j ^r，＋Ｇ_2xθ_i,j ⁱを加えて更新をし、次のステップＳ１９に移行する。これは、式（１８ｃ）の累算括弧内の右辺第３項の更新項及び式（１８ｄ）の累算括弧内の右辺第７項の更新項の演算に相当する。また、更新トリガR_rightが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−４）上隣接節点の実部の発火による更新演算
ステップＳ１９において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、上側の隣接節点ユニットＵ_i,j-1から入力される更新トリガR_topが真値（True）であるか否かを判定する。更新トリガR_topが真値（True）の場合には、ステップＳ２０において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、−Ｇ_1yθ_i,j ^r，＋Ｇ_2yθ_i,j ⁱを加えて更新をし、次のステップＳ２１に移行する。これは、式（１８ｃ）の累算括弧内の右辺第４項の更新項及び式（１８ｄ）の累算括弧内の右辺第８項の更新項の演算に相当する。また、更新トリガR_topが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−５）下隣接節点の実部の発火による更新演算
ステップＳ２１において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、下側の隣接節点ユニットＵ_i,j+1から入力される更新トリガR_bottomが真値（True）であるか否かを判定する。更新トリガR_bottomが真値（True）の場合には、ステップＳ２２において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、−Ｇ_1yθ_i,j ^r，−Ｇ_2yθ_i,j ⁱを加えて更新をし、次のステップＳ２３に移行する。これは、式（１８ｃ）の累算括弧内の右辺第５項の更新項及び式（１８ｄ）の累算括弧内の右辺第９項の更新項の演算に相当する。また、更新トリガR_bottomが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−６）左隣接節点の虚部の発火による更新演算
ステップＳ２３において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、左側の隣接節点ユニットＵ_ｉ-1，ｊから入力される更新トリガI_leftが真値（True）であるか否かを判定する。更新トリガI_leftが真値（True）の場合には、ステップＳ２４において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、＋Ｇ_2xθ_i,j ^r，−Ｇ_1xθ_i,j ⁱを加えて更新をし、次のステップＳ２５に移行する。これは、式（１８ｃ）の累算括弧内の右辺第６項の更新項及び式（１８ｄ）の累算括弧内の右辺第２項の更新項の演算に相当する。また、更新トリガI_leftが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−７）右隣接節点の虚部の発火による更新演算
ステップＳ２５において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、右側の隣接節点ユニットＵ_ｉ+1，ｊから入力される更新トリガI_rightが真値（True）であるか否かを判定する。更新トリガI_rightが真値（True）の場合には、ステップＳ２６において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、−Ｇ_2xθ_i,j ^r，−Ｇ_1xθ_i,j ⁱを加えて更新をし、次のステップＳ２７に移行する。これは、式（１８ｃ）の累算括弧内の右辺第７項の更新項及び式（１８ｄ）の累算括弧内の右辺第３項の更新項の演算に相当する。また、更新トリガI_rightが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−８）上隣接節点の虚部の発火による更新演算
ステップＳ２７において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、上側の隣接節点ユニットＵ_i,j-1から入力される更新トリガI_topが真値（True）であるか否かを判定する。更新トリガI_topが真値（True）の場合には、ステップＳ２８において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、−Ｇ_2yθ_i,j ^r，−Ｇ_iyθ_i,j ⁱを加えて更新をし、次のステップＳ２９に移行する。これは、式（１８ｃ）の累算括弧内の右辺第８項の更新項及び式（１８ｄ）の累算括弧内の右辺第４項の更新項の演算に相当する。また、更新トリガI_topが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−９）下隣接節点の虚部の発火による更新演算
ステップＳ２９において、実部節点ユニット７及び虚部節点ユニット８の位相更新手段６５は、下側の隣接節点ユニットＵ_i,j+1から入力される更新トリガI_bottomが真値（True）であるか否かを判定する。更新トリガI_bottomが真値（True）の場合には、ステップＳ３０において、位相状態値θ_i,j ^r，θ_i,j ⁱに、それぞれ、＋Ｇ_2yθ_i,j ^r，−Ｇ_1yθ_i,j ⁱを加えて更新をし、次のステップＳ３１に移行する。これは、式（１８ｃ）の累算括弧内の右辺第９項の更新項及び式（１８ｄ）の累算括弧内の右辺第５項の更新項の演算に相当する。また、更新トリガI_bottomが偽値（False）の場合には、自己更新は行わず、次のステップＳ３７，Ｓ３９に移行する。

（３−１０）実部の自己発火の判定と更新パルスの出力
ステップＳ３１において、実部節点ユニット７のトリガ発生手段６４は、自己の位相状態値θ_i,j ^rが零位相状態値θ_middleを過ぎったか否かを判定する。すなわち、前時刻の位相状態値θ_i,j ^r(0)が零位相状態値θ_middleより小さく、現時刻の位相状態値θ_i,j ^rが零位相状態値θ_middle以上であるか否かを判定する。零位相状態値θ_middleを過ぎった場合には、ステップＳ３２において、トリガ発生手段６４は、左右上下に隣接する隣接節点ユニットＵ_ｉ-1，ｊ，Ｕ_ｉ+1，ｊ，Ｕ_i,j-1，Ｕ_i,j+1に対して、更新トリガR_OUT_left，R_OUT_right，R_OUT_top，R_OUT_bottomを出力し（これらの値をTrueとし）、次のステップＳ３４に移行する。一方、位相状態値θ_i,j ^rが零位相状態値θ_middleを過ぎっていない場合には、ステップＳ３３において、更新トリガR_OUT_left，R_OUT_right，R_OUT_top，R_OUT_bottomの値をFalseとし、次のステップＳ３７，Ｓ３９に移行する。

（３−１１）虚部の自己発火の判定と更新パルスの出力
ステップＳ３４において、虚部節点ユニット８のトリガ発生手段６４は、自己の位相状態値θ_i,j ⁱが零位相状態値θ_middleを過ぎったか否かを判定する。すなわち、前時刻の位相状態値θ_i,j ⁱ⁽⁰⁾が零位相状態値θ_middleより小さく、現時刻の位相状態値θ_i,j ⁱが零位相状態値θ_middle以上であるか否かを判定する。零位相状態値θ_middleを過ぎった場合には、ステップＳ３５において、トリガ発生手段６４は、左右上下に隣接する隣接節点ユニットＵ_ｉ-1，ｊ，Ｕ_ｉ+1，ｊ，Ｕ_i,j-1，Ｕ_i,j+1に対して、更新トリガI_OUT_left，I_OUT_right，I_OUT_top，I_OUT_bottomを出力し（これらの値をTrueとし）、次のステップＳ３７に移行する。一方、位相状態値θ_i,j ⁱが零位相状態値θ_middleを過ぎっていない場合には、ステップＳ３６において、更新トリガI_OUT_left，I_OUT_right，I_OUT_top，I_OUT_bottomの値をFalseとし、次のステップＳ３７，Ｓ３９に移行する。

（４）状態値のリセット処理
次に、以下の（４−１），（４−２）の処理が並列に実行される。

（４−１）実部位相状態値のリセット
ステップＳ３７において、実部節点ユニット７の位相復位手段６３は、自己の位相状態値θ_i,j ^ｒが最大値θ_maxを越えたか否かを検査し、θ_i,j ^ｒ＞θ_maxの場合には、ステップＳ３８において、θ_i,j ^ｒをリセットして（尚、この場合、発火更新に伴う位相ずれ量も保存するため、θ_i,j ^ｒ＝θ_minではなくθ_i,j ^ｒ＝θ_i,j ^ｒ−（θ_max−θ_min）としてある）、次のステップＳ３９に移行し、そうでない場合にはそのまま位相状態値の更新処理を終了する。

（４−２）虚部位相状態値のリセット
ステップＳ３９において、虚部節点ユニット８の位相復位手段６３は、自己の位相状態値θ_i,j ^ｉが最大値θ_maxを越えたか否かを検査し、θ_i,j ^ｉ＞θ_maxの場合には、ステップＳ４０において、θ_i,j ^ｉをリセットして（尚、この場合、発火更新に伴う位相ずれ量も保存するため、θ_i,j ^ｉ＝θ_minではなくθ_i,j ^ｉ＝θ_i,j ^ｉ−（θ_max−θ_min）としてある）、位相状態値の更新処理を終了し、そうでない場合にはそのまま位相状態値の更新処理を終了する。

以上のような動作により、本実施例５の情報処理装置は、式（１８ａ）〜（１８ｄ）に示したようなガボール型フィルタ演算を実行することができる。

尚、本実施例５の情報処理装置は、デジタル回路で構成されるため、回路そのものとして構成することもできるが、プログラマブル論理デバイス（ＰＬＤ）の再構成プログラムとして提供し、このプログラムに基づきＰＬＤを再構成することにより構成することも可能である。

実施例６では、本発明に係る情報処理装置を、ガボール型フィルタ以外のセルラー構造ネットワーク演算に適用した例について説明する。ここでは、一例として、大局的画像領域分割（coarse image region segmentation）を行うための領域ベース結合マルコフ確率場モデル（region-based coupled Markov Random Field model：以下「領域ベース結合ＭＲＦモデル」という。）を実現するフィルタに適用した例を示す。

〔１〕領域ベース結合ＭＲＦモデル
最初に、領域ベース結合ＭＲＦモデルについて簡単に説明する。従来、大局的画像領域分割を行う画像処理モデルとして、結合MRFモデルが提案されている（非特許文献４参照）。結合ＭＲＦモデルでは、画素に対応する素子間の相互作用を適応的に変化させることにより、画像の平滑化とエッジ強調とを同時に行うことができる。素子間の相互作用は隠れ変数（hidden variable）によって決定される。

領域ベース結合ＭＲＦモデルでは、隠れ変数はラベル過程（label process）として表される。各ラベルは画素に１対１対応しており、ラベルそのもので領域を取り出すことができる。しかしながら、領域ベースモデルは、収束の過程で局所平衡状態に陥りやすいという欠点がある。そこで、この問題を克服するため、隠れ変数に位相を導入したモデルが提案されている（非特許文献４，９３頁）。

図３４は、１次元の領域ベース結合ＭＲＦのニューラル・ネットワーク・モデルを示す図である。領域ベース結合ＭＲＦモデルは、図３４に示すように、強度過程（intensity process）とラベル過程（label process）とが相互に結合した構造を採用している。そして、相互作用は、隣接ピクセルとの状態値の差を用いて表現される。

領域ベース結合ＭＲＦモデルにおけるエネルギー関数（コスト関数）Ｅ（ｆ，φ｜ｄ）は、次式のように定義される（非特許文献４，５参照）。

ここで、ｄ_ｉ（ｉ＝１，…，Ｎ：Ｎは画素数）はｉ段目の節点（画素）の入力値である。強度値ｆ_ｉはｄ_ｉに対応する推定値であり、「強度過程」と呼ばれる。位相変数φ_ｉはｉ段目の節点（画素）に対応する隠れ変数としての位相（スパイク・ニューロン回路２０における「位相」との用語の混乱を避けるため、以下では「ラベル位相」とよぶ。）であり、「ラベル過程」と呼ばれる。領域ベース結合ＭＲＦモデルでは、φ_ｉは強度過程ｆ_ｉの領域を表す。このラベル位相変数φ_ｉは、対応する強度値ｆ_ｉ及び隣接節点のラベル位相変数φ_ｊと互いに制御し合う。λ，Ｊは、それぞれ式（１９ａ）の右辺第２項，第３項の影響を調整するためのパラメータ（定数）である。なお、式（１９ａ）のｉに関する和は画像内のすべての画素に対してとられ、ｊに関する和は注目画素ｉに隣接するすべての画素に対してとられる。

式（１９ａ）の第１項は、データフィッティング項を表し、ｆ_ｉをｄ_ｉに近づけるように作用する項である。第２項は強度過程の滑らかさを表す項である。この第２項は、隣接する節点は同じ強度値をとる傾向（滑らかさ）があるという経験的仮定に基づいて導入されている。滑らかさは、ラベル位相差Δφ_j,iにより制御される。Δφ_j,iが０近傍のとき、注目画素と隣接画素は同一の領域にあることを表し、第２項（滑らかさの拘束条件）は有効となる。従って、同一の領域内では強度変化は滑らかとなる方向に制御される。一方、Δφ_j,iがπ近傍のとき、注目画素と隣接画素は異なる領域にあることを表し、第２項（滑らかさの拘束条件）は無効となる。従って、異なる領域では強度変化は不連続となる方向に制御される。第３項は、ラベル位相変数φ_ｊがcos(Δφ_j,i)=-1となるのを抑制する項である。この第３項は、画像内には領域がそれほど多くは存在しないという経験的仮定に基づいて導入されている。ラベル過程における領域数は、第３項によって増大が抑制される。

式（１９ａ）のエネルギー関数Ｅ（ｆ，φ｜ｄ）が最小となるような｛ｆ_ｉ，φ_ｊ｝の組み合わせが求めるべき推定値である。そこで、この推定値｛ｆ_ｉ，φ_ｊ｝を、最急降下法を用いて逐次的に求める。この場合、（ｆ_ｉ，φ_ｊ）の更新式は次のようになる。

ここで、ε_ｆ，ε_φは更新定数であり、適当な微小値に設定される。

このモデルの大局的領域分割としての性能を向上させるため、および回路化に適したものとするために、非特許文献６に従って近似を行うと、（ｆ_ｉ，φ_ｊ）の更新式（２０ａ），（２０ｂ）は、次式（２１ａ），（２１ｂ）のように表される。

ここで、ｈ_ｆ，ｈ_φは更新量を調整するための定数である。関数Ａ（Δｆ_j,i）は次式（２２ａ）で表され、関数Ｂ（Δｆ_j,i）は次式（２２ｂ）により表される。図３５（ａ），（ｂ）に関数Ａ（Δｆ_j,i），Ｂ（Δｆ_j,i）を示す。

ここで、Ｑは、平滑化とエッジ強調とを切り替える閾値を決める制御パラメータであり、√（２Ｊ／λ）の代わりに導入したものである。

また、関数Ｓ（Δφ_j,i）は式（２３ａ）で表され、関数Ｃ（Δφ_j,i）は式（２３ｂ）で表される。図３５（ｃ），（ｄ）に関数Ｓ（Δφ_j,i），Ｃ（Δφ_j,i）を示す。

ここで、α，βは更新量が０となる幅を表すパラメータであり、区間α，βは収束点及び発散点の周りに設定される。これにより、更新が収束点を飛び越えて動作が不安定になることが防止される。

以上に説明したような領域ベース結合ＭＲＦモデルに基づきセルラー構造ネットワーク演算を行うための装置を、本発明に係る情報処理装置により実現する。そこで、次に、上記式（２１ａ），（２１ｂ）を、さらに本発明に係る情報処理装置に基づく回路実装に適した形となるように変形する。

〔２〕スパイク駆動方式セルラー構造ネットワーク回路による演算式
実施例１の場合と同様に、本発明の情報処理装置が採用するスパイク駆動方式セルラー構造ネットワーク回路への実装するために、まず、節点ｉの状態値（ｆ_ｉ，φ_ｊ）を位相（θ，ξ）の位相差を用いて、次式のように表現する。

ここで、θ_０（ｔ），ξ_０（ｔ）は周期Ｔの基準位相であり、式（６ｂ）と同様に次式で表される。

また、θ_ｉ（ｔ），ξ_ｉ（ｔ）は、節点ｉにおける強度過程，ラベル過程の位相である。ｍｏｄ演算による位相のリセットがされない区間（連続区間）において、各節点の位相（θ_ｉ，ξ_ｉ）の更新が行われない限り位相差θ_ｉ（ｔ）−θ_０（ｔ），ξ_ｉ（ｔ）−ξ_０（ｔ）は一定値を保つので、当該連続区間内においてはθ_ｉ（ｔ）−θ_０（ｔ），ξ_ｉ（ｔ）−ξ_０（ｔ）は時間シフトに対して不変である。そこで、状態の更新を基準位相の周期Ｔごとに行うこととし、更新時間を離散化する。θ_０（ｔ＋Ｔ）＝θ_０（ｔ），ξ_０（ｔ＋Ｔ）＝ξ_０（ｔ）であることを考慮して、式（２１ａ），（２１ｂ）を次式のように書き直す。

さらに、連続区間内において更新時刻はシフト可能であるので、前述のガボール・フィルタの場合と同様（式（９）参照）、更新時刻を非同期化し、ξ_ｉ（ｔ）＝０となる時刻ｔ_iξにおいて位相（θ_ｉ，ξ_ｉ）の更新を行うこととする。これにより、式（２６ａ），（２６ｂ）は次のように書き直される。

さらに、関数Ａ（θ_ｊ（ｔ）−θ_ｉ（ｔ）），Ｂ（θ_ｊ（ｔ）−θ_ｉ（ｔ））の確定時刻は関数Ｃ（ｔ_iξ），Ｓ（ｔ_iξ）の確定時刻とは独立に決めることができるので、θ_ｉ（ｔ）＝０となる時刻ｔ_iθにおいて関数Ａ（θ_ｊ（ｔ）−θ_ｉ（ｔ）），Ｂ（θ_ｊ（ｔ）−θ_ｉ（ｔ））の値の確定を行うこととする。これにより、式（２７ａ），（２７ｂ）は次のように書き直される。

以下、この更新式（２８ａ），（２８ｂ）を用いて情報処理装置を具体的に構成する。

〔３〕情報処理装置の構成
〔３−１〕全体構成
本発明の実施例６に係る情報処理装置の全体構成は、図１と同様である。図３６は、実施例６のおける節点ユニットネットワーク２の構成を示す図である。図３６において、節点ユニット６、ピクセル・アレイ１３、列セレクタ１４、及びドライバ１６については、図２と同様であり、同符号を付して説明は省略する。本実施例の場合、図２の場合と異なり係数Ｇ_０を入力する必要がないため、ドライバ１５が省略された点で図２と相違している。尚、ピクセル・アレイ１３の内部構成については、図３と同様の構成である。各節点ユニット６は、図３に示すように、上下左右に隣接する４つの節点ユニット６と互いに結合されている。以下、ｍ行ｎ列目の節点ユニット６を、「節点ユニットＵ_m,n」と呼ぶことにする。

〔３−２〕各節点ユニットの機能構成
具体的な各節点ユニット６の回路構成の説明に入る前に、理解を容易にするために、まず、図３６の各節点ユニット６の機能構成について説明する。尚、以下では、２次元の座標を明示する必要がある場合には、節点を特定するインデックスi,jの代わりにインデックス（m,n），（ｍ±１，ｎ±１）を適宜使用する。

式（２６ｂ）の関数Ａ（θ_j−θ_i）は、図３５（ａ）に示したように偶関数である。従って、Ａ（θ_j−θ_i）＝Ａ（θ_i−θ_j）であるので、Ａ（θ_ｊ−θ_ｉ）は、左右に隣接する節点対の何れかで１回、上下に隣接する節点対の何れかで１回計算すれば、その計算値をそれら節点対で共有することができる。同様に、式（２６ａ）の関数Ｂ（θ_ｊ−θ_ｉ）は、図３５（ｂ）に示したように奇関数である。従って、Ｂ（θ_ｊ−θ_ｉ）＝−Ｂ（θ_ｉ−θ_ｊ）であるので、Ｂ（θ_ｊ−θ_ｉ）は、左右に隣接する節点対の何れかで１回、上下に隣接する節点対の何れかで１回計算すれば、その計算値をそれら節点対で共有することができる。

また、式（２５ａ）より、θ_ｊ（ｔ）＝０となる時刻ｔ_jθを用いて、連続区間内におけるθ_ｊ（ｔ）は次式のように表される。

従って、関数Ａが偶関数であること（図３５（ａ）参照）を考慮すると、式（２８ｂ）の関数値Ａ（θ_ｊ（ｔ_iθ））は、次式（３０）のように表すことができる。

従って、時刻ｔ_iθを基準時刻として、次式（３１）のような時間関数Ａ（ｔ）を発生させ、ｔ＝ｔ_jθの時点でのその関数値をとることによりＡ（θ_ｊ（ｔ_iθ））を得ることができる。

この操作を、図を用いて説明すると次の通りである。図３７（ａ）は、時間関数Ａ（ｔ）を示す図である。図３７では、簡単のため時間ｔを位相速度ωで規格化して（すなわちω＝１として）示してある。例えば、時刻ｔ＝ｔ_iθを基準時刻として、時刻ｔ＝ｔ_iθ−Ｔ／２のトリガによって時間関数Ａ（ｔ−（ｔ_iθ−Ｔ／２））の進行を開始する。そして、ｔ＝ｔ_jθのトリガにより、その時点に於ける関数Ａの値Ａ（ｔ_jθ−ｔ_iθ＋Ｔ／２）をホールドすれば、この値が関数値Ａ（θ_ｊ（ｔ_iθ））となる。

同様に、式（２８ａ）の関数Ｂ（θ_ｊ（ｔ_iθ））も、関数Ｂが奇関数であること（図３５（ｂ）参照）を考慮して次式（３２ａ）により表されるので、時刻ｔ_iθを基準として、次式（３２ｂ）のような時間関数Ｂ（ｔ）を発生させ、ｔ＝ｔ_jθの時点でのその関数値をとることによりＢ（θ_ｊ（ｔ_iθ））を得ることができる。式（３２ｂ）の時間関数Ｂ（ｔ）を図３７（ｂ）に示す。

同様に、式（２８ｂ）の関数Ｓ（ξ_ｊ（ｔ_iθ））は、関数Ｓが奇関数であること（図３５（ｃ）参照）を考慮して次式（３３ａ）により表されるので、ξ_ｊ（ｔ）＝０となる時刻ｔ_iξを基準として、次式（３３ｂ）のような時間関数Ｓ（ｔ）を発生させ、ｔ＝ｔ_jξの時点でのその関数値をとることによりＳ（ξ_ｊ（ｔ_iξ））を得ることができる。

式（３３ｂ）の時間関数Ｓ（ｔ）を図３７（ｃ）に示す。尚、式（３３ｂ）は定義域を［−Ｔ／２≦ω（ｔ−ｔ_iξ）≦Ｔ／２］としているが、図３７（ｃ）は定義域を［０≦ｔ−ｔ_iξ≦２Ｔ］にシフトしている。また、Ｓ（ｔ）の正値部分Ｓ_＋（ｔ）と負値部分Ｓ₋（ｔ）とに分けて、Ｓ（ｔ）＝Ｓ_＋（ｔ）−Ｓ₋（ｔ）とし、図３７（ｃ）ではＳ_＋（ｔ），Ｓ₋（ｔ）を示している。

同様に、式（２８ａ）の関数Ｃ（ξ_ｊ（ｔ_iθ））は、関数Ｃが偶関数であること（図３５（ｄ）参照）を考慮して次式（３４ａ）により表されるので、時刻ｔ_iξを基準として、次式（３４ｂ）のような時間関数Ｃ（ｔ）を発生させ、ｔ＝ｔ_jξの時点でのその関数値をとることによりＣ（ξ_ｊ（ｔ_iξ））を得ることができる。これを、図３７（ｄ）に示す。

以上のことを踏まえて、式（２８ａ），（２８ｂ）で表される更新演算を実現するための各節点ユニット６を構成した場合の機能構成図を、図３８に示す。ここで、図３８に示した節点ユニット６に対応する節点の座標は（m,n）であるものとする。

図３８において、節点ユニット６は、強度過程節点ユニット７’とラベル過程節点ユニット８’とを備えており、これらは、それぞれ図４の実部節点ユニット７，虚部節点ユニット８に対応している。また、強度過程節点ユニット７’及びラベル過程節点ユニット８’は、それぞれ、スパイク・ニューロン回路２０ｉ，２０ｌ及び状態値更新回路２７ｉ，２７ｌを備えており、これらは図４のスパイク・ニューロン回路２０及び状態値更新回路２７に対応している。

強度過程節点ユニット７’は、他に、Ａ関数演算回路７１ａ，７１ｂ、Ｂ関数演算回路７２ａ，７２ｂ、及びＢ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄを備えており、状態値更新回路２７ｉは、各Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄに対応してパルス更新回路７４ａ，７４ｂ，７４ｃ，７４ｄを備えている。

ラベル過程節点ユニット８’は、他に、Ｃ関数演算回路７５、Ｓ関数演算回路７６、及びＡ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄを備えており、状態値更新回路２７ｌは、各Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄに対応してパルス更新回路７８ａ，７８ｂ，７８ｃ，７８ｄを備えている。

スパイク・ニューロン回路２０ｉは、節点（m,n）の強度過程の位相θ_m,n（ｔ）を保持するとともに、一定の位相速度ωで式（２５ａ）に従って進行させる。そして、θ_m,n（ｔ）＝０となる時刻ｔ_m,nθにスパイク・パルスを出力する。従って、θ_m,n（ｔ）の更新がなければ、スパイク・ニューロン回路２０ｉは一定の周期Ｔでスパイク・パルスを出力することになる。スパイク・パルスの時間位置ｔ_m,nθは、節点（m,n）の強度過程の状態値（基準位相θ_０との位相差）を表す。そして、このスパイク・パルス（ｔ_m,nθ）は、隣接する各節点の節点ユニット６に対しても出力される。

スパイク・ニューロン回路２０ｌは、節点（m,n）のラベル過程の位相ξ_m,n（ｔ）を保持するとともに、一定の位相速度ωで式（２５ａ）に従って進行させる。そして、ξ_m,n（ｔ）＝０となる時刻ｔ_m,nξにスパイク・パルスを出力する。従って、ξ_m,n（ｔ）の更新がなければ、スパイク・ニューロン回路２０ｌは一定の周期Ｔでスパイク・パルスを出力することになる。スパイク・パルスの時間位置ｔ_m,nξは、節点（m,n）のラベル過程の状態値（基準位相ξ_０との位相差）を表す。そして、このスパイク・パルス（ｔ_m,nξ）は、隣接する各節点の節点ユニット６に対しても出力される。

Ａ関数演算回路７１ａ，７１ｂは、それぞれ、式（２８ｂ）の項Ａ（θ_ｊ（ｔ_iθ））を計算する。Ａ関数演算回路７１ａには、自己節点（m,n）のスパイク・パルス（ｔ_m,nθ）と右隣接節点（m+1,n）のスパイク・パルス（ｔ_m+1,nθ）が入力され、式（３０）によりＡ（θ_m+1,n（ｔ_m,nθ））が演算されて内部のレジスタに保持されるとともに、Ａ・Ｓ関数演算回路７７ｂ及び右隣接節点（m+1,n）に対し出力される。Ａ関数演算回路７１ｂには、自己節点（m,n）のスパイク・パルス（ｔ_m,nθ）と下隣接節点（m,n+1）のスパイク・パルス（ｔ_m,n+1θ）が入力され、式（３０）によりＡ（θ_m,n+1（ｔ_m,nθ））が演算されて内部のレジスタに保持されるとともに、Ａ・Ｓ関数演算回路７７ｄ及び下隣接節点（m,n+1）に対し出力される。

Ｂ関数演算回路７２ａ，７２ｂは、それぞれ、式（２８ａ）の項Ｂ（θ_ｊ（ｔ_iθ））を計算する。Ｂ関数演算回路７２ａには、自己節点（m,n）のスパイク・パルス（ｔ_m,nθ）と右隣接節点（m+1,n）のスパイク・パルス（ｔ_m+1,nθ）が入力され、式（３２ａ）によりＢ（θ_m+1,n（ｔ_m,nθ））が演算されて内部のレジスタに保持されるとともに、Ｂ・Ｃ関数演算回路７３ｂ及び右隣接節点（m+1,n）に対し出力される。Ｂ関数演算回路７２ｂには、自己節点（m,n）のスパイク・パルス（ｔ_m,nθ）と下隣接節点（m,n+1）のスパイク・パルス（ｔ_m,n+1θ）が入力され、式（３２ａ）によりＢ（θ_m,n+1（ｔ_m,nθ））が演算されて内部のレジスタに保持されるとともに、Ｂ・Ｃ関数演算回路７３ｄ及び下隣接節点（m,n+1）に対し出力される。

Ｃ関数演算回路７５は、式（２８ａ）の関数Ｃを出力する。Ｃ関数演算回路７５には、自己節点（m,n）のスパイク・パルス（ｔ_m,nξ）より半周期前にシフトしたパルス、すなわち、ξ_m,n（ｔ）のリセット時に発生するリセットパルス（ｔ_m,nξ−Ｔ／２）が入力される。リセットパルス（ｔ_m,nξ−Ｔ／２）が入力されると、Ｃ関数演算回路７５は式（３４ｂ）により定義された関数Ｃ（ω（ｔ−ｔ_m,nξ））をＢ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄに対して出力する。

Ｓ関数演算回路７６は、式（２８ｂ）の関数Ｓを出力する。Ｓ関数演算回路７６には、自己節点（m,n）のスパイク・パルス（ｔ_m,nξ）及びリセットパルス（ｔ_m,nξ−Ｔ／２）が入力される。リセットパルス（ｔ_m,nξ−Ｔ／２）が入力されると、Ｓ関数演算回路７６は式（３３ｂ）により定義された関数Ｓ（ω（ｔ−ｔ_m,nξ））をＡ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄに対して出力する。

Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄは、それぞれ、積Ｂ（θ_m,n-1（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ）），Ｂ（θ_m+1,n（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ）），Ｂ（θ_m-1,n（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ）），Ｂ（θ_m,n+1（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ））を演算し、パルス更新回路７４ａ，７４ｂ，７４ｃ，７４ｄへ出力する。各Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄには、Ｃ関数演算回路７５から共通に関数Ｃ（ω（ｔ−ｔ_m,nξ））が入力される。また、Ｂ・Ｃ関数演算回路７３ａには、上隣接節点（m,n-1）の節点ユニット６から関数値Ｂ（θ_m,n-1（ｔ_m,nθ））が入力され、これと関数Ｃ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７４ａへ出力する。Ｂ・Ｃ関数演算回路７３ｂには、自己節点（m,n）のＢ関数演算回路７２ａから関数値Ｂ（θ_m+1,n（ｔ_m,nθ））が入力され、これと関数Ｃ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７４ｂへ出力する。Ｂ・Ｃ関数演算回路７３ｃには、左隣接節点（m-1,n）の節点ユニット６から関数値Ｂ（θ_m-1,n（ｔ_m,nθ））が入力され、これと関数Ｃ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７４ｃへ出力する。Ｂ・Ｃ関数演算回路７３ｄには、自己節点（m,n）のＢ関数演算回路７２ｂから関数値Ｂ（θ_m,n+1（ｔ_m,nθ））が入力され、これと関数Ｃ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７４ｄへ出力する。

パルス更新回路７４ａには、Ｂ・Ｃ関数演算回路７３ａから積Ｂ（θ_m,n-1（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、上隣接節点（m,n-1）の節点ユニット６からスパイク・パルス（ｔ_m,n-1ξ）が入力される。これにより、時刻ｔ_m,n-1ξにおける関数値Ｂ（θ_m,n-1（ｔ_m,nθ））Ｃ（ω（ｔ_m,n-1ξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｉの位相θ_m,n（ｔ）を更新する。すなわち、式（２８ａ）の和の演算を行う。

パルス更新回路７４ｂには、Ｂ・Ｃ関数演算回路７３ｂから積Ｂ（θ_m+1,n（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、右隣接節点（m+1,n）の節点ユニット６からスパイク・パルス（ｔ_m+1,nξ）が入力される。これにより、時刻ｔ_m+1,nξにおける関数値Ｂ（θ_m+1,n（ｔ_m,nθ））Ｃ（ω（ｔ_m+1,nξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｉの位相θ_m,n（ｔ）を更新する。すなわち、式（２８ａ）の和の演算を行う。

パルス更新回路７４ｃには、Ｂ・Ｃ関数演算回路７３ｃから積Ｂ（θ_m-1,n（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、左隣接節点（m-1,n）の節点ユニット６からスパイク・パルス（ｔ_m-1,nξ）が入力される。これにより、時刻ｔ_m-1,nξにおける関数値Ｂ（θ_m-1,n（ｔ_m,nθ））Ｃ（ω（ｔ_m-1,nξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｉの位相θ_m,n（ｔ）を更新する。すなわち、式（２８ａ）の和の演算を行う。

パルス更新回路７４ｄには、Ｂ・Ｃ関数演算回路７３ｄから積Ｂ（θ_m,n+1（ｔ_m,nθ））Ｃ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、下隣接節点（m,n+1）の節点ユニット６からスパイク・パルス（ｔ_m,n+1ξ）が入力される。これにより、時刻ｔ_m,n+1ξにおける関数値Ｂ（θ_m,n+1（ｔ_m,nθ））Ｃ（ω（ｔ_m,n+1ξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｉの位相θ_m,n（ｔ）を更新する。すなわち、式（２８ａ）の和の演算を行う。

Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄは、それぞれ、積Ａ（θ_m,n-1（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ）），Ａ（θ_m+1,n（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ）），Ａ（θ_m-1,n（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ）），Ａ（θ_m,n+1（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ））を演算し、パルス更新回路７８ａ，７８ｂ，７８ｃ，７８ｄへ出力する。各Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄには、Ｓ関数演算回路７６から共通に関数Ｓ（ω（ｔ−ｔ_m,nξ））が入力される。また、Ａ・Ｓ関数演算回路７７ａには、上隣接節点（m,n-1）の節点ユニット６から関数値Ａ（θ_m,n-1（ｔ_m,nθ））が入力され、これと関数Ｓ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７８ａへ出力する。Ａ・Ｓ関数演算回路７７ｂには、自己節点（m,n）のＡ関数演算回路７１ａから関数値Ａ（θ_m+1,n（ｔ_m,nθ））が入力され、これと関数Ｓ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７８ｂへ出力する。Ａ・Ｓ関数演算回路７７ｃには、左隣接節点（m-1,n）の節点ユニット６から関数値Ａ（θ_m-1,n（ｔ_m,nθ））が入力され、これと関数Ｓ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７８ｃへ出力する。Ａ・Ｓ関数演算回路７７ｄには、自己節点（m,n）のＡ関数演算回路７１ｂから関数値Ａ（θ_m,n+1（ｔ_m,nθ））が入力され、これと関数Ｓ（ω（ｔ−ｔ_m,nξ））の積をパルス更新回路７８ｄへ出力する。

パルス更新回路７８ａには、Ａ・Ｓ関数演算回路７７ａから積Ａ（θ_m,n-1（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、上隣接節点（m,n-1）の節点ユニット６からスパイク・パルス（ｔ_m,n-1ξ）が入力される。これにより、時刻ｔ_m,n-1ξにおける関数値Ａ（θ_m,n-1（ｔ_m,nθ））Ｓ（ω（ｔ_m,n-1ξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｌの位相ξ_m,n（ｔ）を更新する。すなわち、式（２８ｂ）の和の演算を行う。

パルス更新回路７８ｂには、Ａ・Ｓ関数演算回路７７ｂから積Ａ（θ_m+1,n（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、右隣接節点（m+1,n）の節点ユニット６からスパイク・パルス（ｔ_m+1,nξ）が入力される。これにより、時刻ｔ_m+1,nξにおける関数値Ａ（θ_m+1,n（ｔ_m,nθ））Ｓ（ω（ｔ_m+1,nξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｌの位相ξ_m,n（ｔ）を更新する。すなわち、式（２８ｂ）の和の演算を行う。

パルス更新回路７８ｃには、Ａ・Ｓ関数演算回路７７ｃから積Ａ（θ_m-1,n（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、左隣接節点（m-1,n）の節点ユニット６からスパイク・パルス（ｔ_m-1,nξ）が入力される。これにより、時刻ｔ_m-1,nξにおける関数値Ａ（θ_m-1,n（ｔ_m,nθ））Ｓ（ω（ｔ_m-1,nξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｌの位相ξ_m,n（ｔ）を更新する。すなわち、式（２８ｂ）の和の演算を行う。

パルス更新回路７８ｄには、Ａ・Ｓ関数演算回路７７ｄから積Ａ（θ_m,n+1（ｔ_m,nθ））Ｓ（ω（ｔ−ｔ_m,nξ））が入力されるとともに、下隣接節点（m,n+1）の節点ユニット６からスパイク・パルス（ｔ_m,n+1ξ）が入力される。これにより、時刻ｔ_m,n+1ξにおける関数値Ａ（θ_m,n+1（ｔ_m,nθ））Ｓ（ω（ｔ_m,n+1ξ−ｔ_m,nξ））を算出し、この関数値によりスパイク・ニューロン回路２０ｌの位相ξ_m,n（ｔ）を更新する。すなわち、式（２８ｂ）の和の演算を行う。

以上のようにして、節点ユニット６における式（２８ａ），（２８ｂ）の更新演算が実行される。次に、図３８を具体的に回路により構成した例について説明する。

〔３−３〕各節点ユニット６の回路構成
図３９は、図３８の節点ユニット６の回路ブロック図である。図３９において、列選択信号線９、及び初期値入力線１０については、図４と同様であり、説明は省略する。また、強度過程節点ユニット７’及びラベル過程節点ユニット８’は、それぞれ図３８の同符号の構成部分に対応している。本実施例に於ける節点ユニット６は、強度過程節点ユニット７’が図４の実部節点ユニット７に対応し、ラベル過程節点ユニット８’が図４の虚部節点ユニット８に対応しており、これらに対応して、図４の実部外部出力線１１に対応する実部外部出力線１１’、及び図４の虚部外部出力線１２に対応するラベル過程外部出力線１２’を備えている。

本実施例においては、各節点ユニットＵ_m,nには、隣接する各節点ユニットＵ_m',n'（m'=m-1,m+1; n'=n-1,n+1）から、表３のようなパルスが入力される。表３において、「隣接節点方位」欄は、注目する節点ユニットＵ_m,nに対し信号を出力する隣接節点ユニットＵ_m',n'の方位（節点ユニットＵ_m,nから見た方位）である。例えば、「上」は隣接節点ユニットＵ_m-1,nを指す。「隣接節点種類」欄は、信号を出力する隣接節点ユニットＵ_m',n'の種類（「強度過程節点ユニット７’」又は「ラベル過程節点ユニット８’」）を表す。

また、各節点ユニットＵ_m,nからは、隣接する各節点ユニットＵ_m',n'（m'=m-1,m+1; n'=n-1,n+1）に対し、表４のようなパルスが出力される。

さらに、各節点ユニットＵ_m,nでは、その内部の強度過程節点ユニット７’とラベル過程節点ユニット８’との間で、表５のようなパルスの入出力が行われる。

ここで、表３〜表５の各パルスの記号法について説明すると、「A」，「B」は、それぞれ、式（２２ａ），（２２ｂ）の関数Ａ（Δｆ_n,m），Ｂ（Δｆ_n,m）の演算結果に対応するパルスであることを意味する。「C」は、式（２３ｂ）の関数Ｃ（Δφ_n,m）の演算結果に対応するパルスであることを意味する。「Spike」はスパイク・パルスであることを意味し、「Comp」はスパイク・パルスに変換されていないコンパレータ出力（発火終了信号）であることを意味する。「left」，「right」，「top」，「bottom」はトリガパルスが入力される隣接方向を表す。「int」，「label」は、それぞれ、強度過程節点ユニット７’の出力f，ラベル過程節点ユニット８’の出力φであることを表す。

〔３−４〕強度過程節点ユニット７’の回路構成
図４０は、強度過程節点ユニット７’の内部構成を表すブロック図である。図４０において、列選択信号線９、初期値入力線１０、強度過程外部出力線１１’は、図３６の同符号のものにそれぞれ対応している。また、図４０の回路の構成部分において、図３８の構成部分と対応するものについては、同符号が付されている。

この強度過程節点ユニット７’は、スパイク・ニューロン回路２０ｉ、状態値更新回路２７ｉ、２つのＡ関数演算回路７１ａ，７１ｂ、２つのＢ関数演算回路７２ａ，７２ｂ、４つのＢ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄ、及び列選択スイッチ２８，２９を備えている。また、状態値更新回路２７ｉは、Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄのそれぞれに１対１対応して、パルス更新回路７４ａ，７４ｂ，７４ｃ，７４ｄを備えている。

ここで、列選択スイッチ２８，２９は、図５の同符号のものに対応している。また、スパイク・ニューロン回路２０ｉ、状態値更新回路２７ｉは、それぞれ、図５のスパイク・ニューロン回路２０、状態値更新回路２７に相当するものである。

実施例１の場合と同様、スパイク・ニューロン回路２０ｉは、強度過程節点ユニット７’に固有の位相状態値を保持する位相状態値保持手段として機能するとともに、位相状態値保持手段が保持する位相状態値を一定の位相速度ωで経時的に変化させる位相進行手段、位相状態値保持手段が保持する位相状態値が最大位相状態値に達したときに、位相状態値を最小位相状態値にリセットする位相復位手段、及び位相状態値が零位相状態値を過ぎたときに発火して更新トリガを出力するトリガ発生手段として機能する。

後述するように、スパイク・ニューロン回路２０ｉは、内部に位相状態値保持用キャパシタＣ_０を備え、節点（m,n）の強度過程に於ける位相θ_m,n（ｔ）を電荷量Ｑ_０（ｔ）＝Ｃ_０Ｖ_ｆ（ｔ）として保持する。従って位相θ_m,n（ｔ）の値は、位相状態値保持用キャパシタＣ_０の端子間電圧Ｖ_ｆ（ｔ）として取り出される。定常状態においては、位相θ_m,n（ｔ）は一定の位相速度ωで式（２５ａ）に従って常時進行するように構成されている。

スパイク・ニューロン回路２０ｉには、列選択スイッチ２８を介して初期値入力線１０から強度の初期値が入力される。列選択スイッチ２８は、列選択信号column_selectorがＨレベルのときに閉路し、強度値f(m,n)の初期値d(m,n)（画素値）がPWM信号としてスパイク・ニューロン回路２０ｉへ入力される。また、スパイク・ニューロン回路２０ｉの位相状態値保持用キャパシタＣ_０には、各パルス更新回路７４ａ，７４ｂ，７４ｃ，７４ｄが出力する状態値更新電流が入力される。

スパイク・ニューロン回路２０ｉは、位相θ_m,n（ｔ）が０を過ぎったときに発火する。スパイク・ニューロン回路２０ｉは、発火したときにスパイク・パルスspike_intを出力し、このスパイク・パルスspike_intは左側及び上側に隣接する節点ユニットＵ_m-1,n，Ｕ_m,n-1へ出力される（図３８，図３９，表４参照）とともに、各Ａ関数演算回路７１ａ，７１ｂ及び各Ｂ関数演算回路７２ａ，７２ｂへ入力される。また、このスパイク・パルスspike_intは、セルラー構造ネットワーク演算が終了したときに、列選択スイッチ２９を介して強度過程外部出力線１１’へ出力される。列選択スイッチ２９は、列選択信号column_selectorがＨレベルのときに閉路し、スパイク・パルスspike_intが強度過程外部出力線１１’へ出力される。

また、スパイク・ニューロン回路２０ｉは、位相θ_m,n（ｔ）が０以上のときにＨレベルとなり、０未満のときにＬレベルとなる発火終了信号comp_intを出力する。この発火終了信号comp_intは、上側及び左側に隣接する節点ユニットＵ_m,n-1，Ｕ_m-1,nへ出力されるとともに（図３８，図３９，表４参照）、各Ａ関数演算回路７１ａ，７１ｂ及び各Ｂ関数演算回路７２ａ，７２ｂへ入力される。

Ａ関数演算回路７１ａ，７１ｂは、式（３０），（３１）に示した時間関数Ａ（ｔ）の関数値Ａ（θ_m+1,n（ｔ_m,nθ）），Ａ（θ_m,n+1（ｔ_m,nθ））を演算するとともにその演算値を保持する回路である。Ａ関数演算回路７１ａ，７１ｂには、ともにスパイク・ニューロン回路２０が出力するスパイク・パルスspike_int及び発火終了信号comp_intが入力される。また、Ａ関数演算回路７１ａには、右隣接の節点ユニットＵ_m+1,nが出力するスパイク・パルスspike_int_right（ｔ_m+1,nθ）及び発火終了信号comp_int_rightが入力され、Ａ関数演算回路７１ｂには、下隣接の節点ユニットＵ_m,n+1が出力するスパイク・パルスspike_int_bottom（ｔ_m,n+1θ）及び発火終了信号comp_int_bottomが入力される。Ａ関数演算回路７１ａは、自己節点ユニットＵ_m,nの発火終了信号comp_intをトリガとして式（３１）の時間関数A(t)を発生させ（この場合、図３７（ａ）の波形の時刻ｔ＝ｔ_iθからスタートする）、スパイク・パルスspike_int_rightによって関数値Ａ（θ_m+1,n（ｔ_m,nθ））を表す電圧A_rightをホールドするとともに、これを右隣接の節点ユニットＵ_m+1,nに対して出力する。Ａ関数演算回路７１ｂは、自己節点ユニットＵ_m,nの発火終了信号comp_intをトリガとして式（３１）の時間関数A(t)を発生させ、スパイク・パルスspike_int_bottomによって関数値Ａ（θ_m,n+1（ｔ_m,nθ））を表す電圧A_bottomをホールドするとともに、これを下隣接の節点ユニットＵ_m,n+1に対して出力する。

Ｂ関数演算回路７２ａ，７２ｂは、式（３２ａ），（３２ｂ）に示した時間関数Ｂ（ｔ）の関数値Ｂ（θ_m+1,n（ｔ_m,nθ）），Ｂ（θ_m,n+1（ｔ_m,nθ））を演算するとともにその演算値を保持する回路である。Ｂ関数演算回路７２ａ，７２ｂには、ともにスパイク・ニューロン回路２０が出力するスパイク・パルスspike_int及び発火終了信号comp_intが入力される。また、Ｂ関数演算回路７２ａには、右隣接の節点ユニットＵ_m+1,nが出力するスパイク・パルスspike_int_right（ｔ_m+1,nθ）及び発火終了信号comp_int_rightが入力され、Ｂ関数演算回路７２ｂには、下隣接の節点ユニットＵ_m,n+1が出力するスパイク・パルスspike_int_bottom（ｔ_m,n+1θ）及び発火終了信号comp_int_bottomが入力される。Ｂ関数演算回路７２ａは、自己節点ユニットＵ_m,nの発火終了信号comp_intをトリガとして式（３２ｂ）の時間関数B(t)を発生させ（図３７（ｂ）参照）、スパイク・パルスspike_int_rightによって関数値Ｂ（θ_m+1,n（ｔ_m,nθ））を表す電圧B_rightをホールドするとともに、これを右隣接の節点ユニットＵ_m+1,nに対して出力する。Ｂ関数演算回路７２ｂは、自己節点ユニットＵ_m,nの発火終了信号comp_intをトリガとして式（３２ｂ）の時間関数B(t)を発生させ、スパイク・パルスspike_int_bottomによって関数値Ｂ（θ_m,n+1（ｔ_m,nθ））を表す電圧B_bottomをホールドするとともに、これを下隣接の節点ユニットＵ_m,n+1に対して出力する。

Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄは、式（３４ｂ）に示した時間関数Ｃ（ｔ）と関数値Ｂとの積を演算する回路である。各Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄには、ともに自己節点ユニットＵ_m,nに属するラベル過程節点ユニット８’が出力する時間関数Ｃ（ｔ−ｔ_m,nξ）が入力される。また、Ｂ・Ｃ関数演算回路７３ａ，７３ｃには、それぞれ、上側及び左側に隣接する節点ユニットＵ_m,n-1，Ｕ_m-1,nから入力される関数値B_top（B(θ_m,n-1(ｔ_m,nθ))），B_reft（B(θ_m-1,n(ｔ_m,nθ))）が入力され、Ｂ・Ｃ関数演算回路７３ａ，７３ｃには、それぞれ、Ｂ関数演算回路７２ａ，７２ｂが出力する関数値B_right（B(θ_m+1,n(ｔ_m,nθ))），B_bottom（B(θ_m,n+1(ｔ_m,nθ))）が入力される。時間関数Ｃ（ｔ−ｔ_m,nξ）は、式（３４ｂ）で表される関数（ここでは、ω＝１）であり、ラベル過程の位相ξ_m,n（ｔ）が０となる時刻ｔ_iξを基準として、時間とともに図３７（ｄ）のように変化する。

Ｂ・Ｃ関数演算回路７３ａは、時間変化する積関数C(t-t_m,nξ)・B(θ_m,n-1(ｔ_m,nθ))の演算値をパルス更新回路７４ａに出力する。パルス更新回路７４ａには、前記積関数C(t-t_m,nξ)・B(θ_m,n-1(ｔ_m,nθ))と、上隣接の節点ユニットＵ_m,n-1のラベル過程節点ユニット８’が位相ξ_m,n-1（ｔ）が０を過ぎる時刻ｔ_m,n-1ξに出力するスパイク・パルスspike_label_topとが入力される。パルス更新回路７４ａは、スパイク・パルスspike_label_topがＨレベルの期間にC(t_m,n-1ξ-t_m,nξ)・B(θ_m,n-1(ｔ_m,nθ))の関数値に比例してスパイク・ニューロン回路２０ｉの位相状態値保持用キャパシタＣ_０に電流を供給し、位相θ_m,n(ｔ)の更新を行う。

Ｂ・Ｃ関数演算回路７３ｂは、時間変化する積関数C(t-t_m,nξ)・B(θ_m+1,n(ｔ_m,nθ))の演算値をパルス更新回路７４ｂに出力する。パルス更新回路７４ｂには、前記積関数C(t-t_m,nξ)・B(θ_m+1,n(ｔ_m,nθ))と、右隣接の節点ユニットＵ_m+1,nのラベル過程節点ユニット８’が位相ξ_m+1,n（ｔ）が０を過ぎる時刻ｔ_m+1,nξに出力するスパイク・パルスspike_label_rightとが入力される。パルス更新回路７４ｂは、スパイク・パルスspike_label_rightがＨレベルの期間にC(t_m+1,nξ-t_m,nξ)・B(θ_m+1,n(ｔ_m,nθ))の関数値に比例してスパイク・ニューロン回路２０ｉの位相状態値保持用キャパシタＣ_０に電流を供給し、位相θ_m,n(ｔ)の更新を行う。

Ｂ・Ｃ関数演算回路７３ｃは、時間変化する積関数C(t-t_m,nξ)・B(θ_m-1,n(ｔ_m,nθ))の演算値をパルス更新回路７４ｃに出力する。パルス更新回路７４ｃには、前記積関数C(t-t_m,nξ)・B(θ_m-1,n(ｔ_m,nθ))と、左隣接の節点ユニットＵ_m-1,nのラベル過程節点ユニット８’が位相ξ_m-1,n（ｔ）が０を過ぎる時刻ｔ_m-1,nξに出力するスパイク・パルスspike_label_leftとが入力される。パルス更新回路７４ｃは、スパイク・パルスspike_label_leftがＨレベルの期間にC(t_m-1,nξ-t_m,nξ)・B(θ_m-1,n(ｔ_m,nθ))の関数値に比例してスパイク・ニューロン回路２０ｉの位相状態値保持用キャパシタＣ_０に電流を供給し、位相θ_m,n(ｔ)の更新を行う。

Ｂ・Ｃ関数演算回路７３ｄは、時間変化する積関数C(t-t_m,nξ)・B(θ_m,n+1(ｔ_m,nθ))の演算値をパルス更新回路７４ｃに出力する。パルス更新回路７４ｄには、前記積関数C(t-t_m,nξ)・B(θ_m,n+1(ｔ_m,nθ))と、下隣接の節点ユニットＵ_m,n+1のラベル過程節点ユニット８’が位相ξ_m,n+1（ｔ）が０を過ぎる時刻ｔ_m,n+1ξに出力するスパイク・パルスspike_label_bottomとが入力される。パルス更新回路７４ｄは、スパイク・パルスspike_label_bottomがＨレベルの期間にC(t_m,n+1ξ-t_m,nξ)・B(θ_m,n+1(ｔ_m,nθ))の関数値に比例してスパイク・ニューロン回路２０ｉの位相状態値保持用キャパシタＣ_０に電流を供給し、位相θ_m,n(ｔ)の更新を行う。

〔３−５〕ラベル過程節点ユニット８’の回路構成
図４１は、ラベル過程節点ユニット８’の内部構成を表すブロック図である。図４１において、列選択信号線９、初期値入力線１０、ラベル過程外部出力線１２’は、図３６の同符号のものにそれぞれ対応している。また、図４１の回路の構成部分において、図３８の構成部分と対応するものについては、同符号が付されている。

このラベル過程節点ユニット８’は、スパイク・ニューロン回路２０ｌ、状態値更新回路２７ｌ、Ｃ関数演算回路７５、Ｓ関数演算回路７６、４つのＡ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄ、及び列選択スイッチ２８，２９を備えている。また、状態値更新回路２７ｌは、Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄのそれぞれに１対１対応して、パルス更新回路７８ａ，７８ｂ，７８ｃ，７８ｄを備えている。

ここで、列選択スイッチ２８，２９は、図５の同符号のものに対応している。また、スパイク・ニューロン回路２０ｌ、状態値更新回路２７ｌは、それぞれ、図５のスパイク・ニューロン回路２０、状態値更新回路２７に相当するものである。

実施例１の場合と同様、スパイク・ニューロン回路２０ｌは、強度過程節点ユニット７’に固有の位相状態値を保持する位相状態値保持手段として機能するとともに、位相状態値保持手段が保持する位相状態値を一定の位相速度ωで経時的に変化させる位相進行手段、位相状態値保持手段が保持する位相状態値が最大位相状態値に達したときに、位相状態値を最小位相状態値にリセットする位相復位手段、及び位相状態値が零位相状態値を過ぎたときに発火して更新トリガを出力するトリガ発生手段として機能する。

後述するように、スパイク・ニューロン回路２０ｌは、内部に位相状態値保持用キャパシタＣ_０を備え、節点（m,n）のラベル過程に於ける位相ξ_m,n（ｔ）を電荷量Ｑ_０（ｔ）＝Ｃ_０Ｖ_ｐ（ｔ）として保持する。従って位相ξ_m,n（ｔ）の値は、位相状態値保持用キャパシタＣ_０の端子間電圧Ｖ_ｐ（ｔ）として取り出される。定常状態においては、位相ξ_m,n（ｔ）は一定の位相速度ωで式（２５ａ）に従って常時進行するように構成されている。

スパイク・ニューロン回路２０ｌには、列選択スイッチ２８を介して初期値入力線１０からラベル位相の初期値が入力される。列選択スイッチ２８は、列選択信号column_selectorがＨレベルのときに閉路し、ラベル値φ(m,n)の初期値πd(m,n)がPWM信号としてスパイク・ニューロン回路２０ｌへ入力される。また、スパイク・ニューロン回路２０ｌの位相状態値保持用キャパシタＣ_０には、各パルス更新回路７８ａ，７８ｂ，７８ｃ，７８ｄが出力する状態値更新電流が入力される。

スパイク・ニューロン回路２０ｌは、位相ξ_m,n（ｔ）が０を過ぎったときに発火する。スパイク・ニューロン回路２０ｌは、発火したときにスパイク・パルスspike_labelを出力し、このスパイク・パルスspike_labelは上下左右に隣接する節点ユニットＵ_m,n-1，Ｕ_m,n+1，Ｕ_m-1,n，Ｕ_m+1,nへ出力される（図３８，図３９，表４参照）とともに、Ｓ関数演算回路７６へ入力される。また、このスパイク・パルスspike_labelは、セルラー構造ネットワーク演算が終了したときに、列選択スイッチ２９を介してラベル過程外部出力線１２’へ出力される。列選択スイッチ２９は、列選択信号column_selectorがＨレベルのときに閉路し、スパイク・パルスspike_labelがラベル過程外部出力線１２’へ出力される。

また、スパイク・ニューロン回路２０ｌは、位相ξ_m,n（ｔ）が０以上のときにＨレベルとなり、０未満のときにＬレベルとなる発火終了信号comp_labelを出力するとともに、位相ξ_m,n（ｔ）がリセットされたときにスパイク・パルスspike_label_rstを出力する。発火終了信号comp_labelは、Ｓ関数演算回路７６へ出力される。スパイク・パルスspike_label_rstは、Ｃ関数演算回路７５及びＳ関数演算回路７６へ出力される。

Ｃ関数演算回路７５は、式（３４ｂ）に示した時間関数Ｃ（ｔ）を強度過程節点ユニット７’の各Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄへ出力する。Ｃ関数演算回路７５は、位相ξ_m,n（ｔ）がリセットされる時刻ｔ_m,nξ−Ｔ／２に出力される前記スパイク・パルスspike_label_rstをトリガとして式（３４ｂ）の時間関数Ｃ（ｔ−ｔ_m,nξ）を発生させる（図３７（ｄ）参照）。

Ｓ関数演算回路７６は、式（３３ｂ）に示した時間関数Ｓ（ｔ）を各Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄへ出力する。Ｓ関数演算回路７６は、位相ξ_m,n（ｔ）がリセットされる時刻ｔ_m,nξ−Ｔ／２に出力される前記スパイク・パルスspike_label_rstをトリガとして式（３３ｂ）の時間関数Ｓ（ｔ−ｔ_m,nξ）を発生させる（図３７（ｃ）参照）。ここで、時間関数Ｓ（ｔ−ｔ_m,nξ）は正値と負値とをとるので、Ｓ関数演算回路７６は、図３７（ｃ）のように正値関数S_pと負値関数S_nの２つを出力する。

Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄは、式（３３ｂ）に示した時間関数Ｓ（ｔ）と関数値Ａとの積を演算する回路である。各Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄには、ともにＳ関数演算回路７６が出力する時間関数Ｓ（ｔ−ｔ_m,nξ）が入力される。また、Ａ・Ｓ関数演算回路７７ａ，７７ｃには、それぞれ、上側及び左側に隣接する節点ユニットＵ_m,n-1，Ｕ_m-1,nから入力される関数値A_top（A(θ_m,n-1(ｔ_m,nθ))），A_left（A(θ_m-1,n(ｔ_m,nθ))）が入力され、Ａ・Ｓ関数演算回路７７ａ，７７ｃには、それぞれ、自己節点ユニットＵ_m,nに属する強度過程節点ユニット７’のＡ関数演算回路７１ａ，７１ｂが出力する関数値A_right（A(θ_m+1,n(ｔ_m,nθ))），A_bottom（A(θ_m,n+1(ｔ_m,nθ))）が入力される。時間関数Ｓ_＋（ｔ−ｔ_m,nξ），Ｓ₋（ｔ−ｔ_m,nξ）は、式（３３ｂ）で表される関数（ここでは、ω＝１）の正値部分，負値部分であり、ラベル過程の位相ξ_m,n（ｔ）が０となる時刻ｔ_iξを基準として、時間とともに図３７（ｃ）のように変化する。

Ａ・Ｓ関数演算回路７７ａは、時間変化する積関数A(θ_m,n-1(ｔ_m,nθ))・S(t-t_m,nξ)の演算値をパルス更新回路７８ａに出力する。パルス更新回路７８ａには、前記積関数A(θ_m,n-1(ｔ_m,nθ))・S(t-t_m,nξ)と、上隣接の節点ユニットＵ_m,n-1のラベル過程節点ユニット８’が位相ξ_m,n-1（ｔ）が０を過ぎる時刻ｔ_m,n-1ξに出力するスパイク・パルスspike_label_topとが入力される。パルス更新回路７８ａは、スパイク・パルスspike_label_topがＨレベルの期間にA(θ_m,n-1(ｔ_m,nθ))・S(t_m,n-1ξ-t_m,nξ)の関数値に比例してスパイク・ニューロン回路２０ｌの位相状態値保持用キャパシタＣ_０に電流を供給し、位相ξ_m,n(ｔ)の更新を行う。

Ａ・Ｓ関数演算回路７７ｂは、時間変化する積関数A(θ_m+1,n(ｔ_m,nθ))・S(t-t_m,nξ)の演算値をパルス更新回路７８ｂに出力する。パルス更新回路７８ｂには、前記積関数A(θ_m+1,n(ｔ_m,nθ))・S(t-t_m,nξ)と、右隣接の節点ユニットＵ_m+1,nのラベル過程節点ユニット８’が位相ξ_m+1,n（ｔ）が０を過ぎる時刻ｔ_m+1,nξに出力するスパイク・パルスspike_label_rightとが入力される。パルス更新回路７８ｂは、スパイク・パルスspike_label_rightがＨレベルの期間にA(θ_m+1,n(ｔ_m,nθ))・S(t_m+1,nξ-t_m,nξ)の関数値に比例してスパイク・ニューロン回路２０ｌの位相状態値保持用キャパシタＣ_０に電流を供給し、位相ξ_m,n(ｔ)の更新を行う。

Ａ・Ｓ関数演算回路７７ｃは、時間変化する積関数A(θ_m-1,n(ｔ_m,nθ))・S(t-t_m,nξ)の演算値をパルス更新回路７８ｃに出力する。パルス更新回路７８ｃには、前記積関数A(θ_m-1,n(ｔ_m,nθ))・S(t-t_m,nξ)と、左隣接の節点ユニットＵ_m-1,nのラベル過程節点ユニット８’が位相ξ_m-1,n（ｔ）が０を過ぎる時刻ｔ_m-1,nξに出力するスパイク・パルスspike_label_leftとが入力される。パルス更新回路７８ｃは、スパイク・パルスspike_label_leftがＨレベルの期間にA(θ_m-1,n(ｔ_m,nθ))・S(t_m-1,nξ-t_m,nξ)の関数値に比例してスパイク・ニューロン回路２０ｌの位相状態値保持用キャパシタＣ_０に電流を供給し、位相ξ_m,n(ｔ)の更新を行う。

Ａ・Ｓ関数演算回路７７ｄは、時間変化する積関数A(θ_m,n+1(ｔ_m,nθ))・S(t-t_m,nξ)の演算値をパルス更新回路７８ｄに出力する。パルス更新回路７８ｄには、前記積関数A(θ_m,n+1(ｔ_m,nθ))・S(t-t_m,nξ)と、下隣接の節点ユニットＵ_m,n+1のラベル過程節点ユニット８’が位相ξ_m,n+1（ｔ）が０を過ぎる時刻ｔ_m,n+1ξに出力するスパイク・パルスspike_label_bottomとが入力される。パルス更新回路７８ｄは、スパイク・パルスspike_label_bottomがＨレベルの期間にA(θ_m,n+1(ｔ_m,nθ))・S(t_m,n+1ξ-t_m,nξ)の関数値に比例してスパイク・ニューロン回路２０ｌの位相状態値保持用キャパシタＣ_０に電流を供給し、位相ξ_m,n(ｔ)の更新を行う。

〔３−６〕スパイク・ニューロン回路の回路構成
図４２は、ラベル過程節点ユニット８’におけるスパイク・ニューロン回路２０ｌの構成例（ａ）及びその動作（ｂ）を示す図である。尚、強度過程節点ユニット７’におけるスパイク・ニューロン回路２０ｉも同様の構成である。図４２に示したスパイク・ニューロン回路２０ｌは、位相状態値保持用キャパシタＣ_０、２つの電流源Ｉ１，Ｉ２、２つのコンパレータＣＭＰ１，ＣＭＰ２、２つのトリガパルス生成器ＰＧ１，ＰＧ２、及び３つのスイッチ回路Ｓ１，Ｓ２，Ｓ３を備えている。

スパイク・ニューロン回路２０ｌの構成及び動作は、基本的に図６に示したスパイク・ニューロン回路２０の構成と同様であるため、詳細な説明は省略する。尚、発火終了信号comp_labelは、コンパレータＣＭＰ２の出力であり、図４２（ｂ）に示したように、位相ξ_m,n（ｔ）が０となる時刻にＨレベルに立ち上がり、位相ξ_m,n（ｔ）がリセットされる時刻にＬレベルに立ち下がる波形となる。

〔３−７〕Ａ関数演算回路７１ａ，７１ｂの回路構成
図４３は、Ａ関数演算回路７１ａ，７１ｂの構成例を示す回路図であり、図４４は、図４３のＡ関数演算回路７１ａ，７１ｂの動作例を示すタイムチャートである。図３５（ａ）より、関数Ａは正値（＋１）又は負値（−１）の値をとる。図４３の回路では、関数Ａの値が正値の状態を出力ＡがＨレベルの状態とし、関数Ａの値が負値の状態を出力ＡがＬレベルの状態とする。

図４３において、ＰＧ１，ＰＧ２はパルス生成器、ＲＳ−ＦＦはＲＳフリップ・フロップ、Ｍ１はＲＳ−ＦＦのリセット・スイッチであるｎＭＯＳＦＥＴである。スパイク・パルスspike_int，発火終了信号comp_intは、自己節点ユニットＵ_ｉのスパイク・ニューロン回路２０ｉが出力するスパイク・パルスspike_int，発火終了信号comp_intである（図４０参照）。また、スパイク・パルスspike_int_j及び発火終了信号comp_int_jは、隣接節点ユニットＵ_j（右隣接節点ユニットＵ_m+1,n，下隣接節点ユニットＵ_m,n+1）のスパイク・ニューロン回路２０ｉが出力するスパイク・パルス（spike_int_right，spike_int_bottom）及び発火終了信号（comp_int_right，comp_int_bottom）である（図４０参照）。以下、spike_int，comp_intの値をＦ_ｉ，Ｇ_ｉ、spike_int_j，comp_int_jの値をＦ_j，Ｇ_jと記す。

図４４（ａ）に示したように、スパイク・パルスspike_int，spike_int_jは、節点ユニットＵ_ｉ，Ｕ_ｊの強度過程の位相状態値電圧Ｖ_ｆｉ，Ｖ_ｆｊは零値電圧Ｖ_middleを過ぎった時点（すなわち、位相θ_ｉ，θ_ｊが０を過ぎった時点）で発生する短時間のパルスである。また、発火終了信号comp_int，comp_int_jは、スパイク・パルスspike_int，spike_int_jが発生した時点でＨレベルに立ち上がり、位相状態値電圧Ｖ_ｆｉ，Ｖ_ｆｊが最小値電圧Ｖ_lowにリセットされた時点でＬレベルに立ち下がる。また、パルス生成器ＰＧ１，ＰＧ２は、それぞれ、スパイク・パルスspike_int，spike_int_jをトリガとして、パルス幅Ｑ’（＝Ｔ／２−Ｑ）（図３７参照）のパルスＱ_ｉ，Ｑ_ｊを出力する。

図４３において、ＲＳ−ＦＦのセット入力Ｓ及びリセット入力Ｒは、次式のように表される。

ここで「∧」はＡＮＤ演算子、「∨」はＯＲ演算子である。

また、パルスＱ_ｉ，Ｑ_ｊは、スパイク・パルスspike_int，spike_int_jの発生時刻ｔ_iθ，ｔ_jθにＨレベルに立ち上がり、時刻ｔ_iθ，ｔ_jθから時間Ｑ’だけ経過した時点でＬレベルに立ち下がる。すなわち、図４４（ｂ）に示したように、パルスＱ_ｉ，Ｑ_ｊは時間関数Ａ（ｔ）のｔ＞０の部分となる。

従って、セット入力Ｓには節点ユニットＵ_ｉ，Ｕ_ｊのうち遅く発火した方の発火時点max(t_iθ, t_jθ)において、もう一方のパルスＱ_ｋ（k=argmin(t_iθ, t_iθ))がＨレベルのとき（すなわち、max(t_iθ, t_jθ)−min(t_iθ, t_jθ)＜Q'のとき）にパルスが出力され、ＲＳ−ＦＦの出力がＨレベルにセットされる。また、セット入力Ｒには節点ユニットＵ_ｉ，Ｕ_ｊのうち遅く発火した方の発火時点max(t_iθ, t_jθ)において、もう一方のパルスＱ_ｋ（k=argmin(t_iθ, t_iθ))がＬレベルのとき（すなわち、max(t_iθ, t_jθ)−min(t_iθ, t_jθ)＞Q'のとき）にパルスが出力され、ＲＳ−ＦＦの出力がＬレベルにリセットされる。これにより、Ａ（θ_ｊ（ｔ_iθ））（＝Ａ（θ_ｉ（ｔ_jθ）））の値が設定され、その値はＲＳ−ＦＦに保持される。

〔３−８〕Ｂ関数演算回路７２ａ，７２ｂの回路構成
図４５は、Ｂ関数演算回路７２ａ，７２ｂの構成例を示す回路図であり、図４６は、図４５のＢ関数演算回路７２ａ，７２ｂの動作例を示すタイムチャートである。図３５（ｂ）より、関数Ｂは正値（＋１）又は負値（−１）の値をとる。図４５の回路では、関数Ｂの値が正値の状態を出力ＢがＨレベルの状態とし、関数Ｂの値が負値の状態を出力ＢがＬレベルの状態とする。

図４５において、ＲＳ−ＦＦはＲＳフリップ・フロップ、Ｍ１はＲＳ−ＦＦのリセット・スイッチであるｎＭＯＳＦＥＴである。

スパイク・パルスspike_int，spike_int_j及び発火終了信号comp_int，comp_int_jは、図４３，図４４の同符号のものと同様である。また、図４３，図４４と同様に、spike_int，comp_intの値をＦ_ｉ，Ｇ_ｉ、spike_int_j，comp_int_jの値をＦ_j，Ｇ_jと記す。

図４５において、ＲＳ−ＦＦのセット入力Ｓ及びリセット入力Ｒは、次式のように表される。

従って、節点ユニットＵ_ｉの発火時刻が節点ユニットＵ_ｊの発火時刻よりも遅い場合、セット入力Ｓには、節点ユニットＵ_ｉ，Ｕ_ｊの発火時刻ｔ_iθ，ｔ_jθにスパイク・パルスが出力される。従って、最初のスパイク・パルスの時刻ｔ_jθにＲＳ−ＦＦの出力がＨレベルにセットされる。逆に、節点ユニットＵ_ｉの発火時刻が節点ユニットＵ_ｊの発火時刻よりも早い場合、セット入力Ｒには、節点ユニットＵ_ｉ，Ｕ_ｊの発火時刻ｔ_iθ，ｔ_jθにスパイク・パルスが出力される。従って、最初のスパイク・パルスの時刻ｔ_iθにＲＳ−ＦＦの出力がＬレベルにリセットされる。すなわち、発火時刻ｔ_iθ，ｔ_jθとＲＳ−ＦＦの出力の関係は図４６（ｂ），（ｃ）に示したようになるので、ＲＳ−ＦＦにはB(θ_j(t_iθ))（＝B(θ_i(t_jθ))）の値が設定され、その値はＲＳ−ＦＦに保持される。

〔３−９〕Ｃ関数演算回路７５及びＳ関数演算回路７６の回路構成
図４７は、Ｃ関数演算回路７５及びＳ関数演算回路７６の構成例を示す回路図であり、図４８は、図４７のＣ関数演算回路７５及びＳ関数演算回路７６の動作例を示すタイムチャートである。

図４７において、スパイク・パルスspike_label_rstは、自己節点ユニットＵ_ｉのスパイク・ニューロン回路２０ｌの位相状態値電圧Ｖ_ｐ（ｔ）（位相ξ_ｉ（ｔ））がリセットされた時刻に出力されるスパイク・パルスである。スパイク・パルスspike_labelは、位相状態値電圧Ｖ_ｐ（ｔ）が零値電圧Ｖ_middleを過ぎったときに出力されるスパイク・パルスである。また、パルスcomp_labelは、位相状態値電圧Ｖ_ｐ（ｔ）が零値電圧Ｖ_middleより小さいときにＬレベル、大きいときにＨレベルとなる。

パルス生成器ＰＧ１は、入力されるスパイク・パルスが立ち上がったときに、時間幅βのパルスを出力する。パルス生成器ＰＧ２，ＰＧ３は、入力されるスパイク・パルスが立ち上がったときに、時間幅αのパルスを出力する。

この回路により、Ｃ関数演算回路７５は、図４８のように、位相状態値電圧Ｖ_ｐ（ｔ）（位相ξ_ｉ（ｔ））がリセットされた時刻を起点として時間βだけＨレベルとなり、その後Ｌレベルに立ち下がる。従って、Ｃ関数演算回路７５からは、図３７（ｄ）の時間関数Ｃ（ｔ−ｔ_iξ）の反転値（負論理値）が出力される。

また、Ｓ関数演算回路７６は、図４８のように、出力S_pは、位相状態値電圧Ｖ_ｐ（ｔ）が零値電圧Ｖ_middleを過ぎった時刻を起点として時間αだけ遅延しＨレベルとなり、その後Ｌレベルに立ち下がる。また、出力S_nは、位相状態値電圧Ｖ_ｐ（ｔ）がリセットされた時刻を起点として時間αだけ遅延しＨレベルとなり、その後Ｌレベルに立ち下がる。これにより、Ｓ関数演算回路７６からは、図３７（ｃ）に示したような時間関数Ｓ（ｔ−ｔ_iξ）が出力される。

〔３−１０〕Ａ・Ｓ関数演算回路の回路構成
図４９は、図４１のＡ・Ｓ関数演算回路７７（Ａ・Ｓ関数演算回路７７ａ，７７ｂ，７７ｃ，７７ｄ）の回路構成を示す図である。入力信号は、A，S_p，S_nの３つである。入力信号Aは、関数値A(θ_j(ｔ_iθ))が正値（＋１）のときにＨレベル、関数値A(θ_j(ｔ_iθ))が負値（−１）のときにＬレベルとなる。また、時間関数S(t-t_iξ)が正値（＋１）のときには入力信号S_pがＨレベルとなり、時間関数S(t-t_iξ)が負値（−１）のときには入力信号S_nがＨレベルとなる。このＡ・Ｓ関数演算回路７７は、入力信号A，S_p，S_nに対し、次式のような出力信号update_p，update_nを生成し、パルス更新回路７８ａ，７８ｂ，７８ｃ，７８ｄに出力する。尚、update_pは負論理（Ｌアクティブ）の信号である。

出力信号update_pはA(θ_j(ｔ_iθ))・S(t_jξ-t_iξ)が正値（＋１）をとる場合にアサートされる（Ｌレベルとなる）。また、出力信号update_nはA(θ_j(ｔ_iθ))・S(t_jξ-t_iξ)が負値（−１）をとる場合にアサートされる（Ｈレベルとなる）。

〔３−１１〕Ｂ・Ｃ関数演算回路の回路構成
図５０は、図４０のＢ・Ｃ関数演算回路７３（Ｂ・Ｃ関数演算回路７３ａ，７３ｂ，７３ｃ，７３ｄ）の回路構成を示す図である。入力信号は、B，Cの２つである。
入力信号Bは、関数値B(θ_j(t_iθ))が正値（＋１）のときにＨレベル、関数値B(θ_j(t_iθ))が負値（−１）のときにＬレベルとなる。また、入力信号Cは負論理信号であり、時間関数C(t-t_iξ)が正値（＋１）のときにはＬレベル、時間関数C(t-t_iξ)が０値のときにはＨレベルとなる。このＢ・Ｃ関数演算回路７３は、入力信号B，Cに対し、次式のような出力信号update_p，update_nを生成し、パルス更新回路７４ａ，７４ｂ，７４ｃ，７４ｄに出力する。尚、update_pは負論理（Ｌアクティブ）の信号である。

出力信号update_pはB(θ_j(ｔ_iθ))・C(t_jξ-t_iξ)が正値（＋１）をとる場合にアサートされる（Ｌレベルとなる）。また、出力信号update_nはB(θ_j(ｔ_iθ))・C(t_jξ-t_iξ)が負値（−１）をとる場合にアサートされる（Ｈレベルとなる）。

〔３−１２〕パルス更新回路の回路構成
図５１は、図４０のパルス更新回路７４（パルス更新回路７４ａ，７４ｂ，７４ｃ，７４ｄ）及び図４１のパルス更新回路７８（パルス更新回路７８ａ，７８ｂ，７８ｃ，７８ｄ）の構成例を示す回路図である。

パルス更新回路７４，７８の入力信号は、spike_label_j，update_p，update_n，hf_p（又はhp_p），hf_n（又はhp_n）の５つである。入力信号spike_label_jは、図４０，図４１のspike_label_top，spike_label_bottom，spike_label_left，spike_label_rightの何れかを表す。また、入力信号update_p，update_nは、図４９又は図５０のupdate_p，update_nに対応する。入力信号hf_p，hf_n（又はhp_p，hp_n）は、更新式（２８ａ）（又は更新式（２８ｂ））の更新係数ｈ_ｆ／４（又はｈ_φπ／４）の大きさに比例する電圧信号である。

パルス更新回路７４，７８は、３つのｐＭＯＳＦＥＴ Ｍ１，Ｍ２，Ｍ３、３つのｎＭＯＳＦＥＴ Ｍ４，Ｍ５，Ｍ６、及びインバータＩＮＶ１を備えており、ｐＭＯＳＦＥＴ Ｍ１，Ｍ２，Ｍ３及びｎＭＯＳＦＥＴ Ｍ４，Ｍ５，Ｍ６は、電源と接地面との間にこの順で直列接続されている。そして、ｐＭＯＳＦＥＴ Ｍ３のドレインとｎＭＯＳＦＥＴ Ｍ４のドレインとの共通接続ノードｎ１が出力ノードであり、ノードｎ１はスパイク・ニューロン回路２０ｉ，２０ｌの位相状態値保持用キャパシタＣ_０に接続されている。

ｎＭＯＳＦＥＴ Ｍ６のゲートには、入力信号spike_label_jが入力され、ｐＭＯＳＦＥＴ Ｍ１のゲートにはインバータＩＮＶ１を介して入力信号spike_label_jの反転値が入力される。従って、Ｍ６，Ｍ１は入力信号spike_label_jがＨレベルのときにオン状態となるスイッチである。

ｐＭＯＳＦＥＴ Ｍ２のゲートには、負論理入力信号update_pが入力される。従って、Ｍ２は、B(θ_j(ｔ_iθ))・C(t_jξ-t_iξ)又はA(θ_j(ｔ_iθ))・S(t_jξ-t_iξ)が正値（＋１）をとるときにオン状態となるスイッチである。

ｎＭＯＳＦＥＴ Ｍ５のゲートには、正論理入力信号update_nが入力される。従って、Ｍ５は、B(θ_j(ｔ_iθ))・C(t_jξ-t_iξ)又はA(θ_j(ｔ_iθ))・S(t_jξ-t_iξ)が負値（−１）をとるときにオン状態となるスイッチである。

ｐＭＯＳＦＥＴ Ｍ３は線形領域で動作し、そのゲートには係数信号hf_p（又はhp_p）が入力される。また、ｎＭＯＳＦＥＴ Ｍ４は線形領域で動作し、そのゲートには係数信号hf_n（又はhp_n）が入力される。従って、B(θ_j(ｔ_iθ))・C(t_jξ-t_iξ)（又はA(θ_j(ｔ_iθ))・S(t_jξ-t_iξ)）が正値のときには出力ノードｎ１にｈ_ｆ／４（又はｈ_φπ／４）に比例した電流が流入し、B(θ_j(ｔ_iθ))・C(t_jξ-t_iξ)（又はA(θ_j(ｔ_iθ))・S(t_jξ-t_iξ)）が負値のときには出力ノードｎ１からｈ_ｆ／４（又はｈ_φπ／４）に比例した電流が流出する。これにより、更新式（２８ａ），（２８ｂ）の更新が行われる。
〔４〕全体の動作
図５２に、本実施例の情報処理装置１の演算動作を表すタイムチャートを示す。

実施例７では、本発明に係る情報処理装置を、動画像内の物体の動き検出を行うための動き検出装置に適用した例について説明する。動き検出アルゴリズムとしては、国際公開公報ＷＯ２００６／１０４０３３号パンフレットに記載された、脳の海馬Ｃ３領野のニューロン活動モデルを用いたリアルタイム動き検出アルゴリズムを使用する。

〔１〕動き検出アルゴリズムの概要
最初に、本実施例の情報処理装置において実現する演算のアルゴリズムについて説明する（詳細については、ＷＯ２００６／１０４０３３を参照）。脳のＣ３領野では、信号入力部位からニューロン活動が波紋状に伝搬する。波紋の半径は時間に依存して拡大するとともに、その強度は減衰していく。これを、ニューロン活動の放射状伝搬という。

図５３は、ニューロン活動の放射状伝搬に基づく動き検出プロセスの説明図である。図５４は、本実施例のセルラー構造ネットワークの全体構成を表す図である。

図５３（ａ）はカメラで撮影された原画像から輪郭抽出がされたエッジ画像の情報が入力される実画像マップであり、ＡＣネットという。ＡＣネットは図５３（ａ）のように、中心を通る動径と同心の長方形とによりマス目に画分されている。１つのマス目は１個のニューロン・セルに対応する。各マス目は、長方形の対角線により「上象限」、「下象限」、「左象限」、「右象限」の４つの象限に区分される。以下、上象限，下象限，左象限，及び右象限に属するＡＣネットの部分を、それぞれ、ＡＣ（ｕ），ＡＣ（ｄ），ＡＣ（ｌ），ＡＣ（ｒ）と記す（図５４参照）。

ＡＣネットの各象限のマス目は、図５３（ｂ）のような長方形に配列されたマス目と一対一対応する。この長方形格子状に結合した図５３（ｂ）のマス目（ニューロン）の配列をＣＡ３ネットという。ＣＡ３ネットの１つのマス目は１個のニューロン・セルに対応する。上下左右の４つの象限に対応して４つのＣＡ３ネットが存在する。

さらに、図５４に示すように、ＣＡ３ネットの各マス目に１対１に対応する長方形格子状に結合したマス目（ニューロン）の配列であるＣＡ１ネットを用意する。１つのＣＡ３ネットに対し、（接近方向，遠退方向，左方向，右方向）又は（上方向，下方向，接近方向，遠退方向）の動き方向を検出するための４つのＣＡ１ネットが存在する。従って、ＣＡ１ネットは全部で１６個存在する。ＣＡ１ネットの１つのマス目も１個のニューロン・セルに対応する。ＣＡ１ネットの各ニューロン・セルは、それぞれ、固有の状態値変数を保持しており、この状態値変数をＰと記す。状態値変数Ｐは時間変化し、Ｐ＝Ｐ（ｔ）と表される。

各象限のＡＣネットのニューロンの座標を（m,n）と記す。各象限の座標軸m,nは図５３（ａ）に示したように設定する。各象限のＡＣネットに対応するＣＡ３ネットの各ニューロン（m,n）は当該ＡＣネットの各ニューロン（m,n）に対応する（図５３（ｂ）参照）。同様に、各ＣＡ１ネットの各ニューロン（m,n）は、それに対応するＣＡ３ネットの各ニューロン（m,n）に対応する。

ここで、４つの動き検出方向（｛接近方向，遠退方向，左方向，右方向｝又は｛上方向，下方向，接近方向，遠退方向｝）のうちの何れかの動き検出方向に並列するニューロン・セルの列を考える。例えば、図５３（ｂ）は、上象限のＡＣネット（ＡＣ（ｕ））に対応するＣＡ３ネット（ＣＡ３（ｕ））である。ＣＡ３（ｕ）はＮ行Ｍ列の格子状に配列されたニューロン・セルの集合体である。図５３（ｂ）のＣＡ３（ｕ）において、例えば、図５３（ｂ）に示したように、動き検出方向を接近方向とする場合を考える。この場合、動き検出方向には、Ｎ個のニューロン・セルの配列が並行してＭ列存在する。各ニューロン配列において、動き検出方向に対して昇順となるように各ニューロン・セルに番号（１，…，ｉ−１，ｉ，ｉ＋１，…，Ｎ）を付す。ここで、ＣＡ３（ｕ）の接近方向に対しては、図５４に示したＣＡ１ネット（ＣＡ１（ｕａ））が対応している。そこで、ＣＡ１（ｕａ）にも、ＣＡ３（ｕ）に対応して、並行するＭ列のニューロン配列があるので、同様に各列の各ニューロン・セルに番号（１，…，ｉ−１，ｉ，ｉ＋１，…，Ｎ）を付す。また、ＣＡ３（ｕ）に対応する上象限のＡＣネット（ＡＣ（ｕ））についても、ＣＡ３（ｕ）に対応して、並行するＭ列のニューロン配列があるので、同様に各列の各ニューロン・セルに番号（１，…，ｉ−１，ｉ，ｉ＋１，…，Ｎ）を付す。以下、各ネットの番号ｉのニューロン・セルを「ニューロン（ｉ）」と記す。

それぞれの動き検出方向に対して、図５３（ｃ）に示すように、ＡＣネットのニューロン（ｉ）はＣＡ３ネットのニューロン（ｉ）に結合している。また、ＣＡ３ネットのニューロン（ｉ）は、ＣＡ１ネットのニューロン（ｉ）及びニューロン（ｉ＋１）に結合している。エッジ信号が入力されると、ＡＣネットの各ニューロン（ｉ）は、結合されたＣＡ３ネットのニューロン（ｉ）に対して検出信号を出力する。また、ＣＡ３ネットの各ニューロン（ｉ）は、前記検出信号が入力されると、結合されたＣＡ１ネットのニューロン（ｉ＋１）に対して開始信号を出力するとともに、結合されたＣＡ１ネットのニューロン（ｉ）に対して停止信号を出力する。

次に、上述したセルラー構造ネットワークを用いた動き検出の原理について説明する。図５５は、図５３，図５４のセルラー構造ネットワークを用いた動き検出の原理を説明する図である。

ここでは、上下左右の何れかの象限において、ある動き検出方向を考える。図５５（ａ）に示すように、ある時刻ｔ_１において、ＡＣネットのニューロン（ｉ−１）にエッジ像が入力され始めたとする。すると、ＡＣネットのニューロン（ｉ−１）は、ＣＡ３ネットのニューロン（ｉ−１）に対し検出信号のスパイク・パルスを出力する（図５３（ｃ）参照）。ＣＡ３ネットのニューロン（ｉ−１）は、検出信号のスパイク・パルスが入力されると、結合されたＣＡ１ネットのニューロン（ｉ−１）に対し停止信号のスパイク・パルスを出力し、同時に、結合されたＣＡ１ネットのニューロン（ｉ）に対し開始信号のスパイク・パルスを出力する（図５３（ｃ）参照）。ＣＡ１ネットのニューロン（ｉ−１）は、停止信号のスパイク・パルスが入力されると、自己の保持する状態値変数Ｐ_ｉ−１（ｔ_１）の値をホールドし、その値を動き検出信号として出力する。また、ＣＡ１ネットのニューロン（ｉ）は、開始信号のスパイク・パルスが入力されると、自己の保持する状態値変数Ｐ_ｉ（ｔ_１）の値を初期値Ｐ_０にリセットするとともに、一定の減衰率αで経時的な時間変化を開始させる。すなわち、開始信号のスパイク・パルスの入力時刻をｔ_１とすると、ＣＡ１ネットのニューロン（ｉ）の状態値変数Ｐ_ｉ＝Ｐ_ｉ（ｔ）は時刻ｔ_１以降に次式のように時間変化する。

次に、時間とともにエッジ像が移動して、図５５（ｂ）に示すように、時刻ｔ_２においてエッジ像はＡＣネットのニューロン（ｉ）に移動したとする。すると、ＡＣネットのニューロン（ｉ）は、ＣＡ３ネットのニューロン（ｉ）に対し検出信号のスパイク・パルスを出力する。ＣＡ３ネットのニューロン（ｉ）は、検出信号のスパイク・パルスが入力されると、結合されたＣＡ１ネットのニューロン（ｉ）に対し停止信号のスパイク・パルスを出力し、同時に、結合されたＣＡ１ネットのニューロン（ｉ＋１）に対し開始信号のスパイク・パルスを出力する。ＣＡ１ネットのニューロン（ｉ）は、停止信号のスパイク・パルスが入力されると、自己の保持する状態値変数Ｐ_ｉ（ｔ_２）の値をホールドし、その値を動き検出信号として出力する。また、ＣＡ１ネットのニューロン（ｉ）は、開始信号のスパイク・パルスが入力されると、自己の保持する状態値変数Ｐ_ｉ＋１（ｔ_２）の値を初期値Ｐ_０にリセットするとともに、一定の減衰率αで経時的な時間変化を開始させる。

ここで、ＣＡ１ネットのニューロン（ｉ）が出力する動き検出信号Ｐ_ｉ（ｔ_２）により、エッジ像がＡＣネットのニューロン（ｉ−１）を通過するのに要した時間Δｔ_ｉ−１を次式によって算出することができる。

したがって、この動き検出信号によって、エッジ像の位置とその動き方向に対する速度の両方を検出することができる。ＣＡ１ネットは、各象限のＣＡ３ネットに対し、それぞれ４つの動き検出方向ごとに１つずつ存在するので、すべての動き検出方向について、エッジ像の位置とその動き方向に対する速度をリアルタイムに検出することができる。

〔２〕情報処理装置の構成
図５６は、本発明の実施例６に係る情報処理装置の全体構成を表す図である。本実施例の情報処理装置１は、節点ユニットネットワーク２、基準位相発生部２ａ、入力部３、出力部４、及び全体制御部５を備えている。これらは、実施例１の図１の同符号のものに対応する。

入力部３は、カメラ８１、フレーム・メモリ８２、エッジ画像生成部８３、及びＡＣネット８４を備えている。カメラ８１は、動画像を撮像するビデオカメラである。フレーム・メモリ８２は、カメラ８１により撮像された動画像のフレーム画像を一時的に蓄積する。エッジ画像生成部８３は、フレーム・メモリ８２に蓄積されたフレーム画像を１フレームずつ読み込んでフレーム画像内のエッジ像を抽出し、エッジ画像を出力する。エッジ像の抽出方法は現在公知の種々の方法を使用することができる。

ＡＣネット８４は、図５３（ａ）に示したＡＣネットを回路的に実現したものである。ＡＣネット８４は、上象限，下象限，左象限，及び右象限の４つの象限に対応して、ぞれぞれＭ×Ｎ個の格子状に配列された節点ユニット（ニューロン・セル）を具備している（図５３（ｂ）参照）。ＡＣネット８４には、前記エッジ画像が入力される。入力されたエッジ画像を図５３（ａ）に示したマス目に画分し、各マス目にエッジ像が存在するか否かを検出する。エッジ像が検出されたマス目に対応する節点ユニット（ニューロン・セル）から検出信号が出力される。

節点ユニットネットワーク２は、ＡＣネット８４内の上象限，下象限，左象限，及び右象限に対応して、４つのＣＡ３ネットＣＡ３（ｕ），ＣＡ３（ｄ），ＣＡ３（ｌ），ＣＡ３（ｒ）を具備している。そして、各ＣＡ３ネットＣＡ３（ｕ），ＣＡ３（ｄ），ＣＡ３（ｌ），ＣＡ３（ｒ）は、それぞれ図５３（ｂ）と同様に、Ｍ×Ｎ個の格子状に配列された節点ユニット（ニューロン・セル）を具備している。そして各ＣＡ３ネット内の各節点ユニットは、ＡＣネット８４内の対応する節点ユニットと結線されている。ＡＣネット８４内の各節点ユニットは、それぞれ結線されたＣＡ３ネット内の各節点ユニットに対し、検出信号を出力する。

節点ユニットネットワーク２は、ＣＡ３（ｕ）に対して、４つの動き検出方向（接近方向，遠退方向，左方向，右方向）に対応するＣＡ１ネット（ＣＡ１（ｕａ），ＣＡ１（ｕｂ），ＣＡ１（ｕｌ），ＣＡ１（ｕｒ））を備えている。また、ＣＡ３（ｄ）に対して、４つの動き検出方向（接近方向，遠退方向，左方向，右方向）に対応するＣＡ１ネット（ＣＡ１（ｄａ），ＣＡ１（ｄｂ），ＣＡ１（ｄｌ），ＣＡ１（ｄｒ））を備えている。また、ＣＡ３（ｌ）に対して、４つの動き検出方向（接近方向，遠退方向，上方向，下方向）に対応するＣＡ１ネット（ＣＡ１（ｌａ），ＣＡ１（ｌｂ），ＣＡ１（ｌｕ），ＣＡ１（ｌｄ））を備えている。また、ＣＡ３（ｒ）に対して、４つの動き検出方向（接近方向，遠退方向，上方向，下方向）に対応するＣＡ１ネット（ＣＡ１（ｒａ），ＣＡ１（ｒｂ），ＣＡ１（ｒｕ），ＣＡ１（ｒｄ））を備えている。それぞれのＣＡ１ネットは、それぞれ図５３（ｂ）と同様に、Ｍ×Ｎ個の格子状に配列された節点ユニット（ニューロン・セル）を具備している。そして、各ＣＡ１ネット内の各節点ユニットは、対応するＣＡ３ネット内の節点ユニットと結線されている。

ここで、各ＣＡ１ネット内の各節点ユニットとＣＡ３ネット内の節点ユニットとは、図５７，図５８に示すように結線されている。図５７は、上象限に対応するＣＡ３ネット（ＣＡ３（ｕ））内の各節点ユニットとそれに対応するＣＡ１ネット（ＣＡ１（ｕａ），ＣＡ１（ｕｂ），ＣＡ１（ｕｌ），ＣＡ１（ｕｒ））内の各節点ユニットとの結線状態を表す図であり、図５８は、図５７のＣＡ３ネット（ＣＡ３（ｕ））内の１つの節点ユニット（m,n）に結線されるＣＡ１ネット内の節点ユニットを示した図である。尚、図５７，図５８は、上象限の場合について示しているが、他の象限についても同様であり、ここでは上象限の場合を代表として説明する。

以下では、ＣＡ３ネット（ＣＡ３（ξ）（ξ＝ｕ，ｄ，ｌ，ｒ））内の座標（m,n）の節点ユニットをＣＡ３（ξ）（m,n）と記す。また、ＣＡ１ネット（ＣＡ３（ξη）（ξ＝ｕ，ｄ，ｌ，ｒ；η＝ａ，ｂ，ｌ，ｒ又はη＝ａ，ｂ，ｕ，ｄ））内の座標（m,n）の節点ユニットをＣＡ１（ξη）（m,n）と記す。

図５８に示すように、節点ユニットＣＡ３（ｕ）（m,n）は、動き検出方向が接近方向の場合に対応して、節点ユニットＣＡ１（ｕａ）（m,n），ＣＡ１（ｕａ）（m,n+1）と結線されている。また、動き検出方向が遠退方向の場合に対応して、節点ユニットＣＡ１（ｕｂ）（m,n），ＣＡ１（ｕｂ）（m,n-1）と結線されている。また、動き検出方向が左方向の場合に対応して、節点ユニットＣＡ１（ｕｌ）（m,n），ＣＡ１（ｕｌ）（m-1,n）と結線されている。また、動き検出方向が右方向の場合に対応して、節点ユニットＣＡ１（ｕｒ）（m,n），ＣＡ１（ｕｒ）（m+1,n）と結線されている。

図５９は、図５６の４個のＣＡ３ネット内の各節点ユニットＣＡ３（ξ）（m,n）の回路構成を示す図である。各節点ユニットＣＡ３（ξ）（m,n）は、位相状態値保持用キャパシタＣ_０、電流原Ｉ１、コンパレータＣＭＰ１，ＣＭＰ２、トリガパルス生成器ＰＧ１，ＰＧ２、ＡＮＤ回路、ＲＳフリップ・フロップＲＳ−ＦＦ、及びスイッチ回路Ｓ１，Ｓ２，Ｓ３，Ｓ４を備えている。節点ユニットＣＡ３（ξ）（m,n）は、固有の状態値Ｐ_ξ；m,n（ｔ）を、位相θ_ξ；m,n（ｔ）として保有する。具体的には、位相θ_ξ；m,n（ｔ）は、位相状態値保持用キャパシタＣ_０に充電される電荷として保持され、図５９のノードｎ１の電圧Ｖ_ｒとして取り出される。尚、位相状態値保持用キャパシタＣ_０、電流原Ｉ１、コンパレータＣＭＰ１、トリガパルス生成器ＰＧ２、及びスイッチ回路Ｓ１，Ｓ２からなる位相θ_ξ；m,n（ｔ）を進行させる回路は、図６のものと同様の構成であり、この動作は実施例１で説明した通りである。

ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２がＬレベルの状態では、スイッチ回路Ｓ３が閉路し、スイッチ回路Ｓ４は開路する。従って、この状態では位相θ_ξη；m,n（ｔ）は、最大位相（Ｖ_ｒ＝Ｖ_high）に達すると最小位相０（Ｖ_ｒ＝Ｖ_low）にリセットされる。一方、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２がＨレベルの状態では、スイッチ回路Ｓ４が閉路し、スイッチ回路ＳＳは開路する。従って、この状態では位相θ_ξ；m,n（ｔ）は、最大位相（Ｖ_ｒ＝Ｖ_high）に達すると中間位相（Ｖ_ｒ＝Ｖ_middle）にリセットされる。

節点ユニットＣＡ３（ξ）（m,n）に対応するＡＣネット８４内の節点ユニットＡＣ（ξ）（m,n）からは、検出信号ＡＣ_ξ；m,nが入力される。検出信号ＡＣ_ξ；m,nは、節点ユニットＡＣ（ξ）（m,n）でエッジ像が検出されたときにＨレベル、検出されないときにＬレベルとなる信号である。トリガパルス生成器ＰＧ１は、検出信号ＡＣ_ξ；m,nの立ち上がりと立ち下がりでスパイク・パルスを出力する。トリガパルス生成器ＰＧ１からスパイク・パルスが出力されると、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２がＨレベルに設定され、位相θ_ξ；m,n（ｔ）は、リセット時に中間位相（Ｖ_ｒ＝Ｖ_middle）にリセットされる状態となる。一度、位相θ_ξ；m,n（ｔ）のリセットが発生すると、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２がＬレベルに設定されるため、次回からは位相θ_ξ；m,n（ｔ）は、リセット時に最小位相０（Ｖ_ｒ＝Ｖ_low）にリセットされる状態となる。

尚、位相θ_ξη；m,n（ｔ）のリセット時にトリガパルス生成器ＰＧ２で発生するスパイク・パルスspike_ＣＡ3_ξ;m,nは、ＡＮＤ回路を介して、開始信号及び停止信号spike_attn_ＣＡ3_ξ;m,nとして、結線されたＣＡ１ネット内の各節点ユニットへ出力される。ＡＮＤ回路は、コンパレータＣＭＰ２の出力がＨレベルの場合、すなわち、Ｖ_ｒ＜Ｖ_middleの場合で、且つ、更新許可信号update_enaがＨレベルの場合にのみスパイク・パルスspike_attn_ＣＡ3_ξ;m,nを出力するように制御するために設けられているものである。

ここで、更新許可信号update_enaは、更新可能な時間帯を定めるウィンドウの役目をする信号であり、基準位相が中間位相となる時刻を中心としてＴ／２程度の幅でＨレベルとなる周期的なパルスとされる。更新許可信号update_enaは、基準位相発生部２ａにおいて生成される。

図５６の１６個のＣＡ１ネット内の各節点ユニットＣＡ１（ξη）（m,n）は、図５及び図６と同様の構成を備えている。各節点ユニットＣＡ１（ξη）（m,n）は、固有の状態値Ｐ_ξη；m,n（ｔ）を、位相θ_ξη；m,n（ｔ）として保有する。具体的には、位相θ_ξη；m,n（ｔ）は、位相状態値保持用キャパシタＣ_０に充電される電荷として保持される。実施例１の場合と同様、位相θ_ξη；m,n（ｔ）は時間とともに一定の位相速度ωで単調増加し、最大位相θ_maxに達したときにスパイク・パルスを出力し、最小位相θ_minにリセットされる。

なお、実施例１の場合と同様、図５６の全体制御部５は、節点ユニットネットワーク２の各節点ユニットＣＡ１（ξη）（m,n）に、更新係数やパルス遅延量などのパラメータを設定するとともに、それら節点ユニットの動作制御を行う。また、基準位相発生部２ａは、基本的に図６（ａ）に示したスパイク・ニューロン回路２０と同様の構成を有し、位相状態値の更新がされない基準位相θ_ｂ（ｔ）＝ωｔのスパイク・パルスspk_fを出力し続ける。

〔３〕情報処理装置の動作
図６０は、実施例６に係る情報処理装置の各節点ユニットＣＡ１（ξη）（m,n）の動作を示すタイムチャートである。

エッジ画像は、一定の周期Ｔ_ｆでＡＣネット８４に入力される。そこで、各節点ユニットＣＡ１（ξη）（m,n）の位相θ_ξη；m,n（ｔ）の周期Ｔ＝（θ_max−θ_min）／ωもＴ＝Ｔ_ｆとする。

図６０は、ある象限のＣＡ３ネットのある動き検出方向の節点ユニットの列の１つに注目し、その節点ユニット列のｉ−１番目とｉ番目の節点ユニットと、それに対応するＡＣネット８４内の節点ユニット、及びＣＡ１ネット内の節点ユニットに注目し、これらの節点ユニットの動作を示している。

ＡＣ_ｉ−１，ＡＣ_ｉは、それぞれ、ＡＣネット８４内のｉ−１番目，ｉ番目の節点ユニットが出力する検出信号の値を示す。ＣＡ３_ｉ−１，ＣＡ３_ｉは、それぞれ、ＣＡ３ネット内のｉ−１番目，ｉ番目の節点ユニットの位相θ_{ξ；ｉ−１}（ｔ），θ_ξ；ｉ（ｔ）の値を示す。ＣＡ１_ｉは、ＣＡ１ネット内のｉ番目の節点ユニットの位相θ_ξη；ｉ（ｔ）の値を示す。Spike-CA3_i-1，Spike-CA3_iは、それぞれ、ＣＡ３ネット内のｉ−１番目，ｉ番目の節点ユニットが出力するスパイク・パルスを示す。Update_enaは、各ＣＡ３ネット内の各節点ユニット及び各ＣＡ１ネット内の各節点ユニットに対して入力される更新許可信号（図５参照）の値を示す。更新許可信号Update_enaがＨレベルのときに、各節点ユニットは、結合された節点ユニット（図５７，図５８参照）に対してスパイク・パルスを出力し、更新許可信号Update_enaがＬレベルのときには、スパイク・パルスは出力されない。
Output_Trigは、一定の周期Ｔで出力部４に対して入力されるスパイク・パルスであり、「出力トリガ」という。この出力トリガOutput_Trigは、基準位相発生部２ａにより生成され、ＡＣネット８４にエッジ画像が入力されるタイミングに対して半周期Ｔ／２だけ遅延して出力される。出力部４は、出力トリガOutput_Trigが入力されると、その時点でのＣＡ１ネット内の各節点ユニットの位相θ_ξη；ｉ（ｔ）の値を取得して出力する。また、各

時刻Ｔにおいて、ＡＣネット８４内のｉ−１番目の節点ユニットＡＣ（ξ）（ｉ−１）においてエッジ像が検出される。すると、節点ユニットＡＣ（ξ）（ｉ−１）は、Ａ３ネットの節点ユニットＣＡ３（ξ）（ｉ−１）に出力する検出信号ＡＣ_ξ；i-1をＨレベルとする。

節点ユニットＣＡ３（ξ）（ｉ−１）においては、検出信号ＡＣ_ξ；i-1をＨレベルとなると、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２がＨレベルに設定され、位相θ_ξη；i-1（ｔ）が最大位相（Ｖ_ｒ＝Ｖ_high）に達すると中間位相（Ｖ_ｒ＝Ｖ_middle）にリセットされる。そして、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２は再びＬレベルに設定される。この操作によって、節点ユニットＣＡ３（ξ）（ｉ−１）の位相θ_ξ；ｉ-1（ｔ）は中間位相分だけ進み、位相θ_ξ；ｉ-1（ｔ）のリセット時刻が更新許可信号update_enaのウィンドウ内に位置するようになる。

時刻Ｔから３Ｔまでの間、ＡＣネット８４内のｉ−１番目の節点ユニットＡＣ（ξ）（ｉ−１）においてエッジ像が検出され続けるため、検出信号ＡＣ_ξ；i-1はＨレベルに維持される。この間、位相θ_ξ；ｉ-1（ｔ）が最大位相（Ｖ_ｒ＝Ｖ_high）に達する毎に、節点ユニットＣＡ３（ξ）（ｉ−１）は、ＣＡ１ネットの節点ユニットＣＡ１（ξη）（ｉ）に対して開始信号spike_attn_ＣＡ3_ξ;i-1を出力する。節点ユニットＣＡ１（ξη）（ｉ）は開始信号spike_attn_ＣＡ3_ξ;i-1が入力されると、自己の位相θ_ξη；i（ｔ）をΔθだけ更新される。従って、開始信号spike_attn_ＣＡ3_ξ;i-1が入力される回数に比例して、節点ユニットＣＡ１（ξη）（ｉ）の位相θ_ξη；i（ｔ）の更新量が大きくなる。

時刻３Ｔにおいて、エッジ像がＡＣネット８４内のｉ−１番目の節点ユニットＡＣ（ξ）（ｉ−１）からｉ番目の節点ユニットＡＣ（ξ）（ｉ）へ移動する。すると、節点ユニットＡＣ（ξ）（ｉ−１）は、ＣＡ３ネットの節点ユニットＣＡ３（ξ）（ｉ−１）に出力する検出信号ＡＣ_ξ；i-1をＬレベルとし、節点ユニットＡＣ（ξ）（ｉ）は、ＣＡ３ネットの節点ユニットＣＡ３（ξ）（ｉ）に出力する検出信号ＡＣ_ξ；iをＨレベルとする。

節点ユニットＣＡ３（ξ）（ｉ−１）では、検出信号ＡＣ_ξ；i-1がＬレベルに立ち下がると、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２がＨレベルに設定され、位相θ_ξη；i-1（ｔ）が次に最大位相（Ｖ_ｒ＝Ｖ_high）に達する時刻（３＋１／２）Ｔに中間位相（Ｖ_ｒ＝Ｖ_middle）にリセットされる。そして、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２は再びＬレベルに設定される。この操作によって、節点ユニットＣＡ３（ξ）（ｉ−１）の位相θ_ξ；ｉ-1（ｔ）は中間位相分だけ進み、位相θ_ξ；ｉ-1（ｔ）のリセット時刻が更新許可信号update_enaのウィンドウの外側に位置するようになる。

一方、節点ユニットＣＡ３（ξ）（ｉ）では、検出信号ＡＣ_ξ；iがＨレベルに立ち上がると、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２がＨレベルに設定され、同時に位相θ_ξ；i（ｔ）が最大位相（Ｖ_ｒ＝Ｖ_high）に達するため位相θ_ξ；i（ｔ）が中間位相（Ｖ_ｒ＝Ｖ_middle）にリセットされる。そして、ＲＳフリップ・フロップＲＳ−ＦＦの出力ノードｎ２は再びＬレベルに設定される。この操作によって、節点ユニットＣＡ３（ξ）（ｉ）の位相θ_ξ；ｉ（ｔ）は中間位相だけ進み、位相θ_ξ；ｉ（ｔ）のリセット時刻が更新許可信号update_enaのウィンドウ内に位置するようになる。そして、時刻（３＋１／２）Ｔに位相θ_ξ；i（ｔ）は再び最大位相（Ｖ_ｒ＝Ｖ_high）に達する。このとき、節点ユニットＣＡ３（ξ）（ｉ）は、ＣＡ１ネットの節点ユニットＣＡ１（ξη）（ｉ）に対して出力トリガoutput_Trig_ξ;iを出力する。節点ユニットＣＡ１（ξη）（ｉ）は、出力トリガoutput_Trig_ξ;iが入力されると、その時点において保持する自己の位相θ_ξη；i（ｔ）を出力部４に出力すとともに、自己の位相θ_ξη；i（ｔ）を最小位相０にリセットする。これにより、ＡＣネット８４内のｉ−１番目の節点ユニットＡＣ（ξ）（ｉ−１）においてエッジ像が検出された時間が、位相θ_ξη；i（ｔ）の基準位相との位相差として出力部４に出力され、動きの方向とその大きさが検出されることになる。

１ 情報処理装置
２ 節点ユニットネットワーク
２ａ 基準位相発生部
３ 入力部
４ 出力部
５ 全体制御部
６ 節点ユニット
７ 実部節点ユニット
７’ 強度過程節点ユニット
８ 虚部節点ユニット
８’ ラベル過程節点ユニット
９ 列選択信号線
１０ 初期値入力線
１１ 実部外部出力線
１１’ 強度過程外部出力線
１２ 虚部外部出力線
１２’ ラベル過程外部出力線
１３ ピクセル・アレイ
１４ 列セレクタ
１５，１６ ドライバ
２０，２０ｉ，２０ｌ スパイク・ニューロン回路
２１ 遅延パルス生成器
２２ 更新許可スイッチ
２３，２４，２５，２６ セレクタ付きパルス生成器
２７，２７ｉ，２７ｌ 状態値更新回路
２８，２９ 列選択スイッチ
３０，３１ インバータ回路
３２ ＮＯＲ回路
３３ デマルチプレクサ
３５ 正パルス更新回路
３６ 負パルス更新回路
４０ 状態値パルス生成回路
４１ パルス遅延回路
４２ ＥＸＯＲ論理回路
４３ ＯＲ論理回路
４４，４５ トリガー・フリップフロップ
４５ デマルチプレクサ
５１ ＮＯＲ回路
６１ 位相状態値保持手段
６２ 位相進行手段
６３ 位相復位手段
６４ トリガ発生手段
６５ 位相更新手段
７１ａ，７１ｂ Ａ関数演算回路
７２ａ，７２ｂ Ｂ関数演算回路
７３，７３ａ，７３ｂ，７３ｃ，７３ｄ Ｂ・Ｃ関数演算回路
７４，７４ａ，７４ｂ，７４ｃ，７４ｄ パルス更新回路
７５ Ｃ関数演算回路
７６ Ｓ関数演算回路
７７，７７ａ，７７ｂ，７７ｃ，７７ｄ Ａ・Ｓ関数演算回路
７８，７８ａ，７８ｂ，７８ｃ，７８ｄ パルス更新回路
８１ カメラ
８２ フレーム・メモリ
８３ エッジ画像生成部
８４ ＡＣネット
Ｃ_０，Ｃ_１ 位相状態値保持用キャパシタ
Ｃ_２ ゼロオフセット用キャパシタ
Ｉ１，Ｉ２ 電流源
ＣＭＰ１，ＣＭＰ２，ＣＭＰ３ コンパレータ
ＰＧ トリガパルス生成器
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ２０，Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４，Ｓ２５ スイッチ回路
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９ 電界効果トランジスタ
Ｄ パルス遅延器
Ｔ−ＦＦ，Ｔ−ＦＦ１，Ｔ−ＦＦ２ トリガー・フリップフロップ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５，ＩＮＶ６ インバータ
ｎ１ 出力ノード
ｎ２，ｎ３，ｎ４，ｎ５，ｎ６，ｎ７，ｎ８，ｎ９，ｎ１０，ｎ１１ 中間ノード
Ｖ_ref 対照電圧
Ｖ_middle 零値電圧
Ｖ_high 最大値電圧
Ｖ_low 最小値電圧
Ｄ_out デジタル出力信号
Delay-spk 遅延パルス
Ｖ_Ｃ２ 端子間電圧
Ｖ_th 閾値電圧
Ｖ_ｒ 位相状態値電圧
spk スパイク・パルス

Claims (9)

1. 複数の節点ユニットが相互結合した節点ユニットネットワークを有する情報処理装置であって、
   前記各節点ユニットは、
   当該節点ユニットの固有の位相を表す位相状態値を保持する位相状態値保持手段と、
   前記位相状態値保持手段が保持する前記位相状態値を所定の位相速度ωで経時的に変化させる位相進行手段と、
   前記位相状態値保持手段が保持する前記位相状態値が所定の閾値である最大位相状態値に達したときに、前記位相状態値を所定の初期値である最小位相状態値にリセットする位相復位手段と、
   前記位相状態値保持手段が保持する前記位相状態値が、位相が零値であることを表す所定の零位相状態値を過ぎったときに、更新トリガを出力するトリガ発生手段と、
   隣接する前記節点ユニットである隣接節点ユニットの前記トリガ発生手段が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点で前記位相状態値保持手段が保持する前記位相状態値を、当該位相状態値に前記隣接方位により予め設定された更新係数を乗じた値だけ変化させ、又は当該位相状態値を前記隣接方位により予め設定された所定の関数ｆで変換した値だけ変化させることにより、前記位相状態値の更新を行う位相更新手段と、
   を備え、
   当該節点ユニットの位相状態値と、隣接接点ユニットの位相状態値との差に比例する値、又は前記差を前記関数ｆで変換した値だけ，当該節点ユニットの位相状態値を更新する計算を行うことを特徴とする情報処理装置。
2. 前記最大位相状態値から前記最小位相状態値を差し引いた差を前記位相速度ωの平均値で除して得られる時間を基本周期Ｔとしたとき、基本周期Ｔで自己更新トリガを出力する自己更新トリガ発生手段を備え、
   前記各節点ユニットは、
   前記自己更新トリガ発生手段が前記自己更新トリガを出力したとき、その時点で前記位相状態値保持手段が保持する前記位相状態値を、当該位相状態値に予め設定された自己更新係数を乗じた値だけ変化させ、又は当該位相状態値を前記隣接方位により予め設定された所定の関数ｆで変換した値だけ変化させることにより、前記位相状態値の更新を行う自己位相更新手段を備えた請求項１記載の情報処理装置。
3. 前記トリガ発生手段は、前記位相状態値保持手段が保持する前記位相状態値が前記位相復位手段によりリセットされた時点から所定の遅延時間Ｔ_ｄだけ遅延した時点で前記更新トリガを出力することを特徴とする請求項１又は２記載の情報処理装置。
4. 前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
   前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
   前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする請求項１又は２記載の情報処理装置。
5. 前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
   前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
   前記位相復位手段は、
   前記最大位相状態値に対応する最大値電圧Ｖ_highと、前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒとが入力され、両者の大小関係を示す電圧信号を出力する第１のコンパレータと、
   前記第１のコンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記最大値電圧Ｖ_highより大きいことを示す状態に反転した場合に、前記位相状態値保持用キャパシタの端子電位を、前記最小位相状態値に対応する最小値電圧Ｖ_lowにリセットするリセット回路と、を備え、
   前記トリガ発生手段は、
   前記零位相状態値に対応する零値電圧Ｖ_middleと、前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒとが入力され、両者の大小関係を示す電圧信号を出力する第２のコンパレータと、
   前記第２のコンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記零値電圧Ｖ_middleより大きいことを示す状態となったときに、前記更新トリガとしてパルスを出力するトリガパルス生成器と、を備え、
   前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする請求項１又は２記載の情報処理装置。
6. 前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
   前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
   前記トリガ発生手段は、
   一方の入力端子に前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒが入力され、他方の入力端子に、前記最大位相状態値に対応する最大値電圧Ｖ_high又は前記零位相状態値に対応する零値電圧Ｖ_middleの何れかである入力電圧が入力され、両者の大小関係を示す電圧信号を出力するコンパレータと、
   前記コンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記入力電圧より大きいことを示す状態となったときに、パルスを出力するトリガパルス生成器と、
   前記トリガパルス生成器がパルスを出力すると、当該パルスを遅延させた遅延パルスを生成するパルス遅延器と、
   前記パルス遅延器から遅延パルスが出力される毎に、前記コンパレータの前記他方の入力端子に入力される前記入力電圧を、前記最大値電圧Ｖ_highと前記零値電圧Ｖ_middleに交互に切り替える入力電圧切替回路と、
   前記入力電圧が前記零値電圧Ｖ_middleの状態で前記トリガパルス生成器がパルスを出力したとき、当該パルスを前記更新トリガとして出力する出力スイッチ回路と、を備え、
   前記位相復位手段は、前記入力電圧が前記最大値電圧Ｖ_highのときに、前記トリガパルス生成器がパルスを出力すると、前記位相状態値保持用キャパシタの端子電位を、前記最小位相状態値に対応する最小値電圧Ｖ_lowにリセットするリセット回路を備え、
   前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器が前記更新トリガを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする請求項１又は２記載の情報処理装置。
7. 前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
   前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
   前記トリガ発生手段は、
   前記位相状態値電圧Ｖ_ｒ、前記零位相状態値に対応する零値電圧Ｖ_middle、又は前記最大位相状態値に対応する最大値電圧Ｖ_highの何れかに入力電圧を切り替える入力電圧切替回路、一端が前記入力電圧切替回路に接続されたゼロオフセット用キャパシタ、入力側端子が前記ゼロオフセット用キャパシタの他端に接続されたインバータ、及び前記インバータの入出力端子間に接続されたゼロオフセット設定用スイッチ回路を具備するチョッパー型コンパレータと、
   前記チョッパー型コンパレータの前記インバータから出力されるパルスのエッジにおいてスパイク・パルスを出力するトリガパルス生成器と、
   前記トリガパルス生成器が前記スパイク・パルスを出力すると、当該スパイク・パルスの出力時点から一定の時間遅延して遅延パルスを出力するパルス遅延器と、
   前記トリガパルス生成器が前記スパイク・パルスを２回出力する毎に、当該スパイク・パルスを前記更新トリガとして出力する出力スイッチ回路と、
   前記入力電圧切替回路、前記ゼロオフセット設定用スイッチ回路、及び前記出力スイッチ回路の切り替えを制御する切替制御回路と、を備え、
   前記位相復位手段は、前記トリガパルス生成器が前記スパイク・パルスを２回出力する毎に、前記電流源の給電を遮断するとともに前記位相状態値保持用キャパシタを放電し端子間電圧Ｖ_ｒを前記最小位相状態値に対応する最小値電圧Ｖ_lowにリセットするリセット回路を備え、
   前記位相更新手段は、前記隣接節点ユニットの前記トリガパルス生成器から前記更新トリガを出力されたとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする請求項１又は２記載の情報処理装置。
8. 前記位相状態値保持手段は、当該節点ユニットの固有の位相を表す位相状態値を電荷量として保持する位相状態値保持用キャパシタであり、
   前記位相進行手段は、前記位相状態値保持用キャパシタに対して所定の充電電流を給電する電流源であり、
   前記位相復位手段は、
   前記最大位相状態値に対応する最大値電圧Ｖ_highと、前記位相状態値保持用キャパシタの端子間電圧Ｖ_ｒとが入力され、両者の大小関係を示す電圧信号を出力するコンパレータと、
   前記コンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記最大値電圧Ｖ_highより大きいことを示す状態に反転した場合に、前記位相状態値保持用キャパシタの端子電圧を、前記最小位相状態値に対応する最小値電圧Ｖ_lowにリセットするリセット回路と、を備え、
   前記トリガ発生手段は、前記コンパレータの出力電圧が、前記端子間電圧Ｖ_ｒが前記最大値電圧Ｖ_highより大きいことを示す状態に反転した場合に、その反転時点から所定の時間だけ遅延して遅延パルスを出力する遅延パルス生成器を備え、
   前記位相更新手段は、前記隣接節点ユニットの前記遅延パルス生成器が前記遅延パルスを出力したとき、当該隣接節点ユニットの隣接方位に応じて、その時点での前記端子間電圧Ｖ_ｒと前記零値電圧Ｖ_middleとの差電圧Ｖ_ｒ−Ｖ_middleに、前記隣接方位により予め設定された更新係数を乗じた値に比例する量の電荷、又は当該差電圧Ｖ_ｒ−Ｖ_middleを所定の関数ｆで変換した値に比例する量の電荷を、前記位相状態値保持用キャパシタに充電又は放電する状態値更新回路であることを特徴とする請求項３記載の情報処理装置。
9. プログラマブル論理デバイス用の再構成プログラムであって、プログラマブル論理デバイスにおいて当該再構成プログラムに基づき論理回路の再構成を行うことにより、請求項１乃至３の何れかに記載の情報処理装置が再構成されることを特徴とする再構成プログラム。

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