JP5434092B2 - LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE - Google Patents
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Description
本発明は、有機ＥＬ（electro luminescent）素子等を含む発光装置及びこれを備える電子機器に関する。 The present invention relates to a light emitting device including an organic EL (electro luminescent) element and the like and an electronic apparatus including the same.
薄型で軽量な発光源として、ＯＬＥＤ（organic light emitting diode）、即ち有機ＥＬ素子がある。有機ＥＬ素子は、有機材料を含む少なくとも一層の有機薄膜を画素電極と対向電極とで挟んだ構造を有する。このうち画素電極は例えば陽極として、対向電極は陰極として機能する。両者間に電流が流されると、前記有機薄膜で電子及び正孔間の再結合が生じ、これに起因して、当該有機薄膜ないしは有機ＥＬ素子は発光する。
かかる有機ＥＬ素子、ないしはこれを備えた画像表示装置としては、例えば特許文献１及び２に開示されているようなものが知られている。
As a thin and light-emitting source, there is an organic light emitting diode (OLED), that is, an organic EL element. The organic EL element has a structure in which at least one organic thin film containing an organic material is sandwiched between a pixel electrode and a counter electrode. Among these, the pixel electrode functions as, for example, an anode, and the counter electrode functions as a cathode. When a current is passed between them, recombination between electrons and holes occurs in the organic thin film, and as a result, the organic thin film or organic EL element emits light.
As such an organic EL element or an image display device provided with the organic EL element, those disclosed in
ところで、上述のような有機ＥＬ素子は、適当な構成をもつ駆動回路によって駆動される。駆動回路としては例えば、ｐチャネル型の駆動トランジスタのゲート電位に応じてそのソース・ドレイン間に流れる電流を有機ＥＬ素子に供給するものがある。
もっとも、このような駆動回路には様々な解決すべき課題がある。例えば、当該駆動トランジスタの閾値電圧のバラツキにより発光輝度がばらつき、その結果、表示画像の品質が低下する、等々である。
By the way, the organic EL element as described above is driven by a drive circuit having an appropriate configuration. As a drive circuit, for example, there is a circuit that supplies an organic EL element with a current flowing between a source and a drain in accordance with a gate potential of a p-channel type drive transistor.
However, such a drive circuit has various problems to be solved. For example, the emission brightness varies due to variations in the threshold voltage of the drive transistor, resulting in a decrease in the quality of the displayed image.
前記の特許文献２は、このような問題に対処する技術を開示する。すなわち、特許文献２は、駆動トランジスタにおいてダイオード接続を実現することにより、そのゲート電位を、“（電源電圧）−（閾値電圧）”（以下、「補償後電位」ということがある。）に設定し、これにより閾値電圧のバラツキに起因する悪影響を排除する。この場合、特許文献２では特に、このようなダイオード接続を伴う「補償期間」を、「１水平走査期間で完了させる必要」から開放していることに特徴の１つがある（特許文献２の〔０００６〕〔００２９〕、あるいは〔図２〕等参照）。これによって、前述のゲート電位は、より確実に、前記補償後電位に設定され得るようになっており、また、補償期間と画像データ書込期間とは基本的に独立に設定可能となるので、一方の時間を長くとると他方が犠牲になるということもない、などといった各種の利点も得られるようになっている。
The above-mentioned
しかしながら、この場合、以下の改善すべき課題がある。すなわち、上記特許文献２に開示される技術では、補償期間を設定するための信号（特許文献２では、〔図３〕等に示される、駆動トランジスタＴｄｒのダイオード接続の成否に係るトランジスタ「Ｔｒ４」のＯＮ・ＯＦＦを司る信号である。）を生成するための回路の構成が若干複雑になるおそれがあることである。特に、前述のように、当該信号の独立性を維持しようとすると、回路規模が増大してしまうおそれもある。
この点、前記特許文献１が開示する技術、即ち「スタート信号線」に「スタート信号」と「消灯タイミング信号」という異なるパルス幅をもつ信号を生成するデコーダ回路を備える技術（特許文献１の〔図８〕〔請求項１〕等参照）を応用すれば、回路規模の増大といった不具合を被るおそれは少なくなる。とはいえ、そのような態様の信号生成は一般に容易ではないため、当該の処理の複雑さが増大し、あるいは、それに見合ったコストの増大が見込まれる、などといった課題がなおある。
また、この特許文献１等のような技術では、スタートパルスが、１フレーム中複数回アクティブとなる（ハイレベル・ローレベルの往還が複数回繰り返される）ので、それを生成する信号生成回路内での貫通電流や、各種寄生容量の充放電等によって消費電力が増大するといったおそれもある。
However, in this case, there are the following problems to be improved. That is, in the technique disclosed in
In this regard, the technique disclosed in
In the technique such as
本発明は、上述した課題の少なくとも一部を解決することの可能な発光装置及び電子機器を提供することを課題とする。
また、本発明は、かかる態様の発光装置、あるいは電子機器に関連する課題を解決可能な、発光装置、あるいは電子機器を提供することをも課題とする。
An object of the present invention is to provide a light-emitting device and an electronic device that can solve at least a part of the above-described problems.
Another object of the present invention is to provide a light-emitting device or an electronic device that can solve the problems associated with the light-emitting device or the electronic device of this aspect.
本発明に係る発光装置は、上述した課題を解決するため、Ｎ個の発光素子（Ｎは自然数）と、前記Ｎ個の発光素子の各々に対応して、その駆動に関与する複数種類の制御信号を供給するための複数の配線からなる走査線と、クロック信号の周期に応じたパルス幅をもつスタートパルス信号を生成するスタートパルス信号生成手段と、前記Ｎに応じたＺ個（Ｚは自然数）からなり、その各々が前記スタートパルス信号のパルス幅に応じたパルス幅をもつ起点パルス信号を、当該Ｚ個の順番に従って順次生成する、Ｚ個の単位シフト回路と、前記Ｚ個の単位シフト回路のうちの１つが生成する前記起点パルス信号の有無及び当該起点パルス信号のパルス幅に応じて、前記複数種類の制御信号のうちの２以上の種類の制御信号を生成し、当該制御信号を前記配線のうち該制御信号に対応する配線に供給する信号生成回路と、を備える。 In order to solve the above-described problem, the light-emitting device according to the present invention includes N light-emitting elements (N is a natural number) and a plurality of types of controls related to driving of each of the N light-emitting elements. A scanning line composed of a plurality of wirings for supplying a signal, start pulse signal generating means for generating a start pulse signal having a pulse width corresponding to the period of the clock signal, and Z (Z is a natural number) corresponding to the N And Z unit shift circuits, each of which sequentially generates a starting pulse signal having a pulse width corresponding to the pulse width of the start pulse signal in the order of the Z units, and the Z unit shifts According to the presence / absence of the starting pulse signal generated by one of the circuits and the pulse width of the starting pulse signal, two or more types of control signals of the plurality of types of control signals are generated, and the control signal is generated. The and a signal generating circuit for supplying a corresponding wiring to the control signal of the line.
本発明によれば、スタートパルス信号生成手段は、基本的に、１種類のスタートパルス信号を生成し、かつ、信号生成回路は、これに応じて（より正確には、当該スタートパルス信号に応じた起点パルス信号に応じて）２以上の種類の制御信号を生成する。したがって、従来例のように、それぞれが異なるパルス幅をもつ「スタート信号線」及び「消灯タイミング信号」（いずれも、本発明における「スタートパルス信号」としての性格をもつといえる。）を生成するという処理が必要ないから、当該の処理の複雑さが増大し、あるいは、コストの増大が見込まれるといったことが回避される。なお、前記において、「起点パルス信号」の「起点」とは、制御信号生成の起点となるという意味合いが込められているが、それ以外に特別な意味はない。
また、本発明によれば、いわば１回の機会、あるいは１個の構成で、複数種類の制御信号のうちの２以上の制御信号が生成されるようになっているので、これらを別々の回路によって生成する、などといった場合に比べて、回路規模の縮小化を実現することができる。
According to the present invention, the start pulse signal generation means basically generates one type of start pulse signal, and the signal generation circuit responds accordingly (more precisely, according to the start pulse signal). Two or more types of control signals are generated (depending on the starting pulse signal). Therefore, as in the conventional example, “start signal line” and “light-off timing signal” (each having the character as “start pulse signal” in the present invention) having different pulse widths are generated. Therefore, it is possible to avoid an increase in complexity of the processing or an increase in cost. In the above description, the “starting point” of the “starting point pulse signal” includes the meaning that it becomes the starting point of the generation of the control signal, but there is no special meaning other than that.
In addition, according to the present invention, two or more control signals out of a plurality of types of control signals are generated in a single opportunity or in a single configuration, so that these are separated into separate circuits. The circuit scale can be reduced as compared with the case where it is generated by.
なお、本発明において、スタートパルス信号のパルス幅が、「クロック信号の周期に応じ」るというのは、例えば、当該パルス幅がクロック信号の１周期分の長さに等しいという場合のほか、２周期分以上の長さに等しいとか、あるいは場合によっては、整数で表現できない周期分の長さに等しいという場合、等々も含む。
また、本発明において、起点パルス信号が、「Ｚ個の順番に従って順次」生成されるとは、例えば、Ｚ個の単位シフト回路に、１，２，…，Ｚという番号を付けたとすると、１番目，２番目，…，Ｚ番目の単位シフト回路が、この順番に起点パルス信号を生成するという場合を含むほか、その逆に、Ｚ番目，（Ｚ−１）番目，（Ｚ−２）番目，…，１番目の単位シフト回路が、この順番に起点パルス信号を生成するという場合を含む。ちなみに、本発明において、“Ｚ”は、“Ｎ”と一応使い分けられているが、これらに関しては、Ｎ＝Ｚ 又は Ｎ≠Ｚが成立してよい。
さらに、本発明において、「複数種類の制御信号」という場合、その中には例えば、ある種類の制御信号のパルス幅は前記クロック信号の１／４周期分の長さをもつが、他の種類の制御信号のパルス幅は２周期分の長さをもつ、などという場合、等々が含まれる。
In the present invention, the pulse width of the start pulse signal “depends on the cycle of the clock signal” means that, for example, the pulse width is equal to the length of one cycle of the clock signal, or 2 In some cases, it is equal to a length equal to or longer than a period, or in some cases, equal to a length corresponding to a period that cannot be expressed by an integer.
Further, in the present invention, the starting pulse signal is generated “sequentially according to the Z order”, for example, if the Z unit shift circuits are numbered 1, 2,. The second,..., Zth unit shift circuit includes the case where the starting pulse signal is generated in this order, and conversely, the Zth, (Z-1) th, (Z-2) th. ,... Includes a case where the first unit shift circuit generates the starting pulse signal in this order. Incidentally, in the present invention, “Z” is used differently from “N”, but N = Z or N ≠ Z may be established for these.
Furthermore, in the present invention, when referring to “a plurality of types of control signals”, for example, the pulse width of a certain type of control signal has a length corresponding to ¼ period of the clock signal. The control signal pulse width has a length of two periods, and so on.
この発明の発光装置では、前記スタートパルス信号生成手段は、前記複数の発光素子の各々を一通り駆動する間に、１回だけ、前記スタートパルス信号を生成する、ように構成してもよい。
この態様によれば、スタートパルス信号に関するハイレベル及びローレベルの往還は、いわゆる１フレーム期間（前述の「複数の発光素子の各々を一通り駆動する間」に相当する。）中、１回だけ行われることから、このスタートパルス信号生成手段その他の回路構成等を含む駆動回路内で、貫通電流や、各種寄生容量の充放電等によって消費電力が極端に増大するといったおそれがない。
In the light emitting device of the present invention, the start pulse signal generating means may be configured to generate the start pulse signal only once while driving each of the plurality of light emitting elements.
According to this aspect, the return of the high level and the low level related to the start pulse signal is performed only once during a so-called one frame period (corresponding to the above-mentioned “while driving each of the plurality of light emitting elements”). As a result, there is no fear that the power consumption will increase extremely due to a through current or charging / discharging of various parasitic capacitances in the drive circuit including the start pulse signal generating means and other circuit configurations.
本発明の発光装置では、前記信号生成回路は、前記２以上の種類の制御信号のうちの少なくとも１つを、当該２以上の種類の制御信号のうちの他の１つに基づいて生成する、ように構成してもよい。
この態様によれば、複数種類の制御信号のうちの１つが、他の１つに基づいて生成されることから、信号生成回路の回路構成を効率化・簡易化することが可能になる。また、本態様は、複数種類の制御信号を生成するための最も合理的な方法の１つを提供するということもできる。
In the light emitting device of the present invention, the signal generation circuit generates at least one of the two or more types of control signals based on the other one of the two or more types of control signals. You may comprise as follows.
According to this aspect, since one of the plurality of types of control signals is generated based on the other one, the circuit configuration of the signal generation circuit can be made efficient and simplified. In addition, this aspect can provide one of the most rational methods for generating a plurality of types of control signals.
本発明の発光装置では、前記信号生成回路はＺ個あり、その各々は、第１ＮＡＮＤ回路、該第１ＮＡＮＤ回路から出力される原信号の入力を受けるインバータ回路、及び、第２ＮＡＮＤ回路、を含み、前記Ｚ個の信号生成回路のうちの、第ｐ番目の信号生成回路（ｐは、ｐ≦Ｎ−１を満たす自然数）に含まれる、前記第１及び第２ＮＡＮＤ回路は、それぞれ、第ｐ番目及び第（ｐ＋１）番目の前記単位シフト回路から出力される前記起点パルス信号の入力を受け、並びに、当該第ｐ番目の信号生成回路に含まれる前記インバータ回路から出力される信号、及び、第（ｐ＋１）番目の信号生成回路に含まれる前記第１ＮＡＮＤ回路から出力される前記原信号、の入力を受け、当該第ｐ番目の信号生成回路は、前記第１ＮＡＮＤ回路の出力に基づいて、前記複数種類の制御信号の１つを生成し、前記第２ＮＡＮＤ回路の出力に基づいて、前記複数種類の制御信号の他の１つを生成する、ように構成してもよい。
この態様によれば、信号生成回路の好適な構成例の１つが提供される。なお、この態様に関する、より詳細な具体例については、後述する実施形態においても説明される。
In the light emitting device of the present invention, there are Z signal generation circuits, each of which includes a first NAND circuit, an inverter circuit that receives an input of the original signal output from the first NAND circuit, and a second NAND circuit, Of the Z signal generation circuits, the first and second NAND circuits included in the p-th signal generation circuit (p is a natural number satisfying p ≦ N−1) are respectively the p-th and second NAND circuits. A signal received from the start pulse signal output from the (p + 1) th unit shift circuit, a signal output from the inverter circuit included in the pth signal generation circuit, and (p + 1) th ) Receiving the original signal output from the first NAND circuit included in the first signal generation circuit, and the p-th signal generation circuit is based on the output of the first NAND circuit. Te, generating one of the plurality of types of control signals, based on an output of the first 2NAND circuit generates the other one of the plurality of types of control signals may be configured to.
According to this aspect, one preferred configuration example of the signal generation circuit is provided. Note that a more specific example regarding this aspect will also be described in the embodiments described later.
本発明の発光装置では、前記Ｎ個の発光素子の各々を駆動するためのＮ個の単位回路を更に備え、前記単位回路は、ゲート電位の変動に応じた大きさの駆動電流を前記発光素子に供給する駆動トランジスタを含み、前記複数種類の制御信号には、前記駆動トランジスタの閾値電圧を補償するための補償制御信号が含まれる、ように構成してもよい。
この態様によれば、発光素子に駆動電流を供給する駆動トランジスタの閾値電圧を補償するための補償制御信号が、信号生成回路によって生成される。この場合、この補償制御信号は、前記起点パルス信号のパルス幅に応じて生成されることから、好適には例えば、当該パルス幅によって規定される比較的長い時間、閾値電圧補償動作を継続させることが可能である。これにより、よりよい閾値電圧補償が実行され得る。
なお、この態様に関する、より詳細な具体例（単位回路の詳細な構成、あるいはそれに基づく補償制御信号の具体的あり方等）については、後述する実施形態においても説明される。ちなみに、この点に関しては、後述する実施形態の変形例を説明する箇所における（３）の説明も参照されたい。
The light emitting device of the present invention further includes N unit circuits for driving each of the N light emitting elements, and the unit circuit supplies a driving current having a magnitude corresponding to a change in gate potential. The plurality of types of control signals may include a compensation control signal for compensating a threshold voltage of the drive transistor.
According to this aspect, the compensation control signal for compensating the threshold voltage of the drive transistor that supplies the drive current to the light emitting element is generated by the signal generation circuit. In this case, since the compensation control signal is generated according to the pulse width of the starting pulse signal, the threshold voltage compensation operation is preferably continued for a relatively long time defined by the pulse width, for example. Is possible. Thereby, better threshold voltage compensation can be performed.
It should be noted that more detailed specific examples (detailed configuration of the unit circuit or a specific way of the compensation control signal based on this) will be described in the embodiments described later. Incidentally, regarding this point, please refer to the description of (3) in the part describing the modification of the embodiment described later.
この態様では、前記複数種類の制御信号には、前記駆動トランジスタのゲート電位を初期化するための初期化信号が更に含まれる、ように構成してもよい。
この態様によれば、信号生成回路が生成する複数種類の制御信号の好適な具体例の１つが提供される。
なお、この態様においては、好適には、前記補償制御信号のパルス幅と、本態様に係る初期化信号のパルス幅とは異なっていることが好ましい。かかる態様の、より詳細な具体例については、後述する実施形態においても説明される。
また、本発明に係る「複数種類の制御信号」は、上述した「補償制御信号」、「初期化信号」のほか、例えば、前記発光素子の発光及び非発光を制御するための発光制御信号、あるいは、前記駆動トランジスタのゲート電位を所定の電位に設定するためのデータ信号の前記単位回路への書込の有無を司る書込信号（走査信号）、等々が含まれてよい。
In this aspect, the plurality of types of control signals may further include an initialization signal for initializing a gate potential of the driving transistor.
According to this aspect, one preferred specific example of a plurality of types of control signals generated by the signal generation circuit is provided.
In this aspect, it is preferable that the pulse width of the compensation control signal is different from the pulse width of the initialization signal according to this aspect. More specific examples of this aspect will be described in the embodiments described later.
Further, the “plural types of control signals” according to the present invention include, in addition to the above-described “compensation control signal” and “initialization signal”, for example, a light emission control signal for controlling light emission and non-light emission of the light emitting element, Alternatively, it may include a write signal (scanning signal) for determining whether or not the data signal for setting the gate potential of the driving transistor to a predetermined potential is written to the unit circuit.
この発明の発光装置では、前記複数種類の制御信号のうちの少なくとも１種類の制御信号は、前記Ｎ個の発光素子のうちの第ｐ番目の発光素子に向けて供給されるとともに、第ｑ番目の発光素子（ｑは、ｑ≦Ｎかつｑ≠ｐを満たす自然数）にも向けて供給される、ように構成してもよい。
この態様によれば、制御信号の効率的な利用が可能となり、信号生成回路の構成の効率化・簡易化、走査線に含まれる配線数の減少、等々の利点が享受され得る。
なお、この場合においては、第ｐ番目の単位回路における当該制御信号の“意味”と、第（ｐ＋１）番目の単位回路における当該制御信号の“意味”とは異ならせてあることが好ましい。例えば、前述した、「補償制御信号」等々の各種の制御信号の例を前提としていえば、当該制御信号は、第ｐ番目の単位回路においては“書込信号（走査信号）”としての意味をもち、第（ｐ＋１）番目の単位回路においては“補償制御信号”としての意味をもつ、などというようである。
In the light emitting device of the present invention, at least one type of the control signals of the plurality of types of control signals is supplied toward the pth light emitting element among the N light emitting elements, and the qth The light emitting element (q is a natural number satisfying q ≦ N and q ≠ p) may be provided.
According to this aspect, the control signal can be efficiently used, and the advantages such as the efficiency and simplification of the configuration of the signal generation circuit and the reduction in the number of wirings included in the scanning line can be enjoyed.
In this case, it is preferable that the “meaning” of the control signal in the p-th unit circuit is different from the “meaning” of the control signal in the (p + 1) -th unit circuit. For example, assuming the examples of various control signals such as the “compensation control signal” described above, the control signal has the meaning of “write signal (scan signal)” in the p-th unit circuit. In other words, the (p + 1) th unit circuit has a meaning as a “compensation control signal”.
また、本発明の電子機器は、上記課題を解決するために、上述した各種の発光装置を備える。
本発明によれば、上述した各種の発光装置を備えてなるので、制御信号生成処理の簡易化、回路規模の縮小化、消費電力低減、より確実な閾値電圧補償動作の実行、等々の各種の効果が享受される。
Moreover, in order to solve the said subject, the electronic device of this invention is equipped with the various light-emitting devices mentioned above.
According to the present invention, since the above-described various light emitting devices are provided, various control methods such as simplification of control signal generation processing, reduction of circuit scale, reduction of power consumption, and more reliable threshold voltage compensation operation, etc. The effect is enjoyed.
＜第１実施形態＞
以下では、本発明に係る第１実施形態について図１乃至図４を参照しながら説明する。なお、ここに言及した図１乃至図４に加え、以下で参照する各図面においては、各部の寸法の比率が実際のものとは適宜に異ならせてある場合がある。
<First Embodiment>
Hereinafter, a first embodiment according to the present invention will be described with reference to FIGS. 1 to 4. In addition to FIGS. 1 to 4 mentioned here, in each drawing referred to below, the ratio of the dimensions of each part may be appropriately different from the actual one.
有機ＥＬ装置１００は、図１に示すように、素子基板７と、この素子基板７上に形成される各種の要素とを備えている。各種の要素とは、有機ＥＬ素子８、走査線３及びデータ線６、電源線１１３、走査線駆動回路１０３、データ線駆動回路１０６、並びにタイミング生成回路３００である。
As shown in FIG. 1, the
有機ＥＬ素子（発光素子）８は、図１に示すように、素子基板７上に複数備えられる。それら複数の有機ＥＬ素子８はＮ行×Ｍ列のマトリクス状に配列されている（Ｎ，Ｍは自然数）。有機ＥＬ素子８の各々は、陽極としての画素電極、発光機能層及び陰極としての対向電極から構成されている。
画像表示領域７ａは、素子基板７上、これら複数の有機ＥＬ素子８が配列されている領域である。画像表示領域７ａでは、各有機ＥＬ素子８の個別の発光及び非発光に基づき、所望の画像が表示され得る。なお、以下では、素子基板７の面のうち、この画像表示領域７ａを除く領域を、「周辺領域」と呼ぶ。
A plurality of organic EL elements (light emitting elements) 8 are provided on an element substrate 7 as shown in FIG. The plurality of
The
走査線３及びデータ線６は、それぞれ、マトリクス状に配列された有機ＥＬ素子８の各行及び各列に対応するように配列されている。より詳しくは、走査線３は、図１に示すように、図中左右方向に沿って延び、かつ、周辺領域上に形成されている走査線駆動回路１０３に接続されている。一方、データ線６は、図中上下方向に沿って延び、かつ、周辺領域上に形成されているデータ線駆動回路１０６に接続されている。なお、電源線１１３は、データ線６と並行するように配列されている。この電源線１１３には、高電源電位Ｖｅｌが供給される。
前記のうち走査線駆動回路１０３は、走査線３のそれぞれを順番に選択するための回路である。また、データ線駆動回路１０６は、走査線駆動回路１０３によって選択された走査線３に対応する各有機ＥＬ素子８に向けて、各データ線６を通じてデータ信号を供給するための回路である。第１実施形態においては、走査線駆動回路１０３の構成及び動作について特徴があるが、この点については後述する。
The
Among the above, the scanning
タイミング生成回路３００は、走査線駆動回路１０３及びデータ線駆動回路１０６を駆動するためのクロック信号ＣＬＫ、スタートパルス信号（転送開始パルス信号）ＳＰを生成する。第１実施形態では特に、スタートパルス信号ＳＰのパルス幅が、クロック信号ＣＬＫの周期に応ずるように定められている。より具体的には、後に改めて参照する図４に示すように、第１実施形態に係るスタートパルス信号ＳＰのパルス幅は、クロック信号ＣＬＫの１周期の長さに対応している。
なお、これらクロック信号ＣＬＫ及びスタートパルス信号ＳＰは、両回路（１０３，１０６）の別に応じて例えば周期、位相等の態様の異なるものが生成されてもよいし、そのうちの全部又は一部が両回路（１０３，１０６）間で共用されてもよい。
The
The clock signal CLK and the start pulse signal SP may be generated in different modes such as period and phase according to the two circuits (103, 106). It may be shared between the circuits (103, 106).
各走査線３及び各データ線６の各交点の近傍には、前述の有機ＥＬ素子８等を含む単位回路（画素回路）Ｐが設けられている。
単位回路Ｐは、図２に示すように、有機ＥＬ素子８を含むほか、駆動トランジスタＴｄｒ、発光制御トランジスタＴｅｌ、第１〜第４トランジスタＴｒ１〜Ｔｒ４、及び第１〜第３容量素子Ｃ１〜Ｃ３を含む。
なお、図１では便宜的に１本の配線として図示された走査線３は、図２に示すように実際には４本の配線を含む。各配線には走査線駆動回路１０３から所定の信号が供給される。より詳細には、これら各配線には、それぞれ、走査信号ＧＷＲＴ[ｉ]、補償制御信号ＧＩＮＩ[ｉ]、初期化信号ＧＰＲＥ[ｉ]、及び発光制御信号ＧＥＬ[ｉ]が供給される。これら各信号の具体的な意義やこれに応じた単位回路Ｐの動作については後述する。なお、ここで使われた記号ｉは、前記マトリクス状配列の中の行番号を意味する（図１参照。１本の走査線３が４本の配線からなるので、全走査線３に含まれる配線数は結局、４Ｎ本である。）。また、これら各信号（ＧＷＲＴ[ｉ]，ＧＩＮＩ[ｉ]，ＧＰＲＥ[ｉ]，ＧＥＬ[ｉ]）は、本発明にいう「発光素子の各々に対応して、その駆動に関与する複数種類の制御信号」の一具体例に該当する。
In the vicinity of each intersection of each
As shown in FIG. 2, the unit circuit P includes an
Incidentally, the
駆動トランジスタＴｄｒはｐチャネル型であり、電源線１１３から有機ＥＬ素子８の画素電極に至る経路上にある。この駆動トランジスタＴｄｒのソース（Ｓ）は電源線１１３に接続される。
この駆動トランジスタＴｄｒは、ソース（Ｓ）とドレイン（Ｄ）との導通状態（ソース−ドレイン間の抵抗値）がゲート電位Ｖgに応じて変化することで当該ゲート電位Ｖgに応じた駆動電流Ｉelを生成する手段である。なお、ゲート電位Ｖｇは、データ線６を通じて供給されるデータ信号Ｄａｔａの大きさに応じる。
こうして、有機ＥＬ素子８は、駆動トランジスタＴｄｒの導通状態、ないしはデータ信号Ｄａｔａに応じて駆動される。
The drive transistor Tdr is a p-channel type and is on a path from the
The drive transistor Tdr has a drive current Iel corresponding to the gate potential Vg by changing a conduction state (resistance value between the source and drain) between the source (S) and the drain (D) according to the gate potential Vg. Means for generating. Note that the gate potential Vg depends on the magnitude of the data signal Data supplied through the
Thus, the
発光制御トランジスタＴｅｌは、ｎチャネル型であり、駆動トランジスタＴｄｒと有機ＥＬ素子８の画素電極との間にある。この発光制御トランジスタＴｅｌのゲートには、前記発光制御信号ＧＥＬ[ｉ]が供給される。この発光制御信号ＧEL[ｉ]がハイレベルに遷移すると発光制御トランジスタＴｅｌがオン状態に変化して有機ＥＬ素子８に対する駆動電流Ｉｅｌの供給が可能となる。これにより、有機ＥＬ素子８は駆動電流Ｉｅｌに応じた階調（輝度）で発光する。これに対して、発光制御信号ＧＥＬ[ｉ]がローレベルである場合には発光制御トランジスタＴｅｌがオフ状態を維持するから、駆動電流Ｉｅｌの経路が遮断されて有機ＥＬ素子８は消灯する。
なお、有機ＥＬ素子８の画素電極は、前記駆動トランジスタＴｄｒを介して前述した高電源電位Ｖｅｌが供給される電源線１１３に接続され、その対向電極は低電源電位ＶＣＴが供給される電位線（不図示）に接続される。
The light emission control transistor Tel is an n-channel type, and is located between the drive transistor Tdr and the pixel electrode of the
The pixel electrode of the
第１〜第３容量素子Ｃ１〜Ｃ３は、いずれも、２つの電極間に誘電体が介挿された素子である。それぞれの容量値は、Ｃｈ１，Ｃｈ２及びＣｃである。
第１容量素子Ｃ１の一方の電極及び第２容量素子Ｃ２の一方の電極（いずれも図中上方の電極）は電源線１１３に接続される。また、第１容量素子Ｃ１の他方の電極は第３容量素子Ｃ３の一方の電極（図中右方の電極）に接続され、第２容量素子Ｃ２の他方の電極は第３容量素子Ｃ３の他方の電極（図中左方の電極）に接続される。
Each of the first to third capacitive elements C1 to C3 is an element in which a dielectric is interposed between two electrodes. Respective capacitance values are Ch1, Ch2 and Cc.
One electrode of the first capacitive element C1 and one electrode of the second capacitive element C2 (both electrodes in the drawing) are connected to the
第１トランジスタＴｒ１は、ノードＺ１とデータ線６との間に介在して両者の電気的な接続を制御するスイッチング素子である。第１トランジスタＴｒ１のゲートには前記の走査信号ＧＷＲＴ[ｉ]が供給される。
第４トランジスタＴｒ４は、初期化電位ＶＳＴが供給される電位線（不図示）と駆動トランジスタＴｄｒのドレインとの間に設けられ両者の電気的な接続を制御するスイッチング素子である。第４トランジスタＴｒ４のゲートには前記の初期化信号ＧＲＰＥ[ｉ]が供給される。なお、ＶＳＴは、ＶＳＴ＜Ｖｅｌ−Ｖｔｈを満たす。ここでＶｔｈは駆動トランジスタＴｄｒの閾値電圧である。
The first transistor Tr1 is a switching element that is interposed between the node Z1 and the
The fourth transistor Tr4 is a switching element that is provided between a potential line (not shown) to which the initialization potential VST is supplied and the drain of the drive transistor Tdr and controls the electrical connection therebetween. The initialization signal GRPE [i] is supplied to the gate of the fourth transistor Tr4. Note that VST satisfies VST <Vel−Vth. Here, Vth is a threshold voltage of the drive transistor Tdr.
第２トランジスタＴｒ２は、ノードＺ１と初期化電位ＶSTが供給される電位線との間に設けられ両者の電気的な接続を制御するスイッチング素子である。第２トランジスタＴｒ２のゲートには前記の補償制御信号ＧＩＮＩ[ｉ]が供給される。
第３トランジスタＴｒ３は、ノードＺ２と駆動トランジスタＴｄｒのドレインとの間に設けられ両者の電気的な接続を制御するスイッチング素子である。第３トランジスタＴｒ３のゲートには補償制御信号ＧＩＮＩ[ｉ]が供給される。補償制御信号ＧＩＮＩ[ｉ]は、第２及び第３トランジスタＴｒ２及びＴｒ３間で共用される。
The second transistor Tr2 is a switching element that is provided between the node Z1 and the potential line to which the initialization potential VST is supplied and controls the electrical connection between them. The compensation control signal GINI [i] is supplied to the gate of the second transistor Tr2.
The third transistor Tr3 is a switching element that is provided between the node Z2 and the drain of the drive transistor Tdr and controls the electrical connection therebetween. The compensation control signal GINI [i] is supplied to the gate of the third transistor Tr3. The compensation control signal GINI [i] is shared between the second and third transistors Tr2 and Tr3.
このような構成の単位回路Ｐは、以下の各ステップを踏んで動作する。
〔ｉ〕初期化： 初期化信号ＧＰＲＥ[ｉ]及び補償制御信号ＧＩＮＩ[ｉ]がハイレベルとなることで、第２〜第４トランジスタＴｒ２〜Ｔｒ４がＯＮとなり、これにより、第３容量素子Ｃ３は放電するとともに、初期化電位ＶＳＴをもつ。
〔ｉｉ〕補償： 初期化信号ＧＰＲＥ[ｉ]がローレベルに遷移して第４トランジスタＴｒ４がＯＦＦとなり、補償制御信号ＧＩＮＩ[ｉ]がハイレベルを維持する。これにより、駆動トランジスタＴｄｒはダイオード接続され、そのゲート・ソース間電圧が閾値電圧Ｖｔｈに漸近し、したがってゲート電位Ｖｇは、Ｖｇ＝Ｖｅｌ−Ｖｔｈに漸近する。なお、この一連の過程中、第１容量素子Ｃ１は閾値電圧Ｖｔｈを保持する。
〔ｉｉｉ〕データ書込： 補償制御信号ＧＩＮＩ[ｉ]がローレベルに遷移して第２・第３トランジスタＴｒ２・Ｔｒ３がＯＦＦとなる一方、走査信号ＧＷＲＴ[ｉ]がハイレベルとなることで、第１トランジスタＴｒ１がＯＮとなる。この際、適当な電位をもつデータ信号がデータ線６を通じて供給されると、それに応じて第３容量素子Ｃ３の電極（図中左方の電極）の電位が変動し、さらにそれに伴って駆動トランジスタＴｄｒのゲート電位Ｖｇが変動する。ここで「適当な電位」というのは、当該の有機ＥＬ素子８の発光階調に加えて、第１・第３容量素子Ｃ１・Ｃ３による分圧等の影響を勘案した上で設定される電位であることを含意する。結局、ゲート電位Ｖｇは、データ信号の大きさに応じて変動する。
〔ｉｖ〕駆動： 走査信号ＧＷＲＴ[ｉ]がローレベルに遷移して第１トランジスタＴｒ１がＯＦＦとなる一方、発光制御信号ＧＥＬ[ｉ]がハイレベルとなることで、発光制御トランジスタＴｅｌがＯＮとなる。これにより、有機ＥＬ素子８には、ゲート電位Ｖｇに応じた大きさの駆動電流Ｉｅｌが駆動トランジスタＴｄｒから供給されることになり、当該有機ＥＬ素子８は発光する。
The unit circuit P having such a configuration operates through the following steps.
[I] Initialization: When the initialization signal GPRE [i] and the compensation control signal GINI [i] are set to the high level, the second to fourth transistors Tr2 to Tr4 are turned on, whereby the third capacitive element C3 Discharges and has an initialization potential VST.
[Ii] Compensation: The initialization signal GPRE [i] transitions to a low level, the fourth transistor Tr4 is turned off, and the compensation control signal GINI [i] is maintained at a high level. As a result, the drive transistor Tdr is diode-connected, and the gate-source voltage gradually approaches the threshold voltage Vth. Therefore, the gate potential Vg gradually approaches Vg = Vel−Vth. Note that, during this series of processes, the first capacitor element C1 holds the threshold voltage Vth.
[Iii] Data writing: When the compensation control signal GINI [i] transitions to a low level and the second and third transistors Tr2 and Tr3 are turned off, the scanning signal GWRT [i] becomes a high level. The first transistor Tr1 is turned on. At this time, when a data signal having an appropriate potential is supplied through the
[Iv] Drive: When the scanning signal GWRT [i] transitions to a low level and the first transistor Tr1 is turned off, the light emission control signal GEL [i] becomes a high level, so that the light emission control transistor Tel is turned on. Become. Thereby, the
以上のほか、第１実施形態に係る有機ＥＬ装置１００では特に、前記の走査線駆動回路１０３が、図３に示すような構成を備えたＰＲＥ・ＩＮＩ信号生成回路５０を含む。ここで、“ＰＲＥ・ＩＮＩ信号生成回路”（その中でも特に “ＰＲＥ・ＩＮＩ”）というネーミングは、当該の回路が前述した初期化信号Ｇ“ＰＲＥ”[ｉ]と補償制御信号Ｇ“ＩＮＩ”[ｉ]とを生成することに由来している。
このＰＲＥ・ＩＮＩ信号生成回路５０は、図３に示すように、シフトレジスタ５１（ｉ）、原信号生成回路５２（ｉ）、デコーダ５３（ｉ）、及び出力回路７１（ｉ）を備えている（なお、記号ｉの意義は、前述と同様、前記マトリクス状配列の中の行番号を意味する。）。これらのうちシフトレジスタ５１（ｉ）及び原信号生成回路５２（ｉ）のそれぞれは同数存在し、デコーダ５３（ｉ）は、それよりも１だけ少ない数存在する。つまり、前二者はＮ個、後一者は（Ｎ−１）個ある。
In addition to the above, particularly in the
As shown in FIG. 3, the PRE / INI
シフトレジスタ５１（ｉ）は、クロック信号ＣＬＫに応じた間隔で、順次（即ち、ｉ＝１，２，…，Ｎの順に従って）、所定の幅をもつパルス信号を出力する。
最前段のシフトレジスタ５１（１）は、クロック信号ＣＬＫのほか、スタートパルス信号ＳＰの入力も受ける。シフトレジスタ５１（１）によって出力される最初のパルス信号は、これら両信号（ＣＬＫ，ＳＰ）の入力に応じる。以後、それよりも後段に位置するシフトレジスタ５１（ｉ）は、それぞれの前段のシフトレジスタ５１（ｉ−１）から出力される開始信号（１段目のシフトレジスタ５１（１）に入力するスタートパルス信号ＳＰに相当する機能をはたす。）及びクロック信号ＣＬＫに応じて、前記パルス信号を順次出力する。
各シフトレジスタ５１（ｉ）から出力されるパルス信号は、前記所定の幅として、スタートパルス信号ＳＰがもつパルス幅と同じパルス幅をもつ。したがって、第１実施形態では、スタートパルス信号ＳＰが上述のようにクロック信号ＣＬＫの１周期の長さをもつことに応じて、当該パルス信号のパルス幅も、同じ長さをもつことになる（図４中の「ｎｏｄｅＡ」あるいは「ｎｏｄｅＢ」参照。この点については後に改めて触れる。）。
なお、シフトレジスタ５１のより具体的な回路構成としては様々なものがあるが、本発明は、基本的にどのような態様でも採用可能である。例えば好適には、特開２００６−１１３３２５号公報に開示されるシフトレジスタの構成などが参考になる。本発明は、かかる形態のシフトレジスタを、その範囲内に含む。
また、上記のシフトレジスタ５１（１），５１（２），…，５１（Ｎ）の１個１個は、本発明にいう「単位シフト回路」の一具体例に該当する。
The shift register 51 (i) sequentially outputs a pulse signal having a predetermined width at intervals according to the clock signal CLK (that is, according to the order of i = 1, 2,..., N).
The foremost shift register 51 (1) receives the start pulse signal SP in addition to the clock signal CLK. The first pulse signal output by the shift register 51 (1) corresponds to the input of both these signals (CLK, SP). Thereafter, the shift register 51 (i) located at a later stage than the start signal output from each preceding shift register 51 (i-1) (the start signal input to the first stage shift register 51 (1)). The function corresponding to the pulse signal SP is performed) and the pulse signal is sequentially output in accordance with the clock signal CLK.
The pulse signal output from each shift register 51 (i) has the same pulse width as the start pulse signal SP as the predetermined width. Therefore, in the first embodiment, when the start pulse signal SP has the length of one cycle of the clock signal CLK as described above, the pulse width of the pulse signal also has the same length ( (See “nodeA” or “nodeB” in FIG. 4. This point will be touched upon later).
Although there are various specific circuit configurations of the
Each of the shift registers 51 (1), 51 (2),..., 51 (N) corresponds to a specific example of “unit shift circuit” in the present invention.
原信号生成回路５２（ｉ）は、シフトレジスタ５１（ｉ）から出力されたパルス信号に応じて、原信号を生成する。ここで原信号とは、初期化信号ＧＰＲＥ[ｉ]及び補償制御信号ＧＩＮＩ[ｉ]の基となる信号という意味である。
この原信号生成回路５２（ｉ）は、より具体的には例えば、図３に示すように、ＮＡＮＤ回路５２１（ｉ）を含む。このＮＡＮＤ回路５２１（ｉ）は、シフトレジスタ５１（ｉ）とその後段に位置するシフトレジスタ５１（ｉ＋１）の各々から出力された前記パルス信号の入力を受ける。ＮＡＮＤ回路５２１（ｉ）は、両パルス信号の論理関係に応じて、ハイレベル又はローレベルの原信号を出力する。
The original signal generation circuit 52 (i) generates an original signal according to the pulse signal output from the shift register 51 (i). Here, the original signal means a signal that is the basis of the initialization signal GPRE [i] and the compensation control signal GINI [i].
More specifically, the original signal generation circuit 52 (i) includes, for example, a NAND circuit 521 (i) as shown in FIG. The NAND circuit 521 (i) receives the pulse signal output from each of the shift register 51 (i) and the shift register 51 (i + 1) located at the subsequent stage. The NAND circuit 521 (i) outputs a high-level or low-level original signal according to the logical relationship between the two pulse signals.
デコーダ５３（ｉ）は、原信号生成回路５２（ｉ）、ないしはＮＡＮＤ回路５２１（ｉ）から出力された信号に応じて、前記原信号を変換した信号（以下、「変換原信号」という。）を生成する。
このデコーダ５３（ｉ）は、より具体的には例えば、図３に示すように、ＮＡＮＤ回路５３１（ｉ）、及び、負論理入力端をもつインバータ５３２（ｉ）を含む。インバータ５３２（ｉ）は、前述した原信号生成回路５２（ｉ）から出力された原信号の入力を受ける。また、インバータ５３２（ｉ）の出力は、ＮＡＮＤ回路５３１（ｉ）への入力となる。このＮＡＮＤ回路５３１（ｉ）はまた、その後段に位置付けられる原信号生成回路５２（ｉ＋１）から出力された原信号の入力も受ける。ＮＡＮＤ回路５３１（ｉ）は、これらの２入力の論理関係に応じ、ハイレベル又はローレベルの変換原信号を出力する。
The decoder 53 (i) converts the original signal in accordance with the signal output from the original signal generation circuit 52 (i) or the NAND circuit 521 (i) (hereinafter referred to as “converted original signal”). Is generated.
More specifically, for example, as shown in FIG. 3, the decoder 53 (i) includes a NAND circuit 531 (i) and an inverter 532 (i) having a negative logic input terminal. The inverter 532 (i) receives the original signal output from the original signal generation circuit 52 (i) described above. Further, the output of the inverter 532 (i) is an input to the NAND circuit 531 (i). The NAND circuit 531 (i) also receives an input of the original signal output from the original signal generation circuit 52 (i + 1) positioned at the subsequent stage. The NAND circuit 531 (i) outputs a high-level or low-level conversion original signal according to the logical relationship between these two inputs.
出力回路７１（ｉ）は、前述の原信号及び変換原信号の入力を受けて、初期化信号ＧＰＲＥ[ｉ]及び補償制御信号ＧＩＮＩ[ｉ]を出力する。
この出力回路７１（ｉ）は、より具体的には例えば、図３に示すように、２つのＮＯＲ回路７１１（ｉ）及び７１２（ｉ）を含む。これらＮＯＲ回路７１１（ｉ）及び７１２（ｉ）は、それぞれ、２つの負論理入力端をもつ。
ＮＯＲ回路７１１（ｉ）は、その一方の入力端子に前記原信号の入力を受け、他方の入力端子に制御信号ＥＭＢＢＧＰの入力を受ける。ＮＯＲ回路７１１（ｉ）は、これら各信号の論理関係に応じて、ハイレベル又はローレベルの初期化信号ＧＰＲＥ[ｉ]を出力する。なお、制御信号ＥＭＢＢＧＰは、クロック信号ＣＬＫの２倍の周期でハイレベル及びローレベル間を遷移する信号である（後述する図４参照）。
また、ＮＯＲ回路７１２（ｉ）は、その一方の入力端子に前記変換原信号の入力を受け、他方の入力端子に制御信号ＥＭＢＢＧＩＮの入力を受ける。ＮＯＲ回路７１２（ｉ）は、これら各信号の論理関係に応じて、ハイレベル又はローレベルの補償制御信号ＧＩＮＩ[ｉ]を出力する。なお、制御信号ＥＭＢＢＧＩＮは、常に、ローレベルの信号である（後述する図４参照）。
The output circuit 71 (i) receives the input of the original signal and the converted original signal, and outputs the initialization signal GPRE [i] and the compensation control signal GINI [i].
More specifically, the output circuit 71 (i) includes, for example, two NOR circuits 711 (i) and 712 (i) as shown in FIG. Each of these NOR circuits 711 (i) and 712 (i) has two negative logic input terminals.
The NOR circuit 711 (i) receives the input of the original signal at one input terminal, and receives the control signal EMBGPP at the other input terminal. The NOR circuit 711 (i) outputs a high-level or low-level initialization signal GPRE [i] according to the logical relationship between these signals. Note that the control signal EMBBBGP is a signal that transitions between a high level and a low level in a cycle twice that of the clock signal CLK (see FIG. 4 described later).
In addition, the NOR circuit 712 (i) receives the input of the conversion original signal at one input terminal, and receives the control signal EMBBGIN at the other input terminal. The NOR circuit 712 (i) outputs a high-level or low-level compensation control signal GINI [i] according to the logical relationship between these signals. The control signal EMBBGIN is always a low level signal (see FIG. 4 described later).
次に、以上のような構成をもつ有機ＥＬ装置１００、特に前記ＰＲＥ・ＩＮＩ信号生成回路５０の動作ないし作用及び効果について、既に参照した図１乃至図３に加えて図４及び図５を参照しながら説明する。
まず、スタートパルス信号ＳＰがローレベルからハイレベルに遷移した後、クロック信号ＣＬＫもローレベルからハイレベルに遷移すると、シフトレジスタ５１（１）は、ハイレベルのパルス信号を出力する。これにより、図３のノードＡは、図４に示すように、ローレベルからハイレベルに遷移する（図４中の期間αの開始）。なお、既に述べたように、スタートパルス信号ＳＰのパルス幅は、クロック信号ＣＬＫの１周期分の長さに相当する。
この期間αの段階では、次段のシフトレジスタ５１（２）から出力されるパルス信号はローレベルであるから、原信号生成回路５２（１）ないしＮＡＮＤ回路５２１（１）は、ハイレベルの原信号を出力する。
また、この段階においては、制御信号ＥＭＢＢＧＰはローレベルであるので、出力回路７１（１）内のＮＯＲ回路７１１（１）はローレベルの信号を出力する。
すなわち、この段階における初期化信号ＧＰＲＥ[１]はローレベルである。
なお、この期間α内の後半では、制御信号ＥＭＢＢＧＰがハイレベルに遷移するが、これによってＮＯＲ回路７１１（１）の出力は影響を受けない。つまり、この期間α中、初期化信号ＧＰＲＥ[１]はローレベルを維持する。
Next, the operation, action, and effect of the
First, after the start pulse signal SP transitions from a low level to a high level, when the clock signal CLK also transitions from a low level to a high level, the shift register 51 (1) outputs a high level pulse signal. As a result, the node A in FIG. 3 transitions from the low level to the high level as shown in FIG. 4 (start of the period α in FIG. 4). As already described, the pulse width of the start pulse signal SP corresponds to the length of one cycle of the clock signal CLK.
At the stage of the period α, the pulse signal output from the shift register 51 (2) at the next stage is at the low level, so that the original signal generation circuit 52 (1) through the NAND circuit 521 (1) are at the high level. Output a signal.
At this stage, since the control signal EMBBBGP is at low level, the NOR circuit 711 (1) in the output circuit 71 (1) outputs a low level signal.
That is, the initialization signal GPRE [1] at this stage is at a low level.
Note that, in the latter half of the period α, the control signal EMBBBGP transits to a high level, but the output of the NOR circuit 711 (1) is not affected thereby. That is, during this period α, the initialization signal GPRE [1] maintains a low level.
他方、この段階において、デコーダ５３（１）はハイレベルの変換原信号を出力する。
すなわち、このデコーダ５３（１）内のインバータ５３２（１）には前記ハイレベルの原信号が入力するので、当該インバータ５３２（１）はローレベルの信号を出力する。他方、次段の原信号生成回路５２（２）は、当該の段のシフトレジスタ５１（２）及び更にその次段のシフトレジスタ５１（３）がともにローレベルのパルス信号を出力しているので、ハイレベルの原信号を出力する。したがって、このデコーダ５３（１）に含まれるＮＡＮＤ回路５３１（１）は、ハイレベルの変換原信号を出力する。
また、この期間αにおいて、制御信号ＥＭＢＢＧＩＮはローレベルであるので、出力回路７１（１）内のＮＯＲ回路７１２（１）はローレベルの信号を出力する。
すなわち、この段階における補償制御信号ＧＩＮＩ[１]はローレベルである。
On the other hand, at this stage, the decoder 53 (1) outputs a high-level conversion original signal.
That is, since the high-level original signal is input to the inverter 532 (1) in the decoder 53 (1), the inverter 532 (1) outputs a low-level signal. On the other hand, in the original signal generation circuit 52 (2) at the next stage, the shift register 51 (2) at the corresponding stage and the shift register 51 (3) at the next stage both output low-level pulse signals. The high level original signal is output. Therefore, the NAND circuit 531 (1) included in the decoder 53 (1) outputs a high-level conversion original signal.
Further, since the control signal EMBBGIN is at a low level during this period α, the NOR circuit 712 (1) in the output circuit 71 (1) outputs a low level signal.
That is, the compensation control signal GINI [1] at this stage is at a low level.
続いて、シフトレジスタ５１（２）は、前段のシフトレジスタ５１（１）から出力される開始信号に応じ、クロック信号ＣＬＫがハイレベルからローレベルへと遷移する時に、ハイレベルのパルス信号を出力する。これにより、図３のノードＢは、ローレベルからハイレベルに遷移する（図４中の期間βの開始）。
この期間βの段階では、前段のシフトレジスタ５１（１）はなおハイレベルを維持しているので、原信号生成回路５２（１）はローレベルの原信号を出力する。
また、この段階においては、制御信号ＥＭＢＢＧＰはローレベルであるので、出力回路７１（１）内のＮＯＲ回路７１１（１）はハイレベルの信号を出力する。
すなわち、この段階における初期化信号ＧＰＲＥ[１]はハイレベルである。
Subsequently, the shift register 51 (2) outputs a high-level pulse signal when the clock signal CLK transitions from a high level to a low level in response to the start signal output from the preceding shift register 51 (1). To do. Thereby, the node B in FIG. 3 transitions from the low level to the high level (start of the period β in FIG. 4).
At the stage of the period β, the previous shift register 51 (1) is still maintained at the high level, so that the original signal generation circuit 52 (1) outputs the low level original signal.
At this stage, since the control signal EMBBBGP is at a low level, the NOR circuit 711 (1) in the output circuit 71 (1) outputs a high level signal.
That is, the initialization signal GPRE [1] at this stage is at a high level.
他方、この段階において、デコーダ５３（１）はローレベルの変換原信号を出力する。
すなわち、このデコーダ５３（１）内のインバータ５３２（１）には前記ローレベルの原信号が入力するので、当該インバータ５３２（１）はハイレベルの信号を出力する。他方、次段の原信号生成回路５２（２）は、更にその次段のシフトレジスタ５１（３）がローレベルにパルス信号を出力しているので、なおハイレベルの原信号を出力する。したがって、このデコーダ５３（１）に含まれるＮＡＮＤ回路５３１（１）は、ローレベルの変換原信号を出力する。
また、この段階において、制御信号ＥＭＢＢＧＩＮはローレベルであるので、出力回路７１（１）内のＮＯＲ回路７１２（１）はハイレベルの信号を出力する。
すなわち、この段階における補償制御信号ＧＩＮＩ[１]はハイレベルである。
On the other hand, at this stage, the decoder 53 (1) outputs a low-level conversion original signal.
That is, since the low level original signal is input to the inverter 532 (1) in the decoder 53 (1), the inverter 532 (1) outputs a high level signal. On the other hand, the next-stage original signal generation circuit 52 (2) still outputs a high-level original signal because the next-stage shift register 51 (3) outputs a pulse signal at a low level. Therefore, the NAND circuit 531 (1) included in the decoder 53 (1) outputs a low-level conversion original signal.
At this stage, since the control signal EMBBGIN is at a low level, the NOR circuit 712 (1) in the output circuit 71 (1) outputs a high level signal.
That is, the compensation control signal GINI [1] at this stage is at a high level.
以上により、第１行目に対応する単位回路Ｐにおいて、前記〔ｉ〕に記したような初期化動作が行われる。 As described above, the initialization operation described in [i] is performed in the unit circuit P corresponding to the first row.
続いて、制御信号ＥＭＢＢＧＰがローレベルからハイレベルに遷移する（図４中の期間γの開始）。
この期間γの段階では、前の期間βから、いま述べた制御信号ＥＭＢＢＧＰの変化だけが生じるので、出力回路７１（１）中のＮＯＲ回路７１１（１）はローレベルの信号を出力する。
すなわち、この期間γにおいて、初期化信号ＧＰＲＥ[１]はハイレベルからローレベルに遷移する。
Subsequently, the control signal EMBBBGP transitions from a low level to a high level (start of period γ in FIG. 4).
At the stage of this period γ, only the change of the control signal EMBBPGP just described occurs from the previous period β, so the NOR circuit 711 (1) in the output circuit 71 (1) outputs a low level signal.
That is, in this period γ, the initialization signal GPRE [1] transitions from a high level to a low level.
以上のように、第１行目に対応する単位回路Ｐにおける初期化動作は、クロック信号ＣＬＫの１／４周期分続いて終了する。
また、この期間γの段階では、補償制御信号ＧＩＮＩ[ｉ]は従前に続きなおハイレベルを維持する。これにより、第１行目に対応する単位回路Ｐにおいて、前記〔ｉｉ〕に記したような閾値電圧Ｖｔｈの補償動作が行われる。
このように、第１実施形態では、スタートパルス信号ＳＰがハイレベルとなることを契機として、ノードＡの電位がハイレベルとなり、更に、これが維持されている間に、初期化信号ＧＰＲＥ[１]及び補償制御信号ＧＩＮＩ[１]の２種の信号が単位回路Ｐに供給されて、両動作が調和的に実行されるようになっている。また、この場合特に、ノードＡがハイレベルを維持する間（即ち、シフトレジスタ５１（１）から出力されたパルス信号がハイレベルを維持する間）は、補償制御信号ＧＩＮＩ[１]はハイレベルを維持し、閾値電圧Ｖｔｈの補償動作は一定時間継続するようになっているから、ゲート電位はＶｅｌ−Ｖｔｈにより近づく（即ち、よりよい補償が行われる）ことが可能となっている。このことは、第１実施形態における特徴の１つといえる。
As described above, the initialization operation in the unit circuit P corresponding to the first row is continued for ¼ period of the clock signal CLK.
Further, at the stage of the period γ, the compensation control signal GINI [i] is still maintained at the high level. Thereby, the compensation operation of the threshold voltage Vth as described in [ii] is performed in the unit circuit P corresponding to the first row.
As described above, in the first embodiment, when the start pulse signal SP becomes the high level, the potential of the node A becomes the high level, and while the potential is maintained, the initialization signal GPRE [1] And two types of signals, the compensation control signal GINI [1], are supplied to the unit circuit P, and both operations are executed in a harmonious manner. In this case, in particular, the compensation control signal GINI [1] is at the high level while the node A is maintained at the high level (that is, while the pulse signal output from the shift register 51 (1) is maintained at the high level). Thus, the compensation operation of the threshold voltage Vth continues for a certain period of time, so that the gate potential can approach Vel-Vth (that is, better compensation is performed). This can be said to be one of the features in the first embodiment.
続いて、シフトレジスタ５１（１）から出力されるパルス信号のパルス幅が、スタートパルス信号ＳＰのパルス幅に相当するため、図３のノードＡは、当該時点の経過によりハイレベルからローレベルに遷移する（図４中の期間δの開始）。
この期間δの段階では、シフトレジスタ５１（２）はなおハイレベルを維持しているので、原信号生成回路５２（１）はハイレベルの原信号を出力する。
また、この段階においては、制御信号ＥＭＢＢＧＰはローレベルであるので、出力回路７１（１）内のＮＯＲ回路７１１（１）はローレベルの信号を出力する。
すなわち、この段階における初期化信号ＧＰＲＥ[１]はなおローレベルを維持する。
Subsequently, since the pulse width of the pulse signal output from the shift register 51 (1) corresponds to the pulse width of the start pulse signal SP, the node A in FIG. 3 changes from the high level to the low level as time passes. Transition (start of period δ in FIG. 4).
At the stage of the period δ, the shift register 51 (2) is still maintained at the high level, so the original signal generation circuit 52 (1) outputs the high level original signal.
At this stage, since the control signal EMBBBGP is at low level, the NOR circuit 711 (1) in the output circuit 71 (1) outputs a low level signal.
That is, the initialization signal GPRE [1] at this stage still maintains a low level.
他方、この段階において、デコーダ５３（１）はハイレベルの変換原信号を出力する。
すなわち、このデコーダ５３（１）内のインバータ５３２（１）には前記ハイレベルの原信号が入力するので、当該インバータ５３２（１）はローレベルの信号を出力する。他方、次段の原信号生成回路５２（２）は、その更に次段のシフトレジスタ５２（３）がハイレベルのパルス信号を出力するようになるので（ただし、それについては不図示）、ローレベルの原信号を出力する。したがって、このデコーダ５３（１）に含まれるＮＡＮＤ回路５３１（１）は、ハイレベルの変換原信号を出力する。
また、この段階において、制御信号ＥＭＢＢＧＩＮはローレベルであるので、出力回路７１（１）内のＮＯＲ回路７１２（１）はローレベルの信号を出力する。
すなわち、この段階における補償制御信号ＧＩＮＩ[１]はハイレベルからローレベルに遷移する。
On the other hand, at this stage, the decoder 53 (1) outputs a high-level conversion original signal.
That is, since the high-level original signal is input to the inverter 532 (1) in the decoder 53 (1), the inverter 532 (1) outputs a low-level signal. On the other hand, the next-stage original signal generation circuit 52 (2) outputs a high-level pulse signal from the next-stage shift register 52 (3) (however, this is not shown). Outputs the original level signal. Therefore, the NAND circuit 531 (1) included in the decoder 53 (1) outputs a high-level conversion original signal.
At this stage, since the control signal EMBBGIN is at a low level, the NOR circuit 712 (1) in the output circuit 71 (1) outputs a low level signal.
That is, the compensation control signal GINI [1] at this stage transitions from a high level to a low level.
以上のように、第１行目に対応する単位回路Ｐにおける補償動作は、既に述べたように、クロック信号ＣＬＫの１／４周期分続いて終了する。
また、この期間δの段階においては、次段の初期化信号ＧＰＲＥ[２] 及び補償制御信号ＧＩＮＩ[２]がともに、ローレベルからハイレベルに遷移する。これは、シフトレジスタ５１（２）及び５１（３）がハイレベルのパルス信号の出力を開始することによる帰結である。この動作の機序は、基本的には、前述の期間βの段階における場合と同じである（ただし、信号生成に関与する信号生成回路５２（ｉ）及びデコーダ５３（ｉ）は当然変化する。）
以上により、第２行目に対応する単位回路Ｐにおいては、前記〔ｉ〕に記したような初期化動作が行われる。
As described above, the compensation operation in the unit circuit P corresponding to the first row is completed for ¼ period of the clock signal CLK as described above.
Further, at the stage of the period δ, both the initialization signal GPRE [2] and the compensation control signal GINI [2] in the next stage transition from the low level to the high level. This is a result of the shift registers 51 (2) and 51 (3) starting to output a high-level pulse signal. The mechanism of this operation is basically the same as in the above-described period β (however, the signal generation circuit 52 (i) and the decoder 53 (i) involved in signal generation naturally change). )
As described above, the initialization operation as described in [i] is performed in the unit circuit P corresponding to the second row.
以後は、各行に対応する初期化信号ＧＰＲＥ[ｉ]及び補償制御信号ＧＩＮＩ[ｉ]に関して、上述した期間α〜δとして述べた動作が、基本的に繰り返し行われる。 Thereafter, the operations described as the periods α to δ described above are basically repeated with respect to the initialization signal GPRE [i] and the compensation control signal GINI [i] corresponding to each row.
以上述べたように、第１実施形態に係る有機ＥＬ装置１００、特にその構成要素であるＰＲＥ・ＩＮＩ信号生成回路５０によれば、原信号から初期化信号ＧＰＲＥ[ｉ]が生成され、また、この原信号に基づき生成される変換原信号から補償制御信号ＧＩＮＩ[ｉ]が生成されるようになっている（デコーダ５３（ｉ）の関与の有無という観点からいえば、実質的には、補償制御信号ＧＩＮＩ[ｉ]は初期化信号ＧＰＲＥ[ｉ]に基づいて生成されている、といえる。図３参照）。つまり、この形態では、単位回路Ｐを制御するための２種類の制御信号が、基本的に、原信号のみから生成されるようになっているので、例えば両信号を別個の回路構成によって生成する場合等と比べて、その分の回路規模を縮小することができる。その様子は、視覚的に図５及び図６において示される。すなわち、図６は従来例であって、走査線駆動回路１０３が、発光制御信号ＧＥＬ [ｉ]、走査信号ＧＷＲＴ[ｉ]、初期化信号ＧＰＲＥ[ｉ]、及び補償制御信号ＧＩＮＩ[ｉ]それぞれのための信号生成回路６１，６２，６３，６４を含んで構成される必要があったところ、第１実施形態によれば、図５に示すように、このうちの後二者を、１個のＰＲＥ・ＩＮＩ信号生成回路５０にまとめることができる。
このように、第１実施形態によれば、回路規模の縮小化、さらには有機ＥＬ装置１００全体の小型化が実現される。
As described above, according to the
As described above, according to the first embodiment, the circuit scale can be reduced and the entire
また、第１実施形態では、前述した各種信号生成の際、スタートパルス信号ＳＰとしては、ただ１種類のパルス信号のみが用いられている。しかも、このパルス信号がアクティブとなるのは、１フレームごとに１回だけである。したがって、第１実施形態によれば、従来のように、異なるパルス幅をもつ信号を生成するなどという場合に要求されるような複雑な処理を実施する必要がなく、また、ＰＲＥ・ＩＮＩ信号生成回路５０内での貫通電流や寄生容量の充放電等によって消費電力が増大するといった懸念も殆どない。
In the first embodiment, only one type of pulse signal is used as the start pulse signal SP when generating the various signals described above. Moreover, this pulse signal is active only once per frame. Therefore, according to the first embodiment, it is not necessary to perform complicated processing as required in the case of generating signals having different pulse widths as in the prior art, and it is also possible to generate PRE / INI signals. There is almost no concern that the power consumption increases due to a through current in the
＜第２実施形態＞
以下では、本発明に係る第２実施形態について図７を参照しながら説明する。なお、この第２実施形態は、転送方向制御信号ＤＩＲ等を利用する点を除いて、上記第１実施形態と本質的に相違はない。したがって、以下では、両実施形態間で相違のない事項については、その説明を適宜簡略化するか、あるいは省略する。
Second Embodiment
Below, 2nd Embodiment which concerns on this invention is described, referring FIG. The second embodiment is essentially the same as the first embodiment except that the transfer direction control signal DIR is used. Therefore, in the following, for items that do not differ between the two embodiments, the description thereof is simplified or omitted as appropriate.
第２実施形態に係るＰＲＥ・ＩＮＩ信号生成回路５０Ａは、図７に示すように、転送方向制御信号ＤＩＲ及び反転転送方向制御信号／ＤＩＲを供給する制御線を備えている。
これら両信号（ＤＩＲ，／ＤＩＲ）は、一方が常時ハイレベルであるときは他方が常時ローレベルに、他方が常時ハイレベルであるときは一方が常時ローレベルになる。
As shown in FIG. 7, the PRE / INI
These two signals (DIR, / DIR) are always at a low level when one is always at a high level, and one is always at a low level when the other is at a constantly high level.
これら両信号（ＤＩＲ，／ＤＩＲ）は、シフトレジスタ５１（ｉ）に入力する。
また、これら両信号（ＤＩＲ，／ＤＩＲ）は、デコーダ５４（ｉ）に入力する。
このデコーダ５４（ｉ）は、第１実施形態とは異なり、より具体的には例えば、図７に示すように、第１及び第２トランスミッションゲート５４３（ｉ）及び５４４（ｉ）を含む。なお、このデコーダ５４（ｉ）も、ＮＡＮＤ回路５４１（ｉ）及びインバータ５４２（ｉ）を含む点では、第１実施形態におけるデコーダ５３（ｉ）と同様である。
第１トランスミッションゲート５４３（ｉ）は、転送方向制御信号ＤＩＲがハイレベルのときに導通状態となり、あるいは、反転転送方向制御信号／ＤＩＲがローレベルのときに導通状態となる。その反対のレベルのときにはハイインピーダンス状態となる。
第２トランスミッションゲート５４４（ｉ）は、転送方向制御信号ＤＩＲがローレベルのときに導通状態となり、その反対のハイレベルのときにハイインピーダンス状態となる。
なお、例えば、デコーダ５４（２）は、その前段の原信号生成回路５２（１）から出力される原信号の入力を受ける。この原信号は、当該デコーダ５４（２）内の第１トランスミッションゲート５４３（２）の一端に入力する。デコーダ５４（３）以後の各デコーダ５４（ｉ）についても同様である。なお、この場合、第１段目のデコーダ５４（１）に含まれる第１トランスミッションゲート５４３（１）は、適当な初期信号の入力を受ける。
Both of these signals (DIR, / DIR) are input to the shift register 51 (i).
Both signals (DIR, / DIR) are input to the decoder 54 (i).
The decoder 54 (i) differs from the first embodiment, and more specifically includes, for example, first and second transmission gates 543 (i) and 544 (i) as shown in FIG. The decoder 54 (i) is the same as the decoder 53 (i) in the first embodiment in that it includes a NAND circuit 541 (i) and an inverter 542 (i).
The first transmission gate 543 (i) becomes conductive when the transfer direction control signal DIR is high level, or becomes conductive when the inverted transfer direction control signal / DIR is low level. When the level is opposite, a high impedance state is established.
The second transmission gate 544 (i) is in a conductive state when the transfer direction control signal DIR is at a low level, and is in a high impedance state when it is at the opposite high level.
For example, the decoder 54 (2) receives the original signal output from the original signal generation circuit 52 (1) at the preceding stage. This original signal is input to one end of the first transmission gate 543 (2) in the decoder 54 (2). The same applies to each decoder 54 (i) after the decoder 54 (3). In this case, the first transmission gate 543 (1) included in the first-stage decoder 54 (1) receives an appropriate initial signal.
これら第１及び第２トランスミッションゲート５４３（ｉ）及び５４４（ｉ）は、図１において、走査線駆動回路１０３から出力されるべき初期化信号ＧＰＲＥ[ｉ]等の各信号が、図中上から下に向かって（即ち、第１行目から第Ｎ行目に向かって）順にアクティブとなるようにするか、又は、図中下から上に向かって（即ち、第Ｎ行目から第１行目に向かって）順にアクティブとなるようにするかの役割を担う。
転送方向制御信号ＤＩＲがハイレベルで、反転転送方向制御信号／ＤＩＲがローレベルの時には、前述のように、第１トランスミッションゲート５４３（ｉ）は導通状態となり、第２トランスミッションゲート５４４（ｉ）がハイインピーダンス状態となるから、原信号生成回路５２（ｉ）で生成された原信号が、その後段のデコーダ５４（ｉ＋１）で利用されるということになる。他方、その逆の時には、原信号生成回路５２（ｉ）で生成された原信号が、その前段のデコーダ５４（ｉ−１）で利用されるということになる。
These first and second transmission gates 543 (i) and 544 (i) are configured so that signals such as the initialization signal GPRE [i] to be output from the scanning
When the transfer direction control signal DIR is at a high level and the inverted transfer direction control signal / DIR is at a low level, as described above, the first transmission gate 543 (i) is turned on and the second transmission gate 544 (i) is turned on. Since the high impedance state is set, the original signal generated by the original signal generation circuit 52 (i) is used by the subsequent decoder 54 (i + 1). On the other hand, in the reverse case, the original signal generated by the original signal generation circuit 52 (i) is used by the decoder 54 (i-1) at the preceding stage.
以上のような第１及び第２トランスミッションゲート５４３（ｉ）及び５４４（ｉ）の作用によると、図８に示すように、第Ｎ行目の初期化信号ＧＰＲＥ[Ｎ]及び補償制御信号ＧＩＮＩ[Ｎ]がローレベルからハイレベルに遷移し、以後、第（Ｎ−１）行目，第（Ｎ−２）行目，…，第１行目というように、第１実施形態の場合とは逆の順番で、単位回路Ｐの初期化動作・補償動作が行われる。 According to the operation of the first and second transmission gates 543 (i) and 544 (i) as described above, as shown in FIG. 8, the initialization signal GPRE [N] and the compensation control signal GINI [ N] transitions from a low level to a high level, and then, in the case of the first embodiment, the (N-1) th row, the (N-2) th row,. In the reverse order, the initializing operation / compensating operation of the unit circuit P is performed.
このような第２実施形態によっても、上記第１実施形態によって奏された作用効果と本質的に異ならない作用効果が奏されることは明白である。 It is obvious that the operation and effect that are not essentially different from the operation and effect obtained by the first embodiment are also obtained by the second embodiment.
＜第３実施形態＞
以下では、本発明に係る第３実施形態について図９及び図１０を参照しながら説明する。なお、この第３実施形態は、出力回路７３（ｉ）と、それに入力する制御信号ＥＭＢＢＧＷ及びＥＭＢＢＧＥＬを利用する点を除いて、上記第１実施形態と本質的に相違はない。したがって、以下では、両実施形態間で相違のない事項については、その説明を適宜簡略化するか、あるいは省略する。
<Third Embodiment>
Hereinafter, a third embodiment according to the present invention will be described with reference to FIGS. 9 and 10. The third embodiment is essentially the same as the first embodiment except that the output circuit 73 (i) and the control signals EMBBGGW and EMBBGEL input thereto are used. Therefore, in the following, for items that do not differ between the two embodiments, the description thereof is simplified or omitted as appropriate.
第３実施形態においては、走査線駆動回路１０３は、ＰＲＥ・ＩＮＩ信号生成回路５０を含むのではなく、全信号生成回路５０Ｂを含む。この全信号生成回路５０Ｂは、その名が示唆するように、前述した初期化信号ＧＰＲＥ[ｉ]、補償制御信号ＧＩＮＩ[ｉ]、走査信号ＧＷＲＴ[ｉ]及び発光制御信号ＧＥＬ[ｉ]のすべてを生成する。
In the third embodiment, the scanning
この全信号生成回路５０Ｂは、図９に示すように、出力回路７３（ｉ）を含む。
この出力回路７３（ｉ）は、上記第１実施形態と異なって、より具体的には例えば、４つのＮＯＲ回路７３１（ｉ），７３２（ｉ），７３３（ｉ）及び７３４（ｉ）を含む。これらのＮＯＲ回路７３１（ｉ）〜７３４（ｉ）は、それぞれ、２つの負論理入力端をもつ。
ＮＯＲ回路７３１（ｉ）及び７３２（ｉ）は、上述の第１実施形態と相違ない。すなわち、ＮＯＲ回路７３１（ｉ）は、原信号及び制御信号ＥＭＢＢＧＰの入力を受けて、初期化信号ＧＰＲＥ[ｉ]を出力し、ＮＯＲ回路７３２（ｉ）は、変換原信号及び制御信号ＥＭＢＢＧＩＮの入力を受けて、補償制御信号ＧＩＮＩ[ｉ]を出力する。
This all
The output circuit 73 (i) differs from the first embodiment, and more specifically includes, for example, four NOR circuits 731 (i), 732 (i), 733 (i), and 734 (i). . Each of these NOR circuits 731 (i) to 734 (i) has two negative logic input terminals.
The NOR circuits 731 (i) and 732 (i) are no different from the first embodiment described above. That is, the NOR circuit 731 (i) receives the original signal and the control signal EMBGPP and outputs the initialization signal GPRE [i], and the NOR circuit 732 (i) receives the conversion original signal and the control signal EMBBGIN. In response, the compensation control signal GINI [i] is output.
他方、ＮＯＲ回路７３３（ｉ）は、その一方の入力端子にデコーダ５３（ｉ）内のインバータ５３２（ｉ）からの出力を受け、その他方の入力端子に制御信号ＥＭＢＢＧＥＬの入力を受ける。ＮＯＲ回路７３３（ｉ）は、これら各信号の論理関係に応じて、ハイレベル又はローレベルの発光制御信号ＧＥＬ[ｉ]を出力する。
また、ＮＯＲ回路７３４（ｉ）は、その一方の入力端子に後段に位置するデコーダ５３（ｉ＋１）の出力を受け、その他方の入力端子に制御信号ＥＭＢＢＧＷの入力を受ける。ＮＯＲ回路７３４（ｉ）は、これら各信号の論理関係に応じて、ハイレベル又はローレベルの発光制御信号ＧＥＬ[ｉ]を出力する。
On the other hand, the NOR circuit 733 (i) receives the output from the inverter 532 (i) in the decoder 53 (i) at one input terminal thereof and the control signal EMBBGEL input at the other input terminal. The NOR circuit 733 (i) outputs a high-level or low-level light emission control signal GEL [i] according to the logical relationship between these signals.
In addition, the NOR circuit 734 (i) receives the output of the decoder 53 (i + 1) located at the subsequent stage at one input terminal thereof, and receives the control signal EMBBGW at the other input terminal. The NOR circuit 734 (i) outputs a high-level or low-level light emission control signal GEL [i] according to the logical relationship between these signals.
このような第３実施形態によっても、前記制御信号ＥＭＢＢＧＷ及びＥＭＢＢＧＥＬのハイレベル及びローレベル間の遷移の態様（即ち、その位相及び周期）を適当に調整すれば、上記第１実施形態によって奏された作用効果と本質的に異ならない作用効果が奏されることは明白である。
しかも、この第３実施形態によれば、全信号生成回路５０Ｂが、初期化信号ＧＰＲＥ[ｉ]及び補償制御信号ＧＩＮＩ[ｉ]に加えて、走査信号ＧＷＲＴ[ｉ]及び発光制御信号ＧＥＬ[ｉ]をも生成することから、図１０に示すように、図５と比べても回路規模の縮小化が実現される。
According to the third embodiment, the first embodiment can be achieved by appropriately adjusting the mode of transition between the high level and the low level of the control signals EMBBGGW and EMBBGEL (that is, the phase and period). It is clear that there is an effect that is not essentially different from the effect.
In addition, according to the third embodiment, the all
以上、本発明に係る実施の形態について説明したが、本発明に係る発光装置は、上述した形態に限定されることはなく、各種の変形が可能である。
（１） 上記第１実施形態では、例えば図４に示すように、前記〔ｉ〕の初期化動作が一定期間行なわれた後、前記〔ｉｉ〕の補償動作が行われる例（であって、その後、初期化動作は行われない例）について説明しているが、本発明は、かかる形態に限定されない。
例えば、図１１に示すように、初期化信号ＧＰＲＥ[ｉ]が、補償動作が行われた後、特に前記〔ｉｉｉ〕の書込動作の後にも発せられるようになっていてもよい。図１１では特に、書込動作が行われた後、発光期間が開始する前に、初期化動作が更に１回行われている例が示されている。
このような形態によると、駆動トランジスタＴｄｒのドレイン電極の電位が、書込動作の後に初期化電位ＶＳＴに設定されることから、当該ドレイン電極に残存していた電荷が放電されることになる。
前記〔ｉｉｉ〕の補償動作の後には、前述のように、ゲート電位ＶｇはＶｅｌ−Ｖｔｈに漸近するが、このことは、発光制御トランジスタＴｅｌがＯＮ状態とされた直後（即ち、発光期間の開始直後）に、有機ＥＬ素子８に望ましくない電流の供給を行う原因となることがある。これによると、例えば、本来は黒表示を行いたいのに、当該発光期間直後は、灰色表示が行われてしまうなどといった事象が発生してしまうことになる。
図１１の形態によれば、このような不具合が発生しない。というのも、図１１によれば、上述のように、発光期間の開始前に、前記ドレイン電極に残存していた電荷が放電されることになるので、当該ドレイン電極から有機ＥＬ素子８へ移動する電荷に起因した有機ＥＬ素子８の発光を抑制することが可能となるからである。
As mentioned above, although embodiment concerning this invention was described, the light-emitting device concerning this invention is not limited to the form mentioned above, Various deformation | transformation are possible.
(1) In the first embodiment, for example, as shown in FIG. 4, after the initialization operation of [i] is performed for a certain period, the compensation operation of [ii] is performed ( Thereafter, an example in which the initialization operation is not performed is described, but the present invention is not limited to such a form.
For example, as shown in FIG. 11, the initialization signal GPRE [i] may be issued after the compensation operation, particularly after the write operation of [iii]. In particular, FIG. 11 shows an example in which the initialization operation is further performed once after the writing operation is performed and before the light emission period starts.
According to such a configuration, since the potential of the drain electrode of the drive transistor Tdr is set to the initialization potential VST after the writing operation, the charge remaining on the drain electrode is discharged.
After the compensation operation [iii], the gate potential Vg asymptotically approaches Vel-Vth as described above. This is just after the light emission control transistor Tel is turned on (that is, the start of the light emission period). (Immediately after) may cause undesired supply of current to the
According to the form of FIG. 11, such a problem does not occur. This is because according to FIG. 11, as described above, since the charge remaining in the drain electrode is discharged before the start of the light emission period, it moves from the drain electrode to the
（２） 上記第１実施形態では、ある１本の走査線３（即ち、４本の配線）が、第ｉ行目に対応する単位回路Ｐを動作させるために必要な信号のすべてを供給するようになっているが、本発明は、かかる形態に限定されない。
例えば、図１２に示すように、前段の、あるいは自段の単位回路Ｐに供される走査信号ＧＷＲＴ[ｉ]が、その次段の段位回路Ｐに供される補償制御信号ＧＩＮＩ[ｉ＋１]と共用されるようになっていてもよい（図中符号Ｃｓ参照）。その他の共用態様も場合によっては考えられる。この場合、ある１本の走査線３が、隣接する２段分の単位回路Ｐを動作させるために必要な信号を供給しているということができる。
このような形態によれば、いったん発生させた信号の利用効率が高まり、また、図から明らかなように走査線３の配線数を減少することができるから、回路規模の縮小化、画素開口率の向上等の各種効果が奏されることになる。
(2) In the first embodiment described above, a single scanning line 3 (that is, four wirings) supplies all signals necessary for operating the unit circuit P corresponding to the i-th row. However, the present invention is not limited to such a form.
For example, as shown in FIG. 12, the scanning signal GWRT [i] supplied to the unit circuit P at the previous stage or the own stage is changed to the compensation control signal GINI [i + 1] supplied to the stage circuit P at the next stage. It may be shared (refer to the symbol Cs in the figure). Other sharing modes are also conceivable in some cases. In this case, it can be said that one
According to such a form, the utilization efficiency of the signal once generated is increased, and the number of
（３） 上記実施形態では、図２に示したような構成をもつ単位回路Ｐについて説明しているが、本発明は、かかる形態に限定されない。本発明は、基本的に、現状提案されている有機ＥＬ素子８を駆動するための単位回路であれば、どのような構成をもつものであっても、その範囲内に含む。
なお、この場合、単位回路の構成の相違に応じて、本発明にいう「補償制御信号」、あるいは「初期化信号」は、上記実施形態における利用形態ないし態様に比べて、異なることになると考えられるが、そのような場合であっても、当該の単位回路内で「補償制御信号」・「初期化信号」と呼びうる、あるいは、そのような機能をもつ信号が用いられる限り、本発明はそれを範囲内に収める。
本発明において、「駆動トランジスタの閾値電圧を補償するための補償制御信号」、あるいは「駆動トランジスタのゲート電位を初期化するための初期化信号」というように、やや一般的な規定のされ方がなされているのは、このような事情への配慮である。
(3) In the above embodiment, the unit circuit P having the configuration shown in FIG. 2 has been described, but the present invention is not limited to such a form. The present invention basically includes any configuration as long as it is a unit circuit for driving the
In this case, it is considered that the “compensation control signal” or “initialization signal” referred to in the present invention is different from the usage form or aspect in the above-described embodiment according to the difference in the configuration of the unit circuit. However, even in such a case, the present invention can be referred to as “compensation control signal” and “initialization signal” in the unit circuit or as long as a signal having such a function is used. Keep it in range.
In the present invention, a somewhat general definition such as “compensation control signal for compensating the threshold voltage of the driving transistor” or “initialization signal for initializing the gate potential of the driving transistor” is used. What is being done is consideration for this situation.
＜応用＞
次に、上記実施形態に係る有機ＥＬ装置１００を適用した電子機器について説明する。
図１３は、上記実施形態に係る有機ＥＬ装置１００を画像表示装置に利用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての有機ＥＬ装置１００と本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。
図１４に、上記実施形態に係る有機ＥＬ装置１００を適用した携帯電話機を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての有機ＥＬ装置１００を備える。スクロールボタン３００２を操作することによって、有機ＥＬ装置１００に表示される画面がスクロールされる。
図１５に、上記実施形態に係る有機ＥＬ装置１００を適用した情報携帯端末（ＰＤＡ：Personal Digital Assistant）を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての有機ＥＬ装置１００を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が有機ＥＬ装置１００に表示される。
<Application>
Next, an electronic apparatus to which the
FIG. 13 is a perspective view showing a configuration of a mobile personal computer using the
FIG. 14 shows a mobile phone to which the
FIG. 15 shows an information portable terminal (PDA: Personal Digital Assistant) to which the
本発明に係る有機ＥＬ装置が適用される電子機器としては、図１３から図１５に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ビデオプレーヤ、タッチパネルを備えた機器等が挙げられる。 As electronic devices to which the organic EL device according to the present invention is applied, in addition to those shown in FIGS. 13 to 15, a digital still camera, a television, a video camera, a car navigation device, a pager, an electronic notebook, electronic paper, a calculator, Examples include a word processor, a workstation, a videophone, a POS terminal, a video player, and a device equipped with a touch panel.
１００……有機ＥＬ装置、７……素子基板、７ａ……画像表示領域、８……有機ＥＬ素子、１０３……走査線駆動回路、１０６……データ線駆動回路、３００……タイミング発生回路、Ｖｅｌ……高電源電位、ＶＣＴ……低電源電位、Ｐ……単位回路、Ｔｄｒ……駆動トランジスタ、５０，５０Ａ……ＰＲＥ・ＩＮＩ信号生成回路、５１（ｉ）……シフトレジスタ、５２（ｉ）……原信号生成回路、５２１（ｉ）……ＮＡＮＤ回路、５３（ｉ）……デコーダ回路、５３１（ｉ）……ＮＡＮＤ回路、５３２（ｉ）……インバータ、７１（ｉ），７３（ｉ）……出力回路、７１１（ｉ），７１２（ｉ），７３１（ｉ）〜７３４（ｉ）……ＮＯＲ回路、ＳＰ……スタートパルス信号、ＣＬＫ……クロック信号、ＧＰＲＥ[ｉ]……初期化信号、ＧＩＮＩ[ｉ]……補償制御信号、ＧＷＲＴ[ｉ]……走査信号、ＧＥＬ[ｉ]……発光制御信号
DESCRIPTION OF
Claims (3)
その各々が前記スタートパルス信号のパルス幅に応じたパルス幅をもつ起点パルス信号を生成する、（Ｚ＋１）（Ｚは自然数）個の単位シフト回路と、
前記（Ｚ＋１）個の単位シフト回路のうち第ｐ番目（ｐは、ｐ≦Ｚ−１を満たす自然数）の単位シフト回路が出力する起点パルス信号と第（ｐ＋１）番目の単位シフト回路から出力される起点パルス信号が入力される第１ＮＡＮＤ回路と、
前記（Ｚ＋１）個の単位シフト回路のうち第（ｐ＋１）番目の単位シフト回路が出力する起点パルス信号と第（ｐ＋２）番目の単位シフト回路から出力される起点パルス信号が入力される第２ＮＡＮＤ回路と、
前記第１ＮＡＮＤ回路から出力される第１原信号が入力されるインバータ回路と、
前記インバータ回路から出力される信号と、第２ＮＡＮＤ回路から出力される第２原信号とが入力される第３ＮＡＮＤ回路と、
前記第１ＮＡＮＤ回路の出力に基づいて、第１の制御信号を出力する第１出力回路と、
前記第３ＮＡＮＤ回路の出力に基づいて、前記第１の制御信号とは異なる第２の制御信号を出力する第２出力回路と、
前記第１の制御信号が出力される第１の制御線と、
前記第２の制御信号が出力される第２の制御線と、
前記第１の制御線及び第２の制御線に接続され且つ発光素子を有する単位回路と、
を備え、
前記単位回路は、少なくともＺ個有しており、
前記Ｚ個の単位回路の各々は、
ゲート電位の変動に応じた大きさの駆動電流を前記発光素子に供給する駆動トランジスタを含み、
前記第１の制御信号は、前記駆動トランジスタのゲート電位を初期化するための初期化信号であり、
前記第２の制御信号は、前記駆動トランジスタの閾値電圧を補償するための補償制御信号であり、
前記第１の制御信号のパルス幅は、第２の制御信号のパルス幅と異なる
ことを特徴とする発光装置。 Start pulse signal generating means for generating a start pulse signal having a pulse width corresponding to the period of the clock signal;
Each of which generates a starting pulse signal having a pulse width corresponding to the pulse width of the start pulse signal, (Z + 1) (Z is a natural number) unit shift circuits;
Out of the (Z + 1) unit shift circuits, the pth (p is a natural number satisfying p ≦ Z−1) unit shift circuit and the (p + 1) th unit shift circuit output the starting pulse signal. A first NAND circuit to which a starting pulse signal is input;
Of the (Z + 1) unit shift circuits, a second NAND circuit to which the starting pulse signal output from the (p + 1) th unit shift circuit and the starting pulse signal output from the (p + 2) th unit shift circuit are input. When,
An inverter circuit to which a first original signal output from the first NAND circuit is input;
A third NAND circuit to which a signal output from the inverter circuit and a second original signal output from the second NAND circuit are input;
A first output circuit for outputting a first control signal based on the output of the first NAND circuit;
A second output circuit that outputs a second control signal different from the first control signal based on the output of the third NAND circuit;
A first control line from which the first control signal is output;
A second control line from which the second control signal is output;
A unit circuit connected to the first control line and the second control line and having a light emitting element;
Equipped with a,
The unit circuit has at least Z units,
Each of the Z unit circuits is
A driving transistor for supplying a driving current having a magnitude corresponding to a change in gate potential to the light emitting element;
The first control signal is an initialization signal for initializing a gate potential of the driving transistor;
The second control signal is a compensation control signal for compensating a threshold voltage of the driving transistor,
The light-emitting device, wherein the pulse width of the first control signal is different from the pulse width of the second control signal .
前記Ｚ個の単位回路の各々を一通り駆動する間に、１回だけ、前記スタートパルス信号を生成する、
ことを特徴とする請求項１に記載の発光装置。 The start pulse signal generating means includes
The start pulse signal is generated only once while driving each of the Z unit circuits .
The light-emitting device according to claim 1.
ことを特徴とする電子機器。 The light emitting device according to claim 1 or 2 is provided.
An electronic device characterized by that.
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