JP5430388B2 - 負荷制御回路 - Google Patents
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Processing Unit)としても良い。また、当該情報処理回路12を負荷制御回路10に内蔵させたVLSI(Very Large Scale Integration)としても良い。かかる構成とされた情報処理回路12は、AD変換回路11又は記憶回路13からデジタル情報を受信すると、当該デジタル情報に基づいて以下の情報を生成させ、これらの情報に基づいて駆動信号を生成出力させる。かかる情報について具体的に説明すると、先ず、負荷の駆動を要求する入力信号がデジタル情報として入力される場合、情報処理回路12では、当該入力信を検出したことを示す駆動要求情報を生成させる。また、負荷の停止を要求するセンシング信号がデジタル情報として入力される場合、情報処理回路12では、当該デジタル情報を受けて停止要求情報を生成させる。更に、AD変換回路11から出力されるデジタル情報が不適切である場合、情報処理回路12では、是に応じて、AD値不正情報を生成させる。
11 AD変換回路
12 情報処理回路
13 記憶回路
S101 AD値変換完了判別処理
S102 変換値受信処理
S103 故障診断処理
Claims (4)
- 入力された信号をADタイミング毎にサンプリングしたデジタル情報として取得するAD変換回路と、前記AD変換回路のサンプリング動作に関する情報を格納させる記憶領域を有する記憶回路と、前記デジタル情報に基づいて外部の負荷を駆動又は停止させる情報処理回路とを備える負荷制御回路において、
前記情報処理回路では、前回のADタイミングでサンプリングされたデジタル情報がサンプリング動作を正規に完了させて得られた情報か否かを判別するAD値変換完了判別処理と、該前回のADタイミングでサンプリングされたデジタル情報がサンプリング動作を正規に完了させて得られた情報であると判別された場合に、今回のADタイミングでサンプリングされたデジタル情報を受信する変換値受信処理と、該前回のADタイミングでサンプリングされたデジタル情報が正規なサンプリング動作の完了によって得られた情報でないと判別された場合に、今回のADタイミングでサンプリングされたデジタル情報が不正であるか又は今回のADタイミングでサンプリングされたデジタル情報が変換途中であるかを判定する故障診断処理とを実行させ、
前記故障診断処理は、前記情報処理回路によって複数回実行されることを特徴とする負荷制御回路。 - 複数回実行される全ての故障診断処理は、今回のADタイミングでサンプリングされたデジタル情報をサンプリング途中であると判定した場合、当該デジタル情報がサンプリング途中であるとする変換未完了情報を前記記憶回路へ格納させ、
複数回実行される故障診断処理のうち少なくとも最後に実行される故障診断処理は、今回のADタイミングでサンプリングされたデジタル情報を不正であると判定した場合、当該デジタル情報が不正であるとする故障判定情報を前記記憶回路へ格納させることを特徴とする請求項1に記載の負荷制御回路。 - 前記変換値受信処理は、前記AD変換回路のサンプリング動作に関する情報を前記記憶回路へ格納させることを特徴とする請求項1又は請求項2に記載の負荷制御回路。
- 前記故障診断処理のうち第1の故障診断処理は、所定の第1基準時刻を規定し、前記変換未完了情報を生成するADタイミングが連続するときに当該ADタイミングを積算させた変換未完了期間と、前記変換未完了期間のうち最初のADタイミングから起算して前記第1基準時刻に至る迄の第1基準期間とを比較し、前記変換未完了期間が前記第1基準期間を下回る場合に前記変換未完了情報を前記記憶回路へ格納させ、前記変換未完了期間が前記第1基準期間を上回る場合に前記第1の故障判定処理の次の故障判定処理を実行させ、
前記次の故障診断処理は、前記第1基準時刻より遅い時刻とされる第2基準時刻を規定し、前記変換未完了期間と、前記変換未完了期間のうち最初のADタイミングから起算して前記第2基準時刻に至る迄の第2基準期間とを比較し、前記変換未完了期間が前記第2基準期間を下回る場合に前記前記変換未完了情報を前記記憶回路へ格納させ、前記変換未完了期間が前記第2基準期間を上回る場合に前記故障判定情報を前記記憶回路へ格納させることを特徴とする請求項2又は請求項3に記載の負荷制御回路。
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