JP5429035B2

JP5429035B2 - 密着型イメージセンサ

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Publication number: JP5429035B2
Application number: JP2010109343A
Authority: JP
Inventors: 達也國枝
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-05-11
Filing date: 2010-05-11
Publication date: 2014-02-26
Anticipated expiration: 2030-05-11
Also published as: JP2011239212A

Description

この発明は、複写機や金融端末装置などの画像の読み取りや画像識別に用いる密着型イメージセンサに関するものである。

長尺イメージセンサやマルチチップ型の光電変換素子を搭載するイメージセンサでは、つなぎ目処理を行い、欠落画素の信号処理を行う。例えば特開２００７−３１２２２８号公報図１（特許文献１参照）には、隣接するイメージセンサの読み取り部分を所定の画素数だけ主走査方向にオーバーラップして配置したものが開示されている。特許文献１の場合は、オーバーラップ部分の各イメージセンサからの画像データを入力し、各イメージセンサのつなぎ目部分の合成処理を行っている。合成処理は、つなぎ目合成手段からのオーバーラップ部分を合成したデータに対してライン合成処理部１２０で濃度変換処理してつなぎ目部分の画像濃度を補正し、１ライン化処理が成されている。

特開２００４-１２０４５５号公報図２（特許文献２参照）には、ラインセンサＣＣＤ１〜ＣＣＤ５が主走査方向に沿って千鳥状に配列され、多数の光電変換部によって光電変換された画像信号は、第１信号処理回路３８および第２信号処理回路４０によって分散処理される。特許文献２の場合は、第１信号処理回路３８にはラインセンサＣＣＤ１〜ＣＣＤ３によって得られた画像信号が供給され、第２信号処理回路４０にはラインセンサＣＣＤ３〜ＣＣＤ５によって得られた画像信号が供給される。第１信号処理回路３８および第２信号処理回路４０によって処理された画像信号は第３信号処理回路４２によって処理された後、外部装置に出力される画像読取装置が開示されている。

特開２００７−３１２２２８号公報（第１図、段落〔００２０〕）特開２００４−１２０４５５号公報（第２図、段落〔００１９〕）

しかしながら、特許文献１に記載のものは、つなぎ目部分の画像濃度補正を行わせて、左右の画像ずれ発生部の画像濃度の低下やかすれを防止しているものの、装置を構成するアセンブリ時の組み込み誤差が大きい場合には高画質を維持することに関して限界があるという課題がある。

特許文献２に記載のものは、画像信号に対するつなぎ処理を含む信号処理を迅速に行うことができるものの特許文献１同様、組み込み誤差に起因する画像ずれに関しては処置できないという課題がある。

この発明は上記のような課題を解決するためになされたものであり、隣接するセンサＩＣの間隙の画素欠落を防止すると共に結像光学系やセンサＩＣの組み付け誤差に起因する画素ずれを防止できる密着型イメージセンサを提供することを目的とする。

この発明に係る密着型イメージセンサは、センサ基板に設置され、光電変換する複数の画素を有し、端部の複数の前記画素を互いに重複させながら被照射物の読み取り幅方向に亘って２列に交互に隣接配置した複数のセンサＩＣと、光源からの光を導光し、被照射物の読取り領域に光を照射する等間隔で設置した複数の照明ユニットと、前記被照射物から反射した光を収束し、前記センサＩＣの表面で結像させる等間隔で設置した複数の結像ユニットと、前記センサＩＣの各々の前記画素で光電変換されたアナログ画像信号をデジタル変換するアナログ・デジタル変換器と、それぞれの前記センサＩＣの読取り開始位置の画素と読取り終了位置の画素を記憶する第１記憶素子と、それぞれの前記センサＩＣの異なる列で隣接する前記センサＩＣと互いの読取り開始位置と読取り終了位置の間の画素が対向する領域に、この対向する前記画素を重複して読み取る平均化処理領域を選択設定し、前記平均化処理領域の端部で無い側の前記画素の位置を重複領域開始位置として記憶する第２記憶素子と、チップセレクト信号により複数の前記センサＩＣからのデジタル変換されたデジタル画像信号を順次入力し、それぞれの前記センサＩＣについて前記第１記憶素子に記憶された前記読取り開始位置と前記読取り終了位置との間の画素の画像信号を、前記第２記憶素子に記憶された前記重複領域開始位置で規定される前記平均化処理領域の前記画素の画像信号は、異なる列で隣接する前記センサＩＣの対向する位置の前記画素の画像信号とを平均化して結合し、前記センサＩＣの画像信号を所望の順序に並べ替えて１ライン毎の画像信号に結合させて出力する信号処理回路部とを備え、前記第１記憶素子に記憶される前記読取り開始位置と前記読取り終了位置は、前記センサＩＣが予め設定された配置にある場合の初期値が、当該センサＩＣの前記予め設定された配置からの位置ずれの方向に前記位置ずれの幅に相当する画素数だけ異なる位置の画素に調整されたものであることを特徴とするものである。

この発明に係る密着型イメージセンサはまた、センサ基板に設置され、光電変換する複数の画素を有し、端部の複数の前記画素を互いに重複させながら被照射物の読み取り幅方向に亘って２列に交互に隣接配置した複数のセンサＩＣと、光源からの光を導光し、被照射物の読取り領域に光を照射する等間隔で設置した複数の照明ユニットと、前記被照射物から反射した光を収束し、前記センサＩＣの表面で結像させる等間隔で設置した複数の結像ユニットと、前記センサＩＣの各々の前記画素で光電変換されたアナログ画像信号をデジタル変換するアナログ・デジタル変換器と、チップセレクト信号により複数の前記センサＩＣからのデジタル変換されたデジタル画像信号を順次入力すると共にそれぞれの前記センサＩＣの読取り開始位置の画素と読取り終了位置の画素を記憶する第１記憶素子及びそれぞれの前記センサＩＣの異なる列で隣接する前記センサＩＣと互いの読取り開始位置と読取り終了位置の間の画素が対向する領域に、この対向する前記画素を重複して読み取る平均化処理領域を選択設定し、前記平均化処理領域の端部でない側の前記画素の位置を重複領域開始位置として記憶する第２記憶素子とを有し、それぞれの前記センサＩＣについて前記第１記憶素子に記憶された前記読取り開始位置と前記読取り終了位置との間の画素の画像信号を、前記第２記憶素子に記憶された前記重複領域開始位置で規定される前記平均化処理領域の前記画素の画像信号は、異なる列で隣接する前記センサＩＣの対向する位置の前記画素の画像信号とを平均化して結合し、前記センサＩＣの画像信号を所望の順序に並べ替えて１ライン毎の画像信号に結合させて出力する信号処理回路部とを備え、前記第１記憶素子に記憶される前記読取り開始位置と前記読取り終了位置は、前記センサＩＣが予め設定された配置にある場合の初期値が、当該センサＩＣの前記予め設定された配置からの位置ずれの方向に前記位置ずれの幅に相当する画素数だけ異なる位置の画素に調整されたものであることを特徴とするものである。

この発明に係る密着型イメージセンサによれば、隣接するセンサＩＣの間隙の画素欠落を防止すると共に結像光学系やセンサＩＣの組み付け誤差に起因する画素ずれによる画像品質の劣化を軽減した読取り画像を得ることができる効果がある。

この発明の実施の形態１による密着型イメージセンサの断面図である。この発明の実施の形態１による密着型イメージセンサの照明光学系の一部を表した平面図である。この発明の実施の形態１による密着型イメージセンサの結像光学系の一部を表した平面図である。この発明の実施の形態１による密着型イメージセンサのセンサ基板及び信号処理基板の一部を表した平面図である。この発明の実施の形態１による密着型イメージセンサのセンサ基板と信号処理基板との接続を説明するブロック図である。この発明の実施の形態１による密着型イメージセンサのセンサＩＣの配置を説明する図である。この発明の実施の形態１による密着型イメージセンサのセンサＩＣの画素配置を説明する図である。この発明の実施の形態１による密着型イメージセンサのセンサＩＣ画素の重複領域における信号処理を説明する図である。所定の基準位置から起算してセンサ基板又はそれに実装されたセンサＩＣのＵ２０１が主走査方向の一方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。所定の基準位置から起算してセンサ基板又はそれに実装されたセンサＩＣのＵ２０１が主走査方向の他方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。この発明の実施の形態１による密着型イメージセンサのセンサＩＣのＵ１０２がずれた場合の画素配置を説明する図である。所定の基準位置から起算してセンサ基板又はそれに実装されたセンサＩＣのＵ１０２が主走査方向の一方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。所定の基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４のＵ１０２が主走査方向の他方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。この発明の実施の形態１による密着型イメージセンサのセンサＩＣ１４のＵ１０２とＵ２０２とが同時にずれた場合の画素配置を説明する図である。所定の基準位置から起算してセンサ基板又はそれに実装されたセンサＩＣのＵ１０２とＵ２０２とが主走査方向の一方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。この発明の実施の形態１による密着型イメージセンサの信号処理部の構成を説明するブロック図である。この発明の実施の形態２による密着型イメージセンサの信号処理部の構成を説明するブロック図である。

実施の形態１．
以下、この発明の実施の形態１による密着型イメージセンサについて図を用いて説明する。図１は、この発明の実施の形態１による密着型イメージセンサの断面図である。図１において、１は紙幣や帳票等の被照射物（原稿とも呼ぶ）、２は被照射物１を搬送する搬送ローラ、３は主走査方向（読み取り幅方向）に沿って設けたＬＥＤからなる光源、４は光源３で発生した熱を効率良く外部に放散させる放熱ブロックである。

５は光源３の光を副走査方向（被照射物１の搬送方向又は逆搬送方向）に導光してから被照射物１の読取り領域（照射部）に照射するポリカボネートやアクリル、ガラスなどの透明部材で構成した導光体、６は被照射物１の搬送経路を形成すると共に内部への異物混入を防止する平板状の透明ガラス又は透明樹脂で構成した透過体である。

７は一組の結像光学系を内包した光学セル、８は被照射物１からの反射散乱光を副走査方向に反射させる第１ミラー、９は第１ミラー８からの反射光を受光する凹面形状の第１レンズミラー、１０は周囲を遮光し、窓から光を絞って通過させる透過型のアパーチャ、１１は第１レンズミラー９で集光され、アパーチャ１０を通過して到達した光を受光する凹面形状の第２レンズミラー、１２は第２レンズミラー１１からの光を受光し反射させる第２ミラーである。

１３はプリント配線板などで構成したセンサ基板、１４はセンサ基板１３上に実装され、第２ミラー１２によって反射された光を受光し、光電変換する多数の光電変換部(画素)及びその駆動部からなる半導体構成のセンサＩＣ、１５はセンサＩＣ１４で光電変換されたアナログ信号をデジタル信号に変換するアナログ・デジタルコンバータ（アナログ・デジタル変換器）、１６はデジタル変換された光電変換信号を外部に出力するセンサ信号出力インタフェース（内部コネクタ）である。

１７はセンサ基板１３でデジタル変換されたセンサＩＣ出力信号を内部コネクタ１６を経由してパターン配線で取り込み、取り込んだ信号にシェーディング補正などのデジタル処理を施すＲＯＭ（記憶素子）を含む信号処理基板、１８は信号処理基板１７に実装され、信号の並べ替えや出力データの繋ぎなどの結合処理を行ってからライン毎出力とする信号処理回路部（ＡＳＩＣ）、１９は信号処理が終わった画像信号を外部に出力するための画像信号出力インタフェース（外部コネクタ）、２０は光源３を含む放熱ブロック４、導光体５、光学セル７などを収納又は保持する金属で構成された筐体（フレーム）である。図中、同一符号は、同一又は相当部分を示す。

図２は、この発明の実施の形態１による密着型イメージセンサの照明光学系（照明ユニット）の一部を表した平面図である。図２において、光源３、放熱ブロック４、導光体５は副走査方向に相対する１対の照明ブロック２１として構成され、複数の照明ブロック２１が等間隔でフレーム２０に沿って固定される。図中、図１と同一符号は、同一又は相当部分を示す。

図３は、この発明の実施の形態１による密着型イメージセンサの結像光学系（結像ユニット）の一部を表した平面図である。図３では、フレーム２０に沿って複数の光学セル７が互い違いに等間隔に並んだ様子を示している。この実施例では光学セル７の主走査方向間隔は照明ブロック２１の主走査方向間隔と同一であり、各々の光学セル７の上部に照明ブロック２１を１対１で配置する構造としている。図中、図１と同一符号は、同一又は相当部分を示す。

図４は、この発明の実施の形態１による密着型イメージセンサのセンサ基板及び信号処理基板の一部を表した平面図である。図４において、センサ基板１３は、図３に示す光学セル７に１対１で対応するように配置され、各々のセンサ基板１３上に実装されたセンサＩＣ１４はフレーム２０に沿ってちどり状に並ぶ構造としている。また、信号処理基板１７は主走査方向に延在し、センサ基板１３の全てにインタフェースする配置としている。

したがって、図２に示す照明ブロック２１、図３に示す光学セル７、図４に示すセンサ基板１３を上下に積層したものを一つの照明光学系と結像光学系とを含めた光学ユニットとし、複数の光学ユニットを主走査方向に等間隔に並べた構造としている。図４中、図１と同一符号は、同一又は相当部分を示す。

図５は、この発明の実施の形態１による密着型イメージセンサのセンサ基板１３と信号処理基板１７との接続を説明するブロック図である。図５において、複数のセンサ基板１３に実装されたセンサＩＣ１４によって被照射物１の画像情報となる光電変換されたアナログ信号は、アナログ・デジタルコンバータ１５によりデジタル変換され、内部コネクタ１６を通じて信号処理基板１７に伝達され、各センサＩＣ１４に接続された信号バス２２を経由して信号処理基板１７上に実装された信号処理回路部１８で必要な画像処理を施した後、外部コネクタ１９を通じて外部システムに伝達される。なお、２３は信号処理基板１７に実装された信号処理回路部１８からセンサＩＣ１４に信号を送出するセンサセレクト信号(チップセレクト信号)を示す。チップセレクト信号２３で選択されたセンサＩＣの出力が順次信号処理回路部１８に入力される。図中、図１と同一符号は、同一又は相当部分を示す。

図６は、この発明の実施の形態１による密着型イメージセンサのセンサＩＣの配置を説明する図である。図６において、センサＩＣ１４は互いに千鳥（ちどり）状に配置される。すなわち、センサＩＣ１４は読み取り幅方向に互いに重複するように隣接配置される。したがって、センサＩＣ１４は主走査方向に単独で読取る有効領域、両側で読取り可能なオーバーラップ（重複）領域とを有する。また、センサＩＣ１４は、例えば特定された光学セル７位置、センサ基板１３位置又はセンサＩＣ１４位置の基準位置（基点）から起算して全幅ｐ４であるセンサＩＣ１４のセンサＩＣ毎の画素（光電変換部）に対して読取り開始位置ｐ１、重複領域開始位置ｐ２、読取り終了位置ｐ３が規定される。図中、図１と同一符号は、同一又は相当部分を示す。

図７は、この発明の実施の形態１による密着型イメージセンサのセンサＩＣの画素配置を説明する図である。図７において、センサＩＣ１４は千鳥状に主走査方向に２列で互いに隔離して配置される。図７に示す一実施例では、全幅ｐ４である各センサＩＣ１４の画素数を１２８画素とし、光電変換信号は転送方向が系列毎に逆転して出力される。すなわち、２系列のセンサＩＣ１４群は光電変換信号をシフトさせるスタート信号（ＳＩ）はクロック信号に同期して入力されるものの光電変換信号は逆方向に転送されて、それぞれｎ画素分（本実施例は、ｎは３８４以上の整数）の光電変換出力ＳＯ１及びＳＯ２を得る。

また、一方側のセンサＩＣ１４群の列（ＳＯ１側の列）は、読取り開始位置ｐ１を順次５番目の画素、１３３番目の画素、２６１番目の画素、・・・とし、他方側のセンサＩＣ１４群の列（ＳＯ２側の列）は、読取り開始位置ｐ１を順次ｎ−１２３番目の画素、ｎ−２５１番目の画素、ｎ−３７９番目の画素、・・・とする。すなわち、各センサＩＣ１４の転送方向５番目の画素を読取り開始位置ｐ１とする基本設定がなされている。

同様に、一方側のセンサＩＣ１４群の列（ＳＯ１側の列）は、読取り終了位置ｐ３を順次１２４番目の画素、２５２番目の画素、３８０番目の画素、・・・とし、他方側のセンサＩＣ１４群の列（ＳＯ２側の列）は、読取り終了位置ｐ３をｎ−４番目の画素、ｎ−１３２番目の画素、ｎ−２６０番目の画素、・・・とする。すなわち、各センサＩＣ１４の転送方向１２４番目の画素を読取り終了位置ｐ３とする基本設定がなされている。

読取り開始位置ｐ１や読取り終了位置ｐ３をセンサＩＣ１４の画素内部に設定することによりセンサＩＣ１４の画素の読取り領域における調整マージンが大きくなる。

基本設定では、各センサＩＣ１４の転送方向１〜４番目画素、１２５〜１２８番目画素は、光電変換は成されるもののそれらの画像出力信号は信号処理回路１８における信号処理段階で無効画素信号となる。

次に、有効領域は各センサＩＣ１４の転送方向１〜４番目画素、１２５〜１２８番目画素を除く領域であり、センサＩＣ１４の主走査方向に単独で読取る領域である固定領域とセンサＩＣ１４の互いに重複する領域の副走査方向に対向する画素同士の両方が読取り可能な重複領域（調整領域）に区分される。すなわち、固定領域は副走査方向に対向する画素がない領域であり、調整領域は副走査方向に対向する画素がある領域である。

図８は、この発明の実施の形態１による密着型イメージセンサのセンサＩＣ画素の重複領域における信号処理を説明する図である。図８では、所定の基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４が正確に配置されている状態を示す。図８において、Ｕ１０１の読取り開始位置ｐ１はｎ−１２３画素（セル）、Ｕ１０１の読取り終了位置ｐ３はｎ−４画素である。同様にＵ１０２の読取り開始位置ｐ１はｎ−２５１、Ｕ１０２の終了位置ｐ３はｎ−１３２画素である。Ｕ２０１の読取り開始位置ｐ１は５画素、Ｕ２０１の読取り終了位置ｐ３は１２４画素である。

また、一方側のセンサＩＣ１４群の重複領域（以後、平均化可能領域とも呼ぶ）はＵ２０１の５〜８画素及びＵ２０１の１２１〜１２４画素となり、対応する他方側のセンサＩＣ１４群の重複領域はＵ１０１のｎ−１２０〜ｎ−１２３画素、Ｕ１０２のｎ−１３２〜ｎ−１３５画素及びＵ１０２のｎ−２４８〜ｎ−２５１である。

したがって、各センサＩＣ１４の信号転送方向に沿って、重複領域開始位置ｐ２の設定範囲はＵ２０１では５〜８画素までの範囲及び１２１〜１２４画素までの範囲となる。また端部に位置するＵ１０１では５〜８画素までの範囲となる。同様にＵ１０２では５〜８画素までの範囲及び１２１〜１２４画素までの範囲となる。

次に基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４にずれが生じた場合についてセンサＩＣ１４の画素密度が３００ＤＰＩ（約０．０８４ｍｍピッチの画素密度）である場合について説明する。

図９は、所定の基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４のＵ２０１が主走査方向の一方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。図９では、Ｕ１０１の読取り開始位置ｐ１はｎ−１２３画素、Ｕ１０１の読取り終了位置ｐ３はｎ−４画素である。Ｕ１０２の読取り開始位置ｐ１はｎ−２５１、Ｕ１０２の読取り終了位置ｐ３はｎ−１３２画素、Ｕ２０１の読取り開始位置ｐ１は７画素に位置調整し、Ｕ２０１の読取り終了位置ｐ３は１２４画素である。

一方側のセンサＩＣ１４群の重複領域はＵ２０１の５〜１０画素及びＵ２０１の１２３〜１２４画素となり、対応する他方側のセンサＩＣ１４群の重複領域はＵ１０１のｎ−１１８〜ｎ−１２３画素及びＵ１０２のｎ−１３２〜ｎ−１３３画素となる。

したがって、各センサＩＣ１４の信号転送方向に沿って、重複領域開始位置ｐ２の設定範囲はＵ２０１では５〜１０画素までの範囲及び１２３〜１２４画素までの範囲となる。また端部に位置するＵ１０１では５〜１０画素までの範囲となる。同様にＵ１０２では５〜８画素までの範囲及び１２３〜１２４画素までの範囲となる。

図１０は、所定の基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４のＵ２０１が主走査方向の他方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。図１０において、Ｕ１０１の読取り開始位置ｐ１はｎ−１２３画素、Ｕ１０１の読取り終了位置ｐ３はｎ−４画素である。同様にＵ１０２の読取り開始位置ｐ１はｎ−２５１、Ｕ１０２の読取り終了位置ｐ３はｎ−１３２画素、Ｕ２０１の読取り開始位置ｐ１は５画素であり、Ｕ２０１の読取り終了位置ｐ３は１２２画素に位置調整する。

一方側のセンサＩＣ１４群の重複領域はＵ２０１の５〜６画素及びＵ２０１の１１９〜１２４画素となり、対応する他方側のセンサＩＣ１４群の重複領域はＵ１０１のｎ−１２２〜ｎ−１２３画素及びＵ１０２のｎ−１３２〜ｎ−１３７画素となる。

したがって、各センサＩＣ１４の信号転送方向に沿って、重複領域開始位置ｐ２の設定範囲はＵ２０１では５〜６画素までの範囲及び１１９〜１２４画素までの範囲となる。また端部に位置するＵ１０１では５〜６画素までの範囲となる。Ｕ１０２では５〜８画素までの範囲及び１１９〜１２４画素までの範囲となる。

以上から、図８〜図１０で示した例では、各センサＩＣ１４の読取り開始位置ｐ１は５画素、読取り終了位置ｐ３は１２４画素を基本設定段階の構成とし、重複領域を固定領域と調整領域とに区分してこの調整領域内で重複領域開始位置ｐ２を設定する。そして重複領域開始位置ｐ２により、重複領域内両側のセンサＩＣ１４の主走査方向に対して単独で読取る場合と、両側で読取る場合とに使い分ける。両側から読取る場合には、被照射物１の同一領域画素を読取るので得られた光電変換出力値を単純平均などの平均化処理を行い信号処理回路１８で読取りデータとする。

すなわち、重複領域開始位置ｐ２は連続して発生する平均化処理画素数を制御するために使用する。図８に示すような基準位置からずれのない基本設定段階の構成では重複領域開始位置ｐ２をＵ２０１において１２１画素に設定すると連続４画素分の平均化処理を行い、１２２画素に設定すると連続３画素分の平均化処理を行い、Ｕ１０２側のｎ−１３２画素は単独読取りとなる。

同様に重複領域開始位置ｐ２をＵ１０２においてｎ−１３５画素に設定すると連続４画素分の平均化処理を行い、ｎ−１３４画素に設定すると連続３画素分の平均化処理を行い、Ｕ２０１側の１２４画素は単独読取りとなる。

Ｕ１０２のｎ−１３４画素とＵ２０１の１２３画素との１画素分の平均化処理を行う場合は、重複領域開始位置ｐ２をＵ２０１において１２３画素に設定し、Ｕ１０２においてｎ−１３４画素に設定する。

次に本実施例では基準位置からずれたセンサＩＣ１４の信号を調整するのが目的なので位置ずれのない各センサＩＣ１４の基本設定段階における重複領域開始位置ｐ２が５画素であるような基本設定である場合について説明する。

図９に示す主走査方向の一方側に０．１５ｍｍ位置ずれのあるＵ２０１では画素位置の調整段階における読取り開始位置ｐ１は７画素に調整される。

すなわち、Ｕ２０１の５〜６画素は光電変換されるものの画像出力信号は信号処理回路部１８における信号処理段階で無効画素信号となり、Ｕ１０１のｎ-１１８〜ｎ−１１９は基本設定段階では平均化処理されないのでＵ２０１の読取り開始位置ｐ１の調整変更により、平均化処理は行われず、そのまま単独読取り処理が行われる。このようにして、ずれたセンサＩＣ１４のずれた方向の画素情報を後段の信号処理回路１８では処理しないようにし、基本設定段階に合わせる。

なお、Ｕ１０２のｎ−１３４〜ｎ−１３５画素は基本設定段階では平均化処理されるがＵ２０１の読取り終了位置ｐ３が１２４画素であるため、この領域は単独読取り処理が行われる。

図１０に示す主走査方向の他方側に０．１５ｍｍ位置ずれのあるＵ２０１では画素位置の調整段階における読取り終了位置ｐ３が１２２画素に調整される。

すなわち、Ｕ２０１の１２３〜１２４画素は光電変換されるものの画像出力信号は信号処理回路１８における信号処理段階で無効画素信号となり、Ｕ１０２のｎ-１３６〜ｎ−１３７は基本設定段階では平均化処理されないのでＵ２０１の読取り終了位置ｐ３の調整変更により、平均化処理は行われず、そのまま単独読取り処理が行われる。このようにして、ずれたセンサＩＣ１４のずれた方向の画素情報を後段の信号処理回路１８では処理しないようにし、基本設定段階に合わせる。

なお、Ｕ１０１のｎ−１２０〜ｎ−１２１画素は基本設定段階では平均化処理されるがＵ２０１の読取り開始位置ｐ１が５画素であるため、この領域は単独読取り処理が行われる。

図１１は、この発明の実施の形態１による密着型イメージセンサのセンサＩＣ１４のＵ１０２がずれた場合の画素配置を説明する図である。その他の配置構成については、図７に示したものと同一とする。

図１２は、所定の基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４のＵ１０２が主走査方向の一方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。図１２において、Ｕ１０１の読取り開始位置ｐ１はｎ−１２３画素、Ｕ１０１の読取り終了位置ｐ３はｎ−４画素である。Ｕ１０２の読取り開始位置ｐ１はｎ−２５１画素、Ｕ１０２の読取り終了位置ｐ３はｎ−１３４画素に位置調整し、Ｕ２０１の読取り開始位置ｐ１は５画素、Ｕ２０１の読取り終了位置ｐ３は１２４画素である。また、Ｕ２０２の読取り開始位置ｐ１は１３３画素である。

一方側のセンサＩＣ１４群の重複領域はＵ２０１の５〜８画素及びＵ２０１の１１９〜１２４画素、Ｕ２０２の１３３〜１３４画素となり、対応する他方側のセンサＩＣ１４群の重複領域はＵ１０１のｎ−１２０〜ｎ−１２３画素、Ｕ１０２のｎ−１３２〜ｎ−１３７画素及びＵ１０２のｎ−２５０〜ｎ−２５１画素となる。

したがって、各センサＩＣ１４の信号転送方向に沿って、重複領域開始位置ｐ２の設定範囲はＵ２０１では５〜８画素までの範囲及び１１９〜１２４画素までの範囲となる。また端部に位置するＵ１０１では５〜８画素までの範囲となる。Ｕ１０２では５〜６画素までの範囲及び１１９〜１２４画素までの範囲となる。また、Ｕ２０２の転送方向開始側端部領域では５〜６画素までの範囲となる。

図１３は、所定の基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４のＵ１０２が主走査方向の他方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。図１３において、Ｕ１０１の読取り開始位置ｐ１はｎ−１２３画素、Ｕ１０１の読取り終了位置ｐ３はｎ−４画素である。Ｕ１０２の読取り開始位置ｐ１はｎ−２４９に位置調整し、Ｕ１０２の読取り終了位置ｐ３はｎ−１３２画素、Ｕ２０１の読取り開始位置ｐ１は５画素、Ｕ２０１の読取り終了位置ｐ３は１２４画素である。また、Ｕ２０２の読取り開始位置ｐ１は１３３画素である。

一方側のセンサＩＣ１４群の重複領域はＵ２０１の５〜８画素及びＵ２０１の１２３〜１２４画素、Ｕ２０２の１３３〜１３８画素となり、対応する他方側のセンサＩＣ１４群の重複領域はＵ１０１のｎ−１２０〜ｎ−１２３画素、Ｕ１０２のｎ−１３２〜ｎ−１３３画素及びＵ１０２のｎ−２４６〜ｎ−２５１画素となる。

したがって、各センサＩＣ１４の信号転送方向に沿って、重複領域開始位置ｐ２の設定範囲はＵ２０１では５〜８画素までの範囲及び１２３〜１２４画素までの範囲となる。また端部に位置するＵ１０１では５〜８画素までの範囲となる。Ｕ１０２では５〜１０画素までの範囲及び１２３〜１２４画素までの範囲となる。また、Ｕ２０２の転送方向開始側端部領域では５〜１０画素までの範囲となる。

図１４は、この発明の実施の形態１による密着型イメージセンサのセンサＩＣのＵ１０２とＵ２０２とが同時にずれた場合の画素配置を説明する図である。その他の配置構成については、図７に示したものと同一とする。本実施例では等間隔に並べた光学ユニットの一部が主走査方向に変位した場合を想定している。

図１５は、所定の基準位置から起算してセンサ基板１３又はそれに実装されたセンサＩＣ１４のＵ１０２とＵ２０２とが主走査方向の一方側に０．１５ｍｍ（約２画素分）ずれた場合の状態を示す図である。図１５において、Ｕ１０１の読取り開始位置ｐ１はｎ−１２３画素、Ｕ１０１の読取り終了位置ｐ３はｎ−４画素である。Ｕ１０２の読取り開始位置ｐ１はｎ−２５１画素、Ｕ１０２の読取り終了位置ｐ３はｎ−１３４画素に位置調整し、Ｕ１０３の読取り終了位置ｐ３はｎ−２６０画素である。Ｕ２０１の読取り開始位置ｐ１は５画素、Ｕ２０１の読取り終了位置ｐ３は１２４画素である。また、Ｕ２０２の読取り開始位置ｐ１は１３５画素に位置調整し、Ｕ２０２の読取り終了位置ｐ３は２５２画素である。

一方側のセンサＩＣ１４群の重複領域はＵ２０１の５〜８画素及びＵ２０１の１１９〜１２４画素、Ｕ２０２の１３３〜１３６画素及びＵ２０２の２５１〜２５２となり、対応する他方側のセンサＩＣ１４群の重複領域はＵ１０１のｎ−１２０〜ｎ−１２３画素、Ｕ１０２のｎ−１３２〜ｎ−１３７画素及びＵ１０２のｎ−２４８〜ｎ−２５１画素、Ｕ１０３の転送方向終端側端部領域ではｎ−２６０〜ｎ−２６１となる。

したがって、各センサＩＣ１４の信号転送方向に沿って、重複領域開始位置ｐ２の設定範囲はＵ２０１では５〜８画素までの範囲及び１１９〜１２４画素までの範囲となる。また端部に位置するＵ１０１では５〜８画素までの範囲となる。Ｕ１０２では５〜８画素までの範囲及び１１９〜１２４画素までの範囲となる。また、Ｕ２０２の５〜８画素までの範囲及び１１９〜１２４画素までの範囲となる。さらにＵ１０３の転送方向終端側端部領域では１２３〜１２４画素までの範囲となる。

図１６は、この発明の実施の形態１による密着型イメージセンサの信号処理部の構成を説明するブロック図である。図１６において、２４はデジタル変換された信号データを一時的に格納するラインメモリであり、少なくとも１ライン分（２ｎ画素分）の容量を有する。２５は信号処理回路部１８からのチップセレクト信号２３を各センサＩＣ１４に送出すると共にセンサＩＣ１４からのデジタル化された信号を順次信号処理回路部１８にデータ入力させるセンサリード部である。

２６はセンサ基板１３やセンサＩＣ１４の位置ずれに対して各センサＩＣ１４の読取り開始位置、読取り終了位置のデータをあらかじめ格納した第１記憶素子（開始・終了位置レジスタ）、２７は信号処理回路部１８で第１記憶素子２６などのレジスタに収納された位置データに対応して読取り選択された画素を被照射物１の画像情報に対応付け、所望の順序に並べ替えてから１ライン毎の画像信号として結合させて出力する結合処理演算部である。

２８は各センサＩＣ１４の読取り重複領域開始位置のデータを格納した第２記憶素子（重複領域開始位置レジスタ）であり、平均化処理領域や単独読取り領域を調整する。すなわち、センサＩＣ１４の交互に重複する位置の対向する画素の読取り領域又は画素を選択設定するためのレジスタであり、信号処理回路部１８の指示に基づき適宜重複領域を変更する役目を担う。

なお、本実施の形態１では、センサリード部２５、第１記憶素子２６、結合処理演算部２７及び第２記憶素子２８を信号処理ＩＣ（ＡＳＩＣ）である信号処理回路部１８で一体化構成したが、信号処理基板１７にそれぞれ分散して配置しても良い。

次に、この発明の実施の形態１による密着型イメージセンサの動作について説明する。図１〜図５において光源３より照射した照明光は、導光体５によって被照射物１の読取り領域に導かれる。照明された被照射物１の表面の画像情報は、反射光として照明ブロック２１に対応した光学セル７に実装された第１ミラー８、第１レンズミラー９、アパーチャ１０、第２レンズミラー１１、第２ミラー１２と伝播し、対応するセンサ基板１３上に実装されたセンサＩＣ１４の表面上に結像する。

なお、光源３、放熱ブロック４、導光体５と筐体２０の一部を照明ユニット、光学セル７及び筐体２０の一部を結像ユニットと呼ぶ。

結像した画像情報はセンサＩＣ１４によって光電変換され、アナログ・デジタルコンバータ１５によってデジタル信号に変換、保持された後、信号処理基板１７より送出されるチップセレクト信号２３によって出力のタイミングを規定され、複数のセンサ基板１３から順次読み出されて、内部コネクタ１６を介して信号処理基板１７上の信号バス２２を通じて信号処理回路部１８に入力される。信号処理回路部１８は複数のセンサ基板１３で得られた画像情報を並べ替え、つなぎ合わせて一繋がりの画像データとしてシェーディング補正（全ビット補正）処理を加えてから１ライン化処理する。そして外部コネクタ１９を通じて外部システムなどに出力される。

図１６では、信号処理基板１７に搭載された信号処理回路部１８内のセンサリード部２５は、各センサＩＣ１４にチップセレクト信号２３を送出し、信号バス２２を通じて各センサＩＣ１４より出力される信号を受信し、開始・終了位置レジスタ２６に格納された各センサＩＣ１４の読取り開始位置及び読取り終了位置データにより有効範囲を抽出してセンサ基板１３から読み出された画像情報をラインメモリ２４に格納する。結合処理演算部２７はラインメモリ２４に格納された各センサＩＣの有効領域情報に対し、重複（オーバラップ）領域開始位置レジスタ２８に格納された各センサＩＣ１４の重複領域開始位置を作用させ、重複領域での結合演算を行い、その結果を出力する。

なお、開始・終了位置レジスタ２６及び重複領域開始位置レジスタ２８は、図１６に示すように各センサＩＣ１４毎に規定されるが、これらの値は光学セル７とセンサＩＣ１４との組み付け誤差を吸収するため、事前にセンサＩＣ１４毎に位置ずれデータを格納している。これは、センサＩＣ１４、及び光学セル７の組立て精度のばらつきにより、読取り領域とセンサＩＣ１４上への結像領域が基本設定した位置からずれることに対する処置である。

このように、この発明による密着型イメージセンサによれば、主走査方向の読取り領域において、複数対の結像光学系とセンサＩＣ１４とを主走査方向にオーバーラップして配列することで隣接するセンサＩＣ１４の境界付近の画像情報を重複して取得できるようにし、この構成に係る組立て時の誤差を含む結像光学系とセンサＩＣ１４との配置情報を事前に求め、そのデータを格納しておくことにより、隣接するセンサＩＣ１４の画像を適切に結合処理すると共に組立て誤差による画像情報の画質の劣化を低減できるという効果を奏する。

実施の形態２．
図１７は、この発明の実施の形態２による密着型イメージセンサの信号処理部の構成を説明するブロック図である。実施の形態１では各センサＩＣ１４の読取り開始位置、読取り終了位置、及び重複領域開始位置が予めレジスタに格納されたものとして説明したが、図１７に示すように信号処理基板１７など、信号処理回路部１８の外側に不揮発性メモリで構成される初期値設定レジスタ３０を設置し、電源投入等、初期化時にレジスタにロードして使用するようにすると、装置毎のデータの固有値を信号処理回路部１８から分離でき、信号処理回路部１８の汎用性が増加する。

１・・・被照射物（原稿）２・・・搬送ローラ３・・・光源（ＬＥＤ光源）
４・・・放熱ブロック５・・・導光体６・・・透過体
７・・・光学セル８・・・第１ミラー９・・・第１レンズミラー
１０・・・アパーチャ１１・・・第２レンズミラー１２・・・第２ミラー
１３・・・センサ基板１４・・・センサＩＣ
１５・・・アナログ・デジタルコンバータ（アナログ・デジタル変換器）
１６・・・センサ信号出力インタフェース（内部コネクタ）
１７・・・信号処理基板１８・・・信号処理回路部（ＡＳＩＣ）
１９・・・画像信号出力インタフェース（外部コネクタ）
２０・・・フレーム（筐体）２１・・・照明ブロック
２２・・・信号バス２３・・・センサセレクト信号
２４・・・ラインメモリ２５・・・センサリード部
２６・・・開始・終了位置レジスタ（第１記憶素子）
２７・・・結合処理演算部
２８・・・重複領域開始位置レジスタ（第２記憶素子）
３０・・・初期値設定レジスタ

Claims

センサ基板に設置され、光電変換する複数の画素を有し、端部の複数の前記画素を互いに重複させながら被照射物の読み取り幅方向に亘って２列に交互に隣接配置した複数のセンサＩＣと、光源からの光を導光し、被照射物の読取り領域に光を照射する等間隔で設置した複数の照明ユニットと、前記被照射物から反射した光を収束し、前記センサＩＣの表面で結像させる等間隔で設置した複数の結像ユニットと、前記センサＩＣの各々の前記画素で光電変換されたアナログ画像信号をデジタル変換するアナログ・デジタル変換器と、それぞれの前記センサＩＣの読取り開始位置の画素と読取り終了位置の画素を記憶する第１記憶素子と、それぞれの前記センサＩＣの異なる列で隣接する前記センサＩＣと互いの読取り開始位置と読取り終了位置の間の画素が対向する領域に、この対向する前記画素を重複して読み取る平均化処理領域を選択設定し、前記平均化処理領域の端部で無い側の前記画素の位置を重複領域開始位置として記憶する第２記憶素子と、チップセレクト信号により複数の前記センサＩＣからのデジタル変換されたデジタル画像信号を順次入力し、それぞれの前記センサＩＣについて前記第１記憶素子に記憶された前記読取り開始位置と前記読取り終了位置との間の画素の画像信号を、前記第２記憶素子に記憶された前記重複領域開始位置で規定される前記平均化処理領域の前記画素の画像信号は、異なる列で隣接する前記センサＩＣの対向する位置の前記画素の画像信号とを平均化して結合し、前記センサＩＣの画像信号を所望の順序に並べ替えて１ライン毎の画像信号に結合させて出力する信号処理回路部とを備え、前記第１記憶素子に記憶される前記読取り開始位置と前記読取り終了位置は、前記センサＩＣが予め設定された配置にある場合の初期値が、当該センサＩＣの前記予め設定された配置からの位置ずれの方向に前記位置ずれの幅に相当する画素数だけ異なる位置の画素に調整されたものであることを特徴とする密着型イメージセンサ。
前記信号処理回路部、前記第１記憶素子及び前記第２記憶素子はそれぞれ信号処理基板に分散させて設置した請求項１に記載の密着型イメージセンサ。
センサ基板に設置され、光電変換する複数の画素を有し、端部の複数の前記画素を互いに重複させながら被照射物の読み取り幅方向に亘って２列に交互に隣接配置した複数のセンサＩＣと、光源からの光を導光し、被照射物の読取り領域に光を照射する等間隔で設置した複数の照明ユニットと、前記被照射物から反射した光を収束し、前記センサＩＣの表面で結像させる等間隔で設置した複数の結像ユニットと、前記センサＩＣの各々の前記画素で光電変換されたアナログ画像信号をデジタル変換するアナログ・デジタル変換器と、チップセレクト信号により複数の前記センサＩＣからのデジタル変換されたデジタル画像信号を順次入力すると共にそれぞれの前記センサＩＣの読取り開始位置の画素と読取り終了位置の画素を記憶する第１記憶素子及びそれぞれの前記センサＩＣの異なる列で隣接する前記センサＩＣと互いの読取り開始位置と読取り終了位置の間の画素が対向する領域に、この対向する前記画素を重複して読み取る平均化処理領域を選択設定し、前記平均化処理領域の端部でない側の前記画素の位置を重複領域開始位置として記憶する第２記憶素子とを有し、それぞれの前記センサＩＣについて前記第１記憶素子に記憶された前記読取り開始位置と前記読取り終了位置との間の画素の画像信号を、前記第２記憶素子に記憶された前記重複領域開始位置で規定される前記平均化処理領域の前記画素の画像信号は、異なる列で隣接する前記センサＩＣの対向する位置の前記画素の画像信号とを平均化して結合し、前記センサＩＣの画像信号を所望の順序に並べ替えて１ライン毎の画像信号に結合させて出力する信号処理回路部とを備え、前記第１記憶素子に記憶される前記読取り開始位置と前記読取り終了位置は、前記センサＩＣが予め設定された配置にある場合の初期値が、当該センサＩＣの前記予め設定された配置からの位置ずれの方向に前記位置ずれの幅に相当する画素数だけ異なる位置の画素に調整されたものであることを特徴とする密着型イメージセンサ。