JP5423381B2 - 半導体集積回路装置および電力増幅器 - Google Patents

Description

本発明は、増幅回路における安定動作技術に関し、特に、高周波電力増幅を行う増幅回路における熱暴走の防止に有効な技術に関する。

近年、携帯電話などに用いられる高周波電力増幅モジュールは、高効率化、小型化、および低コスト化などの要求が益々強くなり、高効率化の要求に応えるために高効率で動作する特長を有するＧａＡｓ ＨＢＴ（Heterojunction Bipolar Transistor）が広く用いられている。

この種の高周波電力増幅モジュールに用いられるパワー段ＨＢＴ素子は、たとえば、２つ以上の複数のセルからなり、該セルは、ＨＢＴ、ベースバラスト抵抗、および静電容量素子がそれぞれ設けられた構成からなるものが知られている。

各セルのＨＢＴは、それぞれ並列接続されており、該ＨＢＴのベースには、ベースバラスト抵抗の一方の接続部、および静電容量素子の一方の接続部がそれぞれ接続され、各セルにおけるベースバラスト抵抗の他方の接続部には、エミッタフォロワのバイアス用トランジスタが接続されている（特許文献１、特許文献２参照）。

パワー段ＨＢＴは、ある一定のコレクタ電圧（動作電圧）以上では、出力パワーが減少するなど動作が不安定（熱的不安定性）になり、極端な場合は、ＨＢＴそれ自体が破壊してしまう恐れがある。

この破壊は、アンテナ出力負荷が大きく設計値（たとえば、５０Ω程度）からずれたような極端な条件下で生じやすい。このため、上述したベースバラスト抵抗をＨＢＴのベースに付加している。

一般に、高出力ＨＢＴモジュールにおいて１Ｗクラスのパワーを出力したときに、セル中のＨＢＴに大電流が流れその接合温度が上昇する。この上昇した温度は、各セルの周辺の熱環境により、たとえば、中央部、およびその近傍に配置されているあるセルで高く、一方、周辺部に配置されたセルでは低くなり、セル間に温度差が生まれる。また、この接合温度は、セルに流す電流が大きいほど高くなり、またセル間の温度差も大きくなる。

しかしながら、ベースバラスト抵抗を付加することにより、この温度の不均一な分布を生じさせず、セルの温度ができるだけ均一になるようにベースバラスト抵抗を各セルのベースに配置して熱暴走を防ぎ、ＨＢＴの破壊を回避している。

ベースバラスト抵抗は、ＨＢＴのベース電流増加に伴い、ベースバラスト抵抗の電圧降下が拡大し、この結果各セルのＨＢＴのベース−エミッタ間電圧Ｖｂｅが抑制されて、コレクタ電流が絞られ、接合温度の上昇を抑えるという負帰還として働く。これにより、温度均一性を実現している。

米国特許第５６０８３５３号 米国特許第５６２９６４８号

ところが、上記のような高出力ＨＢＴモジュールの構成では、次のような問題点があることが本発明者により見い出された。

上述したように、低コスト化の要請のために、チップの中で大きな占有面積を占めるパワー段ＨＢＴのより一層のサイズ低減が求められている。サイズの低減のためには、パワー段各ＨＢＴセルのレイアウトピッチを縮小することが有効な技術である。

しかし、レイアウトピッチを縮小した場合、セル列中央付近の接合温度が、セルピッチが大きい場合に比べて高くなってしまい、その結果、十分な各セル間の温度の均一性を得ることができなくなり、熱的不安定性が増してしまうという問題がある。

この熱的不安定性を回避する技術としては、ベースバラスト抵抗の抵抗値を大きくするのがひとつの有力な手段であるが、この場合、自己バイアス効果によるベース電流の増大に伴い、出力パワーが低下してしまうことになり、その結果として線形性の劣化を招くなど一定の限界がある。

また、ベースバラスト抵抗を大きくすると、その抵抗の占めるレイアウト面積が拡大し、チップサイズの拡大を招くなどの問題が生じてしまうことになる。

本発明の目的は、電力増幅を行う増幅回路のレイアウト面積を低減させながら、トランジスタの熱暴走などを防止し、安定化して動作させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、複数のユニットセルからなる増幅回路を備えた半導体集積回路装置であって、該ユニットセルは、入力信号の電力増幅を行う第１のトランジスタと、入力信号が入力される入力端子と該第１のトランジスタとの間に接続され、不要な周波数帯域の信号を減衰させる静電容量素子と、第１のトランジスタのベースにバイアス電源を供給する第２のトランジスタと、該第２のトランジスタと第１のトランジスタのベースとの間に接続され、第１のトランジスタのベース電流の増加を防止するベースバラスト用抵抗とをそれぞれ有し、ユニットセルに設けられたそれぞれの第１のトランジスタは、出力信号を出力する出力端子と基準電位との間で並列接続されている。このように、増幅回路には、バイアス回路が各々のユニットセルにそれぞれ設けられた構成となっている。

また、本発明は、前記第１のトランジスタと前記第２のトランジスタと間に、少なくともベースバラスト用抵抗、または静電容量素子のいずれか、またはその両方を挟んでレイアウトし、熱源となる第１のトランジスタから離して第２のトランジスタをレイアウトすることにより、熱暴走の開始電流を拡大することができる。

さらに、本発明は、前記第２のトランジスタのトランジスタサイズが第１のトランジスタのトランジスタサイズよりも小さく形成されており、半導体チップ面積を小さくすることができる。

また、本発明は、前記第２のトランジスタは、ＨＥＭＴ(High Electron Mobility Transistor)やＭＥＳＦＥＴ(Metal-Semiconductor Field Effect Transistor)などのＦＥＴ、またはＨＢＴよりなるものである。

さらに、本発明は、第２のトランジスタをマルチエミッタ型トランジスタから構成することにより、第２のトランジスタの数をユニットセルの数よりも少なくすることができ、半導体チップの面積をより縮小させることができる。

さらに、本願のその他の発明の概要を簡単に示す。

本発明は、複数のユニットセルからなる増幅回路を備えた電力増幅器であって、該ユニットセルは、入力信号の電力増幅を行う第１のトランジスタと、入力信号が入力される入力端子と第１のトランジスタとの間に接続される静電容量素子と、該第１のトランジスタのベースにバイアス電源を供給する第２のトランジスタと、該第２のトランジスタと第１のトランジスタのベースとの間に接続され、第１のトランジスタのベース電流の増加を防止するベースバラスト用抵抗とをそれぞれ有し、ユニットセルに設けられたそれぞれの第１のトランジスタは、出力信号を出力する出力端子と基準電位との間で並列接続されているものである。

また、本発明は、前記第１のトランジスタと前記第２のトランジスタとは、少なくともベースバラスト用抵抗、または静電容量素子のいずれか、またはその両方を挟んでレイアウトされているものである。

さらに、本発明は、前記第２のトランジスタにおけるトランジスタサイズは、前記第１のトランジスタのトランジスタサイズよりも小さいものである。

また、本発明は、前記第２のトランジスタが、ＦＥＴ、またはＨＢＴよりなるものである。

さらに、本発明は、複数のユニットセルと、複数のマルチエミッタ型トランジスタとからなる増幅回路を備えた電力増幅器であって、該ユニットセルは、入力信号の電力増幅を行う第１のトランジスタと、入力信号が入力される入力端子と第１のトランジスタとの間に接続される静電容量素子と、第２のトランジスタと第１のトランジスタのベースとの間に接続され、第１のトランジスタのベース電流の増加を防止するベースバラスト用抵抗とをそれぞれ有し、マルチエミッタ型トランジスタは、少なくとも２つのエミッタを有し、それら少なくとも２つのエミッタを介して少なくとも２つのユニットセルに設けられた第１のトランジスタのベースにバイアス電源をそれぞれ供給するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）増幅回路のレイアウト面積を小さくしながら、熱暴走の開始電流を拡大することができるので、安定した動作を実現することができる。

（２）上記(１)により、増幅回路の信頼性を向上させながら、半導体チップ面積を小さくすることが可能となり、該増幅回路を備えた半導体集積回路装置や電力増幅器を小型化することができる。

本発明の実施の形態１による高周波電力増幅モジュールの一例を示すブロック図である。 図１の高周波電力増幅モジュールに設けられたパワー段増幅回路の構成の一例を示す回路図である。 本発明者が検討したパワー段増幅回路の構成例を示す回路図である。 パワー段増幅回路における熱暴走を開始する電流−電圧範囲の一例を示す説明図である。 図２のパワー段増幅回路におけるユニットセルのレイアウトの一例を示す説明図である。 ユニットセルを１２フィンガ組み合わせたパワー段増幅回路の全体レイアウトの一例を示す説明図である。 本発明の実施の形態２によるパワー段増幅回路の一例を示す回路図である。 本発明の実施の形態３によるパワー段増幅回路の一例を示す回路図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による高周波電力増幅モジュールの一例を示すブロック図、図２は、図１の高周波電力増幅モジュールに設けられたパワー段増幅回路の構成の一例を示す回路図、図３は、本発明者が検討したパワー段増幅回路の構成例を示す回路図、図４は、パワー段増幅回路における熱暴走を開始する電流−電圧範囲の一例を示す説明図、図５は、図２のパワー段増幅回路におけるユニットセルのレイアウトの一例を示す説明図、図６は、ユニットセルを１２フィンガ組み合わせたパワー段増幅回路の全体レイアウトの一例を示す説明図である。

本実施の形態１において、高周波電力増幅モジュール１はたとえば、携帯電話などに用いられる電力増幅器である。高周波電力増幅モジュール１は、図１に示すように、制御回路２、初段増幅回路３、パワー段増幅回路４、入力段整合回路５、段間整合回路６、および出力段整合回路７などを有している。

制御回路２は、外部入力された制御信号Ｖｃｏｎｔｒｏｌに基づいて、初段増幅回路３、ならびにパワー段増幅回路４をそれぞれ制御する。制御回路２は、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などから構成されている。

初段増幅回路３とパワー段増幅回路４は、入力電力Ｐｉｎを２段階にわたって、入力段整合回路５、段間整合回路６、および出力段整合回路７を用いて電力損失をできるだけ小さくし、効率的に増幅するように構成されている。

その後、高周波電力増幅モジュール１から出力電力Ｐｏｕｔとして出力される。ここで、初段増幅回路３とパワー段増幅回路４を構成するトランジスタには、たとえば、ＨＢＴが用いられた構成となっている。

図２は、パワー段増幅回路４の構成の一例を示す回路図である。

パワー段増幅回路４は、図示するように、複数のユニットセル８₁〜８_Nから構成されている。ユニットセル８₁は、バイアス回路として機能するエミッタフォロワのトランジスタＱ２₁、第１のトランジスタとなるトランジスタＱ３₁、静電容量素子Ｃ₁、バラスト抵抗となる抵抗（ベースバラスト用抵抗）Ｒｂ₁から構成されている。

また、ユニットセル８₂においても、同様に、トランジスタＱ２₂、トランジスタＱ３₂、静電容量素子Ｃ₂、および抵抗Ｒｂ₂かられ構成されている。

その他のユニットセル８₃〜８_Nにおいても、同様に、トランジスタＱ２₃〜Ｑ２_N、トランジスタＱ３₃〜Ｑ３_N、静電容量素子Ｃ₃〜Ｃ_N、および抵抗Ｒｂ₃〜Ｒｂ_Nからそれぞれ構成されている。

ユニットセル８₁において、第２のトランジスタとなるトランジスタＱ２₁のコレクタにはバイアス電圧Ｖｂｉａｓが接続されており、該トランジスタＱ２₁のエミッタには、抵抗Ｒｂ₁の一方の接続部が接続されている。

抵抗Ｒｂ₁の他方の接続部には、静電容量素子Ｃ₁の一方の接続部、およびトランジスタＱ３₁のベースがそれぞれ接続されている。また、静電容量素子Ｃ₁の他方の接続部には、増幅用のＲＦ信号が入力される入力端子ＲＦＩＮに接続されている。

トランジスタＱ３₁のコレクタには、増幅されたＲＦ信号が出力される出力端子ＲＦＯＵＴに接続されるとともに、該出力端子ＲＦＯＵＴから電源電圧ＶＣＣが供給されるように接続されており、該トランジスタＱ３₁のエミッタには、基準電位ＶＳＳが接続されている。

また、トランジスタＱ２₁のベースには、コントロール電源電圧Ｖｒｅｇが入力されるように接続されている。その他のユニットセル８₂〜８_Nにおいても、接続構成はユニットセル８₁と同様であるので、説明は省略する。

このように、ユニットセル８₁〜８_Nには、ベースバラスト抵抗Ｒｂ₁〜Ｒｂ_Nだけでなく、バイアス回路となるトランジスタＱ２₁〜Ｑ２_Nをそれぞれ設けた構成となっている。

ここで、本発明者が検討した一般的なパワー段増幅回路５０の構成例について、図３を用いて説明する。

この場合、パワー段増幅回路５０は、図示するように、バイアス回路として機能するエミッタフォロワのトランジスタＱ５０、および複数のユニットセル５０₁〜５０_Nから構成されている。

ユニットセル５０₁〜５０_Nは、トランジスタＱ５１、静電容量素子Ｃ５１、バラスト抵抗となる抵抗Ｒ５１からそれぞれ構成されている。ユニットセル５０₁において、抵抗Ｒ５１の一方の接続部には、トランジスタＱ５０のエミッタがそれぞれ接続されている。

また、静電容量素子Ｃ５１の一方の接続部には、増幅用のＲＦ信号が入力される入力端子ＲＦＩＮに接続されている。静電容量素子Ｃ５１の他方の接続部、および抵抗Ｒ５１の他方の接続部には、トランジスタＱ５１のベースがそれぞれ接続されている。

トランジスタＱ５１のコレクタには、増幅されたＲＦ信号が出力される出力端子ＲＦＯＵＴに接続されており、該トランジスタＱ５１のエミッタには、基準電位ＶＳＳが接続されている。

また、トランジスタＱ５０のコレクタにはバイアス電圧Ｖｂｉａｓが接続されており、該トランジスタＱ５０のエミッタには、各ユニットセル５０₁〜５０_Nの抵抗Ｒ５１の他方の接続部が共通接続されている。トランジスタＱ５０のベースには、コントロール電源電圧Ｖｒｅｇが入力されるように接続されている。その他のユニットセル５０₂〜５０_Nにおいても、接続構成は同様となっている。

図３に示す１つのエミッタフォロワのバイアス回路（トランジスタＱ５０）にユニットセル５０₁〜５０_Nを接続した構成では、与えられた電源電圧Ｖｃｃに対して、熱暴走が開始する電流Ｉｃｃ＝Ｉｃｒｉｔは次の式で与えられる。

一方、本発明の図２に示すパワー段増幅回路４の構成とし、さらに、後述するように、トランジスタＱ２₁〜Ｑ２_NとトランジスタＱ３₁〜Ｑ３_Nとを可能な限り離してレイアウトすることにより、トランジスタＱ２ｋ（ｋ＝１〜Ｎ）の接合温度を環境温度Ｔ_Aに可能な限り近づけることによって、熱暴走の開始電流Ｉｃｒｉｔを約２倍に拡大することができる。

ここで、トランジスタＱ２ｋ（ｋ＝１〜Ｎ）をトランジスタＱ３ｋ（ｋ＝１〜Ｎ）に近づけてレイアウトし、トランジスタＱ３ｋ接合温度とリンクするようにすると、この２倍の効果が減殺されて１に近づくことになる。ただし、この場合でも図２の構成とすれば、図１よりも熱暴走の開始電流Ｉｃｒｉｔは常に大きくなる。

定性的には以下のように説明される。

図３の回路構成の場合には、図３に示すノードＡの電位ＶＡは、コントロール電源電圧Ｖｒｅｇが変わらなければほぼ一定である。したがって、電位ＶＡと図３のエミッタ電圧Ｖｅ５１との間の電位差は、トランジスタＱ５１のベース−エミッタ電圧Ｖｂｅ５１と抵抗Ｒ５１における電圧降下により支えられる必要がある。

熱暴走は、トランジスタＱ５１が発熱して接合温度が高くなり、そのため、ベース−エミッタ間電圧Ｖｂｅ５１が小さくなり、その結果、トランジスタＱ５１のコレクタ電流Ｉｃ１が増える。

そのため接合温度の上昇が加速する正帰還がかかり、益々、ベース−エミッタ間電圧Ｖｂｅ５１が小さくなり、さらにコレクタ電流Ｉｃ１が増加することになる。パワー段増幅回路５０のベースバラスト抵抗（抵抗Ｒ５１）はベース電流Ｉｂ１の増大による抵抗５１の電圧降下量の拡大により、ベース−エミッタ間電圧Ｖｂｅ５１の減少に伴う正帰還の開始を抑制する働きを有しているが、ある一定の熱暴走の開始電流Ｉｃｒｉｔが流れるに至ると電位ＶＡとエミッタ電圧Ｖｅ５１の間の電位差が支えきれなくなり、熱暴走が開始することとなる。

しかしながら、図２に示す本発明のパワー段増幅回路４の回路構成の場合、コントロール電源電圧Ｖｒｅｇと図２に示すトランジスタのエミッタ電圧Ｖｅ３１の間の電位差は、ベース−エミッタ間電圧Ｖｂｅ３１と抵抗Ｒｂ₁の電圧降下に加えて、トランジスタＱ２₁のベース−エミッタ間電圧Ｖｅｂ２１の３つにより支えられている。

したがって、ベース電流Ｉｂ１の増大に伴って、ベース−エミッタ間電圧Ｖｂｅ２１も大きくなり、熱暴走の開始を遅らせることが可能である。すなわち、熱暴走の開始電流Ｉｃｒｉｔを増大させることが可能である。

これによって、図２のパワー段増幅回路４の回路構成では、図４に示すように、図３のパワー段増幅回路５０に比べて、該パワー段増幅回路４の動作の安定性を確保できる電圧、および電流の範囲を拡大することができる。

図５は、パワー段増幅回路４における任意のユニットセルのレイアウトの一例を示す説明図である。

図５の左側には、トランジスタＱ２ｋがレイアウトされており、該トランジスタＱ２ｋの右側には、静電容量素子Ｃｋがレイアウトされている。そして、静電容量素子Ｃｋの右側には、抵抗Ｒｂｋがレイアウトされている。そして、抵抗Ｒｂｋの右側には、トランジスタＱ３ｋがレイアウトされている。

ここで、トランジスタＱ２ｋは、発熱源となるトランジスタＱ３ｋから十分離れ、その温度が環境温度Ｔ_Aに近く、トランジスタＱ３ｋの接合温度との結合が小さいほうがより望ましい。

したがって、図５のレイアウトが示すように、トランジスタＱ２ｋとトランジスタＱ３ｋとの間に、静電容量素子Ｃｋ、ならびに抵抗Ｒｂｋをそれぞれレイアウトすることにより、トランジスタＱ２ｋとトランジスタＱ３ｋと距離を離すことのできるレイアウトとなっている。

なお、図５では、ｋ番目のユニットセルのレイアウト例を示したものであり、パワー段増幅回路４は、図５のユニットセルがＮ個配列された構成となっている。

図６は、１２フィンガのユニットセル８₁〜８₁₂を組み合わせたパワー段増幅回路４の全体レイアウトの一例を示す説明図である。

図６の中央部には、基準電位ＶＳＳとなるビアホールＶ１，Ｖ２がレイアウトされており、該ビアホールＶ１，Ｖ２の左側には、６個のユニットセル８₁〜８₆が上方から下方にかけてレイアウトされている。

また、該ビアホールＶ１，Ｖ２の右側には、６個のユニットセル８₇〜８₁₂が上方から下方にかけてレイアウトされている。このように、ユニットセル８₁〜８₆とユニットセル８₇〜８₁₂とは、ビアホールＶ１，Ｖ２を中心に線対称となるようにレイアウトされている。

ユニットセル８₁〜８₆に設けられたトランジスタＱ３₁〜Ｑ３₆、およびユニットセル８₇〜８₁₂に設けられたトランジスタＱ３₇〜Ｑ３₁₂は、基準電位ＶＳＳの近くとなるようにビアホールＶ１，Ｖ２の近傍にレイアウトされている。

また、ユニットセル８₁〜８₆のトランジスタＱ３₁〜Ｑ３₆とトランジスタＱ２₁〜Ｑ２₆とは、図５で説明したように、静電容量素子Ｃ₁〜Ｃ₆、および抵抗Ｒｂ₁〜Ｒｂ₆をそれぞれ介してレイアウトされており、トランジスタＱ２₁〜Ｑ２₆は、熱源となるトランジスタＱ３₁〜Ｑ３₆から距離を置くようにレイアウトされている。

同様に、ユニットセル８₇〜８₁₂のトランジスタＱ３₇〜Ｑ３₁₂とトランジスタＱ２₇〜Ｑ２₁₂も、静電容量素子Ｃ₇〜Ｃ₁₂、および抵抗Ｒｂ₇〜Ｒｂ₁₂をそれぞれ間に挟んでレイアウトされている。

トランジスタＱ３₁〜Ｑ３₁₂のコレクタは、たとえば、第２配線層に接続され、これらトランジスタＱ３₁〜Ｑ３₁₂の下方にレイアウトされた配線Ｈ１に共通接続され、該配線Ｈ１を介して出力端子ＲＦＯＵＴに接続されている。

トランジスタＱ３₁〜Ｑ３₁₂のエミッタは、たとえば、第１配線層に形成され、配線Ｈ２を介してビアホールＶ１，Ｖ２に接続されている。ユニットセル８₁〜８₁₂の静電容量素子Ｃ₁〜Ｃ₁₂は、たとえば、第２配線層に接続され、該静電容量素子Ｃ₁〜Ｃ₁₂の上方にレイアウトされた配線Ｈ３に共通接続され、該配線Ｈ３を介して入力端子ＲＦＩＮに接続されている。

さらに、トランジスタＱ２₁〜Ｑ２₁₂のベースは、たとえば、第１配線層に接続され、トランジスタＱ２₁〜Ｑ２₁₂の外周部にレイアウトされた配線Ｈ４に共通接続され、該配線Ｈ４を介してコントロール電源電圧Ｖｒｅｇが供給される。

また、トランジスタＱ２ｋは、半導体チップの面積を縮小するために、パワー段ＨＢＴとなるトランジスタＱ３ｋより、エミッタサイズを小さくレイアウトすることが望ましい（たとえば、トランジスタＱ３ｋのエミッタサイズ３μｍ×４０μｍ程度に対してトランジスタＱ２ｋのエミッタサイズは２μｍ×２μｍ程度）。

それにより、本実施の形態１によれば、パワー段増幅回路における熱暴走を開始する電流値を大きくすることができるので、高周波電力増幅モジュールにおける信頼性を向上させることができる。

また、電流増幅率βを大きくした場合には、熱暴走しない熱暴走の開始電流Ｉｃｒｉｔの領域を同じに確保する際に抵抗Ｒｂ₁〜Ｒｂ_Nを増大させずに電流増幅率βを大きくすることが可能である。

（実施の形態２）
図７は、本発明の実施の形態２によるパワー段増幅回路の一例を示す回路図である。

本実施の形態２においては、パワー段増幅回路４にマルチエミッタ型のＨＢＴを用いた場合の構成について説明する。

この場合、パワー段増幅回路４は、図７に示すように、マルチエミッタ型ＨＢＴからなるトランジスタＱＭ２₁〜ＱＭ２_M、ならびに複数のユニットセル８₁〜８_Nから構成されている。

前記実施の形態１の図２と異なるところは、ユニットセル８₁〜８_Nが、トランジスタＱ３₁〜Ｑ３_N、静電容量素子Ｃ₁〜Ｃ_N、ならびに抵抗Ｒｂ₁〜Ｒｂ_Nからなり、バイアス回路として機能するエミッタフォロワのトランジスタＱＭ２₁〜ＱＭ２_Mが２つのエミッタを有している点である。

よって、トランジスタＱＭ２₁〜ＱＭ２_Mの数は、ユニットセル８₁〜８_Nの半分であり、たとえば、トランジスタＱＭ２₁の一方のエミッタには、ユニットセル８₁の抵抗Ｒｂ₁の他方の接続部が接続されており、該トランジスタＱＭ２₁の他方のエミッタには、ユニットセル８₂の抵抗Ｒｂ₂の他方の接続部が接続される構成となる。

図７においては、トランジスタＱＭ２₁〜ＱＭ２_Mがマルチエミッタ構成である以外は、図２と接続構成は同様となっている。これによって、パワー段増幅回路４のレイアウト面積を小さくすることができる。

図７では、マルチエミッタ化されたトランジスタＱＭ２₁〜ＱＭ２_Mのエミッタ数が、２つのエミッタを有したものとしたが、たとえば、３つのエミッタ、またはそれ以上の数のエミッタを有する構成であってもよい。エミッタ数が増加するほど、トランジスタが占めるレイアウト面積を小さくすることができる。

それにより、本実施の形態２においては、パワー段増幅回路における熱暴走を開始する電流値を大きくしながら、半導体チップのレイアウト面積を低減することができる。

（実施の形態３）
図８は、本発明の実施の形態３によるパワー段増幅回路の一例を示す回路図である。

本実施の形態３においては、パワー段増幅回路４のバイアス回路として機能するエミッタフォロワのトランジスタにＨＢＴではなく、ＦＥＴを用いた構成について説明する。

この場合、パワー段増幅回路４は、図８に示すように、ＨＢＴのトランジスタＱ２₁〜Ｑ２_Nの代わりに、ｐＨＥＭＴやＭＥＳＦＥＴなどのＦＥＴからなるトランジスタＴ１〜ＴＮを用いた点が前記実施の形態１の図２と異なっており、その他の接続構成については、図２と同様である。

図８に示すパワー段増幅回路４は、たとえば、ＨＢＴとＦＥＴとを同一のＧａＡｓ基板上に形成するＢｉＦＥＴプロセスを用いて形成するようにすればよい。

この構成により、図８におけるコントロール電源電圧Ｖｒｅｇとエミッタ電圧Ｖｅ３１との電位差は、ベース−エミッタ間電圧Ｖｂｅ３１と抵抗Ｒｂ₁の電圧降下に加えて、ＦＥＴからなるトランジスタＴ１のゲート−ソース間電圧Ｖｇｓ２１の３つにより支えられている。

したがって、ベース電流Ｉｂ１の増大に伴って、ゲート−ソース間電圧Ｖｇｓ２１も大きくなり、熱暴走の開始を遅らせることが可能である。すなわち、熱暴走の開始電流Ｉｃｒｉｔを増大させることが可能である。

この場合、ベース電流Ｉｂ１がベース−エミッタ間電圧の指数関数に比例する前記実施の形態１の場合に比べて、ＦＥＴからなるトランジスタはベース電流Ｉｂ１がゲート−ソース間電圧の２乗に比例するためベース電流Ｉｂ１の増大に伴ってゲート−ソース間電圧の増大がより大きくなる。

それにより、本実施の形態３では、その分、実施の形態１に比べて、熱暴走の開始をより遅らせることができ、したがって、熱暴走の開始電流Ｉｃｒｉｔを増大させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、携帯電話、無線ＬＡＮ(Local Area Network)、あるいはＷｉＭＡＸ(Worldwide Interoperability for Microwave Access）などの様々な無線通信分野に用いられる高周波電力増幅器における安定動作技術に適している。

１ 高周波電力増幅モジュール
２ 制御回路
３ 初段増幅回路
４ パワー段増幅回路
５ 入力段整合回路
６ 段間整合回路
７ 出力段整合回路
８₁〜８_N ユニットセル
Ｑ２₁〜Ｑ２_N トランジスタ
Ｑ３₁〜Ｑ３_N トランジスタ
Ｃ₁〜Ｃ_N 静電容量素子
Ｒｂ₁〜Ｒｂ_N 抵抗
Ｖ１，Ｖ２ ビアホール
Ｈ１〜Ｈ４ 配線
ＱＭ２₁〜ＱＭ２_M トランジスタ
Ｔ１〜ＴＮ トランジスタ
５０ パワー段増幅回路
Ｒ５１ 抵抗
５０₁〜５０_N ユニットセル
Ｃ５１ 静電容量素子
Ｒ５１ 抵抗

Claims (12)

1. 複数のユニットセルからなる増幅回路を備えた半導体集積回路装置であって、
   前記ユニットセルは、
   入力信号の電力増幅を行う第１のトランジスタと、
   入力信号が入力される入力端子と前記第１のトランジスタとの間に接続される静電容量素子と、
   前記第１のトランジスタのベースにバイアス電源を供給する第２のトランジスタと、
   前記第２のトランジスタと前記第１のトランジスタのベースとの間に接続され、前記第１のトランジスタのベース電流の増加を防止するベースバラスト用抵抗とをそれぞれ有し、
   前記ユニットセルに設けられたそれぞれの第１のトランジスタは、出力信号を出力する出力端子と基準電位との間で並列接続され、
   前記第１のトランジスタと前記第２のトランジスタとは、少なくとも前記ベースバラスト用抵抗、または前記静電容量素子のいずれかを挟んでレイアウトされ、
   前記増幅回路は、基準電位に接続されるビアホールを中心として左右に複数の前記ユニットセルが線対称にレイアウトされていることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第２のトランジスタにおけるトランジスタサイズは、前記第１のトランジスタのトランジスタサイズよりも小さいことを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記第２のトランジスタは、ＦＥＴよりなることを特徴とする半導体集積回路装置。
4. 請求項１または２記載の半導体集積回路装置において、
   前記第２のトランジスタは、ＨＢＴよりなることを特徴とする半導体集積回路装置。
5. 複数のユニットセルと、複数のマルチエミッタ型トランジスタとからなる増幅回路を備えた半導体集積回路装置であって、
   前記ユニットセルは、
   入力信号の電力増幅を行う第１のトランジスタと、
   前記第１のトランジスタのベースにバイアス電源を供給する第２のトランジスタと、
   入力信号が入力される入力端子と前記第１のトランジスタとの間に接続される静電容量素子と、
   前記第２のトランジスタと前記第１のトランジスタのベースとの間に接続され、前記第１のトランジスタのベース電流の増加を防止するベースバラスト用抵抗とをそれぞれ有し、
   前記マルチエミッタ型トランジスタは、
   少なくとも２つのエミッタを有し、各々の前記エミッタを介して少なくとも２つの前記ユニットセルに設けられた第１のトランジスタのベースにバイアス電源をそれぞれ供給し、
   前記第１のトランジスタと前記マルチエミッタ型トランジスタとは、少なくとも前記ベースバラスト用抵抗、または前記静電容量素子のいずれかを挟んでレイアウトされ、
   前記増幅回路は、基準電位に接続されるビアホールを中心として左右に複数の前記ユニットセルが線対称にレイアウトされていることを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記マルチエミッタ型トランジスタは、ＨＢＴよりなることを特徴とする半導体集積回路装置。
7. 複数のユニットセルからなる増幅回路を備えた電力増幅器であって、
   前記ユニットセルは、
   入力信号の電力増幅を行う第１のトランジスタと、
   入力信号が入力される入力端子と前記第１のトランジスタとの間に接続される静電容量素子と、
   前記第１のトランジスタのベースにバイアス電源を供給する第２のトランジスタと、
   前記第２のトランジスタと前記第１のトランジスタのベースとの間に接続され、前記第１のトランジスタのベース電流の増加を防止するベースバラスト用抵抗とをそれぞれ有し、
   前記ユニットセルに設けられたそれぞれの第１のトランジスタは、出力信号を出力する出力端子と基準電位との間で並列接続され、
   前記第１のトランジスタと前記第２のトランジスタとは、少なくとも前記ベースバラスト用抵抗、または前記静電容量素子のいずれかを挟んでレイアウトされ、
   前記増幅回路は、基準電位に接続されるビアホールを中心として左右に複数の前記ユニットセルが線対称にレイアウトされていることを特徴とする電力増幅器。
8. 請求項７記載の電力増幅器において、
   前記第２のトランジスタにおけるトランジスタサイズは、前記第１のトランジスタのトランジスタサイズよりも小さいことを特徴とする電力増幅器。
9. 請求項７または８記載の電力増幅器において、
   前記第２のトランジスタは、ＦＥＴよりなることを特徴とする電力増幅器。
10. 請求項７または８記載の電力増幅器において、
    前記第２のトランジスタは、ＨＢＴよりなることを特徴とする電力増幅器。
11. 複数のユニットセルと、複数のマルチエミッタ型トランジスタとからなる増幅回路を備えた電力増幅器であって、
    前記ユニットセルは、
    入力信号の電力増幅を行う第１のトランジスタと、
    前記第１のトランジスタのベースにバイアス電源を供給する第２のトランジスタと、
    入力信号が入力される入力端子と前記第１のトランジスタとの間に接続される静電容量素子と、
    前記第２のトランジスタと前記第１のトランジスタのベースとの間に接続され、前記第１のトランジスタのベース電流の増加を防止するベースバラスト用抵抗とをそれぞれ有し、
    前記マルチエミッタ型トランジスタは、
    少なくとも２つのエミッタを有し、各々の前記エミッタを介して少なくとも２つの前記ユニットセルに設けられた第１のトランジスタのベースにバイアス電源をそれぞれ供給し、
    前記第１のトランジスタと前記マルチエミッタ型トランジスタとは、少なくとも前記ベースバラスト用抵抗、または前記静電容量素子のいずれかを挟んでレイアウトされ、
    前記増幅回路は、基準電位に接続されるビアホールを中心として左右に複数の前記ユニットセルが線対称にレイアウトされていることを特徴とする電力増幅器。
12. 請求項１１記載の電力増幅器において、
    前記マルチエミッタ型トランジスタは、ＨＢＴよりなることを特徴とする電力増幅器。

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